JP2000227895A - 画像データ転送装置および画像データ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数のメモリ装置にアクセスする画像データ
転送装置においてメモりおよびバス線の稼働率を向上さ
せてシステムの高速化を図る。 【解決手段】 ＣＰＵと、ＣＰＵに制御されるメモリ制
御部と、メモリ制御部を介してＣＰＵが制御される複数
のメモリ装置と、ＣＰＵおよびメモリ制御部に接続され
る第１のバス線と、複数のメモリ装置のそれぞれに対応
し、各メモリ装置とメモリ制御部との間を接続する複数
の第２のバス線と、を備えた画像データ転送装置におい
て、メモリ制御部は、第１のバス線と複数の第２のバス
線のそれぞれとの接続を切り替えるバス切換え部と、Ｃ
ＰＵと少なくとも一つのメモリ装置との間で転送される
データを一時的に格納する少なくとも１つのバッファを
有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵに接続され
た複数のメモリ装置を有するコンピュータシステムに関
し、特に、頻繁にアクセスされるメモリ装置とＣＰＵと
の間の転送データを一時的にバッファリングすること
で、システムの稼働率の向上および効率化を図り、全体
としてシステムの高速化を可能とした画像データ転送装
置および画像データ転送方法に関する。

【０００２】

【従来の技術】従来のこの種の技術としては、ＣＰＵに
バス線を介して接続された複数のメモリ装置を有する画
像データ転送装置が知られている。このような画像デー
タ転送装置では、ＣＰＵからメモリ装置へのデータ転送
要求に対し、バス線が競合しないようにあらかじめ定め
られた順序でメモり装置を指定してデータ転送要求を行
っている。ところが、メモリ装置の動作速度は、一般的
にＣＰＵの動作速度に比してきわめて遅いため、せっか
くのＣＰＵの高速性がメモリ装置の遅い動作速度によっ
て抑えられてしまう。

【０００３】ＣＰＵは、複数のメモリ装置に接続されて
いるものの、ある瞬間、瞬間では、複数の処理を同時に
行っているのではなく、１つのメモリ装置に対してのみ
データ転送を行なっており、また、ＣＰＵが内部演算等
を行なっている際には、データ転送要求が発生しないた
めにメモリ装置およびバス線はアイドル状態となる。Ｃ
ＰＵが演算処理を終了して次のデータ転送要求を発生す
ると、その時点からバス線を介してアドレス信号を送
り、データの転送命令を発する。

【０００４】

【発明が解決しようとする課題】上述した従来の画像デ
ータ転送装置では、ＣＰＵに接続された複数のメモリ装
置に対するデータ転送要求が、その時点で１つのメモリ
装置のみに与えられることから、複数のメモリ装置間で
のデータ転送要求の待ち合わせにより、個々のメモリ装
置にアイドル時間が発生し、メモリ装置の稼働率を低下
させる。このため、全体として画像データ転送装置の動
作速度が低下するという問題点があった。

【０００５】また、ＣＰＵが内部の演算処理等のために
メモリ装置に対してデータ転送要求をしない場合には、
その間はバス線がアイドル状態となり、バス線の稼働率
が低下して、やはり全体として画像データ転送装置の動
作速度を低下させてしまうという問題点があった。

【０００６】本発明は上述したような従来の技術が有す
る問題点に鑑みなされたものであって、ＣＰＵに接続さ
れる複数のメモリ装置において、データ転送要求のメモ
リ装置間の競合によってメモリ装置に待ち合わせが発生
し、あるいは、ＣＰＵからのデータ転送要求が発生せず
にバスがアイドル状態となることで、全体の画像データ
処理装置の効率が低下してその動作速度を低下させる上
述の問題を解決すること、および、全体としてシステム
の稼働率を高めることで動作速度を改善した画像データ
転送装置および画像データ転送方法を提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記の問題点を解決する
ため、本発明によれば、ＣＰＵと、ＣＰＵに制御される
メモリ制御部と、メモリ制御部を介してＣＰＵが制御さ
れる複数のメモリ装置と、ＣＰＵおよびメモリ制御部に
接続される第１のバス線と、複数のメモリ装置のそれぞ
れに対応し、各メモリ装置と前記メモリ制御部との間を
接続する複数の第２のバス線と、を備えた画像データ転
送装置において、メモリ制御部は、第１のバス線と複数
の第２のバス線のそれぞれとの接続を切り替えるバス切
換え部と、ＣＰＵと少なくとも一つのメモリ装置との間
で転送されるデータを一時的に格納する少なくとも１つ
のバッファを有することを特徴とする。

【０００８】また、バス切換え部は、第１のバス線から
入力したアドレスをそのまま出力および内部でアドレス
を生成するアドレス保持生成回路と、メモリ装置から読
み出したデータおよび書き込むデータの遮断／通過状態
を制御する複数の切換えバッファと、を具備することを
特徴とする。

【０００９】また、メモリ制御部は、メモリ装置の数に
対応する数の切換えバッファを備えることを特徴とす
る。

【００１０】また、バッファは、メモリ装置から読み出
した命令を一時的に格納する命令バッファとデータを格
納するデータバッファであることを特徴とする。

【００１１】また、メモリ装置の少くとも１つは、ＣＰ
Ｕの動作を制御する命令が格納されたＲＯＭであること
を特徴とする。

【００１２】また、メモリ装置の少くとも１つは、ＣＰ
Ｕにより処理されるデータが格納するＲＡＭであること
を特徴とする。

【００１３】また、ＣＰＵとＲＯＭとの間のデータ転
送、およびデータバッファとＲＡＭとの間のデータ転送
は独立に行われることを特徴とする。

【００１４】また、ＣＰＵと、ＣＰＵに制御されるメモ
リ制御部と、メモリ制御部を介してＣＰＵが制御される
複数のメモリ装置と、ＣＰＵおよびメモリ制御部に接続
される第１のバス線と、複数のメモリ装置内の少なくと
も一つのメモリ装置に対応して配設されて、対応するメ
モリ装置とメモリ制御部との間を接続する複数の第２の
バス線と、を備えた画像データ転送装置において、バッ
ファは、メモリ装置に書き込むときに、データを一時的
に格納する書込みデータバッファと、メモリ装置から読
み出すときにデータを格納する読出しデータバッファと
を具備することを特徴とする。

【００１５】また、メモリ制御装置は、ＣＰＵからデー
タ転送要求があったとき、転送要求があったデータが、
メモリ装置に前に格納されたデータと同じである場合
は、バッファに格納されているデータをＣＰＵに転送
し、データ転送要求がＲＡＭからの読み出しである場合
は、ＲＡＭからのデータの読み出しを先に処理し、読み
出し処理が終了した後に、ＲＡＭへのデータの書き込み
を行うことを特徴とする。

【００１６】上記のような構成とすることにより、本発
明の画像データ転送装置におけるメモリ装置に特に限定
はなく、ＲＯＭ、ＲＡＭ等の種々のメモリ装置が含ま
れ、メモリ制御部に配設されるバッファの数は、１以上
任意の数でよいが、例えばメモり装置および第２のバス
線の数に対応して配設することができる。

【００１７】また、メモリ装置の少くとも１つは、ＣＰ
Ｕの動作を制御するプログラムが格納されたＲＯＭであ
るので、一般的にデータがアドレス順に取り出すことが
できる。

【００１８】さらに、メモリ制御部が、第１のバス線と
複数の第２のバス線のそれぞれとの接続を切り換えるバ
ス切換え部を有しているので、バス線の切換え制御が簡
単に行われかつ高速になる。

【００１９】さらに、本発明のメモリシステムでは、Ｃ
ＰＵからのデータ読込み要求に対して、メモリ制御部
は、バス線を切り換えて、ＣＰＵとメモリ装置間の直接
のデータ転送を可能とする一方、ＣＰＵ内部の演算処理
等でメモりアクセスに時間が空いた場合や、あるいは、
他のメモリ装置に対してデータ転送要求が発生した場合
に、先のメモリ装置の所定のアドレスからのデータ読み
出しを行い、一時的にバッファに格納する。これによ
り、ＣＰＵから先のメモリ装置に対する次のアクセス要
求によりデータ読み出しを行う場合には、一時的にバッ
ファに格納されたデータをＣＰＵに転送する。ＣＰＵへ
のデータ転送処理速度は、一般的に、メモリ装置からに
比してバッファからの方が速いので、ＣＰＵに対し高速
なデータ転送を行うことができる。

【００２０】またさらに、ＣＰＵからのデータ書込み要
求に対しても、メモリ装置に格納すべきデータを一時的
にバッファに格納することで、ＣＰＵからの第１のバス
線を経由するデータ転送処理速度を高める。つまり、Ｃ
ＰＵはまず、メモリ装置のアドレスを指定すると共に、
第１のバス線を介してバッファにデータを高速転送す
る。次いで、ＣＰＵが別のメモリ装置との間でデータ転
送を行なう間に、或いは、ＣＰＵが内部の演算処理を行
なう間に、メモリ制御部は、データが格納されたバッフ
ァから、指定されたメモリ装置のアドレスに対して、対
応する第２のバス線を介してデータ転送を行なう。これ
により、画像データ転送装置の稼働率を上げ、システム
の全体的な動作速度を高めることができる。

【００２１】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態を説明する。

【００２２】図１は、本発明の第１の実施例の構成を示
すブロック図である。

【００２３】図１に示すように、本実施例は、ＣＰＵ１
０と、メモリ制御部１２と、複数のメモリ装置を構成す
るＲＯＭ３０およびＲＡＭ３２と、ＣＰＵ１０とメモリ
制御部１２との間を接続する第１のバス線３４と、メモ
リ制御部１２と各メモリ装置３０および３２との間を接
続する第２のバス線３６および３８と、から構成され
る。メモリ制御部１２は、ＲＯＭ３０が選択されたとき
には第２のバス線３６を使用し、ＲＡＭ３２が選択され
たときには第２のバス線３８を使用するバス切換え部１
４と、命令バッファ２０と、データバッファ２２と、全
体を制御する図示しないコントローラと、を含む。

【００２４】上記において、バス線３４，３６，３８で
は、ＲＯＭ３０やＲＡＭ３２の命令およびデータだけで
なく、命令バッファ２０とデータバッファ２２のアドレ
スも転送される。

【００２５】なお、バッファとは、メモリに書き込む、
あるいはメモリから読み出すデータを一時的に格納して
おくものであり、本実施例においては、メモリへの書き
込み動作および読み出し動作を高速化する機能を持って
いる。これはバッファの出力駆動能力によるものであ
る。

【００２６】また、ＲＯＭ３０にはＣＰＵ１０の動作を
制御する命令（プログラム）が格納されており、ＲＡＭ
３２にはＣＰＵ１０が処理するデータが格納されてい
る。ＲＡＭ３２から読み出したデータはＲＯＭ３０から
読み出した命令に従って処理される。

【００２７】図２は、図１に示したメモリ制御部１２の
バス切換え部１４の内部構成例を示すブロック図であ
る。

【００２８】図２に示すように、バス切換え部１４は、
バス線３４から入力したアドレスを保持および内部でア
ドレスを生成するアドレス保持発生回路１４１と、ＲＡ
Ｍ３２とＲＯＭ３０から読み出したデータおよび命令を
書き込むデータの遮断／通過状態を制御する複数のバッ
ファ（ＢＵＦ）１４２〜１４７とを含む。

【００２９】図２において、バス線３４はアドレス保持
発生回路１４１とバッファ１４２，１４５に接続されて
おり、さらにバッファ１４２，１４５を経由してバッフ
ァ１４３，１４４，１４６，１４７に接続されている。
ここで、バス線１５０，１５１はアドレスバスであり、
バス線３６，３８はデータバスである。アドレス保持発
生回路１４１から各バッファ１４２〜１４７のそれぞれ
に出力されている複数の信号線１５３は各バッファをＯ
Ｎ／ＯＦＦし、各データの遮断／通過状態を制御する制
御信号線である。

【００３０】ＲＯＭ３０から命令を読み出すときは、読
み出された命令はバス線３６を通り、バッファ１４２，
１４３を経てバス線３４に入力される。一方、ＲＡＭ３
２へデータを読み出すときは、バス線３８を通り、バッ
ファ１４５，１４６を経てバス線３４に入力され、ＲＡ
Ｍ３２へデータを書き込むときは、バス線３４を通り、
バッファ１４５，１４６を経てバス線３８に入力され
る。このように、アクセスする対象がＲＯＭ３０，ＲＡ
Ｍ３２のいずれであるかに応じて使用するバス線３６，
３８をアドレス保持発生回路１４１が切り換えることに
よって、ＣＰＵ１０とＲＯＭ３０およびＣＰＵ１０とＲ
ＡＭ３２との間で直接データ転送を行うことができる。

【００３１】また、バス切換え部１４はアドレス保持発
生回路１４１と複数のバッファ１４２〜１４７とから成
る回路で構成したが、もちろん、これと同等の機能を実
現できるものであれば別の回路で構成してもよい。

【００３２】なお、図２においては、アドレスバス１５
０を分けて図示したが、実際にはバス線３６，３８に含
まれる。

【００３３】図３（ａ），（ｂ），（ｃ）は、ＲＯＭ３
０からの命令の読み出し時の信号およびデータの流れを
示す図であり、図４（ａ），（ｂ），（ｃ）は、ＲＡＭ
３２からのデータ読み出し時のデータの流れを示す図で
ある。

【００３４】それでは、図３（ａ），（ｂ），（ｃ）を
参照して本発明の実施例の動作を説明する。まず、ＲＯ
Ｍ３０から命令を読み出すときの動作を説明し、次い
で、図４（ａ），（ｂ），（ｃ）を参照してＲＡＭ３２
からデータを読み出すときの動作を説明する。

【００３５】（１）ＲＯＭ３０からの命令の読み出し 図３（ａ）において、ＣＰＵ１０は、電源が投入される
と、内蔵する制御プラグラムに従って、命令が格納され
ているＲＯＭ３０に対して、命令転送要求を発する。メ
モリ制御部１２は、この命令転送要求が発生すると、Ｃ
ＰＵ１０からのＲＯＭ３０に対する命令転送要求のアド
レスを保持し、バス切換え部１４を切り換えて、第１の
バス線３４と一方の第２のバス線３６とを接続する。こ
れにより、ＲＯＭ３０からＣＰＵ１０に直接読み出した
命令の転送が行われ、ＣＰＵ１０は読み出した命令に従
って動作する。

【００３６】続いて、図３（ｂ）において、メモリ制御
部１２は、ＲＯＭ３０からＣＰＵ１０に命令が転送され
た後に、引き続きＲＯＭ３０に対する命令転送要求がＣ
ＰＵ１０から出されないことを確認し、例えば、この時
点でＣＰＵ１０からＲＡＭ３２にデータの転送要求があ
ると、バス切換え部１４を制御して第１のバス線３４の
接続を切り換えて、または他方の第２のバス線３８に接
続する。これにより、ＣＰＵ１０からＲＡＭ３２へ直接
データを転送することが可能になる。

【００３７】一方、ＣＰＵ１０からＲＡＭ３２へデータ
の転送を行っている間に、先に保持されたＲＯＭ３０の
アドレスの後続するＲＯＭ３０のアドレスから次の命令
が読み出される。ＲＯＭ３０から読み出されたこの命令
は、その命令を読み出したアドレスと共に、ＲＯＭ３０
よりもデータ転送処理が高速な命令バッファ２０に一時
的に格納される。

【００３８】そして、図３（ｃ）において、ＣＰＵ１０
からＲＯＭ３０に対してさらに次の命令の転送要求があ
り、その転送要求された命令が、先にＣＰＵ１０に転送
されたＲＯＭ３０の命令のアドレスに後続するＲＯＭ３
０のアドレスの命令である場合には、メモリ制御部１２
は、ＲＯＭ３０から再度同じ命令を読み出さずに、図３
（ｂ）において、ＲＯＭ３０から読み出して命令バッフ
ァ２０にすでに格納している命令をＣＰＵ１０に転送す
る。これにより、無駄な同じ読み出し動作を繰り返して
システムタイムをロスすることなく、データ転送処理速
度がＲＯＭ３０よりも高速な命令バッファ２０から命令
が転送される。このような動作は、ＣＰＵ１０が内部の
演算処理等によりデータ転送要求を発生しない期間中に
も、命令バッファ２０の容量に応じてＲＯＭ３０からの
命令バッファ２０へのデータ読み出しが可能である。

【００３９】（２）ＲＡＭからのデータの読み出し 図４（ａ）において、ＣＰＵ１０が、いずれかの命令の
実行中にＲＡＭ３２に格納されているデータを必要とす
る場合には、ＲＡＭ３２に対してデータ転送要求をメモ
リ制御部１２を介して与える。メモリ制御部１２は、Ｃ
ＰＵ１０からのデータ転送要求のアドレスを保持し、バ
ス切換え部１４を切り換えて、第１のバス線３４と第２
のバス線３８を接続する。これにより、ＲＡＭ３２から
ＣＰＵ１０へ直接のデータ転送をすることが可能にす
る。

【００４０】続いて、図４（ｂ）において、さらにメモ
り制御部１２は、ＣＰＵ１０とＲＡＭ３２との間のデー
タ転送が終了し、引き続き、ＲＡＭ３２へのデータ転送
要求がないことを確認し、例えば、この時点でＣＰＵ１
０からＲＯＭ３０に命令の転送要求があると、バス切換
え部１４を制御して第１のバス線３４の接続を切り換え
て、または他方の第２のバス線３６に接続する、これに
より、ＣＰＵ１０へＲＯＭ３０から直接命令を転送する
ことが可能になる。

【００４１】一方、ＣＰＵ１０へＲＯＭ３０からの命令
の転送を行っている間に、先に保持されたアドレスに後
続するＲＡＭ３２のアドレスから第２のバス線３８を介
してデータを読み出す。ＲＡＭ３２から読み出されたこ
のデータは、そのデータを読み出したアドレスと共に、
ＲＡＭ３２よりもデータ転送処理速度が高速なデータバ
ッファ２２に一時的に格納される。

【００４２】そして、図４（ｃ）において、ＣＰＵ１０
から次のデータ転送要求があり、その転送要求されたデ
ータが、先にＣＰＵ１０に転送されたＲＡＭ３２のデー
タのアドレスに後続するＲＡＭ３２のアドレスのデータ
である場合には、メモリ制御部１２は、再度同じデータ
を読み出さず、図４（ｂ）において、ＲＡＭ３２から読
み出してデータバッファ２２に格納しているデータをＣ
ＰＵ１０に転送する。これにより、無駄な同じ読み出し
動作を繰り返してシステムタイムをロスすることなく、
データ転送処理速度がＲＡＭ３２よりも高速なデータバ
ッファ２２からデータが転送される。このような動作
は、ＣＰＵ１０が内部の演算処理等によりデータ転送要
求を発生しない期間中にも、ＲＡＭ３２からデータバッ
ファ２２へのデータ読み出しが行なわれることから、画
像データ転送装置の稼働率が向上する。

【００４３】以上のように、本実施例によれば、メモリ
制御部１２によるＲＯＭ３０またはＲＡＭ３２と命令バ
ッファ２０あるいはデータバッファ２２との間のデータ
転送は、対応する専用の第２のバス線３６，３８を介し
て行なわれるので、第１のバス線３４を介して行なわれ
るＣＰＵ１０と各バッファ２０、２２との間のデータ転
送命令とは独立に行なうことができる。また、ＣＰＵ１
０とＲＯＭ３０との間の直接のデータ転送は、第１のバ
ス線３４およびＲＯＭ３０専用の第２のバス線３６を介
して行なわれるため、ＲＡＭ３２とデータバッファ２２
との間の第３のバス線３８を介してのデータ転送とは並
列に行なうことができる。

【００４４】図５は、本発明の第２の実施例の構成を示
すブロック図である。

【００４５】図５に示すように、本実施例は、図１に示
した第１の実施例におけるＣＰＵとメモリ装置間に配置
されるメモり制御部１２について、ＣＰＵ１０からＲＡ
Ｍ３２へデータを書き込むとき、書き込むデータを一時
的に格納する書込みバッファ２４と、ＲＡＭ３２から読
み出したデータをやはり一時的に格納しておく読出しバ
ッファ２６とをさらに付与した例である。この場合、命
令バッファ２０は、第１の実施例と同様にＲＯＭ３０’
から読み出した命令をいったん格納する目的に使用でき
る。

【００４６】これ以外の構成は図１に示した第１の実施
例と同様であるため、図１と同じ符号を付して示す。

【００４７】図５において、画像データ転送装置１は、
ＣＰＵ１０とメモリ制御部１２と、複数のメモリ装置を
構成するＲＯＭ３０およびＲＡＭ３２と、ＣＰＵ１０と
メモリ制御部１２との間を接続する第１のバス線３４
と、メモリ制御部１２と各メモリ装置３０，３２との間
をそれぞれ接続する複数の第２のバス線３６，３８とか
ら構成される。メモリ制御部１２は、バス切換え部１４
と命令バッファ２０と、書込みデータバッファ２４と、
読出しデータバッファ２６と、全体を制御する図示しな
いコントローラと、を含む。

【００４８】図６（ａ），（ｂ），（ｃ）は、ＲＡＭ３
２へのデータの書き込み時の信号およびデータの流れを
示す図である。

【００４９】図６（ａ）において、ＣＰＵ１０が、先の
例のように、いずれかの命令の実行中にＲＡＭ３２にデ
ータの書き込みがある場合には、ＲＡＭ３２に対してデ
ータ転送要求をメモリ制御部１２を介して与える。メモ
リ制御部１２は、ＣＰＵ１０からのデータ転送要求のア
ドレスを保持し、バス切換え部１４を制御してそのアド
レスと共に、ＲＡＭ３２よりもデータ転送処理速度が高
速な書込みデータバッファ２４と読出しデータバッファ
２６に一時的に格納される。メモリ制御部１２は、ＣＰ
Ｕ１０からのＲＡＭ３２へのデータ書込み要求に対して
も、ＲＡＭ３２に格納すべきデータを一時的にデータを
書込みデータバッファ２４に格納することで、ＣＰＵ１
０からの第１のバス線３４を経由するデータ転送処理速
度を高める。

【００５０】図６（ｂ）において、また、書込みデータ
バッファ２４に一時的に格納されたデータのＲＡＭ３２
への書き込みは、後続するＣＰＵ１０の動作により異な
る。例えば、後続するデータ転送要求がＲＯＭ３０との
データ転送や、ＣＰＵ１０の内部の演算処理、または、
ＲＡＭ３２からの読み出し要求であり、かつ、そのデー
タが既に読出しデータバッファ２６に格納されている場
合は、一時的に格納されたデータは、指定されたＲＡＭ
３２のアドレスに対して、対応する第２のバス線３８を
介して、並列にＲＡＭ３２へ書き込まれるが、後続する
データ転送要求がＲＡＭ３２からのデータの読み出し
で、読出しデータバッファ２６に該当するデータが存在
せず、ＲＡＭ３２から読み出しが必要となる場合は、Ｒ
ＡＭ３２への書き込みは行われずに、ＣＰＵ１０へのデ
ータの読み出しを先に処理する。以上において、ＣＰＵ
１０は、ＲＡＭ３２から読み出したデータにより以降の
動作を継続することから、読み出したデータを優先的に
処理する。書き込み動作は、上述したように後続するＣ
ＰＵ１０の動作がＲＡＭ３２へのデータ転送要求以外の
時に行なわれる。

【００５１】図６（ｃ）において、さらに、ＣＰＵ１０
から次のデータ転送要求があり、その転送要求されたデ
ータが、先にＣＰＵ１０から転送されたＲＡＭ３２のデ
ータである場合には、メモリ制御部１２は、ＲＡＭ３２
からの無駄な読み出し動作をすることなく、図６(ａ)に
おいてデータ転送済みの読出しデータバッファ２６に格
納されているデータをＣＰＵ１０に転送することから、
データ転送処理速度がＲＡＭ３２よりも高速な読出しデ
ータバッファ２６からデータが転送される。

【００５２】このように、本実施例では、書込みと読出
し専用のデータバッファ２４，２６を設けることによ
り、画像データ転送装置の稼働率を上げ、システムの全
体的な動作速度を高めるという効果が得られる。

【００５３】一般的にメモり装置からのデータ転送は、
メモリ装置が大容量になるほど遅くなる。一方、ＣＰＵ
の動作速度の向上は近年目覚ましいものがある。このた
め、ＣＰＵとメモリ装置との間の速度ギャップは益々広
がる傾向にある。本発明ではこれに着目して、ＣＰＵと
メモリ装置との間で転送されるデータを一時的に格納す
るバッファを設け、各メモリ専用のバス線を介して一時
的にデータをバッファに格納することにしたものであ
る。本発明によるデータ転送速度の高速化は、バッファ
とメモリ装置との間の転送速度の差が大きいほど著し
い。また、本発明では、ＣＰＵによるメモリ装置のアク
セスがアドレス順に行なわれることで、高速化を達成す
るものであるから、特にＲＯＭに対応して命令バッファ
を設けることにより大きな効果が得られる。

【００５４】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、適宜変更され
得ることは明らかである。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵとメモリ装置間で転送されるデータを一時的にバ
ッファに格納することで、ＣＰＵから１つのメモリ装置
またはバッファとの間でのバス線を介してのデータ転送
と、メモリ制御部と他のメモリ装置との間のデータ転送
とを並列に行なうことができ、画像データ転送装置の稼
働率を向上させその動作速度を向上させる。

【００５６】また、特にバッファを利用するデータ転送
では、メモリ装置からのデータ転送に比してきわめて高
速に行なうことができるので、得られる高速化の効果が
特に大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】図１に示したメモリ制御部１２のバス切換え部
の内部構成例を示すブロック図である。

【図３】（ａ），（ｂ），（ｃ）は、ＲＯＭからの命令
の読み出し時の信号およびデータの流れを示す図であ
る。

【図４】（ａ），（ｂ），（ｃ）は、ＲＡＭからのデー
タ読み出し時のデータの流れを示す図である。

【図５】本発明の第２の実施例の構成を示すブロック図
である。

【図６】（ａ），（ｂ），（ｃ）は、ＲＡＭへのデータ
の書き込み時の信号およびデータの流れを示す図であ
る。

【符号の説明】 １０ ＣＰＵ １２ メモリ制御部 １４ バス切換え部 ２０ 命令バッファ ２２ データバッファ ２４ 書込みデータバッファ ２６ 読出しデータバッファ ３０ ＲＯＭ ３２ ＲＡＭ ３４，３６，３８，１５１，１５２ バス線 １４１ アドレス保持回路 １４２，１４３，１４４，１４５,１４６，１４７ バ
ッファ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、該ＣＰＵに制御されるメモリ
   制御部と、該メモリ制御部を介して前記ＣＰＵが制御さ
   れる複数のメモリ装置と、前記ＣＰＵおよびメモリ制御
   部に接続される第１のバス線と、前記複数のメモリ装置
   のそれぞれに対応し、各メモリ装置と前記メモリ制御部
   との間を接続する複数の第２のバス線と、を備えた画像
   データ転送装置において、 前記メモリ制御部は、前記第１のバス線と前記複数の第
   ２のバス線のそれぞれとの接続を切り替えるバス切換え
   部と、前記ＣＰＵと前記少なくとも一つのメモリ装置と
   の間で転送されるデータを一時的に格納する少なくとも
   １つのバッファを有することを特徴とする画像データ転
   送装置。
2. 【請求項２】 請求項１に記載の画像データ転送装置に
   おいて、 前記バス切換え部は、前記第１のバス線から入力したア
   ドレスをそのまま出力および内部でアドレスを生成する
   アドレス保持生成回路と、 前記メモリ装置から読み出したデータおよび書き込むデ
   ータの遮断／通過状態を制御する複数の切換えバッファ
   と、を具備することを特徴とする画像データ転送装置。
3. 【請求項３】 請求項２に記載の画像データ転送装置に
   おいて、 前記メモリ制御部は、前記メモリ装置の数に対応する数
   の切換えバッファを備えることを特徴とする画像データ
   転送装置。
4. 【請求項４】 請求項１から３のいずれか１項に記載の
   画像データ転送装置において、 前記バッファは、前記メモリ装置から読み出した命令を
   一時的に格納する命令バッファとデータを格納するデー
   タバッファであることを特徴とする画像データ転送装
   置。
5. 【請求項５】 請求項１から４のいずれか１項に記載の
   画像データ転送装置において、 前記メモリ装置の少くとも１つは、前記ＣＰＵの動作を
   制御する命令が格納されたＲＯＭであることを特徴とす
   る画像データ転送装置。
6. 【請求項６】 請求項１から５のいずれか１項に記載の
   画像データ転送装置において、 前記メモリ装置の少くとも１つは、ＣＰＵにより処理さ
   れるデータが格納するＲＡＭであることを特徴とする画
   像データ転送装置。
7. 【請求項７】 請求項５に記載の画像データ転送装置の
   画像データ転送方法であって、 前記ＣＰＵとＲＯＭとの間のデータ転送、および前記デ
   ータバッファとＲＡＭとの間のデータ転送は独立に行わ
   れることを特徴とする画像データ転送方法。
8. 【請求項８】 ＣＰＵと、該ＣＰＵに制御されるメモリ
   制御部と、該メモリ制御部を介して前記ＣＰＵが制御さ
   れる複数のメモリ装置と、前記ＣＰＵおよびメモリ制御
   部に接続される第１のバス線と、前記複数のメモリ装置
   内の少なくとも一つのメモリ装置に対応して配設され
   て、対応するメモリ装置と前記メモリ制御部との間を接
   続する複数の第２のバス線と、を備えた画像データ転送
   装置において、 前記バッファは、前記メモリ装置に書き込むときに、デ
   ータを一時的に格納する書込みデータバッファと、メモ
   リ装置から読み出すときにデータを格納する読出しデー
   タバッファとを具備することを特徴とする画像データ転
   送装置。
9. 【請求項９】 請求項８に記載の画像データ転送装置の
   画像データ転送方法であって、 メモリ制御装置は、ＣＰＵからデータ転送要求があった
   とき、該転送要求があったデータが、前記メモリ装置に
   前に格納されたデータと同じである場合は、バッファに
   格納されているデータを前記ＣＰＵに転送し、データ転
   送要求がＲＡＭからの読み出しである場合は、該ＲＡＭ
   からのデータの読み出しを先に処理し、読み出し処理が
   終了した後に、該ＲＡＭへのデータの書き込みを行うこ
   とを特徴とする画像データ転送方法。