JP2000285089A - マイクロプロセッサ及びデータの共有方式 - Google Patents

Abstract

(57)【要約】 【課題】複数のマイクロプロセッサから構成されるシス
テムにおいて、大規模なシステムに対応した高速なデー
タの共有を実現する。 【解決手段】双方向アドレス入出力端子と双方向信号制
御端子を備え、割り込み制御端子により、前記アドレス
入出力端子と前記信号制御端子が入力状態に遷移するこ
とにより、外部からマイクロプロセッサに直接データを
書き込むことが出来るようにする。また、アドレスとデ
ータ、制御信号のそれぞれのバスをローカルとグローバ
ルに分離する。 【効果】大規模な分散処理システムでのデータの共有化
を高速かつ簡単に実現することができる。また、この方
式ではマイクロプロセッサの数によってオーバーヘッド
が大きくなっていくというようなパフォーマンスの低下
を招くことがない。また、データ転送が同時に行なわれ
るため、アプリケーションの開発が容易になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
とマイクロプロセッサを複数搭載したシステムにおける
データの共有方式に関する。

【０００２】

【従来の技術】マイクロプロセッサと周辺ペリフェラ
ル、あるいは複数のマイクロプロセッサ間でのデータの
共有は、一般的に主記憶装置を共有することによって行
なわれている。しかし、主記憶装置を単に共有してしま
うと、複数のマイクロプロセッサからの主記憶に対する
参照頻度が高くなり、これが処理のボトルネックになっ
てしまう。このため、各マイクロプロセッサ毎に専用の
キャッシュメモリシステムを設けて主記憶装置に対する
参照頻度を低減する手法が取られている。しかし、この
場合は本来一つのデータが複数のキャッシュメモリシス
テムにコピーされるため、主記憶と各キャッシュメモリ
システム上のデータの一貫性を保持することが困難にな
る。このためライトスルー方式、ライトバック方式など
各種キャッシュの制御方式が提案、実用化されている。
また、主記憶装置でなくＩＯに対してはキャッシュを働
かせないようにする必要があり、キャッシュメモリシス
テムはＩＯ空間に対してはキャッシュ動作を行なわない
様に制御される。

【０００３】しかし、ＩＯなどのペリフェラルからマイ
クロプロセッサに対してのデータ転送においては、前述
したような方式を使うとマイクロプロセッサがＩＯ空間
にマッピングされたレジスタを定期的に参照して状態確
認を行ない、データ読みだしが可能となったことを確認
した後、改めて実際のデータ転送を行なう（ポーリン
グ）によるため、マイクロプロセッサを有効に利用でき
ない。このため、ＩＯに対してはデータ参照が可能にな
った時点でペリフェラルからマイクロプロセッサに対し
て割り込みを発生させる方法が一般的に広く利用されて
いる。

【０００４】

【発明が解決しようとする課題】キャッシュメモリシス
テムによる方法にせよ、割り込みによる方法にせよ、従
来の方式は１箇所にあるデータを複数のマイクロプロセ
ッサが独立して参照する方式である。つまり、同一デー
タを複数のマイクロプロセッサで利用するためには、各
マイクロプロセッサからの参照が複数回行なうことにな
る。このことは、数個のマイクロプロセッサから構成さ
れるシステムではあまり重要ではないが、多数のマイク
ロプロセッサから構成される大規模な分散システムにお
いて、同一データを参照する場合は大きな問題となる。

【０００５】たとえば、数百個のマイクロプロセッサで
構成されるシステムで、ある１個のマイクロプロセッサ
が、負荷の状況を示す２ワードのデータを５０個のマイ
クロプロセッサに知らせると言った場合を考えてみる。
従来の方法では、まず、情報を持った１個のマイクロプ
ロセッサがキャッシュメモリシステムを介して主記憶に
データを書き込む。その後、５０個のマイクロプロセッ
サが、それぞれのキャッシュメモリシステムを介して、
主記憶の参照を行なう必要がある。この場合は主記憶に
対し、２回の書き込みと１００回の読みだしが発生す
る。実際には、それぞれのキャッシュメモリシステムの
内容はブロック単位で書き換えられることになるため、
データ転送だけに限っても数百サイクルの時間が必要に
なる。

【０００６】また、この方法はデータの更新が何時行な
われたかを即時に通知する必要がない場合である。も
し、データの更新を即時に通知する必要がある場合に
は、５０個のマイクロプロセッサに対してそれぞれ別々
に割り込みを発生させる必要がある。この場合は、５０
個のマイクロプロセッサは実行中の処理を中断し、その
処理が再開できるように各種内部データを退避した後、
割り込み処理を行なう手続きに制御を移す。次に割り込
み処理手続きに従ってデータを参照しなければならな
い。これを行なったとすると、数千サイクルといった時
間が必要になり、処理能力を低下させる大きなオーバヘ
ッドとなる。このオーバーヘッドを少しでも低減するた
め、マイクロプロセッサ内部レジスタの二重化など、割
り込み処理を高速に行なうための各種方式が提案されて
いる。しかし、投機的実行や分岐予測などを含む近年の
高度にパイプライン化されたマイクロプロセッサでは割
り込みによって制御フローを変更するということ自身が
問題であり本質的な問題解決には繋がっていなかった。

【０００７】こういった問題は、従来のマイクロプロセ
ッサでは基本的に１対１のデータ転送方式しか対応して
いないためである。本発明は１つのマイクロプロセッサ
（あるいはペリフェラル）が多数のマイクロプロセッサ
に対して情報を同時に提供する方式、つまりブロードキ
ャスト形式によるデータ共有形式を実現するためのマイ
クロプロセッサの構成を提供する。さらに、この機能を
備えたマイクロプロセッサからなる大規模分散システム
の構成を提供するものである。

【０００８】

【課題を解決するための手段】本発明によるマイクロプ
ロセッサのデータ転送方式は、 （１）割り込み入力端子を備えるマイクロプロセッサに
おいて、双方向アドレス入出力端子と双方向データ入出
力端子と双方向入出力制御端子を備え、前記割り込み入
力端子を制御することにより、前記アドレス入出力端
子、データ入出力端子、入出力制御端子が入力状態に遷
移し、外部から双方向アドレス入出力端子に与えられる
信号で指定されるマイクロプロセッサ内部の記憶装置に
対して、双方向入出力制御端子に与えられる信号に従
い、双方向データ入出力端子からデータの読みだし、あ
るいは書き込みを行なう機構を備えるこ。

【０００９】（２）前記アドレス入出力端子と前記デー
タ入出力端子と前記入出力制御端子を２セットずつ備
え、前記割り込み入出力端子とマイクロプロセッサの内
部記憶装置の値にしたがって前記２セットのバスを切り
替える機構を備える。

【００１０】（３）複数のマイクロプロセッサから構成
されるシステムにおいて、一つのマイクロプロセッサあ
るいは１つのペリフェラルが発生する割り込み信号に従
い、少なくとも２個以上のマイクロプロセッサ内のに存
在する同一アドレスにマッピングされた複数の記憶装置
にに対して、同時にデータの書き込みを行なう。

【００１１】ことを特徴とする。

【００１２】

【作用】本発明は、処理中のパイプラインを乱すことな
く外部からのデータを受け取る仕組みを提供する。１つ
のマイクロプロセッサあるいはペリフェラルから複数の
マイクロプロセッサに対するデータ転送を１対１でな
く、１対多のブロードキャスト方式で行なうため、高速
にかつ同時にデータの更新を行なうことができる。デー
タの更新を通知する必要がなければ、データが転送され
る側のマイクロプロセッサのパイプラインを乱すことす
らなくデータの更新を行なうことも可能である。

【００１３】

【発明の実施の形態】本発明の実施例について図面を参
照して説明する。図１に本発明を適用したマイクロプロ
セッサの構成例を示す。なお、実施例では説明の簡略化
のため、本発明の適用と直接関連のない部分は省略す
る。

【００１４】まず初めに本発明のマイクロプロセッサの
内部構成について説明する。本発明のマイクロプロセッ
サは３つの部分から構成される。割り込み処理装置（１
２０）、マイクロプロセッサコア（１２１）、そしてＩ
Ｏバッファである。

【００１５】割り込み処理装置はマイクロプロセッサコ
アからの割り込み発生要求や外部からの割り込み要求を
処理する。１０１は割り込みデータ入出力端子で、割り
込みデータは割り込みレベル、マイクロプロセッサのグ
ループ識別子、などで構成することができるが、データ
のビット幅を含め、自由に決定できる。割り込みデータ
のどのフィールドにどのような意味を持たせるかは適用
するシステムによって変えることが出来る。たとえば、
マイクロプロセッサの負荷状態を示すフィールドを割り
当てるシステムも考えられる。割り込み要求があれば、
割り込み処理装置はそれぞれのフィールドと割り込み処
理装置やマイクロプロセッサコア内部の記憶装置等と比
較し、割り込みを受け付けるかどうかを決定する。

【００１６】１０３は割り込み要求出力端子、１０４は
割り込みアクノリッジ入力端子である。本実施例ではこ
の２種の信号を使って割り込みデータバスの使用権を調
停するアービターを想定している。しかし、同時に複数
の割り込み要求発生した場合にそれらを調停する機能を
有しているのであれば、各種形式が適用可能である。１
０２は割り込みデータバスのストローブ信号端子で要求
した割り込みが許された場合に割り込みデータと共にア
クティブとなる。１１１はマイクロプロセッサコアが、
割り込み処理装置に対して割り込みを要求するための信
号で、この信号にしたがって割り込み処理装置は１０２
夜１０３の信号を制御する。１１２は割り込み処理装置
からマイクロプロセッサコアに対する制御信号で、マイ
クロプロセッサコアを停止したり、マイクロプロセッサ
内部の記憶装置に対して書き込みを行なうなどの制御を
行なうためのものである。

【００１７】実施例ではシステム全体の共用バス（グロ
ーバルバス）と各マイクロプロセッサ毎に備わっている
局所的なバス（ローカルバス）を独立して２セット備え
る場合を示している。これは大規模なマルチプロセッサ
システムを想定しているためである。１０５、１０６は
データバス、１０７、１０８はアドレスバス、１０９、
１１０は入出力制御バスである。入出力制御バスは書き
込みと読みだしを制御するための信号である。これらの
バスで、１０５、１０７、１０９はシステム全体でのデ
ータ転送に使用されるグローバルバスに接続され、１０
６、１０８、１１０はキャッシュメモリシステムなどの
ローカルなバスに接続される。これにより、グローバル
バス上のデータを参照する必要がないマイクロプロセッ
サでは、独立してローカルなメモリアクセスを行なうこ
とが可能となり、システム全体での処理能力は向上す
る。また、アドレスバス、データバス、入出力制御バス
が全て双方向信号となっている点も従来のマイクロプロ
セッサと大きく異なる。

【００１８】以上、本発明のマイクロプロセッサの基本
構造を述べてきたが、このマイクロプロセッサを使った
システムにおいて、どのようにして１対多のデータの転
送を実現するかを次に述べる。図２は本発明のマイクロ
プロセッサを複数使ったシステムの構成例である。２２
０、２２１、２２２はそれぞれ本発明のマイクロプロセ
ッサである。２３０、２３１、２３２は各マイクロプロ
セッサに接続されたキャッシュメモリシステムであり、
２４１の主記憶装置用のアービターを介して、２４２の
主記憶に接続されている。２４０は割り込みバスのアー
ビターである。図２ではシステムの一部を描いたもので
あり、マイクロプロセッサ及びキャッシュメモリシステ
ムは同様な構成で数多く接続される。

【００１９】以下、一例としてマイクロプロセッサ０が
マイクロプロセッサ１とマイクロプロセッサ２に対して
同時にデータの転送を行なう場合、つまりマイクロプロ
セッサ０がマイクロプロセッサ１とマイクロプロセッサ
２の内部記憶装置にデータを書き込む方法について時間
の流れに従って説明する。従来のシステムと大きく異な
るのは、割り込みの要求を含め、データ転送が１対１で
なく１対多の形式で行なわれる点にある。

【００２０】１．初めに、マイクロプロセッサ０、マイ
クロプロセッサ１、マイクロプロセッサ２がそれぞれ独
立した処理を行なっており、割り込みバスは使用されて
いない状態とする。また、各マイクロプロセッサはそれ
ぞれのローカルバスを介してデータアクセスを行なって
いる。

【００２１】２．まず、マイクロプロセッサ０が割り込
みバスの使用要求信号（２０１）を割り込みアービター
（２４０）に出す。

【００２２】３．他のマイクロプロセッサが割り込み要
求を出していなければ、割り込みアービターは、マイク
ロプロセッサ０に対してバスの使用の許可信号（２０
２）を出す。

【００２３】４．マイクロプロセッサ０が割り込みバス
にデータ（２０３）とストローブ信号（２０４）を送出
し、マイクロプロセッサ１とマイクロプロセッサ２は、
それを受け取る。

【００２４】５．マイクロプロセッサ１とマイクロプロ
セッサ２の割り込み処理装置は、それぞれ割り込みバス
のデータと割り込み制御レジスタの内容を比較し、割り
込みを受け付けるかどうかを決定する。割り込みを受け
付けない場合は、そのマイクロプロセッサは実行中の処
理を継続する。その場合は割り込み要求は無視される。
割り込みを受け付けるマイクロプロセッサにおいては、
場合は以下のマイクロプロセッサ１やマイクロプロセッ
サ２に示すように１０９のマイクロプロセッサ停止信号
によって双方向アドレスバス（１０５）、双方向データ
バス（１０６）、そして入出力制御バス（１０７）をそ
れぞれローカルバスからグローバルバスに切り替え、そ
れをハイインピーダンス状態にした後マイクロプロセッ
サコアは停止する。その後の処理は割り込みバス上のデ
ータとマイクロプロセッサ内部レジスタの設定によって
変わってくる。

【００２５】６．割り込みを受け付ける場合は（この場
合はマイクロプロセッサ１とマイクロプロセッサ２）、
それぞれのマイクロプロセッサコアは処理を中断し、ロ
ーカルアドレスバス、ローカルデータバス、ローカル双
方向制御バスからグローバルアドレスバス、グローバル
データバス、グローバル双方向制御バスに切り替える。
それらをハイインピーダンス状態にする。割り込みを受
け付けないマイクロプロセッサは処理を継続し、ローカ
ルバスを切り替える等の処理は一切行なわない。

【００２６】７．マイクロプロセッサ０はグローバルア
ドレスバス、グローバルデータバス、グローバル双方向
制御バスを使って、データを送出する。このアドレス、
データを、マイクロプロセッサ１、マイクロプロセッサ
２が同時に受け取る。ここで転送されるアドレス及びデ
ータの数は任意に変えることができる。１ワードのデー
タ転送に使うことも可能であるし、数百ワードのデータ
転送を行なうことも可能である。アドレスによって指定
されるレジスタはそれぞれのマイクロプロセッサの汎用
レジスタであっても良いし、特種レジスタであっても構
わない。さらに、各マイクロプロセッサコア内部におい
ての書き込み制御自身はハードウェアで直接実現しても
よいし、マイクロプロセッサコアのプログラムを使って
行なうことも可能である。マイクロプロセッサを停止し
たまま、ハードウェアで実現する場合は、各種レジスタ
の退避やプログラムカウンタの値の変更など、通常の割
り込み処理におけるオーバーヘッドを伴わずにデータの
共有が実現可能となる。マイクロプロセッサコアが書き
込み制御をする専用ハードウェアを持つ場合についての
以降の処理について説明する。

【００２７】８．データ転送が終了したら、マイクロプ
ロセッサ０は割り込みバスを使って、マイクロプロセッ
サ１とマイクロプロセッサ２にデータ転送の終了を伝え
る。この信号により、マイクロプロセッサ１とマイクロ
プロセッサ２はそれぞれ停止状態から復帰する。また、
マイクロプロセッサ０は割り込みバスを開放し、割り込
みバスは他のマイクロプロセッサあるいはペリフェラル
が使用できる状態になる。

【００２８】９．一例として、マイクロプロセッサ１で
は割り込み処理プログラムを起動する場合、マイクロプ
ロセッサ２では、割り込み処理プログラムを起動しない
場合の処理を９ー１および９ー２に示す。

【００２９】９−１．マイクロプロセッサ１は割り込み
処理プログラムを起動する準備を行なう。すなわち、停
止させていたマイクロプロセッサコアを起動し、処理中
のデータを保存しているレジスタ等を退避させる。次
に、プログラムカウンタの値を退避し、割り込み処理プ
ログラムの実行を開始する。割り込み処理プログラムの
開始アドレスは７で受け取ったデータを使うこともでき
るし、固定アドレスであっても構わない。また、ここで
はレジスタの退避をハードウェアで行なうことを想定し
ているが、プログラムカウンタの値の退避のみをハード
ウェアで行ない、レジスタの退避等は割り込み処理プロ
グラム自身に処理させることも可能である。これらの処
理は従来のマイクロプロセッサの割り込み処理方法が各
種利用できる。マイクロプロセッサ１は割り込み処理手
続きを開始し、割り込み処理プログラムが終了した後、
退避した情報をロードする。その後中断した処理が再開
される。

【００３０】９−２．マイクロプロセッサ２は停止して
いた処理をそのまま再開する。プログラムカウンタの値
の退避や復帰は行なわない。７で書き込まれたデータを
使って処理が継続されるだけである。つまり、従来の割
り込み処理によるオーバーヘッドは一切ない状態で更新
されたデータを参照できる。

【００３１】以上、本発明の実施例を簡単に説明した。
このように、本発明を適用すれば、マルチプロッセサシ
ステムにおいて、一つのマイクロプロセッサが持つ情報
を複数のマイクロプロセッサで高速にかつ効率よく共有
することが可能となる。ブロードキャストされた情報は
同時に複数のマイクロプロセッサに書き込むことができ
るからである。共有された情報は同時に更新されるた
め、その情報を基に、それぞれのマイクロプロセッサの
スケジューリングなどを行なうと言ったシステムを容易
に構築することも可能となる。

【００３２】些細な点ではあるが、本発明のシステムで
はドライブする信号が単絡しないために、双方向制御信
号もその遷移時にはハイインピーダンスとなる。しか
し、双方向制御信号が不定になり記憶装置等が誤動作し
ないためにプルアップあるいはプルダウン付きのものに
しておく必要がある。

【００３３】なお、本実施例では割り込み信号の発生
を、マイクロプロセッサから行なう場合を使って説明し
てきたが、割り込み信号の発生、即ち、ブロードキャス
トを行なう発信元はマイクロプロセッサに限らない。ア
ドレス、データ、双方向制御信号を発生するペリフェラ
ルであればよいことは明らかである。また、キャッシュ
メモリシステムを介して主記憶を共有する形式で説明し
てきたが、それぞれのマイクロプロセッサが独立して主
記憶を持つ構成や、複数のグループ毎に主記憶を共有す
るなどの形式に対しても本発明が適用できることは明ら
かである。

【００３４】

【発明の効果】本発明によれば、マイクロプロセッサ内
部の記憶装置に外部から直接データを書き込むモードを
持つことにより、大規模な分散システムにおいても殆ど
オーバヘッドのないデータの共有を実現できる。また、
実行中の処理をデータ転送の期間だけ停止し、処理中の
データの退避などを行なわない割り込み処理を選択した
り、通常の割り込み処理のようにデータの退避などを行
なう処理など選択することを、各マイクロプロセッサ毎
に自由に設定できるため、柔軟なシステムを構成でき
る。さらに、実際のデータ転送は１対多のブロードキャ
スト形式で行なわれるため、マイクロプロセッサの数に
よってオーバーヘッドが大きくなっていくと言ったパフ
ォーマンスの低下を招くことがない。このため数百、数
千というマイクロプロセッサから構成されるシステムで
はその効果が著しい。

【００３５】また、高速で大規模な分散システムでは、
同一データが複数のコピーを持つことになるが、それら
のコピーが常に一致していることを保証することは容易
でない。これは、それぞれのコピーが時間的に異なった
時間に行なわれるためである。本発明のデータの共有方
式であれば、同時にそれらのコピーが更新されるため、
ファームウェアやアプリケーションを構築することも非
常に簡単になる。

【図面の簡単な説明】

【図１】本発明を適用したマイクロプロセッサの構成
図。

【図２】本発明のマイクロプロセッサを適用したマルチ
プロッセッサシステムの構成図。

【符号の説明】

１０１・・・割り込みデータ入出力信号 １０２・・・割り込みデータストローブ信号 １０３・・・割り込み要求信号 １０４・・・割り込み許可信号 １０５・・・ローカル・アドレス入出力信号 １０６・・・グローバル・アドレス出力信号 １０７・・・ローカル・データ入出力信号 １０８・・・グローバル・データ入出力信号 １０９・・・ローカル・入出力制御信号 １１０・・・グローバル・入出力制御信号 １１１・・・割り込み要求信号 １１２・・・マイクロプロセッサ停止及びデータ書き込
み信号 １２０・・・割り込み制御装置 １２１・・・マイクロプロセッサコア ２０１・・・割り込み要求信号 ２０２・・・割り込み許可信号 ２０３・・・割り込みデータ入出力信号 ２０４・・・割り込みデータストローブ信号 ２０５・・・アドレスバス ２０６・・・データバス ２０７・・・双方向制御バス ２２０・・・マイクロプロセッサ０ ２２１・・・マイクロプロセッサ１ ２２２・・・マイクロプロセッサ２ ２３０・・・キャッシュメモリシステム０ ２３１・・・キャッシュメモリシステム１ ２３２・・・キャッシュメモリシステム２ ２４０・・・割り込みアービター ２４１・・・キャッシュアービター ２４２・・・主記憶

Claims (3)

【特許請求の範囲】
1. 【請求項１】割り込み入力端子を備えるマイクロプロセ
   ッサにおいて、双方向アドレス入出力端子と双方向デー
   タ入出力端子と双方向入出力制御端子を備え、前記割り
   込み入力端子を制御することにより、前記アドレス入出
   力端子、データ入出力端子、入出力制御端子が入力状態
   に遷移し、外部から双方向アドレス入出力端子に与えら
   れる信号で指定されるマイクロプロセッサ内部の記憶装
   置に対して、双方向入出力制御端子に与えられる信号に
   従い、双方向データ入出力端子からデータの読みだし、
   あるいは書き込みを行なう機構を備えることを特徴とす
   るマイクロプロセッサ。
2. 【請求項２】前記アドレス入出力端子と前記データ入出
   力端子と前記入出力制御端子を２セットずつ備え、前記
   割り込みデータ入出力端子とマイクロプロセッサの内部
   記憶装置の値の演算結果にしたがって前記２セットのバ
   スを切り替える機構を備える請求項１記載のマイクロプ
   ロセッサ。
3. 【請求項３】複数のマイクロプロセッサから構成される
   システムにおいて、一つのマイクロプロセッサあるいは
   １つのペリフェラルが発生する割り込み信号に従い、同
   一アドレスにマッピングされた少なくとも１個以上のマ
   イクロプロセッサ内の記憶装置に対して、同時にデータ
   の書き込みを行なうことを特徴とするデータの共有方
   式。