JPH05210481A - 直接アクセス式ビデオバス - Google Patents
直接アクセス式ビデオバスInfo
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- JPH05210481A JPH05210481A JP4258908A JP25890892A JPH05210481A JP H05210481 A JPH05210481 A JP H05210481A JP 4258908 A JP4258908 A JP 4258908A JP 25890892 A JP25890892 A JP 25890892A JP H05210481 A JPH05210481 A JP H05210481A
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- JP
- Japan
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- bus
- video
- processor
- cycle
- circuit
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
Abstract
(57)【要約】
【目的】 １つのプロセッサでビデオサイクルと他のサ
イクルを同時に実行可能としてプロセッサとビデオサブ
システムとの間の転送速度を速めたコンピュータシステ
ムを提供する。 【構成】 コンピュータシステム１００における直接ア
クセス式の独立して割当てられるビデオバス１０８が、
互換性ビデオサブシステムであるパーソナルコンピュー
タに接続され、１つまたはそれ以上の二重ポートプロセ
ッサ１１２と直接連結して、システムバス１０２，１０
４およびＩ／Ｏバス１０６上でのビデオサイクル用トラ
フィックを省き、システムの実行処理能力を高めた。好
ましい実施例では、ビデオバスに加えて、少なくとも２
つの独立して割当てられたＩ／Ｏバスに結合された少な
くとも２つの独立して割当てられたシステムバスを有
し、バスを介した情報信号の転送速度を速めた。
イクルを同時に実行可能としてプロセッサとビデオサブ
システムとの間の転送速度を速めたコンピュータシステ
ムを提供する。 【構成】 コンピュータシステム１００における直接ア
クセス式の独立して割当てられるビデオバス１０８が、
互換性ビデオサブシステムであるパーソナルコンピュー
タに接続され、１つまたはそれ以上の二重ポートプロセ
ッサ１１２と直接連結して、システムバス１０２，１０
４およびＩ／Ｏバス１０６上でのビデオサイクル用トラ
フィックを省き、システムの実行処理能力を高めた。好
ましい実施例では、ビデオバスに加えて、少なくとも２
つの独立して割当てられたＩ／Ｏバスに結合された少な
くとも２つの独立して割当てられたシステムバスを有
し、バスを介した情報信号の転送速度を速めた。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、特にコンピュータシステムのプロセッサとコンピ
ュータのビデオサブシステムとの間の情報転送機構に関
するものである。
関し、特にコンピュータシステムのプロセッサとコンピ
ュータのビデオサブシステムとの間の情報転送機構に関
するものである。
【０００２】
【従来の技術】ビデオオペレーションは、コンピュータ
処理情報を使用者に視覚的に通信するビデオ表示制御に
必要なオペレーションを含んでいる。通常このビデオオ
ペレーションは、１つまたはそれ以上のシステムプロセ
ッサの制御の下にビデオサブシステムにより実行され
る。例えば、ビデオサイクルの間、プロセッサは、解釈
処理して最終的にビデオサブシステムで表示すべきビデ
オ命令およびビデオデータを転送する。
処理情報を使用者に視覚的に通信するビデオ表示制御に
必要なオペレーションを含んでいる。通常このビデオオ
ペレーションは、１つまたはそれ以上のシステムプロセ
ッサの制御の下にビデオサブシステムにより実行され
る。例えば、ビデオサイクルの間、プロセッサは、解釈
処理して最終的にビデオサブシステムで表示すべきビデ
オ命令およびビデオデータを転送する。
【０００３】
【発明が解決しようとする課題】従来のコンピュータシ
ステム技術においては、ビデオサイクルと他のサイクル
は同じバスを用いて実行しなければならないため、ビデ
オサイクルが実行されている間はシステムのプロセッサ
は他のタスクを実行できない。このことは、ビデオサイ
クルの転送中のシステムバスへの障害となりシステム実
行効率を大きく減少させる。
ステム技術においては、ビデオサイクルと他のサイクル
は同じバスを用いて実行しなければならないため、ビデ
オサイクルが実行されている間はシステムのプロセッサ
は他のタスクを実行できない。このことは、ビデオサイ
クルの転送中のシステムバスへの障害となりシステム実
行効率を大きく減少させる。
【０００４】現在のコンピュータシステムを費用をかけ
ずに効率的に改良して、プロセッサがビデオサイクルと
他のサイクルを同時に並列して自由に実行可能としかつ
システムバスのビデオサイクル用トラフィックを減少さ
せたコンピュータシステムが従来より望まれているが未
だ実現されていない。
ずに効率的に改良して、プロセッサがビデオサイクルと
他のサイクルを同時に並列して自由に実行可能としかつ
システムバスのビデオサイクル用トラフィックを減少さ
せたコンピュータシステムが従来より望まれているが未
だ実現されていない。
【０００５】本発明は上記従来技術の問題点に鑑みなさ
れたものであって、プロセッサとビデオサブシステムと
の間のビデオサイクル転送速度を高めたコンピュータシ
ステムの提供を目的とする。
れたものであって、プロセッサとビデオサブシステムと
の間のビデオサイクル転送速度を高めたコンピュータシ
ステムの提供を目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るコンピュータシステムは：少なくとも
１つのシステムバスと；ビデオサイクル情報を取扱うた
めの少なくとも１つのビデオバスと；複数のポートを有
し、第１のポートを介して１つのシステムバスに接続さ
れ、第２のポートを介して前記ビデオバスに接続された
少なくとも１つのプロセッサとを具備している。
め、本発明に係るコンピュータシステムは：少なくとも
１つのシステムバスと；ビデオサイクル情報を取扱うた
めの少なくとも１つのビデオバスと；複数のポートを有
し、第１のポートを介して１つのシステムバスに接続さ
れ、第２のポートを介して前記ビデオバスに接続された
少なくとも１つのプロセッサとを具備している。
【０００７】また、本発明では、少なくとも１つのプロ
セッサと少なくとも１つのシステムバスとを有するコン
ピュータシステム内でのコンピュータシステムサイクル
の実行方法において：ビデオサイクル情報を取扱うため
の少なくとも１つの分離したビデオバスを設けるステッ
プと；前記プロセッサに複数のポートを設けるステップ
と；各プロセッサを第１のポートを介して少なくとも１
つのシステムバスに接続するステップと；各プロセッサ
を第２のポートを介して前記ビデオバスに接続するステ
ップと；システムバスを介し前記第１のポートを介して
別のサイクルを同時に実行中に、前記ビデオバスを介し
前記第２のポートを介してビデオサイクルを実行するス
テップとを含んでいる。
セッサと少なくとも１つのシステムバスとを有するコン
ピュータシステム内でのコンピュータシステムサイクル
の実行方法において：ビデオサイクル情報を取扱うため
の少なくとも１つの分離したビデオバスを設けるステッ
プと；前記プロセッサに複数のポートを設けるステップ
と；各プロセッサを第１のポートを介して少なくとも１
つのシステムバスに接続するステップと；各プロセッサ
を第２のポートを介して前記ビデオバスに接続するステ
ップと；システムバスを介し前記第１のポートを介して
別のサイクルを同時に実行中に、前記ビデオバスを介し
前記第２のポートを介してビデオサイクルを実行するス
テップとを含んでいる。
【０００８】
【実施例】本発明は基本的に新規な構成の組合せと周知
のコンピュータ回路および装置のオペレーション方法に
関するものであって特定の詳細構造自体に関するもので
はない。従って、これらの周知の回路や装置の構成、制
御および組合せ配列等は理解の容易のために本発明に関
する部分のみをブロック図および概略図で示してある。
これは本発明を不明確にするものではなく、本発明の詳
細構成は以下の説明により当業者にとって容易に理解で
きるものである。またこれら周知システムのいくつかの
部分は本発明の関連部分を強調するために適当に併合さ
れたりあるいは簡略化して図示してある。
のコンピュータ回路および装置のオペレーション方法に
関するものであって特定の詳細構造自体に関するもので
はない。従って、これらの周知の回路や装置の構成、制
御および組合せ配列等は理解の容易のために本発明に関
する部分のみをブロック図および概略図で示してある。
これは本発明を不明確にするものではなく、本発明の詳
細構成は以下の説明により当業者にとって容易に理解で
きるものである。またこれら周知システムのいくつかの
部分は本発明の関連部分を強調するために適当に併合さ
れたりあるいは簡略化して図示してある。
【０００９】図１および図２は、上記従来技術を改良し
た本発明に係るコンピュータシステム１００を示す。こ
のシステム１００は、制御信号、アドレス信号およびデ
ータ信号からなる情報転送用の２つのシステムバス１０
２，１０３を有している。第１のＩ／Ｏバス１０４およ
び第２のＩ／Ｏバス１０６がそれぞれＩ／Ｏバスインタ
ーフェイス回路１３２，１３８を介してシステムバス１
０２，１０３に接続される。このＩ／Ｏバスは例えば互
換性のあるパーソナルコンピュータ（Ｐ／Ｃ）用マイク
ロチャンネル（登録商標、International Business Mac
hines Corporation）を用いてもよい。これらのＩ／Ｏ
バス１０４，１０６には、システム１００に対し選択的
に接続したり分離したりする各種の周辺機器や装置が導
入接続される。
た本発明に係るコンピュータシステム１００を示す。こ
のシステム１００は、制御信号、アドレス信号およびデ
ータ信号からなる情報転送用の２つのシステムバス１０
２，１０３を有している。第１のＩ／Ｏバス１０４およ
び第２のＩ／Ｏバス１０６がそれぞれＩ／Ｏバスインタ
ーフェイス回路１３２，１３８を介してシステムバス１
０２，１０３に接続される。このＩ／Ｏバスは例えば互
換性のあるパーソナルコンピュータ（Ｐ／Ｃ）用マイク
ロチャンネル（登録商標、International Business Mac
hines Corporation）を用いてもよい。これらのＩ／Ｏ
バス１０４，１０６には、システム１００に対し選択的
に接続したり分離したりする各種の周辺機器や装置が導
入接続される。
【００１０】２つの処理装置（Ｐ／Ｃ）１１２，１１４
がシステムバス１０２に接続され、別の２つの処理装置
（Ｐ／Ｃ）１１６，１１８がシステムバス１０３に接続
される。各処理装置は、中央制御ユニット（ＣＰＵ）ま
たはプロセッサ（Ｐ）および高速キャッシュメモリ
（Ｃ）を含んでいる。
がシステムバス１０２に接続され、別の２つの処理装置
（Ｐ／Ｃ）１１６，１１８がシステムバス１０３に接続
される。各処理装置は、中央制御ユニット（ＣＰＵ）ま
たはプロセッサ（Ｐ）および高速キャッシュメモリ
（Ｃ）を含んでいる。
【００１１】周辺バス１１０が第１のＩ／Ｏバス１０４
に接続され、必要なその他の周辺機器をシステム１００
に連結する。この周辺バス１１０を介して接続される周
辺機器の例としては、複数のリードオンリメモリおよび
ランダムアクセスメモリ（ＲＯＭ／ＲＡＭ）１４６や、
各種標準周辺器（ＳＴＤ ＰＥＲ）１４８や、システム
特有の各種周辺器（ＳＹＳ ＰＥＲ）１４４等がある。
Ｉ／Ｏバス１０４と周辺バス１１０間には独立したバッ
ファ論理回路１５０が介装される。
に接続され、必要なその他の周辺機器をシステム１００
に連結する。この周辺バス１１０を介して接続される周
辺機器の例としては、複数のリードオンリメモリおよび
ランダムアクセスメモリ（ＲＯＭ／ＲＡＭ）１４６や、
各種標準周辺器（ＳＴＤ ＰＥＲ）１４８や、システム
特有の各種周辺器（ＳＹＳ ＰＥＲ）１４４等がある。
Ｉ／Ｏバス１０４と周辺バス１１０間には独立したバッ
ファ論理回路１５０が介装される。
【００１２】ダイレクトメモリアクセスおよびセントラ
ルアービトレーションコントロールユニットの組（ＤＭ
Ａ／ＣＡＣＰ）１２８，１３４がそれぞれＩ／Ｏバス１
０４，１０６に接続されダイレクトメモリアクセスのオ
ペレーション制御が行われる。即ち、システム１００内
のメモリや装置のオペレーションがプロセシングユニッ
トの介入なしで実行される。Ｉ／Ｏバス１０４，１０６
にはさらに拡張スロット（ＥＸ ＳＬＯＴ）１３０，１
３６がそれぞれ接続されユーザーの要求に応じてシステ
ム１００に対し拡張した高性能な回路装置等を付加す
る。
ルアービトレーションコントロールユニットの組（ＤＭ
Ａ／ＣＡＣＰ）１２８，１３４がそれぞれＩ／Ｏバス１
０４，１０６に接続されダイレクトメモリアクセスのオ
ペレーション制御が行われる。即ち、システム１００内
のメモリや装置のオペレーションがプロセシングユニッ
トの介入なしで実行される。Ｉ／Ｏバス１０４，１０６
にはさらに拡張スロット（ＥＸ ＳＬＯＴ）１３０，１
３６がそれぞれ接続されユーザーの要求に応じてシステ
ム１００に対し拡張した高性能な回路装置等を付加す
る。
【００１３】ビデオバス１０８がシステム１００とビデ
オサブシステム１４０とを連結する。このビデオサブシ
ステム１４０は、プロセシングユニット１１２，１１
４，１１６，１１８からのビデオ情報信号を解釈するた
めの手段およびビデオ表示用ハードウェアを駆動するた
めの手段を具備している。ビデオバスコントローラ／ア
ービトレーション装置（図示しない）がビデオサブシス
テム１４０内に設けられ、Ｉ／Ｏバス１０４上のプロセ
シングユニット間および各回路装置間でのビデオバス１
０８の割当を行う。バッファ論理回路１５２がビデオバ
ス１０８とＩ／Ｏバス１０４間に介装される。Ｉ／Ｏバ
ス１０４上のＩ／Ｏ回路としては、Ｉ／Ｏバスインター
フェイス回路１３２やＤＭＡコントローラ１２８や拡張
スロット上のアダプタ等が接続される。Ｉ／Ｏバスイン
ターフェイス回路１３２は、後述のように、ビデオバス
１０８が使用禁止にされるとプロセシングユニットに代
ってビデオサイクルを実行する。
オサブシステム１４０とを連結する。このビデオサブシ
ステム１４０は、プロセシングユニット１１２，１１
４，１１６，１１８からのビデオ情報信号を解釈するた
めの手段およびビデオ表示用ハードウェアを駆動するた
めの手段を具備している。ビデオバスコントローラ／ア
ービトレーション装置（図示しない）がビデオサブシス
テム１４０内に設けられ、Ｉ／Ｏバス１０４上のプロセ
シングユニット間および各回路装置間でのビデオバス１
０８の割当を行う。バッファ論理回路１５２がビデオバ
ス１０８とＩ／Ｏバス１０４間に介装される。Ｉ／Ｏバ
ス１０４上のＩ／Ｏ回路としては、Ｉ／Ｏバスインター
フェイス回路１３２やＤＭＡコントローラ１２８や拡張
スロット上のアダプタ等が接続される。Ｉ／Ｏバスイン
ターフェイス回路１３２は、後述のように、ビデオバス
１０８が使用禁止にされるとプロセシングユニットに代
ってビデオサイクルを実行する。
【００１４】従来技術と異なり、本発明における各プロ
セシングユニット１１２，１１４，１１６，１１８は、
２つのポートを有し、一方のポートは一方のシステムバ
ス１０２または１０３に接続され、他方のポートは直接
ビデオバス１０８に接続される。これにより、各プロセ
シングユニット１１２，１１４，１１６，１１８はビデ
オサブシステム１４０に対し直接アクセスすることが可
能になる。ビデオバス１０８は独立して介装されるた
め、各プロセシングユニット１１２，１１４，１１６，
１１８はビデオサイクル実行のためにシステムバスやＩ
／Ｏバスを別に割当てる必要はない。さらに、ポートを
２つ備えているため、プロセシングユニットはシステム
バスを介して別のオペレーションを実行する前にビデオ
サイクルが終了するまで待つ必要がなくなる。
セシングユニット１１２，１１４，１１６，１１８は、
２つのポートを有し、一方のポートは一方のシステムバ
ス１０２または１０３に接続され、他方のポートは直接
ビデオバス１０８に接続される。これにより、各プロセ
シングユニット１１２，１１４，１１６，１１８はビデ
オサブシステム１４０に対し直接アクセスすることが可
能になる。ビデオバス１０８は独立して介装されるた
め、各プロセシングユニット１１２，１１４，１１６，
１１８はビデオサイクル実行のためにシステムバスやＩ
／Ｏバスを別に割当てる必要はない。さらに、ポートを
２つ備えているため、プロセシングユニットはシステム
バスを介して別のオペレーションを実行する前にビデオ
サイクルが終了するまで待つ必要がなくなる。
【００１５】図３は、プロセシングユニット１１２（ま
たは１１４，１１６，１１８）の回路図であり、２つの
ポート２０３，２０５を介してシステムバス１０２およ
びビデオバス１０８に接続された構成を示す。プロセッ
サ２０２としては例えばインテルコーポレーション社製
のモデル４８６を用いることができる。アドレス制御回
路２０６およびデータスライス回路２０８は、ＡＳＩＣ
（Application Specific Integrated Circuit）により
実行されるライトキャッシュシステムバスインターフェ
イスを形成する。このライトキャッシュシステムバスイ
ンターフェイス用ＡＳＩＣは、これに連結されたプロセ
シングユニットの全てのキャッシュオペレーションを処
理する。データラッチ２１０およびアドレスラッチ２１
２は独立した論理バッファ回路であり、ビデオバス１０
８に対するデータ信号およびアドレス信号のバッファお
よびラッチを行う。また、アドレス制御回路２０６は、
システムバスポート２０３およびビデオバスポート２０
５の両方のために全てのアドレスデコードおよび制御作
用を行う。
たは１１４，１１６，１１８）の回路図であり、２つの
ポート２０３，２０５を介してシステムバス１０２およ
びビデオバス１０８に接続された構成を示す。プロセッ
サ２０２としては例えばインテルコーポレーション社製
のモデル４８６を用いることができる。アドレス制御回
路２０６およびデータスライス回路２０８は、ＡＳＩＣ
（Application Specific Integrated Circuit）により
実行されるライトキャッシュシステムバスインターフェ
イスを形成する。このライトキャッシュシステムバスイ
ンターフェイス用ＡＳＩＣは、これに連結されたプロセ
シングユニットの全てのキャッシュオペレーションを処
理する。データラッチ２１０およびアドレスラッチ２１
２は独立した論理バッファ回路であり、ビデオバス１０
８に対するデータ信号およびアドレス信号のバッファお
よびラッチを行う。また、アドレス制御回路２０６は、
システムバスポート２０３およびビデオバスポート２０
５の両方のために全てのアドレスデコードおよび制御作
用を行う。
【００１６】プロセッサバス２０４は、アドレス制御回
路２０６およびデータスライス回路２０８の入出力ライ
ンにより形成されるポートを介してプロセッサ２０２と
システムバス１０２とを連結する。アドレス制御回路２
０６は、プロセッサ２０２から受けたアドレスおよび制
御信号の中間記憶装置として作用する。アドレス信号
は、プロセッサバスラインＡを介してプロセッサバス２
０４から受ける。一方、制御信号は、プロセッサバスラ
インＣを介してプロセッサバス２０４から受ける。デー
タ信号は、プロセッサバスラインＤを介してプロセッサ
バス２０４から受ける。
路２０６およびデータスライス回路２０８の入出力ライ
ンにより形成されるポートを介してプロセッサ２０２と
システムバス１０２とを連結する。アドレス制御回路２
０６は、プロセッサ２０２から受けたアドレスおよび制
御信号の中間記憶装置として作用する。アドレス信号
は、プロセッサバスラインＡを介してプロセッサバス２
０４から受ける。一方、制御信号は、プロセッサバスラ
インＣを介してプロセッサバス２０４から受ける。デー
タ信号は、プロセッサバスラインＤを介してプロセッサ
バス２０４から受ける。
【００１７】プロセシングユニット１１２の第２のポー
ト２０５は、このプロセシングユニット１１２とビデオ
バス１０８とを直接接続する。データラッチ回路２１０
およびアドレスラッチ回路２１２は、プロセッサバス２
０４を介してプロセッサ２０２から受けたデータ信号お
よびアドレス信号をラッチする。
ト２０５は、このプロセシングユニット１１２とビデオ
バス１０８とを直接接続する。データラッチ回路２１０
およびアドレスラッチ回路２１２は、プロセッサバス２
０４を介してプロセッサ２０２から受けたデータ信号お
よびアドレス信号をラッチする。
【００１８】次に、上記構成のコンピュータシステム１
００のビデオサイクルにおける転送作用について以下に
説明する。ビデオサイクル転送を行おうとするプロセシ
ングユニット１１２，１１４，１１６，１１８はビデオ
バス１０８を支配的に制御しなければならない。しかし
ながら、一度に１つの装置しかこのビデオバス１０８を
支配的に制御することができない。ビデオサイクルを実
行しようとするプロセシングユニット１１２，１１４，
１１６，１１８は、ポート２０５を介してビデオバス１
０８の支配制御要求信号を発信する。（Ｉ／Ｏバス回路
も同様にビデオバス１０８にアクセスできる。ここから
の要求信号はプロセシングユニットからの要求信号に優
先する。）ビデオサブシステム１４０内のビデオバスコ
ントローラ／アービトレーションユニット（図示しな
い）が現在のビデオバス１０８のオーナー（支配して使
用している装置）に対し別の装置が支配要求を出してい
ることを通知する。現在のビデオバス１０８のオーナー
によるビデオ転送が完了すると、そのオーナーはビデオ
バス１０８の支配を放棄する。
００のビデオサイクルにおける転送作用について以下に
説明する。ビデオサイクル転送を行おうとするプロセシ
ングユニット１１２，１１４，１１６，１１８はビデオ
バス１０８を支配的に制御しなければならない。しかし
ながら、一度に１つの装置しかこのビデオバス１０８を
支配的に制御することができない。ビデオサイクルを実
行しようとするプロセシングユニット１１２，１１４，
１１６，１１８は、ポート２０５を介してビデオバス１
０８の支配制御要求信号を発信する。（Ｉ／Ｏバス回路
も同様にビデオバス１０８にアクセスできる。ここから
の要求信号はプロセシングユニットからの要求信号に優
先する。）ビデオサブシステム１４０内のビデオバスコ
ントローラ／アービトレーションユニット（図示しな
い）が現在のビデオバス１０８のオーナー（支配して使
用している装置）に対し別の装置が支配要求を出してい
ることを通知する。現在のビデオバス１０８のオーナー
によるビデオ転送が完了すると、そのオーナーはビデオ
バス１０８の支配を放棄する。
【００１９】続いてビデオバスコントローラは、ビデオ
バス１０８の支配を要求しているプロセシングユニット
にビデオバス１０８のオーナーシップを渡す。これによ
り、そのプロセシングユニットがビデオバス１０８にパ
ークされその排他的オーナーとなる。１つのプロセシン
グユニットがビデオサイクルの転送を行っている間、そ
のプロセシングユニットがビデオバス１０８にパークさ
れて排他的オーナーの状態を保持する。この状態は別の
装置がビデオバスの支配要求を行うまで続く。このよう
なビデオバス１０８のオーナーシップを要求することが
できる装置は、プロセシングユニット、Ｉ／Ｏバスイン
ターフェイス回路１３２、ＤＭＡコントローラ１２８、
あるいは拡張スロット１３０上のアダプタ回路等であ
る。
バス１０８の支配を要求しているプロセシングユニット
にビデオバス１０８のオーナーシップを渡す。これによ
り、そのプロセシングユニットがビデオバス１０８にパ
ークされその排他的オーナーとなる。１つのプロセシン
グユニットがビデオサイクルの転送を行っている間、そ
のプロセシングユニットがビデオバス１０８にパークさ
れて排他的オーナーの状態を保持する。この状態は別の
装置がビデオバスの支配要求を行うまで続く。このよう
なビデオバス１０８のオーナーシップを要求することが
できる装置は、プロセシングユニット、Ｉ／Ｏバスイン
ターフェイス回路１３２、ＤＭＡコントローラ１２８、
あるいは拡張スロット１３０上のアダプタ回路等であ
る。
【００２０】パークされオーナーとなったプロセシング
ユニットは、ビデオバス１０８の割付要求を行うことな
く、アドレスデコード回路２０６によりサイクルがデコ
ード化されると直ちにビデオサイクルの転送が実行可能
となる。このことは、通常複数のビデオプロセスが１度
に１つのプロセッサにより管理されるため、システムに
とって有利となる。即ち、現在オーナーであるプロセシ
ングユニットは次のビデオサイクルの転送を続いて行う
必要がある場合が多く、このような場合にビデオバス１
０８の使用仲裁のプロセスが省略できる。
ユニットは、ビデオバス１０８の割付要求を行うことな
く、アドレスデコード回路２０６によりサイクルがデコ
ード化されると直ちにビデオサイクルの転送が実行可能
となる。このことは、通常複数のビデオプロセスが１度
に１つのプロセッサにより管理されるため、システムに
とって有利となる。即ち、現在オーナーであるプロセシ
ングユニットは次のビデオサイクルの転送を続いて行う
必要がある場合が多く、このような場合にビデオバス１
０８の使用仲裁のプロセスが省略できる。
【００２１】前述のように、ビデオデータとアドレス信
号は、ラッチ回路２１０，２１２にそれぞれラッチされ
る。データおよびアドレス信号がビデオバス１０８を介
して一旦ビデオサブシステム１４０に転送されると、回
路２０６内のビデオバス制御ロジックがプロセッサ２０
２に対し転送終了信号を発し、オーナーであるプロセッ
サはシステムバス１０２を介してビデオではない別のサ
イクルを同時に平行して実行可能となる。例えば、プロ
セッサは、ビデオサブシステム１４０がビデオサイクル
を実行している間に、メモリインターリーブ１２０，１
２２，１２４，１２６を接続したシステムバスを介して
メモリサイクルを実行できる。
号は、ラッチ回路２１０，２１２にそれぞれラッチされ
る。データおよびアドレス信号がビデオバス１０８を介
して一旦ビデオサブシステム１４０に転送されると、回
路２０６内のビデオバス制御ロジックがプロセッサ２０
２に対し転送終了信号を発し、オーナーであるプロセッ
サはシステムバス１０２を介してビデオではない別のサ
イクルを同時に平行して実行可能となる。例えば、プロ
セッサは、ビデオサブシステム１４０がビデオサイクル
を実行している間に、メモリインターリーブ１２０，１
２２，１２４，１２６を接続したシステムバスを介して
メモリサイクルを実行できる。
【００２２】上記ビデオ書込みサイクルと異なり、ビデ
オ読出しサイクルを実行する場合には、プロセシングユ
ニットは、システムバスを介した別のサイクルを実行す
る前に、ビデオサイクルが終了してビデオサブシステム
１４０から有効なデータが転送されるまで待たなければ
ならない。このようにビデオ読出しサイクルはビデオ書
込みサイクルに比べ実行時間を多く要するが、従来技術
に比べれば本発明システムは処理速度が短縮される。こ
の理由は、ビデオバス１０８のオーナーである（ビデオ
読出しサイクルを実行中の）プロセシングユニット以外
のプロセシングユニットは、（ビデオサイクル実行中
に）システムバスを同時に平行して制御して別のサイク
ルを実行することができるからである。また、Ｉ／Ｏバ
スインターフェイス回路１３２，１３８は、ビデオ読出
しサイクルの実行中に、Ｉ／Ｏデバイスやシステムメモ
リ等にアクセスすることができる。
オ読出しサイクルを実行する場合には、プロセシングユ
ニットは、システムバスを介した別のサイクルを実行す
る前に、ビデオサイクルが終了してビデオサブシステム
１４０から有効なデータが転送されるまで待たなければ
ならない。このようにビデオ読出しサイクルはビデオ書
込みサイクルに比べ実行時間を多く要するが、従来技術
に比べれば本発明システムは処理速度が短縮される。こ
の理由は、ビデオバス１０８のオーナーである（ビデオ
読出しサイクルを実行中の）プロセシングユニット以外
のプロセシングユニットは、（ビデオサイクル実行中
に）システムバスを同時に平行して制御して別のサイク
ルを実行することができるからである。また、Ｉ／Ｏバ
スインターフェイス回路１３２，１３８は、ビデオ読出
しサイクルの実行中に、Ｉ／Ｏデバイスやシステムメモ
リ等にアクセスすることができる。
【００２３】図４は、前述の書込みキャッシュのみの構
成に代えて、読出し／書込みキャッシュの全てを実現す
るプロセシングユニットの例を示す。ビデオバスの管理
については、図３の書込みキャッシュの例と同じであ
る。ビデオバスオペレーションに関しては、回路３０
６，３０８，３１０，３１２はそれぞれ回路２０６，２
０８，２１０，２１２と同様に作用する。図４と図３の
実施例の違いはキャッシュの実現作用であり、ビデオバ
スのオペレーションとは無関係である。本実施例では、
図４のリード／ライトキャッシュプロセッサユニットと
して、インテルコーポレーション社製のＣ５／Ｃ８キャ
ッシュサブシステムを用いている。
成に代えて、読出し／書込みキャッシュの全てを実現す
るプロセシングユニットの例を示す。ビデオバスの管理
については、図３の書込みキャッシュの例と同じであ
る。ビデオバスオペレーションに関しては、回路３０
６，３０８，３１０，３１２はそれぞれ回路２０６，２
０８，２１０，２１２と同様に作用する。図４と図３の
実施例の違いはキャッシュの実現作用であり、ビデオバ
スのオペレーションとは無関係である。本実施例では、
図４のリード／ライトキャッシュプロセッサユニットと
して、インテルコーポレーション社製のＣ５／Ｃ８キャ
ッシュサブシステムを用いている。
【００２４】ビデオバス１０８は、システムコントロー
ルレジスタ（図示しない）に適当なコマンドを格納する
ことによって、ソフトウェアを実行可能にすることがで
きる。実行禁止されたバスはビデオサイクルトラフィッ
ク用のシステムバスおよびＩ／Ｏバスについてデフォル
トの状態になり、例えば、プロセシングユニット１１２
はシステムバス１０２、Ｉ／Ｏバス１０４および回路１
５２を介して実行サイクルをビデオバス１０８に転送す
る。
ルレジスタ（図示しない）に適当なコマンドを格納する
ことによって、ソフトウェアを実行可能にすることがで
きる。実行禁止されたバスはビデオサイクルトラフィッ
ク用のシステムバスおよびＩ／Ｏバスについてデフォル
トの状態になり、例えば、プロセシングユニット１１２
はシステムバス１０２、Ｉ／Ｏバス１０４および回路１
５２を介して実行サイクルをビデオバス１０８に転送す
る。
【００２５】各種プロセシングユニットが、公知方法に
よって、システム構成レジスタを介してビデオサイクル
転送オペレーションを実行可能になる。ビデオバス１０
８を使用禁止にすることができる利点は、Ｉ／Ｏデバイ
スがビデオバスと互換性がない場合にビデオバス１０８
を使用禁止にできることである。
よって、システム構成レジスタを介してビデオサイクル
転送オペレーションを実行可能になる。ビデオバス１０
８を使用禁止にすることができる利点は、Ｉ／Ｏデバイ
スがビデオバスと互換性がない場合にビデオバス１０８
を使用禁止にできることである。
【００２６】図５のブロック図は、本発明のバス構造に
より、同時に多数のオペレーションを実行することによ
りマルチプルプロセッサシステム１００内でのオペレー
ションが容易に実行されることを示す。例えば、プロセ
シングユニット１１８をシステムバス１０３を介しパス
４０２を介してメモリインターリーブ１２０に接続し、
プロセッサ１１４をシステムバス１０２を介しパス４０
４を介してメモリインターリーブ１２６に接続する。
より、同時に多数のオペレーションを実行することによ
りマルチプルプロセッサシステム１００内でのオペレー
ションが容易に実行されることを示す。例えば、プロセ
シングユニット１１８をシステムバス１０３を介しパス
４０２を介してメモリインターリーブ１２０に接続し、
プロセッサ１１４をシステムバス１０２を介しパス４０
４を介してメモリインターリーブ１２６に接続する。
【００２７】さらに、以下のシステムオペレーションが
プロセシングユニット１１４，１１８のオペレーション
と同時に行われる。２つのＩ／Ｏバス回路Ｍ２Ｕ１，Ｍ
２Ｕ２がＩ／Ｏバス１０６を介しパス４０６を介して相
互に連結される。バス回路Ｍ１Ｕ１はＩ／Ｏバス１０４
を介しパス４０８を介してＩ／Ｏバスインターフェイス
回路１３２に接続され、例えばメモリオペレーション等
のためにシステムバス１０２，１０３のいずれかが使用
可能になるのを待つ。プロセシングユニット１１６は、
ビデオバス１０８を介しパス４１０を介してビデオサブ
システム１４０に接続される。パス４０２〜４１０は、
マルチプルプロセッサシステム１００内に設けた多数の
パスのうちの該当パスを表している。
プロセシングユニット１１４，１１８のオペレーション
と同時に行われる。２つのＩ／Ｏバス回路Ｍ２Ｕ１，Ｍ
２Ｕ２がＩ／Ｏバス１０６を介しパス４０６を介して相
互に連結される。バス回路Ｍ１Ｕ１はＩ／Ｏバス１０４
を介しパス４０８を介してＩ／Ｏバスインターフェイス
回路１３２に接続され、例えばメモリオペレーション等
のためにシステムバス１０２，１０３のいずれかが使用
可能になるのを待つ。プロセシングユニット１１６は、
ビデオバス１０８を介しパス４１０を介してビデオサブ
システム１４０に接続される。パス４０２〜４１０は、
マルチプルプロセッサシステム１００内に設けた多数の
パスのうちの該当パスを表している。
【００２８】本発明においては、システムプロセッサお
よびＩ／Ｏバス上の連結回路のオペレーションを同時に
実行できるとともに、さらにメモリインターリーブやキ
ャッシュメモリを用いたバス構造により、システムバス
の使用やシステムのメモリの使用が抑制される。
よびＩ／Ｏバス上の連結回路のオペレーションを同時に
実行できるとともに、さらにメモリインターリーブやキ
ャッシュメモリを用いたバス構造により、システムバス
の使用やシステムのメモリの使用が抑制される。
【００２９】図６は単一プロセッサ構成のシステムを示
す。このような単一プロセッサ構成であっても、多くの
パスを同時使用できる。
す。このような単一プロセッサ構成であっても、多くの
パスを同時使用できる。
【００３０】以上説明した本発明の範囲においてさらに
多くの変更態様が可能である。例えば、本発明はマルチ
プルプロセッサシステムに限定されず単一プロセッサシ
ステムにも適用可能である。また、本発明はマルチプル
システムのバスシステムに限定されず、単一システムの
バスシステムにも適用可能である。
多くの変更態様が可能である。例えば、本発明はマルチ
プルプロセッサシステムに限定されず単一プロセッサシ
ステムにも適用可能である。また、本発明はマルチプル
システムのバスシステムに限定されず、単一システムの
バスシステムにも適用可能である。
【００３１】
【発明の効果】以上説明したように、本発明において
は、システムプロセッサおよびＩ／Ｏバス上の連結回路
のオペレーションを同時に実行できるとともに、さらに
メモリインターリーブやキャッシュメモリを用いたバス
構造により、システムバスの使用やシステムのメモリの
使用が抑制される。また、プロセッサとビデオサブシス
テムとの間でのビデオサイクルのデータ転送スピードが
速くなる。
は、システムプロセッサおよびＩ／Ｏバス上の連結回路
のオペレーションを同時に実行できるとともに、さらに
メモリインターリーブやキャッシュメモリを用いたバス
構造により、システムバスの使用やシステムのメモリの
使用が抑制される。また、プロセッサとビデオサブシス
テムとの間でのビデオサイクルのデータ転送スピードが
速くなる。
【図１】 本発明の実施例に係るコンピュータシステム
の半分を示すブロック回路図である。
の半分を示すブロック回路図である。
【図２】 図１のコンピュータシステムの残りの半分を
示すブロック回路図である。
示すブロック回路図である。
【図３】 図１および図２のコンピュータシステムでの
書込みキャッシュプロセッサ用のＡＳＩＣのブロック回
路図である。
書込みキャッシュプロセッサ用のＡＳＩＣのブロック回
路図である。
【図４】 図１および図２のコンピュータシステムでの
書込みまたは読出しキャッシュプロセッサ用のＡＳＩＣ
のブロック回路図である。
書込みまたは読出しキャッシュプロセッサ用のＡＳＩＣ
のブロック回路図である。
【図５】 ビデオバスとシステムバスとを介して並列し
て実行されるマルチプロセッサシステム内の１つのプロ
セッサによる複数のタスクを実行するオペレーションの
説明図である。
て実行されるマルチプロセッサシステム内の１つのプロ
セッサによる複数のタスクを実行するオペレーションの
説明図である。
【図６】 ビデオバスとシステムバスとを介して並列し
て実行される単一プロセッサシステム内のプロセッサに
よる複数のタスクを実行するオペレーションの説明図で
ある。
て実行される単一プロセッサシステム内のプロセッサに
よる複数のタスクを実行するオペレーションの説明図で
ある。
１００；コンピュータシステム、１０２，１０３；シス
テムバス、１０４，１０６；Ｉ／Ｏバス、１０８；ビデ
オバス、１１０；周辺バス、１１２，１１４，１１６，
１１８；プロセシングユニット。
テムバス、１０４，１０６；Ｉ／Ｏバス、１０８；ビデ
オバス、１１０；周辺バス、１１２，１１４，１１６，
１１８；プロセシングユニット。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス エフ．ハイル アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、ヒッコリー ウッド コ ート 101 (72)発明者 ドナルド エイチ．パースンズ，ジュニア アメリカ合衆国 29657 サウス カロラ イナ、リバティ、ロックブリッジ コート 120
Claims (2)
- 【請求項１】 少なくとも１つのシステムバスと；ビデ
オサイクル情報を取扱うための少なくとも１つのビデオ
バスと；複数のポートを有し、第１のポートを介して１
つのシステムバスに接続され、第２のポートを介して前
記ビデオバスに接続された少なくとも１つのプロセッサ
とを具備したことを特徴とするコンピュータシステム。 - 【請求項２】 少なくとも１つのプロセッサと少なくと
も１つのシステムバスとを有するコンピュータシステム
内でのコンピュータシステムサイクルの実行方法におい
て：ビデオサイクル情報を取扱うための少なくとも１つ
の分離したビデオバスを設けるステップと；前記プロセ
ッサに複数のポートを設けるステップと；各プロセッサ
を第１のポートを介して少なくとも１つのシステムバス
に接続するステップと；各プロセッサを第２のポートを
介して前記ビデオバスに接続するステップと；システム
バスを介し前記第１のポートを介して別のサイクルを同
時に実行中に、前記ビデオバスを介し前記第２のポート
を介してビデオサイクルを実行するステップとからなる
ことを特徴とするコンピュータシステムサイクルの実行
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76158691A | 1991-09-18 | 1991-09-18 | |
| US761586 | 1991-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210481A true JPH05210481A (ja) | 1993-08-20 |
Family
ID=25062667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258908A Pending JPH05210481A (ja) | 1991-09-18 | 1992-09-03 | 直接アクセス式ビデオバス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5666545A (ja) |
| JP (1) | JPH05210481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297794B1 (en) | 1996-10-11 | 2001-10-02 | Kabushiki Kaisha Toshiba | Method of switching video sources and computer system employing this method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812800A (en) * | 1995-09-11 | 1998-09-22 | Advanced Micro Devices, Inc. | Computer system which includes a local expansion bus and a dedicated real-time bus and including a multimedia memory for increased multi-media performance |
| JPH09237166A (ja) * | 1996-02-29 | 1997-09-09 | Toshiba Corp | コンピュータシステムおよびこのシステムで使用されるカードデバイスコントローラ並びに動画像エンコーダカード |
| KR100294259B1 (ko) * | 1996-12-19 | 2001-07-12 | 윤종용 | 디스플레이모니터장치및그의전원제어방법 |
| US6163758A (en) * | 1998-06-05 | 2000-12-19 | Tektronix, Inc. | Detection of unusual waveforms |
| US6473808B1 (en) * | 1999-04-02 | 2002-10-29 | Motorola, Inc. | High performance communication controller for processing high speed data streams wherein execution of a task can be skipped if it involves fetching information from external memory bank |
Family Cites Families (22)
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| US4513390A (en) * | 1979-06-08 | 1985-04-23 | Planning Research Corporation | System for digital transmission and synthesis of integrated data |
| US4564915A (en) * | 1980-04-11 | 1986-01-14 | Ampex Corporation | YIQ Computer graphics system |
| JPS59126368A (ja) * | 1983-01-10 | 1984-07-20 | Hitachi Ltd | 符号化復号化装置 |
| US4631598A (en) * | 1984-10-15 | 1986-12-23 | Burkhardt Norman S | High speed, high resolution image processing system |
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| US4815033A (en) * | 1985-12-10 | 1989-03-21 | Advanced Micro Devices, Inc. | Method and apparatus for accessing a color palette synchronously during refreshing of a monitor and asynchronously during updating of the palette |
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| US4835712A (en) * | 1986-04-14 | 1989-05-30 | Pixar | Methods and apparatus for imaging volume data with shading |
| US4914570A (en) * | 1986-09-15 | 1990-04-03 | Counterpoint Computers, Inc. | Process distribution and sharing system for multiple processor computer system |
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| FR2610821B1 (fr) * | 1987-02-13 | 1989-06-09 | Hennson Int | Procede de prise d'empreinte medicale et dispositif pour sa mise en oeuvre |
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-
1992
- 1992-09-03 JP JP4258908A patent/JPH05210481A/ja active Pending
-
1994
- 1994-05-11 US US08/240,953 patent/US5666545A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297794B1 (en) | 1996-10-11 | 2001-10-02 | Kabushiki Kaisha Toshiba | Method of switching video sources and computer system employing this method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5666545A (en) | 1997-09-09 |
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