JPH0724045B2

JPH0724045B2 - メモリ制御サブシステム

Info

Publication number: JPH0724045B2
Application number: JP63064767A
Authority: JP
Inventors: アラン・ガーシユ; イブ・アルトマン; ミツシエル・パイロネンコ
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1987-04-22
Filing date: 1988-03-19
Publication date: 1995-03-15
Anticipated expiration: 2010-03-15
Also published as: JPS63269247A; EP0288649B1; DE3782335D1; US4912632A; EP0288649A1; DE3782335T2

Description

【発明の詳細な説明】 A.産業上の利用分野この発明は、キャッシュを有する少なくとも１台のプロ
セッサとメモリに直接アクセスできる装置とを含む複数
のユーザによって共用されるマルチポート・メモリへの
アクセスの調停と制御を行なうメモリ制御サブシステム
に関する。

B.従来技術とその問題点本発明は、複数のユーザ、すなわち、専用または汎用の
プロセッサ、そのキャッシュ、およびアダプタなど高速
入出力装置が接続されている直接メモリ・アクセス（DM
A）バスによってメモリが共用されるシステムに適用さ
れる。これは、多重プロセッサ／多重DMAバス・メモリ
・ザブシステムに拡張できる。

こうした環境で、従来のマルチポート・メモリ制御サブ
システムは、プロセッサ／キャッシュ/DMAアクセスの調
停に関して、次の２種類に大別できる。

第１に、入出力アダプタがメモリとの間で単一ワードを
転送する場合、メモリ・サブシステム・コントローラは
通常、サイクル・スチール動作により入出力アダプタが
メモリにアクセスできるようにする。この方法が容認で
きるのは、わずかしか入出力バンド幅が必要でない小型
システムの場合だけである。DMAバスに接続するアダプ
タが増加すると、入出力アダプタがそのバスをもとめて
競争するようになり、プロセッサは妥当な限界以下に速
度低下する。システム全体の中で、メモリ・サブシステ
ム・コントローラがネックになる。

第２に、入出力アダプタがメモリとの間で数ワードのバ
ースト転送を行なう場合および入出力バンド幅を最大値
にしなければならない場合、最大バースト長が、128バ
イトや256バイトなどかなり高い値に増大する。このた
め優先順位の問題が起こる。１つのバースト転送中に入
出力アダプタに優先権を与えた場合、プロセッサが止ま
り、メモリにアクセスできるまできわめて長い時間待た
なければならない。

一方、プロセッサに優先権を与えると、有効な入出力バ
ンド幅と応答時間が制限されて、入出力オーバーランの
危険が増大し、入出力アダプタが最終的にメモリへのア
クセスを認められると、新しいプロセッサ要求はいずれ
も同じくらいの長い時間待たなければならない。このた
め、システムの設計者は、許容入出力バースト長を減ら
したり入出力アダプタとプロセッサの間で交互優先順位
方式を実現したりするなど、入出力バンド幅とプロセッ
サ応答時間の間でトレード・オフを行なう。以前の方法
よりよいが、これでもまだ入出力バンド幅が最適化され
ない。

さらに、ある種のプロセッサでは、キャッシュをロード
するたびに、キャッシュの制御で時間が失われる。その
上、論理回路を追加しなければならず、キャッシュ・ラ
イン無効化の制御、すなわち、キャッシュ内容とメモリ
内容の間の一貫性の維持のため、プロセッサ時間が更に
浪費される。

本発明の目的は、複数のユーザが共通メモリを共用する
システムで使用できるよう効率的かつ単純なメモリ・コ
ントローラを提供することである。ユーザはキャッシュ
を有する少なくとも１台のプロセッサと、少なくとも１
本の直接アクセス・メモリ・バスを介してメモリに接続
された入出力アダプタなどの装置を含んでいる。

C.問題点を解決するための手段本発明によるメモリ制御サブシステムは、複数のユーザ
によってアクセスされるメモリを含むデータ処理システ
ムで使用されるものである。ユーザには、それぞれメモ
リ内容の少なくとも１ワードを記憶する複数のキャッシ
ュ・ラインとして構成されたキャッシュ記憶手段をもつ
少なくとも１台のプロセッサ、およびそれを介してメモ
リに直接アクセスする入出力装置を接続する少なくとも
１本の直接メモリ・アクセス（DMA）バスが含まれ、前
記キャッシュ記憶手段はプロセッサのメモリ・アクセス
要求がキャッシュ記憶手段でヒットするかどうかに応じ
てキャッシュ・ヒットまたはキャッシュ・ミス制御信号
を供給する。これらのユーザはメモリにアクセスしたい
と要求を出す。

前記メモリ制御サブシステムは、メモリ・アクセス制御
手段、プロセッサ制御手段およびDMA制御手段を含む。

メモリ・アクセス制御手段（24）は、ユーザの要求に応
じて、選択されたユーザにメモリへのアクセスを認め、
選択されたユーザから要求されたメモリ書込み動作また
は読取り動作を制御する。

プロセッサ制御手段（20）は、選択されたメモリ・アドレスでの書込み動作を要求する
プロセッサからのメモリ・アクセス要求に応じて、プロ
セッサがその動作を直ちに再開できるようそのプロセッ
サに肯定応答信号を送り、利用可能な場合メモリ要求が
メモリ制御手段によってサービスされるようにメモリ要
求に関連するメモリ・アドレスとデータをスタックする
メモリ書込み制御手段、およびキャッシュ・ミス制御信号が活動状態である選択された
メモリ・アドレスにあるワードの読取り動作を要求する
プロセッサからのメモリ・アクセス要求に応じて、アド
レスされたワードを含むキャッシュ・ラインのワードの
アドレスをバッファさせ、利用可能な場合それをメモリ
制御手段に送り、これらのアドレスから読み取られたデ
ータをプロセッサとキャッシュ記憶手段に送るメモリ読
取り制御手段から構成される。

DMA制御手段は、 DMAバスを介してメモリから入出力装置に送るべきデー
タ・バースト、または入出力装置からメモリに送るべき
データ・バーストを記憶することができるデータ・バッ
ファ手段。

プロセッサからのメモリ・アクセス要求に応じて、DMA
制御手段によって開始されたメモリ転送をキャッシュ・
ライン境界で中断させてプロセッサ要求にサービスし、
その後バースト転送を再開する手段、および DMA制御手段によって開始されたメモリ書込み動作で変
更されるメモリ・アドレスに対応するキャッシュ・ライ
ンを無効化する手段から構成される。

D.実施例第１図は、本発明を適用したシステムの全体構成と、本
発明によるメモリ制御サブシステムを３つの機能ユニッ
トに区分した形を示す。

例えば通信コントローラの中央制御装置であるプロセッ
サ２は、入出力バス６を介して入出力アダプタ４に接続
される。入出力バス６は、プロセッサ２とアダプタ４の
間での制御情報およびアドレス情報の交換に使用され
る。アダプタ４は、高速線８との間でビットを送受信す
る高速アダプタであると仮定する。送受信ビット・スト
リームは直接メモリ・アクセス（DMA）バス12を介して
システム・メモリ10に記憶される。バスへのアクセスが
認められると、アダプタ４は、DMAバス12に開始記憶ア
ドレスおよびバースト長を入力することにより転送を開
始する。

メモリ10はどんな型式（静的または動的）のものも使用
できる。連続するワードがより迅速にアクセスされるペ
ージ・モード機能をもち、４バイトの幅であると仮定す
るが、他のどんな構成にも適合できる。

メモリ10へのアクセスはメモリ制御サブシステム14によ
って制御される。プロセッサ２は様々なロード命令およ
び記憶命令によりメモリ10にアクセスする。プロセッサ
・キャッシュ16はフル・アソシアティブおよびセット・
アソシアティブのいずれでもよく、そのラインはＮバイ
トである。話を簡単にするために、Ｎが16、すなわち４
ワードであると仮定する。キャッシュは２つの従来の型
式（ストア・スルーおよびストア・イン）のどちらのも
のでも使用できる。書込み要求がキャッシュ16とメモリ
10の両方で実行される場合、キャッシュはストア・スル
ー・キャッシュである。書込み要求がキャッシュ16のみ
で実行され、メモリ10がキャッシュ・ライン置換時に更
新される場合、キャッシュはストア・イン・キャッシュ
である。

キャッシュ16とプロセッサ２はプロセッサ／キャッシュ
・バス18を介してメモリ制御サブシステム14に接続され
る。

第１図に概略的に示すように、メモリ制御サブシステム
14は３つの機能ユニットに区分される。すなわち、プロ
セッサ・コントローラ（PC）20、DMAコントローラ（D
C）22およびメモリ・コントローラ（MC）24である。メ
モリ制御サブシステム14の３つの機能ユニットの構成を
第２図に示す。

第２図を説明する前に、選択されたアダプタに接続され
ている選択された線との間でデータ・ビット・ストリー
ムを送受信するために実施される送受信プロセスについ
て手短かに説明する。

たとえば、プロセッサ２から選択されたアダプタにデー
タ・バーストを転送させる送信動作は以下に示すように
して開始される。プロセッサ２は開始アドレスのところ
からメモリ10にデータ・バーストを記憶させる。プロセ
ッサ２は、バス６を介して選択されたアダプタに送信コ
マンドを送る。送信コマンド、開始アドレスおよびバー
スト長が、選択されたアダプタによってDMAバス12を介
してDMAコントローラ22に送られる。

次に、DMAコントローラ22は、データ・バーストをメモ
リ10からコントローラ22のDMAバッファ80に転送させ、
次いで選択されたアダプタに転送させる。

アダプタが受け取ったデータ・バーストをメモリ10に転
送する受信動作は、以下に示すようにして開始される。
プロセッサ２は選択されたアダプタに受信コマンドを送
り、次いで、データ・バーストを記憶すべきメモリの開
始アドレスとバースト長を送る。この情報が、DMAコン
トローラ22に送られ、データ・バーストがDMAバッファ8
0に記憶される。バースト全体が受信されると、それが
メモリ10に転送される。

メモリ・コントローラ24は、エラー訂正機構30とメモリ
制御回路32を用いて、メモリ10へのアクセスを制御す
る。メモリ10に書き込むべき、またはメモリ10から読み
取るべきデータは、メモリ・バス26のデータ線34に供給
される。メモリ・アドレスはアドレス線36に供給され
る。

論理回路38は、プロセッサ・コントローラ20とDMAコン
トローラ22からメモリ・アクセス要求を受け取って調停
し、プロセッサ・コントローラ20とDMAコントローラ22
が実行するオペレーションの順序を制御するためのタイ
ミング信号をバス39上に生成する。バス39は複数の線を
含んでいる。論理回路38は、バス線の１本に特定の動作
を開始させる活動信号を生成する。図面には、１本の線
39だけを示す。

これを行なうために、論理回路38は、プロセッサ・コン
トローラ20から線40上のプロセッサ要求信号、また線41
上で読取り／書込み（R/W）制御信号を受け取り、DMAコ
ントローラ22から線42上でDMA要求信号、線44上でプロ
セッサ最終動作信号、また線46上でDMA最終動作信号を
受け取る。

論理回路38は、プロセッサ・ユーザ線48またはDMAユー
ザ線50上で、１つのユーザにメモリへのアクセスを認め
る活動信号を生成する。要求が衝突した場合、DMAコン
トローラ22とプロセッサ・コントローラ20の要求が交互
にサービスされる。複数のプロセッサ・ユーザとDMAユ
ーザがある場合、１つのユーザ要求が選択できるよう
に、異なるユーザの間で優先順位が設定される。

メモリ・コントローラ24によってメモリ・ユーザとして
選択されたユーザは、後で説明するように、その最終動
作線を活動化してメモリを放棄するまで、望むだけの間
サービスを要求できる。

プロセッサ・コントローラ20は、メモリに書き込むべ
き、またはそこから読み取るべきデータを記憶するデー
タ・レジスタ手段51を含む。第２図に概略的に示すよう
に、データ・レジスタ手段51はプロセッサ・バス18のデ
ータ線52によってプロセッサ２に接続され、バス54を介
してエラー訂正機構30に接続されている。

メモリ・アドレスは、プロセッサ２によりプロセッサ・
バス18のアドレス線58を介してメモリ・アドレス・レジ
スタ60に供給される。また、後に説明するように、特定
の条件でキャッシュ・ラインを無効にさせるために、メ
モリ・アドレスがキャッシュ無効化レジスタ64に送られ
る。

プロセッサ・コントローラ20は、プロセッサ２から線68
を介してメモリ要求信号を受け取る論理構成66を含んで
いる。メモリ要求に関連するデータとアドレスは、メモ
リ・コントローラ24が使用中の場合スタックされる。プ
ロセッサ２はメモリ10へのアクセスを要求するとき、線
68上でメモリ要求信号、線69上で読取り／書込み（R/
W）制御信号、また線58上でアクセスすべきメモリ・ア
ドレスを送る。これらの信号とアドレスはキャッシュ16
にも供給される。本発明の好ましい実施例では、プロセ
ッサ２からのメモリ要求により、１ワード、すなわち４
バイトがプロセッサ２とメモリ10の間で転送される。

プロセッサ・コントローラ20の論理回路66は、キャッシ
ュ・ミス制御信号を線70上で受け取る。この制御信号
は、プロセッサ要求アドレスがキャッシュにヒットしな
いとき、すなわち、その時アドレスされた位置がキャッ
シュ中にないときに活動化される。

書込み要求は、線70上のキャッシュ・ミス信号が活動化
されようともされなくとも、バッファされ、肯定応答信
号ACKが、プロセッサ・コントローラ20からACK線72を介
してプロセッサ２に送られる。

メモリ・コントローラ24が利用できるとき、実際の書込
み動作が行なわれる。

読取り要求に対してキャッシュ・ミス信号が活動化され
ない場合、すなわち読取りヒットが生じた場合は、メモ
リ10はアクセスされないので、読取り要求はプロセッサ
・コントローラ20によって放棄される。

キャッシュ・ミス信号が活動化されると、読取り要求は
バッファされる。この場合、プロセッサ・コントローラ
20は、線74上のデータ有効タグを用いて、ミスの生じた
ラインをキャッシュ16にロードさせる。

このようにして、キャッシュ16はプロセッサ・コントロ
ーラ20によって制御され、その動作はプロセッサ２にと
って完全にトランスペアレントである。

プロセッサ・コントローラ20は、DMAコントローラ22か
ら線76上に送られたキャッシュ無効化要求をスタックす
る。かくして、直接メモリ・アクセス動作がその時キャ
ッシュ16にあるメモリ位置で実行されるとき、無効化制
御信号を使ってキャッシュ・ラインが無効化される。無
効化は、線78上のライン無効化タグを活動化しながらレ
ジスタ64によってキャッシュ16にメモリ・アドレスを送
るプロセッサ・コントローラ20によって実行される。ア
ドレスされたラインがキャッシュ16にある場合、その対
応するキャッシュ・ディレクトリ項目が消去される。な
ければ無効化は不要である。

DMAコントローラ22は、DMAバッファ80を含んでいる。DM
Aバッファ80中では、データ・レジスタ82を介してバス1
2上で送受信されるDMAバーストを一時的に記憶できる。
アダプタ４とDMAバッファ80の間での読取りデータまた
は書込みデータの転送中、メモリ・コントローラ24は関
係せず、プロセッサ要求にサービスすることができる。

DMAコントローラ22は、メモリ・アドレス・カウンタ84
とDC-MC転送カウンタ86を含んでいる。カウンタ84はDMA
バス12に接続され、メモリ・アドレスを含む。メモリ・
アドレス・カウンタ84の内容はバス62を介してメモリ制
御回路32に供給される。メモリ10に書き込むべき、また
はメモリ10から読み取るべきデータは、バス54を介し
て、DMAバッファ80から送られ、またはDMAバッファ80に
書き込まれる。

第２図を見るとわかるように、プロセッサ・コントロー
ラ20とDMAコントローラ22は、メモリ・コントローラ24
に対して同じアドレス・バス62を共用する。したがっ
て、DMA書込み動作中には、プロセッサ・コントローラ2
0は、線76上の無効化要求によって要求されたとき、他
の制御や時間の喪失や特殊なプロトコルなしに、DMAコ
ントローラ22からメモリ・コントローラ24に送られるア
ドレスをスチールすることができる。このアドレス・サ
ンプリングはメモリ・コントローラ24にとって完全にト
ランスペアレントである。

論理回路88は、線40上でプロセッサ要求信号、線50上で
DMAユーザ信号、またバス12からDMA書込み信号を受け取
り、線42上でDMA要求信号、線46上でDMA最終動作信号、
線76上で無効化要求信号を生成する。

プロセッサ要求線40はメモリ・コントローラ24だけでな
くDMAコントローラ22にも接続される。DMAコントローラ
22から線42上に送られたDMA要求は、メモリ・コントロ
ーラ24に供給される。メモリ・コントローラ24は、プロ
セッサ要求またはDMA要求を選択し、プロセッサ・ユー
ザ線48またはDMAユーザ線50を活動化する。

DMA転送中、すなわち、第２図に示したデータ経路およ
びメモリ・バス26を介するDMAバッファ80とメモリ10の
間での転送中に、DMAコントローラ22はスライス機能を
使用する。

プロセッサ要求線40が非活動状態にある限り、DMA転送
が続く。

DMA転送中にプロセッサ要求が出た場合、DMAコントロー
ラ22は、次のキャッシュ・ライン境界でそのバッファを
スライスする。これは、現在のキャッシュ・ラインの最
後のワードをヒットするとき最終動作制御線46を活動化
することで実行される。Ｎ＝16バイトを含むキャッシュ
・ラインの場合、このワードのアドレスの下位ビットは
1100であり、Ｎ＝32バイトのキャッシュ・ラインでは、
それは11100である。

これは一時的にDMA転送を終了させる効果をもつ。しか
し、メモリ・コントローラ24がプロセッサ２にサービス
を始めるとき、DMAコントローラ22はその要求線42を活
動化する。プロセッサ２へのサービスは低レベルにある
プロセッサ要求線40をモニタすることで感知される。す
なわち、プロセッサ要求がサービスされるとすぐ、メモ
リ・コントローラ22はDMAコントローラ要求を許可す
る。かくして、DMAコントローラ22は、新しいラインの
読取りまたは書込みを開始することでそのバースト転送
を再開する。この新しいラインのアドレスの下位ビット
は、Ｎ＝16バイトのとき0000、Ｎ＝32バイトのとき0000
0である。

再び他のプロセッサ要求が到来すると、DMAコントロー
ラ22は、次のキャッシュライン境界で、すなわち、Ｎ＝
16バイトの場合1100という下位４ビット、Ｎ＝32バイト
の場合11100という下位５ビットが次に発生したとき
に、すなわち、Ｎ＝16の場合少なくとも４つのワードが
転送されＮ＝32の場合８ワードが転送されたとき、その
バーストをスライスする。

そうでない場合、DMA転送は完了するまで継続する。

本発明によると、第３図に示すメモリ・コントローラ論
理回路38は、アービタ100を含んでいる。アービタ100は
線40上でプロセッサ要求信号、線42上でDMA要求信号、
線44上でプロセッサ最終動作信号、また線46上でDMA最
終動作信号を受け取り、線48または50上に活動プロセッ
サ・ユーザ信号またはDMAユーザ信号を供給する。２つ
の要求が衝突する場合、線48または50上の信号は交互に
活動状態になり、プロセッサ・コントローラ20とDMAコ
ントローラ22に交互にサービスする。

要求信号が線40または42上に現れると、要求線102は活
動化されて、シーケンサ104が動作し始める。

線41を介して読取り／書込み（R/W）制御信号が、線44
を介してプロセッサ最終動作信号が、また線46を介して
DMA最終動作信号がシーケンサ104に供給される。シーケ
ンサ104はそれらから線39上で、論理回路66および88が
実行する動作を制御するタイミング信号を生成する。シ
ーケンサ104はまた、線106および108上で、メモリ制御
回路32に送られるバス62上のアドレス・ビットおよびエ
ラー訂正回路30から受け取られ、またはエラー訂正回路
30に送られるデータ・ビットのラッチ・アセンブリ110
および112へのゲート入力を制御する活動信号を生成す
る。

次に、第４図を参照して論理回路66について説明する。

論理回路66は、線78上でライン無効化信号を生成し、プ
ロセッサ/DMAバス62上のアドレスをキャッシュ無効化レ
ジスタ64に供給するキャッシュ・ライン無効化回路200
を含んでいる。

回路200は、線48上のプロセッサ・ユーザ信号が非活動
状態のときANDゲート204の一方の入力端に活動信号を供
給するインバータ202を含んでいる。ANDゲート204のも
う一方の入力端には、ライン無効化要求線76が接続され
ている。

ライン無効化要求線76が活動状態になると、ラッチ206
がセットされ、そのライン無効化出力線78上に活動信号
を供給する。この信号は、バス62上のアドレス・ビット
を記憶するラッチ・アセンブリ208にも供給される。ア
ドレス・ビットはドライバ210を介してキャッシュ無効
化レジスタ64に転送される。かくして、メモリ・アドレ
スがキャッシュ・ディレクトリ（図示せず）に供給さ
れ、アドレスされたメモリ位置がキャッシュにある場
合、そのキャッシュ・ラインは無効にされる。

プロセッサ・コントローラ20が非活動状態のとき、遊休
線212上の信号がANDゲート214と216を条件付ける。プロ
セッサ２から線68を介して送られるメモリ要求信号がAN
Dゲート214と216の１つの入力端に供給される。

線69上の読取り／書込み（R/W）制御信号が、線70上の
キャッシュ・ミス信号と共にANDゲート216に供給され
る。アップ・レベルの読取り／書込み（R/W）制御信号
が読取り制御信号であると仮定する。すなわち、メモリ
要求がメモリ読取り要求であるとき、ANDゲート216はそ
の出力線218上に活動読取り信号を供給する。

線69上の信号はインバータ220で反転される。インバー
タ220の出力信号はANDゲート214に供給される。ANDゲー
ト214は線220上で活動書込み信号を生成する。線220上
の活動信号は、ラッチ222をセットし、ラッチ222は線72
上でACK信号を生成し、それがプロセッサ２に送られ
る。

線218上の活動読取り信号はラッチ224をセットする。ラ
ッチ222と224の出力信号がORゲート226で論理和され、O
Rゲート226は、その出力線40を介してメモリ・コントロ
ーラ24の論理回路38にプロセッサ要求信号を供給する。

インバータ228で反転されたラッチ222の出力信号とラッ
チ224の出力信号がORゲート230で論理和され、ORゲート
230は線41を介してメモリ・コントローラ24の論理回路3
8に読取り／書込み（R/W）制御信号を供給する。

線40上のプロセッサ要求信号はラッチ232にラッチされ
る。線220と218上の信号が、ORゲート234で論理和さ
れ、ORゲート234は、読取り動作または書込み動作をプ
ロセッサが要求したとき、その出力線236を介して活動
信号を供給する。この信号によりメモリ・アドレス・レ
ジスタ60の内容がラッチ・アセンブリ238に記憶され
る。

書込み動作が要求される場合、線220上の活動信号によ
り、（メモリ10に書き込むべきデータを含む）データ・
レジスタ51の入力データの内容がラッチ・アセンブリ24
0にロードされる。

ラッチ232の出力信号、線48上のプロセッサ・ユーザ信
号、およびメモリ・コントローラ24のシーケンサ104か
ら到来する線39上のタイミング信号がANDゲート242に供
給される。

ANDゲート242の出力線244上の活動信号はドライバ246に
供給される。このドライバ246により、ラッチ・アセン
ブリ238に含まれているアドレス・ビットがアドレス・
バス62を介してメモリ・コントローラ24に供給される。

線244上の信号は、ANDゲート247に供給される。ANDゲー
ト247は線220上の書込み信号によって条件付けられる。

したがって、書込み動作が要求されると、ANDゲート247
の出力線上の活動信号により、ラッチ・アセンブリ240
に含まれるデータ・ビットがデータ・バス54を介してメ
モリコントローラ24に供給され、書込み動作を実行させ
る。

線244上の出力信号はORゲート250の一方の出力端に供給
され、ORゲート250は、その出力端44上に活動出力信号
を生成する。この信号は、書込み動作が完了したことを
示す。

読取り動作が要求される場合、線70上のキャッシュ・ミ
ス信号が活動状態であると仮定して、４メモリ・ワード
を含むと仮定したラインが、線74上のデータ有効タグを
用いてキャッシュ16にロードされることになる。

この場合、４ワードをメモリ10から読み取って、キャッ
シュ16に転送しなければならない。

ロード動作は、線218上の読取り信号によって「４」に
セットされるキャッシュ・ライン・ワード・カウンタ25
1の制御下で実行される。

線39上のタイミング信号はロード動作を制御する。AND
ゲート244の活動出力信号により、カウンタ251が減分さ
れ、ラッチ・アセンブリ238内のアドレス値が増分され
る。

これにより、メモリ内の４つのワードは、ドライバ246
を介してバス62上に４つのワード・アドレスを送ること
により順次アドレスされる。アドレスされたメモリ位置
に記憶されたデータは、バス54を介してエラー訂正回路
30から読み取られ転送される。

カウンタ251の内容が０になると、線253上に活動信号が
生成される。この信号はOR回路250を介して最終動作線4
4に供給される。

ANDゲート252は線244上で出力信号を受け取り、線218か
らの読取り信号によってドライバ254に入力される活動
信号を供給するように条件付けられる。すなわち、メモ
リ10から読み取られたデータ・ワードは、ドライバ254
を介してバス54から出力データ・レジスタ51に転送さ
れ、プロセッサ／キャッシュ・バス52を介して送られ
る。データ・ワード転送が行なわれる度に、ANDゲート2
52からの出力信号が活動状態になる。この信号がデータ
有効タグとして使われ、バス52上のデータをキャッシュ
に書き込ませる。

次に第５図を参照してDMAコントローラ22の論理回路88
について説明する。

DMAコントローラ22とメモリ・コントローラ24の間でのD
MAバースト転送の前に、メモリ・アドレス・カウンタ84
は、バーストに割り当てられたメモリの開始アドレスの
値にセットされ、DC-MC転送カウンタ86は、転送される
ワード数で表わしたバースト長の値にセットされる。こ
れは、DMAバス上のDMA交換プロトコルを介して行なわれ
る。このことは本発明の一部ではないので、詳しくは説
明しない。

次に、DMA転送が一旦開始すると、すなわち、論理回路3
8（第２図）からのDMAユーザ線50が活動化されると、線
39からのタイミング信号のために、ワードが転送される
度にメモリ・アドレス・カウンタ84の内容が増分され、
DC-MCカウンタ86の内容が減分される。

デコーダ300と302がそれぞれカウンタ86と84の内容を復
号する。

デコーダ300は、カウンタ86の内容がゼロになり、DMA転
送が完了したことを示すと線304上に活動信号を供給す
る。これは通常の最終動作信号である。カウンタ86の内
容がしきい値より高ければ、デコーダ300は線306にも活
動信号を供給する。しきい値は、本発明の好ましい実施
例では、３にセットされ、４つ以上のワードが未転送で
あることを示す。

線306、プロセッサ要求線40およびDMAユーザ線50はAND
ゲート308に接続されている。したがってANDゲート308
は、４つ以上のワードが未転送の場合にプロセッサから
メモリ利用要求が出されたとき、その出力線310上に活
動信号を供給する。

その場合、プロセッサ要求がサービスされ、DMA転送が
中断されることになる。線310上の活動信号310はラッチ
312をセットする。

デコーダ302の出力線314上の活動信号によって示される
次のキャッシュ・ライン境界のアドレスにおいて、AND
ゲート316は線318に活動信号を供給する。この信号はDM
A転送を中断すべきことを示す。

線318と304はORゲート320に接続されている。ORゲート3
20は線322上に通常の最終動作または一時的な最終動作
を示す活動信号を供給する。この信号はラッチ324をセ
ットし、ラッチ324はその出力線46上にDMA最終動作信号
を供給する。

DMA転送を中断すべきとき、メモリ・コントローラ24はD
MAユーザ線50を非活動状態にする。したがって、DMAユ
ーザ信号を反転させるインバータ326によって活動信号
が供給される。カウンタの内容が４以上なので、その時
非活動状態である線304上の信号はインバータ328で反転
される。インバータ326と328の出力線は、ラッチ312の
出力線と共にANDゲート330に接続されている。これによ
り、ANDゲート330は、ORゲート332を介して送られラッ
チ334をセットする活動信号を供給する。ラッチ334は線
42上に活動DMA要求信号を送る。プロセッサ要求がサー
ビスされるとき、その信号が考慮される。

プロセッサ・ユーザ・データ転送が終了してDMAユーザ
線50がメモリ・コントローラ24により再び活動化される
とすぐに、DMAコントローラ22はデータ・バースト転送
を再開できる状態になる。

ORゲート332は、そのもう一方の入力端で線336上の普通
のDMA要求信号を受け取る。この信号は転送を開始する
とき、すなわち、アダプタとDMAバスを介してプロセッ
サ２から送信コマンドを受け取り、メモリ10からDMAバ
ッファ80にデータ・バーストの転送を開始するとき、ま
たはアダプタあるいはDMAバスを介してプロセッサから
受信コマンドを受け取りかつデータ・バーストがDMAバ
ッファ80に記憶されるときに活動化される。この信号
は、バス12から受け取ったコマンドを復号するDMAコマ
ンド・デコーダ337によって生成される。

論理回路88のライン無効化回路は、ANDゲート339と34
2、ORゲート338とラッチ340を含んでいる。

バースト開始アドレスである最初のメモリ・ワード・ア
ドレスの下位２ビットは、４つの組合せ00、01、10、11
のいずれかであるが、このワードは無効化しなければな
らないキャッシュのラインに属している。

線336上の通常転送開始信号により、ラッチ340がORゲー
ト338を介してセットされる。ラッチ340の出力信号は、
線50上のDMAユーザ信号と共にANDゲート342に供給され
る。ANDゲート342は、デコーダ337から線348上に送られ
るDMA書込み制御信号によって条件付けられ、最初のア
ドレスがメモリ・コントローラ24に送られるとすぐ、線
76上に活動無効化要求信号を供給する。

２回目から最後の転送まで、無効化要求線76が各キャッ
シュ・ライン境界で活動化される。その境界は、ワード
・アドレスの下位ビット（LSB）11に相当する。これを
行なうために、ANDゲート339はアドレスの下位２ビット
が11であるときデコーダ302の出力線346上に供給される
活動信号によって条件付けられる。線348上のDMA書込み
制御信号と線50上のDMAユーザ信号がANDゲート339に供
給される。ANDゲート339の出力線350がORゲート338に接
続され、ライン無効化要求信号を活動化すべきとき、ラ
ッチ340をセットする。

最初の転送ワード・アドレスの下位ビットが10である場
合、二番目のワード・アドレスの下位２ビットは11にな
り、その場合、連続する２つの無効化が実行されること
に留意されたい。

【図面の簡単な説明】

第１図は、本発明を適用できるシステムの全体的構成を
表わすブロック図である。第２図は、メモリ制御サブシステムをより詳細に表わす
ブロック図である。第３図は、第２図のメモリ・コントローラ24を表わすブ
ロック図である。第４図は、第２図のプロセッサ・コントローラPC20を表
わすブロック図である。第５図は、第２図のDMAコントローラ22を表わすブロッ
ク図である。２……プロセッサ、４……入出力アダプタ、６……入出
力バス、10……システム・メモリ、12……直接メモリ・
アクセス（DMA）バス、16……プロセッサ・キャッシ
ュ、20……プロセッサ・コントローラ（PC）、22……DM
Aコントローラ（DC）、24……メモリ・コントローラ（M
C）。

フロントページの続き (72)発明者ミツシエル・パイロネンコフランス国06640サン・ジヤネ、フオン・ド・ラ・パイロ（番地なし) (56)参考文献特開昭58−185083（ＪＰ，Ａ) 特開昭60−116060（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数のユーザによってアクセスされるメモ
リを含み、キャッシュを有する少なくとも１つのプロセ
ッサおよび前記メモリに直接アクセスする入出力装置が
接続された少なくとも１つのDMAバスとを有するデータ
処理システムで使用されるメモリ制御サブシステムにお
いて、ユーザの要求に応じて前記メモリにアクセスを許可し、
前記ユーザによるメモリの書込みまたは読出し動作を制
御するメモリアクセス制御手段と、選択されたメモリアドレスで書込み動作を要求する前記
プロセッサからのメモリ要求に応じて肯定応答信号を前
記プロセッサに送信させることにより、前記プロセッサ
は前記動作を直ちに再開するメモリ書込み制御手段、選
択されたメモリアドレスで読出し動作を要求する前記プ
ロセッサからのメモリ要求に応じてキャッシュ・ライン
のワードのアドレスを前記メモリアクセス制御手段に送
信させ、前記アドレスから読出されたデータを前記プロ
セッサおよびキャッシュに送出するメモリ読出し制御手
段を含むプロセッサ制御手段と、前記入出力装置から前記メモリに記憶されるべきデータ
または前記DMAバスを介して前記メモリから前記入出力
装置に送出されるべきデータを記憶することができるデ
ータ・バッファ手段、前記プロセッサからの前記メモリ
アクセス要求に応じてキャッシュラインの境界で、かつ
所定のデータバースト長でデータ転送を中断させ、プロ
セッサ要求にサービスし、その後前記データ転送を再開
させる手段、その内容がメモリ書込み動作によって修正
されるメモリアドレスに対応する前記キャッシュライン
を無効化する手段を含み、データが前記メモリから前記
バッファ手段に、または前記バッファ手段から前記メモ
リに転送される準備ができた場合、メモリアクセス要求
信号を供給するDMA制御手段とを備えたメモリ制御サブ
システム。