JPH03172947A

JPH03172947A - マイクロコンピュータ・システム

Info

Publication number: JPH03172947A
Application number: JP2306957A
Authority: JP
Inventors: Arthur Kahlich; アーサー・カーリック
Original assignee: MATRA DESIGN SEMICONDUCTOR Inc
Current assignee: MATRA DESIGN SEMICONDUCTOR Inc
Priority date: 1989-11-13
Filing date: 1990-11-13
Publication date: 1991-07-26
Also published as: EP0428149A3; EP0428149A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］〈産業上の利用分野〉本発明は、キャッシュメモリに関し、より詳細に言えば
、コピーバックφモードで動作するキャッシュメモリを
制御してマイクロコンピュータ・システムに於けるキャ
ッシュメモリ俸コントローラに関する。

〈従来の技術〉キャッシュメモリは、コンピュータシステムに使用され
る小容量、高速の補助メモリである。周知のアルゴリズ
ムを用いて、コンピュータシステムの主メモリ内の選択
された記憶場所の内容が周期的に前記キャッシュメモリ
内にコピーされる。

中央処理装置が、可能であればキャッシュメモリから読
み取りかつ書き込む。キャッシュメモリは主メモリより
高速のメモリであるので、これによってサイクル時間が
減少する。更に、直接メモリアクセス（ＤＭＡ）デバイ
スのようなリモート俸バスマスタ・デバイスが主メモリ
をアクセスする際に、プロセッサは、前記リモート・バ
スマスタ・デバイスによる主メモリへのアクセスが行わ
れている間、キャッシュメモリを用いてラン（ｒｕｎ）
即ち動作し続けることができる。これによって、更にス
ループットが容易になり、かつコンピュータシステムの
性能を強化することができる。

最近まで、キャッシュメモリは一般にメインフレーム・
コンピュータ及びミニコンピユータでのみ使用されてい
た。パーソナルコンピュータまたはマイクロコンピュー
タに使用されるマイクロプロセッサは、遅すぎてキャッ
シュメモリの利益が得られなかった。インテル（Ｉｎｔ
ｅｌ）８０３８６のような３２ビツトのマイクロプロセ
ッサの出現によって、マイクロプロセッサのクロック速
度が十分に増大し、それによって今ではキャッシュメモ
リによってマイクロコンピュータ・システムに於けるス
ループットの大幅な向上が可能になっている。この結果
、キャッシュメモリは、前記インテル８０３８６のよう
な高速マイクロプロセッサを有するマイクロコンピュー
タ・システムに於て使用されている。更に、最近２５メ
ガヘルツのクロックを有するインテル８０２８６コンパ
チブルチツプが開発された。このマイクロプロセッサは
、同様にキャッシュメモリを使用することが有利である
ような十分に早いクロック速度を有する。

キャッシュメモリは、一般に高速度のランダムアクセス
メモリ（ＲＡＭ）からなる。これは、キャッシュメモリ
に書き込みまたはそれがら読み取るものを決定するキャ
ッシュメモリ・コントローラによって制御される。先に
説明したように、キャッシュメモリは、可能であるなら
ば全メモリアクセス時間を減少させかっそれによってス
ループットを増大させるために、主メモリの代わりにア
クセスされる。

プロセッサが主メモリに書き込もうとする場合、キャッ
シュコントローラが、主メモリの記憶場所のアドレスを
そのタグメモリに記憶されているメモリアドレスと比較
して、この主メモリの記憶場所の内容がキャッシュメモ
リに記憶されているがどうかを決定する。（「タグメモ
リ」は、キャッシュメモリに最新に記憶された主メモリ
の記憶場所のアドレスをキャッシュコントローラが記憶
しておくＲＡＭメモリである。）その内容が記憶されて
いる場合には、「書込みヒツトＪが起っている。記憶さ
れていなかった場合には、「書込みミス」が起っている
。

前記プロセッサが周知の「ライトスルー」モードで動作
している場合には、キャッシュメモリには書込みヒツト
のみが書き込まれるのに対して、主メモリには全てのプ
ロセッサ書込み要求が書き込まれる。対照的に、キャッ
シュコントローラが周知の「コピーパック」モードで動
作している場合には、前記プロセッサは成る環境下にあ
る場合を除いて、書込みヒツトの場合にキャッシュメモ
リのみに書き込み、かつ書込みミスの場合に主メモリに
書き込む。書込みヒツトに対する主メモリのアップデー
ティング即ち更新は、新しいキャッシュデータのための
場所を作るために古いデータを主メモリに「コピーパッ
ク」させる読取りミスが起こるまで、遅らされる。キャ
ッシュメモリは、使用されているキャッシュメモリの更
新計画または方法に従って書込みミスに対して更新され
たりされなかったりする。

より遅いライトスルー・モードへの逆戻りを行わなけれ
ばならない場合が２つある。その第１の場合は、後述す
るパススヌープ・ヒツトがある場合に機能抑止できない
主メモリが拡張バスに存在する場合である。第２の場合
は、書き込まれる記憶場所がビデオ・デイスプレィ用Ｒ
ＡＭのようなメモリのマツブトＩ１０記憶場所である場
合である。

前記プロセッサによる主メモリへの書込みは、「後書込
み」によって行われる場合が多い。以下に詳述するよう
に、ここで言う後書込みは、アドレス指定された主メモ
リの記憶場所の番地を前記キャッシュコントローラ内に
固定すること、及び前記データをバッフアートバス・ト
ランシーバ内に固定することが必要である。ここで、前
記プロセッサは次のバス動作を実行することができ、か
つキャッシュコントローラが残りの書込み動作を取り扱
う。

前記プロセッサが主メモリの記憶場所から読み取ろうと
する場合には、前記キャッシュコントローラが主メモリ
の記憶場所の番地をその［タグメモリＪと比較して、ア
ドレス指定されたメモリの記憶場所の内容がキャッシュ
メモリに書き込まれているかどうかを判断する。書き込
まれている場合には、これが「読取りヒツト」と呼ばれ
る。読取りヒツト時には、前記キャッシュローラが主メ
モリの機能を抑止し、かつキャッシュメモリに主メモリ
であるかのように応答させる。このようにして、前記プ
ロセッサはキャッシュメモリを読み取る。前記プロセッ
サが読み取ろうとする記憶場所がキャッシュメモリに書
き込まれていない場合には、「読取りミス」が生じる。

この場合、前記プロセッサが前記主メモリの記憶場所を
読み取り、かつ成る共通の方法で、この主メモリの記憶
場所の内容が同様にキャッシュメモリに書き込まれる。

次に、前記キャッシュコントローラはそのタグメモリを
更新して、この主メモリの記憶場所が現在キャッシュメ
モリ内に記憶されていることを表示する。

今まで、コピーパック・モードで動作するキャッシュメ
モリは、メインフレーム・コンピュータ及びミニコンピ
ユータのようなより大型のコンピュータシステムでのみ
使用されていた。マイクロプロセッサに使用されるキャ
ッシュメモリは、ライトスルー・モードに於てのみ動作
させることができた。

このようなインテル８０３８６チツプまたはその同等品
に基づくマイクロコンピュータ・システムのキャッシュ
メモリ・コントローラの１つがインテル８２３８５キヤ
ツシユコントローラである。

このようなキャッシュメモリ・コントローラの別の例と
して、オースペック（Ａｕｓｐｅｋ）３８１５２がある
。

これら２個のキャッシュコントローラには、キャッシュ
メモリを用いることによって得ることができるスルーブ
ツトの向上を制限するような限界がある。（スループッ
トの向上とは、メモリのアクセスに必要な時間の短縮に
よるマイクロコンピュータΦシステムがプログラムを実
行するために必要な時間の短縮を言う。プログラムを実
行する際に行われるメモリのアクセスが多くなるほど、
メモリのアクセスに必要な時間を減少させることよって
より大幅にスループットが改善される。）これらの限界
には、コピーパック令モードに於て、かつ最大３２キロ
バイトのキャッシュサイズに於て動作させることができ
ないことが含まれる。

最も重要な限界はコピーパック令モードで動作できない
ことであると考えられる。ライトスルー技術によってリ
アルタイム・コヒーレンス、即ちキャッシュメモリがそ
の対応する主メモリの記憶場所と一致することが保証さ
れるのに対して、システムの帯域幅という形でペナルテ
ィが課される。

ライトスルー・モードに於ける読取りヒツトの間、前記
キャッシュメモリがＣＰＵに対して高速のアクセスを提
供するが、更にＤＭＡコントローラ（最近のＰＣシステ
ム、特により高性能なＰＣシステムに於ける非常に一般
的な機能及び非常にありふれたバスマスタ）のような別
のバスマスタが使用するための「自由」サイクルがシス
テムバスに与えられ、システムバスの帯域幅及びシステ
ムのスルーブツトが増大することになる。しかしながら
、ライトスルー・モードに於ける書込みヒツトの間、キ
ャッシュへの全書込みが同時に（「後」書込みについて
は略同時に）前記主メモリに書き込まれるので、対称的
な利益を得ることができない。これは、前記キャッシュ
メモリ内で更新されているが主メモリ内にコピーバック
されていない主メモリの記憶場所をリモートマスクが読
み取ることを防止するためである。

コピーパック令モードではキャッシュメモリへのプロセ
ッサの書込みが、読取りミス時にのみ前記主メモリにコ
ピーされる。読取りミス時には、前記キャッシュコント
ローラが、先ずアドレス指定された主メモリの記憶場所
からのデータが「ダーティ」であるかどうかを確かめる
ために書込まれるべきキャッシュメモリの記憶場所を点
検する。

前記キャッシュメモリの記憶場所は、更新されているが
その対応する主メモリの記憶場所が更新されていない場
合に、ダーティである。選択されたキャッシュメモリの
記憶場所がダーティである場合には、キャッシュローラ
が選択された前記キャッシュメモリの記憶場所の内容を
前記対応する主メモリの記憶場所に書き込む。次に、前
記キャッシュコントローラがアドレス指定された主メモ
リの記憶場所の内容を選択された前記キャッシュメモリ
の記憶場所に書き込ませ、かつ前記プロセッサに供給さ
せる。

また、前記キャッシュコントローラはそのタグＲＡＭを
更新して、前記選択キャッシュメモリ記憶場所に対応す
ることになった新しい主メモリの記憶場所を指示する。

前記コピーバック・モードは重要なバス帯域幅を他の動
作のために開放するので、特にディスクアクセスのよう
なシステムバスに於けるＤＭＡの動作にとって有用であ
る。しかしながら、インテル８２３８５及びオースペッ
クΦコンパチブルチップは、コピーバック・モードで動
作できないだけでなく、インテルのデータシートには、
コピーバック・モードが８０３８６マイクロプロセツサ
についても使用できないことが示されている。

インテルは、一般にインテル４８６として知られる最新
のマイクロプロセッサに於て、キャッシュコントローラ
がコピーバック会モードで動作し得る３８６及び２８６
マイクロプロセツサには存在しない成る設計上の特徴を
提供した。特に、この４８６は、所コη「バックオフＪ
　　（ＢＯＦＦ）入力を有する。ＤＭＡ動作の際に前記
ＢＯＦＦ入力が真であるとされると、前記４８６は現在
行っている動作を投げ出して、前記バスをＤＭＡ動作に
提供する。前記ＤＭＡ動作が完了した後、前記４８６は
、前記ＤＭＡ動作の開始時に行っていた前記バス動作を
再び実行する。これによって、ＢＯＦＦ入力を持たない
デバイスでは解決不可能であると考えられていたデッド
ロックをコピーバック・モードで解決することが可能に
なる。

ＤＭＡが行われている場合のようにリモートバスマスタ
が主メモリを読み取ろうとする場合に、コピーバック・
モードが有するライトスルー・モードには存在しない問
題が生じる。この問題とは、コピーバックが用いられる
場合に、ライトスルーが用いられる場合よりも主メモリ
がキャッシュメモリと非常にコヒーレント性即ち一致性
を持ち難いことである。この結果、ＤＭＡが起こると、
アドレス指定された主メモリの記憶場所の内容が誤りと
なり、即ちデータがアドレス指定された前記主メモリの
記憶場所に対応するキャッシュメモリの記憶場所に書き
込まれているが、前記主メモリの記憶場所には書き込ま
れていないことになる。

〈発明が解決しようとする課題〉本発明は、「ロック命令シーケンス」を実行することが
できるマイクロプロセッサからなるマイクロプロセッサ
・システムに於けるキャッシュコントローラの使用に関
する。ロック命令シーケンスとは、実行の途中で中断で
きない命令のシーケンスである。マイクロプロセッサが
第１データバスに接続され、かつそれが次にキャッシュ
メモリに接続される。また、前記システムは、主メモリ
に接続された第２データバスに接続された周辺デバイス
を有する。また、前記システムは、前記第２データバス
からのデータで第１データバスを駆動し、かつ前記第１
データバスからのデータで前記第２テータバスを駆動す
るためのトランシーバ手段を備える。即ち、前記トラン
シーバ手段によって前記周辺デバイスは前記キャッシュ
メモリにアクセスすることができ、かつ前記マイクロプ
ロセッサが前記主メモリにアクセスすることができる。

このようなシステムでは、前記周辺デバイスが前記第２
バス、トランシーバ手段及び第１バスを介して前記キャ
ッシュメモリをアクセスしようとする場合に、前記マイ
クロプロセッサが前記第１バス、トランシーバ手段及び
第２データバスを介して主メモリにアクセスされるロッ
ク書込み命令を実行するのに対して、前記プロセッサが
バックオフ・ピンを持たない場合に前記マイクロプロセ
ッサシステムがロックアツプする可能性がある。

本発明は、この問題を解決しようとするものである。

［発明の構成］〈課題を解決するための手段及び作用〉本発明の１実施
例によれば、全てのマイクロプロセッサ・ロック命令シ
ーケンスがロック読取り命令で開始される。前記周辺デ
バイスがその時点で第２データバスを制御しているかど
うかを決定するために制御手段が設けられる。前記周辺
デバイスが前記第２データバスを制御し、かつ前記マイ
クロプロセッサが（常にロック読取り命令で開始する）
ロック命令シーケンスを開始している場合には、前記周
辺デバイスが前記第２データバスの制御を放棄するまで
、前記制御手段は前記マイクロプロセッサの準備完了入
力ラインを偽とする。

前記準備完了入力ラインを偽とする間、前記マイクロプ
ロセッサは前記第１データバスを有効データを含む入力
バスとして取扱うので、前記第１データバスをデータで
駆動しようとすることはない。

これによって、前記周辺デバイスは、前記トランシーバ
手段及びＳ１データバスを介して前記キャッシュメモリ
にアクセスすることができる。

前記周辺デバイスが前記第２データバスの制御を要求し
ている時にロック命令シーケンスが実行されている場合
には、前記制御手段が前記ロックシーケンスの間は前記
周辺デバイスによる前記第２データバス制御を否定する
ことになる。

このプロトコルに従うことによって、ロックアツプが発
生することはない。

〈実施例〉キャッシュメモリは、そのセットアソシアティビティに
従って構成される。セットアソシアティビティによって
、主メモリのどの記憶場所がキャッシュメモリのどの記
憶場所に書き込み得るかが決定される。これは、直接マ
ツピングからフルセットアソシアティビティまでの範囲
に及ぶ。直接マツピングでは、所定の主メモリ記憶場所
が１つのキャッシュメモリ記憶場所にのみ書き込むこと
ができるのに対して、フルセットアソシアティビティで
は、全ての主メモリ記憶場所をあらゆるキャッシュメモ
リ記憶場所に書き込むことができる。

そのセットアソシアティビティに従って、キャッシュメ
モリは１つまたは２つ以上のバンクに分割される。直接
マツブトキャッシュは１つのバンクのみを有する。２ウ
ェイΦセットアソシアティビティを有するキャッシュは
、２つのバンクを有し、４ウエイ・セットアソシアティ
ビティを有するキャッシュは４つのバンクを有する。

主メモリはキャッシュバンクと同サイズのページと称さ
れる区分に分割される。例えば、第１図に示されるよう
に、キャッシュメモリのサイズが３２にである場合には
、各ページが直接マツブトコンフィグレーションに於て
３２にとなる。２ウエイリセツトアソシアテイビテイを
有するキャッシュメモリでは、第２図に示されるように
、各ページがキャッシュメモリのサイズの２分の１、即
ち３２にのキャッシュメモリに対して１６にとなり、か
つ４ウエイ・セットアソシアティビティを有するキャッ
シュメモリでは、第３図に示されるように、各ページが
キャッシュメモリのサイズの４分の１、即ち３２にキャ
ッシュメモリに対して８にとなる。

主メモリに於ける各ページまたは前記キャッシュに於け
る各バンクは数個のブロックからなる。

各ブロックは、自己のタグをキャッシュディレクトリと
も称されるキャッシュコントローラのタグＲＡＭ内に有
する。従って、前記キャッシュの物理的空間に於ける連
続ブロックは、論理的には非連続になり得る。第１図乃
至第３図に示されるように、各タグに関するデータ横進
が、前記ブロック内の各サブブロックについてタグフィ
ールド、「ダーティ」ブロックビット及び「有効」ビッ
トを有する。前記タグフィールドは、主メモリ内の関連
するブロックアドレスを識別する。前記ダーティブロッ
クビットは、サブブロックのいずれかが更新されており
、かつ主メモリ内の対応する記憶場所とコヒーレント性
を有しないことを示すようにセットされまたはクリアさ
れる。前記有効ビットは、関連するサブブロックが使用
されているかまたは使用可能であるかどうかを示すよう
にセットされまたはクリアされる。

同様に第１図乃至第３図に示されるように、各ブロック
は、前記キャッシュディレクトリ内の単一のタグの下で
一体的にグループ化される固定数のサブブロックからな
る。サブブロックは、主メモリからキャッシュメモリに
データを転換する際またはキャッシュメモリから主メモ
リへの更新のために、主メモリとキャッシュメモリとの
間で交換される最小の情報量である。各サブブロックの
サイズはキャッシュメモリのサイズに比例して変化する
。成るブロックの全サブブロックは、該ブロックのタグ
が該ブロックのベースアドレスを含んでいるので、シー
ケンシャルな記憶場所に基づく。

サブブロックと語との相違に注意することが重要である
。上述したようにサブブロックは、キャッシュメモリと
主メモリとの間に於ける情報交換の最小単位である。語
は、中央処理装置（ＣＰＵ）とキャッシュメモリまたは
主メモリのいずれかとの間に於ける情報交換の最大単位
を定義する。サブブロックのサイズは、前記キャッシュ
メモリ内の全ブロック数及びブロック毎のサブブロック
数が、使用可能な一定数のタグ及び有効ビットによって
一定のままであるので、キャッシュメモリのサイズに直
接比例して変化する。

直接マツピングは最も簡単な種類のセットアソシアティ
ビティである。第１図に示されるように、前記主メモリ
は前記キャッシュメモリバンクと等しいサイズのページ
に論理的に分割される。キャッシュメモリの各記憶場所
は、タグ及びオフセットによって指標される。前記タグ
がブロックを識別し、かつ前記オフセットが前記ブロッ
ク内のサブブロックの記憶場所を識別する。実際に、前
記タグはその内容が主メモリ内の前記ページを指標する
アドレスポインタであり、それに基いて前記キャッシュ
メモリのその記憶場所に格納されるブロックがコピーさ
れている。

各ブロックの前記タグがあらゆるページのアドレスを含
むことができるので、前記キャッシュの連続ブロックは
あらゆるページからランダムに選択することができる。

しかしながら、直接マツブト・コンフィグレーションで
は、前記キャッシュメモリの各ブロックの記憶場所がそ
の主メモリ内のページに於けるその記憶場所に直接にマ
ツピングされ即ち対応していなければならない。更に、
ブロック内のサブブロックの位置がそのオフセットによ
って決定されるので、前記キャッシュメモリにコピーさ
れるブロック内のサブブロックは同様に主メモリとキャ
ッシュメモリとの間で対応していなければならない。

動作時には、前記ＣＰＵが、読出しサイクルまたは書込
みサイクルに於てアクセスされるべき前記主メモリ記憶
場所の完全なアドレスを供給する。

ヒツトを決定するために、前記キャッシュコントローラ
内のタグコンパレータが前記タグの内容を主メモリ内の
ページを決定する高次のアドレスビットと比較する。ヒ
ツトがある場合には、前記キャッシュメモリが適当なコ
ンパレータの出力によって動作可能になり、かつ残りの
アドレスビットが前記キャッシュメモリのアドレスライ
ンを駆動して選択された記憶場所にアクセスする。

ｎウェイ・セット連想機構が、２ウエイ・セットアソシ
アティビティに関する第２図及び４ウエイ争セツトアソ
シアテイビテイに関する第３図に示されるように、前記
キャッシュメモリをｎ個のバンクに分割する。この場合
に同じオフセット記憶場所が、これらの記憶場所のそれ
ぞれが異なるキャッシュバンクに属するので、主メモリ
のｎ個のページについて使用可能である。直接マツピン
グは本質的に１ウエイ・セットアソシアテイビティであ
る。

第４図は、インテル８０３８６マイクロプロセツサに基
づき、かつ従来のインテル８２３８５キヤツシユコント
ローラによって制御されるキャッシュメモリを有するマ
イクロコンピュータ・システムのブロック図である。マ
イクロコンピュータ・システム１０は、例えばインテル
８０３８６マイクロプロセツサである中央処理装置（Ｃ
ＰＵ）１２を有する。また、マイクロコンピュータ・シ
ステム１０は「ローカル」バス３４と「システム」′バ
ス３２とを有する。良く理解されているように、マイク
ロコンピュータ・システムは内部の即ちローカルバスと
外部の即ちシステムバスとを有する。

前記ローカルバスは、前記マイクロプロセッサのピンの
位置に於てアドレス信号、データ信号、ステータス信号
及び制御信号からなる。前記システムバスは、前記ロー
カルバスの緩衝部分であり、ステータス及び制御ライン
並びにタイミングを取扱う方法に於て前記ローカルバス
と幾分具なる場合がある。

マイクロプロセッサ１２は、ローカルバス３４を介して
キャッシュメモリ１４及び３２ビツト・トランシーバ１
８のプロセッサ側入力に接続されたデータポートＤ３１
−０を有する。「ポート」の語は、選択的に入力及び出
力の双方として機能し得るものを表すために使用される
。チップセット２０は、３２ビツト働トランシーバ１８
のチップセット側データポートＤ３１−０に接続された
トランシーバ側データボー１−　Ｄ　３１−０を有する
。

パーソナルコンピュータ及びワークステーションの設計
に詳しい者であれば容易に理解されるように、「チップ
セット」は、インタラブド（割込み）処理、タイマ／カ
ウンタ／クロック、バスタイミング、バスマネージメン
ト（バス管理）、メモリマネージメント（メモリ管理）
及び場合によって外部デバイスとのインターフェイス等
の様々な周辺システム機能を実行するために必要な素子
を、少数の部品（約６個またはそれ以下）に集積する１
組の大型集積化（ＬＳＩ）部品を意味する。このような
チップセットはセット物としてまたは個々の素子として
購入することができる。本発明に於て使用可能なチップ
セットの１例として、テキサス働インストラメンツ（Ｔ
ｅｘａｓ　　Ｉｎｓｔｒｕｍｅｎｔｓ）社が製造してい
るＴＡＣＴ　　８３０００がある。

また、マイクロプロセッサ１２は、ローカルバス３４を
介して１６ビツトのバッファ２２の入力、３２ビツトの
バッファ２４の入力、及びキャッシュコントローラ３０
のアドレスポートＡ３１−２に接続されたアドレス出力
Ａ３１−２を有する。

１６ビツトのバッファ２２の出力は、キャッシュＲＡＭ
１４のアドレス入力ＣＡ１３−０に接続されている。例
示すれば、キャッシュコントローラ３０はインテル８２
３８５キヤツシユコントローラである。３２ビツトのバ
ッファ２４の出力は、チップセット２０のアドレス入力
Ａ３１−２に接続されている。マイクロプロセッサ１２
は、更にローカルバス３４を介して８ビツトφラツチ２
８の入力に接続されたバスコントロール出力２６を有す
る。８ビツト・ラッチ２８の出力はチップセット２０の
バスコントロール入力に接続されている。

チップセット２０は、システムバス３２のシステムアド
レスライン５Ａ３１−０に接続されたシステムアドレス
出力５Ａ３１−０を有する。システムアドレスライン５
Ａ３１−０は、キャッシュコントローラ３０のスヌープ
・アドレス入力５Ａ３１−〇にも接続されている。また
、チップセット２０はシステムバス３２のデータライン
５Ｄ３１−〇に接続されたシステムデータポート５Ｄ３
１−〇を有する。ＤＭＡデバイス３６のようなリモート
令バスマスクデバイス及び主メモリ３８がシステムバス
３２に接続されている。キャッシュコントローラ３０は
更に、キャッシュメモリ１４のコントロール入力ＯＥ／
ＷＥ／Ｃ８に接続されたキャッシュメモリコントロール
出力ＯＥ／ＷＥ／Ｃ３を有する。（キャッシュコントロ
ーラ３０の入力及び出力の表現は、インテル８２３８５
キヤツシユコントローラに関するデータシートに見つけ
ることができる。）動作時には、キャッシュコントローラ３０が３つの種類
のメモリアクセス、即ちプロセッサ読取り、プロセッサ
書込み及びリモート・バスマスク書込みに対して適当に
応答しなければならない。

主メモリにアクセスするリモート・ノ（スマスタデバイ
スはディスクコントローラのようなりＭＡデバイスであ
る場合が多く、そのようなアクセスはＤＭＡ読取り及び
書込みの形で表すことができる。

プロセッサ書込み時には、データは常に、インテル８２
３８５であるキャッシュコントローラ３０がライトスル
ー・モードに於てのみ動作する際に、主メモリ３８に書
込まれる。プロセッサ書込みが起こると、キャッシュコ
ントローラ３０が、プロセッサ１２によってローカルバ
ス３４のアドレスラインＡ３１−２に出た主メモリアド
レスを、そのタグＲＡＭ内に記憶された主メモリ記憶場
所と比較して、書込みヒツトが起っているかどうかを決
定する。その場合には、前記データが同様にキャッシュ
メモリ１４内の適当な記憶場所に書き込まれる。

プロセッサ読取り時には、前記キャッシュコントローラ
が同様にデータを読み取るべき主メモリ記憶場所のアド
レスをそのタグＲＡＭと比較して、読取りヒツトが生じ
ているかどうかを決定する。

そうである場合には、キャッシュコントローラ３０が主
メモリ３８からではなくキャッシュメモリ１４から読取
りを行わせる。読取りミスの際には、前記読取りが主メ
モリ３８から行われ、かつアドレス指定された主メモリ
記憶場所の内容が同様にキャッシュメモリ１４内の適当
な記憶場所にコピーされる。

キャッシュコントローラ３０がライトスルー・モードに
於てのみ動作するので、キャッシュメモリ１４は常に主
メモリ３８とコヒーレント性を有する。その結果、読取
りミスの際には、アドレス指定された前記主メモリ記憶
場所の前記内容が、キャッシュメモリ１４の適当な記憶
場所に、このキャッシュメモリ１４の記憶場所が対応す
る主メモリ記憶場所に記憶されているデータより最新の
データを有すること、即ち対応する前記主メモリとコヒ
ーレント性を有しないことを心配することなく、書込む
ことができる。

ライトスルーΦモードに於ては、ＤＭＡ読取り及び書込
みが主メモリからまたは主メモリに対して直接に行われ
る。ＤＭＡ読取り時には、アドレス指定された前記主メ
モリ記憶場所の内容が読み取られる。キャッシュメモリ
１４は影響されない状態のままであり、かつプロセッサ
１２は読取りミスまたは２つのプロセッサ書込みが生じ
るまで、キャッシュメモリ１４を用いて動作し続けるこ
とができる。

ＤＭＡ書込み時には、同様に書込みが主メモリに対して
直接に行われる。データはキャッシュメモリに書き込ま
れない。この結果、コントローラ３０は、アドレス指定
された前記主メモリ記憶場所が同様にキャッシュＲＡＭ
１６に記憶されているかどうかを決定するために、ＤＭ
Ａ書込みを監視しなければならない。これが所謂［スヌ
ーピングＪ　　（ｓｎ□ｏｐｉｎｇ）である〇アドレス
指定された前記主メモリ記憶場所が同様にキャッシュメ
モリ１４に記憶されていた場合には、このキャッシュメ
モリ１４の記憶場所はもはや対応する主メモリ記憶場所
とコヒーレント性を持たないことになる。コントローラ
３０がこれを判断し、かつこのキャッシュメモリ１４の
記憶場所に関連するそのタグＲＡＭの「有効」ビットを
クリアする。これはこのキャッシュメモリの記憶場所の
内容がもはや読取りのために使用できず、かつこのキャ
ッシュメモリ１４の記憶場所に対応する主メモリの記憶
場所を読み取ろうとすれば読取りミスになるように書き
込むことが可能であることを示している。上述した「ス
ヌービング」方法はインテル８２３８５によって使用さ
れる。別の実施例では、前記プロセッサを全ＤＭＡサイ
クルについて保持することができ、かつＤＡＭ書込みを
同様に書込みヒツト時にキャッシュメモリに書き込むこ
とができる。しかしながら、この方法では、キャッシュ
メモリを用いることによつて達成可能なスループットの
改善が更に低下する。

第５図には、本発明により構成されるキャッシュコント
ローラ４４によって制御されるキャッシュメモリまたは
キャッシュＲＡＭ４２を有するマイクロコンピュータ・
システム４０が、簡略化されたブロック図で示されてい
る。また、マイクロコンピュータ・システム４０は、例
えばインテル８０３８６マイクロプロセツサであるＣＰ
Ｕ４８と、チップセット５０と、３２ビツト・トランシ
ーバ５２とを有する。ＣＰＵ４８の１例としてインテル
８０３８６を挙げたことが、本発明をインテル８０３８
６のような特定のマイクロプロセッサに限定するもので
ないことが明らかである。マイクロコンピュータ・シス
テム４０は、プロセッサまたはローカルバス６２とシス
テムバス５６とを有する。ローカルバス６２は、キャッ
シュコントローラ４４及び３２ビツトΦトランシーバ５
２が途中に設けられ、かつ拡張ローカルバス５８として
チップセット５０に駆動される。即ち、キャッシュコン
トローラ４４はＣＰＵ４８とシステムバス５６との間に
介設されている。キャッシュコントローラ４４がＣＰＵ
４８及びシステムバス５６からのコントロールライン及
びアドレスラインを中断しており、かつそれらを適当に
伝播している。データはキャッシュコントローラ４４の
外側を３２ビツトトランシーバ５２の中を通過し、適当
にキャッシュＲＡＭ４２の中へまたはそれから駆動され
る。

ＣＰＵ４８は、ローカルバス６２を介してそれぞれキャ
ッシュコントローラ４４のＣＰＵ側アドレス入力Ａ３１
−２及びコントロール／ステータス入力Ｃ／Ｓに接続さ
れたアドレス出力Ａ３１−２及びコントロール／ステー
タス出力Ｃ／Ｓを有する。マイクロプロセッサ４８は、
更にローカルバス６２を介してキャッシュメモリ４２の
データポートＤ３１−０及び３２ビツト・トランシーバ
５２のＣＰＵ側データボートＤ３１−０に接続されたデ
ータポートＤ３１−０を有する。チップセット５０が、
キャッシュコントローラ４４のチップセット側アドレス
ポートＡ３１−０に接続されたアドレスポートＡ３１−
０と、３２ビツト拳トランシーバ５２のチップセット側
データポートに接続されたデータポートＤ３１−０とを
有する。

また、チップセット５０は、システムバス５６に接続さ
れたデータポート５Ｄ３１−０とアドレスポート５Ａ３
１−０とを有する。主メモリ６０が、ＤＭＡデバイス４
６と同様にシステムバス５６に接続されている。

キャッシュコントローラ４４は、キャッシュメモリ４２
のキャッシュメモリφアドレス入力ＣＡ１３−０に接続
されたキャッシュメモリ・アドレス出力ＣＡ１３−０を
有する。また、キャッシュコントローラ４４は、キャッ
シュメモリ４２のコントロール入力ＯＥ／ＷＥ／Ｃ５に
それぞれ接続されたキャッシュメモリ・コントロール出
力ＯＥ／ＷＥ／Ｃ８を有する。更に、キャッシュコント
ローラ４４は、チップセット５０のコントロールポート
８１に接続されたコントロールポート８０と、３２ビツ
ト舎トランシーバ５２のコントロール入力８３に接続さ
れたコントロール出力８２とを有する。前記チップセッ
トは、前記システムバスに接続されたコントロール出力
を有する。

第６図は、成る設計のためのキャッシュコントローラ４
４のＣＰＵ４８、チップセット５０及び３２ビツトトラ
ンシーバ５２に対する様々なコントロール入出力に関す
るハードウェア・インタフェースを詳細に示すブロック
図である。第６図の素子の各入出力を識別するために使
用されるネモニックコードが添付した表Ａに記載されて
いる。

第６′図に記載されない表Ａのネモニックコードは、他
の型式のＣＰＵについて使用する場合及び他のコンフィ
グレーションで使用する場合に、キャッシュコントロー
ラ４４のピンについて使用可能である。ここに於いて、
ネモニックコードの後の「＃」は、入力、出力または信
号が低論理レベルで真であることを表している。

キャッシュコントローラ４４は直接マツピング、２ウエ
イ・セットアソシアティビティ及び４ウエイ・セットア
ソシアテイビティを支援する。表Ａに記載されるように
、キャッシュコントローラ４４は４ＷＡＹ入力と２Ｗ／
Ｄ＃入力とを有する。

４ＷＡＹ入力が高い場合には、４ウエイ・セットアソシ
アティビティが選択される。４ＷＡＹ入力が低い場合に
は、前記２Ｗ／Ｄ＃入力がセットアソシアティビティを
制御し、かつ高い場合には２ウエイ・セットアソシアテ
ィビティを選択し、かつ低い場合には直接マツピングを
選択する。

また、キャッシュコントローラ４４が３２に１６４に、
１２８Ｋ及び２５６にのサイズのキャッシュメモリを支
援する。キャッシュコントローラ４４は、表Ａに示され
るようにキャッシュコントローラ４４が制御するキャッ
シュメモリ４２のサイズを選択する入力ＭＯ−１を有す
る。

キャッシュコントローラ４４は、主メモリ６０とキャッ
シュメモリ４２との間に於けるコヒーレント性を確保し
なければならない。表Ａに記載されるようにそのＷＴＭ
　（ライトスルー・モード）及びＷＴＯ（ライトスルー
・オンリ）の状態によって応じてライトスルー・モード
またはコピーパック舎モードのいずれかによってそのよ
うに行われる。ライトスルーオンリーモードでは、キャ
ッシュコントローラ４４が従来のインテル８２３８５キ
ヤツシユコントローラと同様に動作するので、ライトス
ルーオンリ・モードについては詳細な説明を省略する。

コピーパック舎モードでは、ＣＰＵ４８からのデータが
プロセッサの書込みミス時に主メモリ６０にのみ書き込
まれ、かつプロセッサの書込みヒツト時にキャッシュメ
モリ４２にのみ書き込まれる。キャッシュコントローラ
４４は、読取りミス時及び選択したキャッシュメモリ４
２の記憶場所がその時点に於ける対応する主メモリの記
憶場所とコヒーレント性を持たない場合にのみ、キャッ
シュメモリ４２のＣＰＵ４８更新を主メモリ６０に書き
込ませる。この結果、キャッシュコントローラ４４は、
取り換られるべきキャッシュメモリ記憶場所の内容が、
これらのキャッシュメモリ記憶場所が新しいデータでオ
ーバライドされる前に主メモリ６０内の対応する記憶場
所に確実に更新されていなければならない。これを実行
するために、各ブロックに関する前記タグの「ダーティ
ｊビットが、ＣＰＵ４８によって更新されているが主メ
モリ６０にはコピーされてないような記憶場所を前記ブ
ロックが有するかどうかを表示する。

ＣＰＵ４８によって行われるキャッシュメモリ４２の記
憶場所への書込みは、同時に対応する主メモリ記憶場所
を更新しない。その代わりに、このバイトを有する前記
ブロックについて適当な「ダーティ」ビットが設定され
る。

書込みミスがＣＰＵ４８の書込み時に生じる場合には、
キャッシュコントローラ４４がキャッシュＲＡＭ４２へ
の書込み許可信号ＷＥを不可にし、かつＣＰＵ４８から
のデータ及びアドレスをそれぞれ３２ビツトトランシー
バ５２及びその内部アドレスラッチに後書込みとして固
定する。これによってローカルバス６２が自由になり、
それによってＣＰＵ４８は前記書込みの完了を待つこと
なく次のサイクルを実行することができる。また、ロー
カルバス６２は、後述するようにリモート・バスマスク
デバイスからのスヌープヒットに役立つことができるよ
うに、キャッシュコントローラ４４に対して使用可能で
ある。第２の連続書込みミスの後、ＣＰＵ４８は、前記
ラッチが１つの後書込みのみを維持できるだけであるの
で、主メモリ６０への先の書込みが完了するまでＰＲＥ
ＡＤＹ＃が偽であるとして待たせなければならない。

ＣＰＵ４８の読取り時に読取りミスが生じた場合には、
キャッシュコントローラ４４は先ずプロセッサＲＥＡＤ
Ｙ＃信号を偽とする。直接マツピングが使用されていな
い場合には、前記キャッシュコントローラが２つ（２ウ
エイ・セットアソシアティビティの場合）または４つ（
４ウエイ・セットアソシアティビティの場合）の使用可
能なブロックについて、そのＬＲＵビット（第７図）を
検査し、主メモリ６０から更新されるべきブロックを選
択する。選択された前記ブロックに関するタグＲＡＭ記
憶場所のダーティビットが設定された場合には、キャッ
シュコントローラ４４が、いずれのサブブロックを主メ
モリ６０にコピーしなければならないかを決定するため
に、前記選択ブロックのサブブロックについて前記タグ
ＲＡＭ記憶場所の有効ビットを点検する。キャッシュコ
ントローラ４４は、有効と表示された即ちその有効ビッ
トが設定されているサブブロックを主メモリ６０にコピ
ーし、かつ次に前記選択ブロック内のサブブロックにつ
いて全ての有効ビットをクリアすると共に、前記選択ブ
ロックについてダーティビットをクリアする。

この段階に於て、キャッシュコントローラ４４は３２ビ
ツトトランシーバ５２を制御して、有効と表示された前
記サブブロックからのデータを拡張ローカルバス５８に
駆動する。また、キャッシュコントローラ４４は、チッ
プセット５０からのＥＲＥＡＤＹ＃信号を監視し、かつ
前記ダーティブロックの全有効サブブロックが主メモリ
６０に書き込まれるまで連続サブブロック会コピーパッ
ク・サイクルを開始する。

次に、キャッシュコントローラ４４は、読取りサイクル
令アドレス及びコントロール信号が拡張ローカルバス５
８にあるとすることによって、ＣＰＵ４８からの読取り
要求を主メモリ６０に送り、かつキャッシュメモリ４２
の前記選択ブロックの適当なサブブロックに書き込まれ
るべき主メモリ６０内の記憶場所（［置換えサブブロッ
ク」と称される）から内容を読み取る。ＣＰＵ４８が前
記置換えサブブロック即ちアドレス指定された前記主メ
モリ６０の記憶場所内の適当な語を読み取ることができ
るように、キャッシュコントローラ４４は適当なバスサ
イクルのために前記ＥＲＥＡＤＹ■＃信号を拡張ローカ
ルバス５８からローカルバス２に送る。

また、キャッシュコントローラ４４は、その適当なタグ
ＲＡＭ記憶場所のキャッシュメモリ４２内で更新された
ばかりの前記サブブロックについて有効ビットをセット
する。また、キャッシュコントローラ４４は、リモート
番バスマスクデバイスによるメモリのアクセスについて
コヒーレント性が確実に維持されるようにしなければな
らない。

例えば、リモート番バスマスクデバイスは、キャッシュ
メモリ４２に於て更新されているが主メモリ６０に対し
て転送されていない主メモリ記憶場所を読み取ろうとす
ることができる。また、コヒーレント性がないことは、
キャッシュコントローラ４４がバスマスタでないのに、
リモート・バスマスクデバイスが主メモリ６０に書き込
むような結果になる。この場合に、書き込まれるアドレ
ス指定された主メモリ記憶場所がその時点でキャッシュ
メモリ４２内に複写されている場合には、アドレス指定
された前記主メモリ記憶場所に対応するキャッシュメモ
リ４２内のデータが古いものになる。

コヒーレント性を維持するために、キャッシュコントロ
ーラ４４は、リモート・バスマスタからのＥＨＯＬＤ信
号または要求についてチップセット５０を介してシステ
ムバス５６を監視することによって、リモート中バスマ
スクデバイスによる読取り及び書込みから生じる読取り
ヒツト及び書込みヒツトをスヌーブする。キャッシュコ
ントローラ４４が後述するロック信号をＣＰＵ４８から
受け取っていない場合には、ＥＨＬＤＡ確認信号を前記
リモート・バスマスタに向けて発生し、かつ後述するよ
うにスヌープを開始する。

読み取るヒツトをスヌープ即ち監視する際に、キャッシ
ュコントローラ４４は主メモリ読取りサイクルアドレス
を点検して、その対応する「ダーティ」ビットの組を有
するブロック内のキャッシュメモリ４０内に記憶されて
いる主メモリ記憶場所からのデータをリモート畢バスマ
スクデバイスが読み取ろうとしているかどうかを確かめ
る。書込みヒツトについてスヌープする場合には、キャ
ッシュコントローラ４４が、リモート・バスマスクデバ
イスによって書き込まれるべきアドレス指舊゛基れた主
メモリ記憶場所のアドレスを点検して、アドレス指定さ
れた前記主メモリ記憶場所のコピーがキャッシュメモリ
４２に記憶されているかどうかを決定する。そうである
場合には、スヌープ書込みヒツトが起こる。

スヌーブ読取りヒツトの場合には、キャッシュコントロ
ーラ４４がキャッシュメモリ４２から適当なデータを駆
動し、メモリ不可（ＭＥＭＤ　Ｉ　Ｓ）信号が真である
としてシステムバス５６への主メモリの出力を不可にし
、かつ３２ビツトトランシーバ５２を介してキャッシュ
メモリ４２の出力を駆動する。このデータは、拡張ロー
カルバス５８に於けるＥＲＥＡＤＹＩ　＃を真としてそ
の時点に於ける読取りサイクルの終了が示されるまで、
チップセット５０に於てイネーブル（ｅｎａｂｌｅ）状
態に保持される。即ち、ＤＭＡデバイス４６のようなあ
らゆるリモート畢バスマスクデバイスが、データが主メ
モリ６０にあるかのように正しいデータを受け取ること
になる。

キャッシュコントローラ４４がコピーバック・モードで
ある時にスヌープ書込みヒツトが生じた場合には、その
影響を受けたサブブロックがＣＰＵ４８によって更新さ
れているが対応する主メモリ６０の記憶場所にコピーバ
ックされていないデータを含む。これは、影響を受けた
前記サブブロックが属するブロックの「ダーティ」ビッ
トが設定されている場合に検出される。次に、キャッシ
ュコントローラ４４は、書込みが主メモリ６０に於て実
行されると同時にキャッシュメモリ４２への書込みが実
行されることによって、影響を受けた前記サブブロック
を更新させる。

前記ＣＰＵ４８がシステムバス５６に接続されたリモー
ト・バスマスクデバイスと非同期的に動作するので、前
記プロセッサがキャッシュメモリ４２の外のローカルバ
ス６２で読取り／書込み動作を行っている間にスヌープ
ヒットが生じる可能性がある。ＣＰＵ４８が読取りを行
っている間にスヌープヒットが生じた場合には、キャッ
シュコントローラ４４がＣＰＵ４８へのＲＥＡＤＹ＃入
力に接続されたローカルバス６２上のＲＥＡＤＹＯ＃ラ
インが偽であるとして、キャッシュメモリ４２へのリモ
ート−バスマスクデバイスのアクセスが完了するまで、
追加のサイクルについて前記ＣＰＵの読取りを停止させ
る。スヌープ読取りヒツトでは、キャッシュメモリ４４
からのデータが読み取られかつ３２ビツト・トランシー
バ５２を介して送られるのに対して、スヌープ書込みヒ
ツトでは、前記リモートデータが１サイクルでキャッシ
ュメモリ４２内に書き込まれる。これによってＣＰＵ４
８に対する時間のペナルティが最小になる。

ＣＰＵ４８の書込み動作またはアイドル時にスヌープヒ
ットが生じた場合には、キャッシュコントローラ４４が
ローカルバス６２上のＨＯＬＤラインを真として、ＣＰ
Ｕ４８のＨＯＬＤ入力を真と主張する。ＣＰＵ４８は、
キャッシュメモリ４２に書き込むことによって、または
キャッシュコントローラ４４の内部アドレスラッチ（第
７図）にアドレスを固定しかつ後で実行されるべき後書
込みのためにデータを３２ビツトトランシーバ５２に固
定することによって書込みが完了するまで、動作を続け
る。ＣＰＵ４８は書込み動作を完了した後、真とされる
そのＨＯＬＤ入力によって維持され、かつキャッシュコ
ントローラ４４に対してホールド確認信号ＨＬＤＡを真
であるとする。

次に、前記リモート・バスマスタが即座にキャッシュメ
モリ４２にアクセスし、かつそれに対する読取りまたは
書込みを進行する。この時、ＣＰＵ４８からのデータが
３２ビツトトランシーバ５２内に固定され、かつキャッ
シュコントローラ４４がキャッシュメモリ４２とチップ
セット５０との間に於けるデータの伝送を指示して、３
２ビツトトランシーバ５２の１部分と理解されるバイパ
スの中を通過させる。この場合、キャラシュスヌープ読
取りヒツトからのデータは、後から開始される後書込み
について前記ラッチには既にデータが入っているので、
固定することができない。この場合の前記プロセッサは
、ＤＭＡ動作の終了まで維持されなければならない。Ｄ
ＭＡデバイスからのＥＨＯＬＤが偽になった後、ＥＨＬ
ＤＡが偽になり、前記プロセッサのＨＯＬＤが開放され
、かつ後書込みが必要であれば開始される。

インテル８０３８６のようなマイクロプロセッサは、キ
ャッシュメモリを有するシステムに於けるデッドロック
に結びつき得る所謂バス動作の「ロックシーケンス」を
有する。バス動作のロックシーケンスを実行する場合、
前記マイクロプロセッサは、バス動作のロックシーケン
スを完了するまでローカルバスの制御を放棄することを
拒否する。前記デッドロックは、バス動作のロックシー
ケンスの一部としてＣＰＵ４８が書込みを行っている間
にスヌープヒットが生じた時に起こる。

ＣＰＵ４８は、バス動作のロックシーケンスを実行して
いるので、そのＨＯＬＤ入力がキャッシュコントローラ
４４によって真であるとされていることに気付かず、そ
の結果、書込みを完了するまで維持しない。従って、キ
ャッシュコントローラ４４はコントローラバス６２を制
御することができず、従ってスヌープヒットの役に立た
ない。

キャッシュコントローラ４４は、バス動作のロックシー
ケンスが必ず読取りで開始されるので、キャッシュコン
トローラ４４がシステムバス５６のマスクでない時に読
取り動作についてＣＰＵ４８を監視することによって、
このデッドロックを解決する。キャッシュコントローラ
４４は、システムバス５６がマスクでない場合に、その
ＥＨＬＤＡ出力を真にしてＥＨＯＬＤ要求に応答して、
システムバス５６のリモート番バスマスクデバイスへの
制御を放棄していることを示す。スヌーブヒットは、キ
ャッシュコントローラ４４がＥＨＬＤＡ確認を与えてシ
ステムバス５６の制御を放棄した場合にのみ生じる。こ
の結果、キャッシュコントローラ４４がＥＨＬＤＡを真
としかっＣＰＵ４８によるロック読取り動作を検出した
場合には、キャッシュコントローラ４４はＣＰＵ４８へ
のＲＥＡＤＹ＃入力を、ＤＭＡデバイス４６がＥＨＯＬ
Ｄ信号を偽とすることによってシステムバス５６の制御
を放棄するまで偽とする。

ＣＰＵ４８は、そのＲＥＡＤＹ＃入力が読取り動作の完
了前にもはや偽とされなくなるまで待つので、これによ
ってローカルバス６２はスヌープヒットを貢献するよう
にキャッシュコントローラ４４によって使用されるよう
に解放され゛る。別の実施例では、キャッシュコントロ
ーラ４４がＥＨＬＤＡを与えずかつＣＰＵ４８がそのＬ
ＯＣＫ＃出力を真としていることが検出された場合には
、キャッシュコントローラ４４は、ＣＰＵ４８のＬＯＣ
Ｋ＃出力が偽になるまでＥＨＬＤＡを与えることを拒否
することによって、自分自身を事実上不可または機能抑
止状態にする。キャッシュコントローラ４４がシステム
バス５６のマスクになるので、リモート番バスマスクデ
バイスによるメモリのアクセスは全く起こらない。

直接マツピング・モードの場合、キャッシュコントロー
ラ４４がＣＰＵ４８による主メモリへのアクセスに対し
て次のように応答する。キャッシュコントローラ４４の
前記タグＲＡＭは、キャッシュメモリ４２内の各ブロッ
クについてタグを有する。前記タグは、上述したように
、主メモリ内の関連するブロックのアドレスを識別する
タグフィールドと、前記ブロック内のサブブロックのい
ずれかが更新されており、かつその対応する主メモリの
記憶場所とコヒーレント性を持たないかどうかを示すよ
うにセットされまたはクリアされるダーティ・ブロック
ビットと、前記関連サブブロツクが使用されているかま
たは使用することができることを示すようにセットされ
またはクリアされる前記ブロック内の各サブブロックに
関する有効ビットとを有するように構成される。（表Ｂ
は、キャッシュコントローラ４４によって支援される様
々なキャッシュのサイズ及び選択されるマツピングにつ
いてサブブロック、ブロック、バンク及びページのサイ
ズ及び／またはカウントをまとめたものである。）キャッシュコントローラ４４は、ローカルバス６２から
のＡ３１−２アドレスラインを３つのフィールドに解読
する。即ち、（ｉ）２１７（１２８Ｋ）ページのいずれ
がアクセスされていたかを決定する１７ビツトのタグフ
ィールド、（ｉｔ）キャッシュメモリ４２の１０４個の
ブロックの中から１つのブロックを選択するための１０
ビツトのブロックアドレス、及び（ｉ　ｉ　ｉ）選択さ
れた前記ブロックに於ける８個のサブブロックのいずれ
かを選択するための３つの追加ビットである。次に、キ
ャッシュコントローラ４４は、１７ビツトの前記タグフ
ィールドをそのタグＲＡＭに記憶されている前記タグの
１７ビツトのタグフィールドと比較して、キャツシュヒ
ツト即ち読取りまたは書込みヒツトが生じているかどう
かを決定する。

キャツシュヒツトの場合には、キャッシュコントローラ
４４がキャッシュメモリ４２を残りの１３個のアドレス
ラインで駆動して、場合に応じてデータをキャッシュメ
モリ４２に書き込みまたはキャッシュメモリ４２からデ
ータを読み取る。

２ウエイ・セットアソシアティビティ争モードの場合に
は、キャッシュメモリ４２が２つの同じサイズのバング
に分割される。主メモリに於ける各ページは、キャッシ
ュメモリ４２の前記バンクと同じサイズである。前記タ
グＲＡＭに於けるタグは、各キャッシュバンクに於ける
各ブロックと関連する。例示すれば、各タグフィールド
は２１８（２５６Ｋ）ページを識別する１８ビツトの幅
を有する。タグＲＡＭに記憶される前記タグの構造はそ
れに応じて変化する。ページの数は、ページ／バンクの
サイズが半分に縮小するので、直接マツピングと比較し
て２倍になる。各ブロックについての単一のダーティビ
ット及び８個のサブブロックについての８個の有効ビッ
トは、変更な（元のままである。

ＣＰＵ４８がメモリをアドレスしかつキャッシュコント
ローラ４４が２ウエイ・セットアソシアティビティ・モ
ードにある場合、キャッシュコントローラ４４はローカ
ルバス６２からのＡ３１−２アドレスラインを３つのフ
ィールドに解読する。

即ち、（ｉ）２１８ページのいずれがアクセスされてい
たかを決定する１８ビツトのタグフィールド、（ｉ　ｉ
）前記キャッシュバンク内の５１２個のブロックの中の
いずれかを選択する９ビツトのブロックアドレス、及び
（ｉ　ｉ　ｉ）選択された前記ブロック内の８個のサブ
ブロック内のいずれかを選択する３つの追加ビットであ
る。この場合に、キャッシュコントローラ４４は、１８
ビツトの前記タグフィールドをタグＲＡＭに記憶されて
いる前記タグの１８ビツトのタグフィールドと比較して
、キャツシュヒツトが生じたかどうかを決定する。

キャツシュヒツトの場合には、キャッシュコントローラ
４４が、キャッシュメモリ４２を残りの１２個のアドレ
スラインで駆動して、場合に応じてキャッシュメモリ４
２にデータを書き込みまたはキャッシュメモリ４２から
データを読み取る。

４ウエイ・セットアソシアティビティΦモードの場合に
は、キャッシュメモリ４２が４つの等しいサイズのバン
クに分割される。主メモリの各ページは、キャッシュメ
モリ４２の前記各バンクと同じサイズを有する。タグＲ
ＡＭ内のタグは各キャッシュバンクの各ブロックと関連
する。例示すれば、各タグは、２１４（５１２Ｋ）ペー
ジを識別する１９ビツトの幅を有する。同様に、タグＲ
ＡＭに記憶されているタグの構造はそれに従って変化し
なければならない。ページの数は、ページ／バンクのサ
イズが４分の１に縮小するので、直接マツピングと比較
して４倍である。各ブロックについての１個のダーティ
ビット及び８個のサブブロックについての有効ビットは
、変化なく元のままである。

ＣＰＵ４８がメモリをアドレスし、かつキャッシュコン
トローラ４４が４ウエイ・セットアソシアティビティ・
モードにある場合、キャッシュコントローラ４４はロー
カルバス６２からのＡ３１−２アドレスラインを３つの
フィールドに解読する。即ち、（ｉ）２１９ページのい
ずれがアクセスされていたかを判断する１９ビツトのタ
グフィールド、（ｉｉ）キュッシュバンク内の２５６個
のブロックの中のいずれかを選択する８ビツトのブロッ
クアドレス、及び（ｉ　ｉ　ｉ）選択された前記ブロッ
ク内の８個のサブブロックのいずれかを選択する３つの
追加ビットである。この場合に、キャッシュコントロー
ラ４４は、１９ビツトの前記タグフィールドをタグＲＡ
Ｍ内に記憶されている前記タグの１９ビツトのタグフィ
ールドと比較して、キャツシュヒツトが生じたかどうか
を判断する。キャツシュヒツトの場合には、キャッシュ
コントローラ４４がキャッシュメモリ４２を残りの１１
個のアドレス線で駆動して、場合に応じてデータをキャ
ッシュメモリ４２に書き込みまたはデータをキャッシュ
メモリ４２から読み取る。

第７図は、第５図のマイクロコンピュータ・システム４
０のキャッシュコントローラ４４のブロック図である。

キャッシュコントローラ４４は、ローカルバス６２のア
ドレスラインＡ３１−Ａ２に接続された入力を有するア
ドレス多重論理１００と、拡張ローカルバス５８のアド
レスライン５Ａ３１−８Ａ２に接続された入力／出力と
、キャッシュメモリ４２のアドレス入力ＣＡ１５−ＣＡ
Ｏに接続されたキャッシュメモリ・アドレス出力ＣＡＩ
　５−ＣＡＯと、拡張ローカルバス５８のアドレスライ
ン５ＡＩ−８ＡＯに接続された入力とを有する。キャッ
シュメモリ４４が２５６Ｋまでのサイズのキャッシュメ
モリを支援するために１６個のキャッシュメモリ令アド
レスライン（ＣＡ１５−ＣＡＯ）を有することに注意す
べきである。

アドレス多重論理１００は、タグＲＡＭ１０２．１０４
．１０６．１０８（タグＲＡＭ０−３）の入力と、タグ
コンパレータ１１０．１１２．１１４．１１６（タグＣ
ＯＭＰＯ−３）の入力と、有効ビットデコーダ１１８の
入力と、バイト選択論理１２０の入力と、ＬＲＵ−ＲＡ
Ｍ１２４の入力に接続された出力とを有する。タグＲＡ
Ｍ１０２．１０４．１０６．１０８は、それぞれタグコ
ンパレータ１１０．１１２．１１４．１１６の入力に接
続された出力を有する。タグコンパレータ１１０．１１
２．１１４．１１６は、有効ビット・デコーダ１１８の
出力に接続された入力と、出力コントロール論理１２２
の入力に接続された出力と、タグデータ・ジェネレータ
１３０の入力に接続された出力とを有する。タグデータ
・ジェネレータ１３０は、タグＲＡＭ１０２．１０４．
１０６．１０８の入力とアドレス多重論理の入力とに接
続された出力を有する。ＬＲＵ−ＲＡＭＩ２４は、ＬＲ
Ｕ＠ＲＡＭ１２４の入力と出力コントロール論理１２２
の入力とに接続された出力を有するＬＲＵ論理１２８の
入力に接続された出力を有する。

また、ＬＲＵ論理１２８は、出力コントロール論理１２
２のヒツトステータス出力に接続された入力を有する。

また、出力コントロール論理１２２のヒツトステータス
出力は、コントロール論理状態マシン１３２の入力とタ
グ読取り／書込みコントロール１３４の入力とに接続さ
れている。タグ読取り／書込みコントロール１３４は、
タグＲＡＭ１０２．１０４．１０６．１０８の入力に接
続された出力を有する。出力コントロール論理１２２は
、更にキャッシュメモリ４２の対応する入力に接続され
たキャッシュメモリ出力許可出力Ｃ０ＥＤ−Ａ＃と、キ
ャッシュメモリ４２の対応する入力に接続されたキャッ
シュメモリ書込み許可出力ＣＷＥＤ−Ａ＃とを有する。

バイト選択論理１２０は、ローカルバス６２のバイト許
可ラインＢＥ３−０＃に接続された入力と、拡張ローカ
ルバス５８のバスサイズラインＭＣ８１６＃、ＭＣ３３
２＃に接続された入力とを有する。また、バイト選択論
理１２０は、キャッシュメモリ４２の対応する入力に接
続されたキャッシュメモリ選択出力ＣＣ５３−０＃と、
拡張ローカルバス５８のバイト許可ラインＥＢＥ３−０
＃に接続された拡張ローカルバス・バイト許可出力ＥＢ
Ｅ３−０＃とを有する。

コントロール論理１３２は、ローカルバス６２のＣＰＵ
　　Ｂｕｓ−Ｏｐ　（ＡＤＳ＃、Ｗ／Ｒ＃、Ｄ／Ｃ＃、
及びＭ／ＩＯ＃）　、ＬＯＣＫ＃、ＨＬＤＡＳＭＥＭＲ
＃、及びＭＥＭＷ＃の各ラインに接続された入力と、拡
張ローカルバス５８のＥＨＯＬＤライン及びＥＲＥＡＤ
ＹＩ　＃ラインに接続された入力とを有する。コントロ
ール論理１３２は、ローカルバス６２のＰＨ０ＬＤ、Ｒ
ＥＡＤＹＯ＃、及びＷＢＳの各ラインに接続された出力
と、拡張ローカルバスのＥ−Ｂｕｓ　　Ｏｐ　（ＥＡＤ
Ｓ＃、ＥＷ／Ｒ＃、Ｅ　Ｄ／Ｃ＃、及びＷＭ／ＩＯ＃）
、ＥＨＬＤＡ及びＥＲＤＹＥＮ＃の各ラインに接続され
た出力とを有する。また、コントロール論理１３２はア
ドレス多重論理１００と、タグＲＡＭ１０２．１０４．
１０６．１０８と、タグコンパレータ１１０．１１２．
１１４．１１６と、有効ビット・デコーダ１１８と、バ
イト選択論理１２０と、出力コントロール論理１２２と
、ＬＲＵ・ＲＡＭＩ２４と、ＬＲＵ論理１２８と、タグ
データ・ジェネレータ１３０と、タグ読取り／書込みコ
ントローラ１３４とに適当に接続されている。

（以下余白）通常のＣＰＵ４８による読取り及び書込みの際に、アド
レス多重論理１００がアドレスＡ３１−Ａ１５を取って
、それを適当にキャッシュメモリ・アドレス出力ＣＡ１
５−ＣＡＯと、タグＲＡＮ１０２．１０４．１０６．１
０８（タグＲＡＭ０−３）と、タグコンパレータ１１０
．１１２．１１４．１１６と、有効ビット・デコーダ１
１８と、バイト選択論理１２０と、及びＬＲＵ　　ＲＡ
ＭＩ２４とに分散する。有効ビット・デコーダ１１８は
、次に入力としてタグコンパレータ１１０．１１２．１
１４．１１６に供給されるアドレス多重論理１００から
の前記アドレスを解読する。タグコンパレータ１１０．
１１２．１１４．１１６は、アドレス多重論理１００か
らのアドレスラインＡ３１−Ａ１３、タグＲＡＭ１０２
．１０４．１０６．１０８の出力、及び有効ビット・、
デコーダ１１８の出力を取って、キャツシュヒツトまた
はキャッシュミスが生じているかどうかを決定する。

このヒツトまたはミスの決定が、次に出力コントロール
論理１２２へと送られる。次に、出力コントロール論理
１２２が、適当なキャッシュメモリ出力許可Ｃ０ＥＤ−
Ａ＃またはキャッシュメモリ書込み許可ＣＷＥＤ−Ａ＃
を放出し、かつ更にコントロール論理１３２及びタグ読
取り／書込みコントローラ１３４にヒツトステータス出
力を出力する。

タグデータ・ジェネレータ１３０は、タグＲＡＭ１０２
．１０４．１０６．１０８のいずれかに書き込まれるべ
きデータを該タグＲＡＭが更新されるべき時に決定する
。タグコンパレータ１１０．１１２．１１４．１１６は
、コントロール論理１３２の制御下で、アドレス多重論
理１００からのアドレスをタグデータージェネレータ１
３０に送る。このアドレスデータをタグデータ番ジェネ
レータ１３０が用いて、更新されるタグＲＡＭＩＯ２，
１０４，１０６，１０８に書き込まれるべきデータを決
定する。別言すれば、コントロール論理１３２によって
選択されるタグコンパレータ１１０．１１２．１１４．
１１６のいずれかを介して供給されるアドレス多重論理
１００からのアドレスが、更新さレルタグＲＡＭ１０２
．１０４．１４０６．１０８に送られかつ書き込まれて
、適当なタグフィールドを更新する。

ＬＲＵ−ＲＡＭ１２４は、２５６Ｘ６ビツトＲＡＭであ
り、ＣＰＵ４８によって使用される最後のバンクのトラ
ックを対応する各キャッシュ記憶場所についてキャッシ
ュメモリ４２内に維持するために使用される。ＬＲＵ−
ＲＡＭＩ２４は、３つの独特な２ビツトバンクＩＤの固
定シーケンスに対してフラッシュ（１’１ｕｓｈ　）シ
ーケンスの際に初期化される。４ウエイ・セット連想キ
ャッシュに関する直送式ＬＲＵ方法に於ては、４つの独
特な２ビツトバンクＩＤが記憶される。４番目のバンク
ＩＤは常に他の３つのバンクＩＤから得られるので、３
個のバンクＩＤのみが記憶される。

ＬＲＵ論理１２８が、２ビツトの幅及び３バンクＩＤの
深さを有するスタックの上部に最新に使用されたバンク
ｉＤを配置する機能を実行する。

最新に使用された前記ＩＤより」二にあった他の全バン
クＩＤが前記スタックに於て押し下げられる。

前記スタックの深さが唯３つであり、かつバンクが４個
であるので、最も古くに使用されたバンクのバンクＩＤ
が、キャッシュコントローラ４４が４ウエイ・セット連
想モードにある場合に、前記スタ・ンク上にある他の３
個のバンクＩＤから論理的に導き出される。２ウエイ晦
セツト連想モードでは、最も古くに使用されたバンク対
が、最新に使用されたバンクＩＤの逆最上位ビットによ
って表示される。直接マツピング・モードでは、ＬＲＵ
出力が無視される。

通常の動作時には、バイト選択論理１２０が適当なキャ
ッシュメモリチップ選択出力（Ｃ８３−０＃）または適
当な拡張ローカルバス・バイト許可出力（ＥＢＥ３−０
＃）を決定して、ローカルバス６２のバイト許可ライン
（ＢＨ３−０＃）に基づいて仮定する。スヌープ動作に
於ては、これが、スヌープヒットの場合に、更新される
べきキャッシュメモリ４２内の適当なバイトを決定しな
ければならないという点で変化する。これは、アドレス
多重論理１００を介してバイト選択論理１２０に供給さ
れる拡張ローカルバス５８のアドレスライン５ＡＩ−８
ＡＯによって決定される。次に、バイト選択論理１２０
が、キャッシュメモリ４２内のいずれのバイトを更新す
るべきかを決定する。拡張ローカルバス５８からのＭＣ
８１６＃及びＭＣ８３２＃入力が、８ビツト、１６ビツ
トまたは３２ビット動作のいずれが行われているかを決
定する。

コピーパックを実行しなければならない場合には、タグ
読取り／書込みコントローラが、コピーパックしなけれ
ばならないキャッシュメモリ４２の記憶場所及び書き込
まれるべきタグＲＡＭＩＯ２，１０４，１０６，１０８
を決定する。例えば、コピーパック・モー′ドに於ける
書込みヒツトの場合には、前記ヒツトを受け取ったタグ
ＲＡＭＩＯ２，１０４，１０６，１０８が決定され、か
つそのダーティビット・セットが必要になる。

第８図乃至第１０図は、プロセッサ状態マシン、キャッ
シュ動作状態マシン、及び拡張ローカルバス状態マシン
の状態図である。集合的に、これらは第７図のコントロ
ール論理１３２によって実行される制御機能を表してい
る。

第８図乃至第１０図の状態図に於ては、遷移方程式の結
果が高論理レベルである場合に成る状態から別の状態へ
の遷移が生じる。例えば、第８図に関して、ＰｉとＰａ
との間に於ける遷移は、篩ｏｏｐ信号にλ丁「ｙｌ−信
号を加えた結果が高論理レベルである場合に発生する。

ここで、信号の上のバー表示（−）は、該信号が偽であ
るというこてはなく、該信号の「否」を表す。上記実施
例に於て、ＰｉからＰａへの遷移は、ｓ　ｎｏｏｐが偽
（即ち、５ｎｏｏｐが高であるように低であること）で
あり、かつＡＤＳ＃が真（即ち、ＡＤＳ＃が高であるよ
うに低であること）である場合に発生する。

第８図のプロセッサバス状態マシンは、プロセッサバス
６２の動作に追従して、該動作と拡張ローカルバス５８
からのスヌーブ動作との間のインタロックを制御するキ
ャッシュコントローラ４４のコントロール論理の部分に
関する状態図を表している。前記プロセッサバス状態マ
シンはＲＥＳＥＴ状態からＰｉ（アイドル）状態に入り
、がっＡＤＳ＃が真（ＡＤＳ＃が高）と主張されるまで
前記Ｐｉ状態に留まる。同時に５ｎｏｏｐが真（即ち、
スヌープ動作が進行中）であるならば、前記プロセッサ
バス状態マシンはＰｒ状態に遷移する。Ｐｒ状態では、
プロセッサバス６２の要求は、未定状態であるが、スヌ
ープ動作が進行中であることによって満足されてはいな
い。ＡＤＳ＃が真（λＤＳ＃が高）になる時に５ｎｏｏ
ｐが偽（ｓｎｏｏｐが高）であった場合には、前記バス
状態マシンがＰａ（プロセッサ・バスアクティブ）状態
に遷移する。

前記プロセッサバス状態マシンがＰｒ状態にあるならば
、５ｎｏｏｐが偽（ｓｎｏｏｐが高）になってスヌープ
動作が完了したことを示すまで、その状態のままである
。そして、Ｐａ状態に遷移する。

Ｐａ状態の場合に、ｐｒｅａｄｙ＃が真（Ｖ下ｅａｄｙ
＃が高）になると、前記プロセッサバス状態マシンがＰ
ｉ状態に遷移する。ｐｒｅａｄｙ＃が次のクロックサイ
クルに於て真にならない（即ち、ｐｒｅａｄｙ＃が高の
ままである）場合には、前記プロセッサバス状態マシン
は、ｐｒｅａｄｙ＃が真（ｐｒｅａｄｙ＃が高）になる
までＰ２状態に遷移しかつその状態を維持するが、その
時点に於て前記プロセッサバス状態マシンは前記Ｐｉ状
態に再び遷移する。前記Ｐ２状態は、プロセッサバス６
２の動作の第２の終了状態、即ち第１のクロックサイク
ルの終了と第２のクロックサイクルの時に生じる状態遷
移との間の状態である。（プロセッサバス６２の動作に
は、通常２つのクロックサイクルが必要である。）前記プロセッサバス状態マシンがＰａ状態にある場合に
は、スヌープ動作が開始されない。逆に、スヌープ動作
が行われている場合には、Ｐａ状態に入らない。ｐｒｅ
ａｄｙ＃信号は、プロセッサバス状態マシンがＰａ状態
またはＰ２状態のいずれかでなければ、真（即ち、ｐｒ
ｅａｄｙ＃が高であるように低）になることができない
。

第９図のキャッシュ動作状態マシンは、キャッシュＲＡ
Ｍ４２に空が無いかまたは空が有る間の状態を示してい
る。前記キャッシュ動作状態マシンは前記ＲＥＳＥＴ状
態かまたは０Ｐｆ（フラッシュ）状態に入り、かつ１ｎ
ｉｔ　　ｄｏｎｅ信号が真になるまでその状態である。

Ｉｎ１ｔ　　ｄ。

ｎｅ倍信号、キャッシュコントローラ４４内の全ての前
記キャッシュタグを順番に配列するために使用されるキ
ャッシュコントローラ４４の８ビツト・アドレスカウン
タのキャリー出力から到来する。前記キャッシュ動作状
態マシンが前記ＯＰｆ状態に入ると、クリヤされる各タ
グ内の全てのブロック有効ビット及びダーティビットに
よって書込み動作が強制される。これによって、キャッ
シュコントローラ４４が空キャッシュ状態に初期化され
る。前記ＯＰｆ状態にある間、全プロセッサバス６２の
要求は、キャッシュ俸フィル（ｃａｃｈｅｆ’１ｌｌ）
　ｂ＜全く実行されない場合を除いて、ミスとして取り
扱われる。

キャッシュ動作状態マシンが０Ｐｉ（アイドル）状態に
ある場合には、タグ中ルックアップがプロセッサバス６
２の要求またはスヌープ要求ニより実行される。前記キ
ャッシュ動作状態マシンへの入力であるｒｄｍｉｓｓ信
号、ｄｉｒｔｙ信号及びｂｌｏｃｋ　　ｈｉｔ信号が、
第８図の前記プロセッサバス状態マシンのＰａ状態の間
のみ固定される。キャッシュ読取りミスを生じさせるキ
ャッシュ可能なＣＰＵ４８メモリ読取り動作が生じるま
で、前記キャッシュ動作状態マシンは前記ＯＰｉ状態の
ままである。キャッシュ読取りミスが生じると、キャッ
シュ動作状態マシンは、要求された主メモリ記憶場所を
キャッシュメモリ４２内に書き込む前に要求された前記
主メモリ記憶場所が書き込まれるべきであるキヤ―ソシ
ュメモリ４２のセグメントを主メモリ６０に「コピーパ
ック」する必要があるかどうかに従って、前記ＯＰｒ状
態またはＯＰｗ状態のいずれかに遷移する。

要求された前記主メモリ記憶場所を含む前記ブロックが
キャッシュメモリ４２内にある場合には、前記キャッジ
ｉ動作状態マシンは前記ＯＰｒ状態に遷移する。この時
に、要求された前記主メモリ６０の記憶場所を含むサブ
ブロック以外のこのブロック内のサブブロックがキャッ
シュメモリ４２内に記憶される。また、前記キャッシュ
動作状態マシンは、選択された主メモリ６０の記憶場所
が書き込まれるべきブロックが「ダーティ」でないとい
う条件で前記選択主メモリ６０を含む前記ブロックが記
憶場所キャッシュメモリ４２内に無い場合には、ＯＰｒ
状態に遷移する。

要求された前記主メモリ記憶場所を含む前記ブロックが
キャッシュメモリ４２内に無い場合には、前記ＬＲＵ−
ＲＡＭが使用されて、前記記憶場所について使用可能な
タグが最も古くに使用されたものであるかどうかを決定
する。次に、そのタグに関するダーティビットが点検さ
れる。該ダーティビットが偽（ｄｉｒｔｙが高）である
場合は、前記キャッシュ動作状態マシンが前記ＯＰｒ状
態に遷移する。逆に、ダーティビットが真（高）の場合
には、前記キャッシュ動作状態マシンが「コピーバック
」が生じるＯＰｗ状態に遷移する。

前記ＯＰｒ状態では、要求された前記主メモリ６０記憶
場所を含む新しいサブブロックが、最後の語の読込みが
ＣＰＵ４８の読込み要求を満足させるような順序で主メ
モリ６０からキャッシュメモリ４２内に読み込まれる。

Ｅ　　ｒｅｑが真とされ、かつ十分な拡張ローカルバス
５８の読込みが行われてキャッシュコントローラ４４内
にサブブロックカウンタが満足されるまで、真を維持す
る。

その時点に於て、ｓｂ　　１ａｓｔが真（高）にセット
されて、前記キャッシュ動作状態マシンを前記ＯＰｉ状
態に遷移させる。

前記ＯＰｗ状態の場合には、キャッシュコントローラ４
４が、ＬＲＵタグのブロック内の全有効サブブロックの
主メモリ６０へのメモリ書込みを実行する。各サブブロ
ックの有効ビットは、各サブブロックの最後の語が書き
込まれる時にクリヤされる。前記ＬＲＵブロックの全有
効ビットがクリヤされている場合に、ｂｌｋ　　ｖａｌ
ｉｄが偽（低）にセットされる。前記サブブロックが書
き込まれている場合には、ｓｂ　　１ａｓｔが真（高）
になる。この時点に於て、前記キャッシュ動作状態マシ
ンが前記ＯＰｒ状態に遷移する。この遷移の間、ｓｂ　
　１ａｓｔが偽（低）にリセットされる。

第１０図の拡張ローカルバス状態マシンは、拡張ローカ
ルバス５８の動作とＣＰＵ４８との間に於けるインタロ
ックを制御するキャッシュコントローラ４４のコントロ
ール論理の部分に関する状態図である。ＲＥＳＥＴ状態
の際に、前記拡張ローカルバス状態マシンはＥｉ（アイ
ドル）状態にされる。前記状態マシンは、Ｅ　　ｒｅｑ
信号が真（高）であるとされるかまたはＥＨＯＬＤが真
（高）であるとされ、かつキャッシュコントローラ４４
が拡張ローカルバス４８を解放し得る他の条件が存在す
るまで、Ｅ２状態に留まる。ＥＨＯＬＤがＥｉ状態また
はＥ２状態のいずれかに於て真（高）である場合には、
ＣＰＵ４８のＬＯＣＫ＃が偽（ｆｉが高）であり、ＷＢ
Ｓが偽（ＷＢＳが高）であって後書込みバッファが空で
あることを示し、かつ第９図の前記キャッシュ動作状態
マシンが前記ＯＰｒ状態にない（即ち、新たなサブブロ
ックがその時点に於て主メモリ６０からキャッシュメモ
リ４２内にフェッチされていない）場合にのみ、Ｅｈ（
ホールド）状態に遷移される。これらの全条件が適合し
ない場合には、それらが適合しかつ拡張ローカルバス状
態マシンがＥｉ状態またはＥ２状態のいずれかになるま
で、ＥＨＯＬＤは無視される。

前記ＥＨＯＬＤ条件がＥｉ状態に於て真でない場合には
、前記拡張ローカルバス状態マシンは、それらが真であ
るかまたはＥ　　ｒｅｑが真（高）であるまで、前記Ｅ
ｉ状態に留まる。Ｅ　　ｒｅｑが真でありかつ前記ＥＨ
ＯＬＤ条件がそうでない場合には、前記拡張ローカルバ
ス状態マシンが前記Ｅ１状態に遷移する。前記ＥＨＯＬ
Ｄ条件がＥｒｅｑに優先する点に注意する。

Ｅ１状態である場合、拡張ローカルバス状態マシンは、
常に次のサイクルによってＥ２状態に遷移する。Ｅ２状
態である場合、前記拡張ローカルバス状態マシンは、Ｅ
ＲＥＡＤＹＩ　＃が真（ＥＲＥＡＤＹＩ　＃が高）であ
るまでＥ２状態に留まる。

前記Ｅ２状態の時にＥＲＥＡＤＹＩ＃が真（Ｅ、ＲＥＡ
ＤＹＩ　＃が高）である場合、拡張ローカルバス状態マ
シンは次のＥｉ、Ｅｌ、またはＥｈのいずれかの状態に
遷移する。前記ＥＨＯＬＤ条件が真である場合には、前
記拡張ローカルバス状態マシンは他の入力に拘らず前記
Ｅｈ状態に遷移する。

前記ＥＨＯＬＤ条件が真でない場合には、前記拡張ロー
カルバス状態マシンは、前記Ｅ　　ｒｅｑが真（高）で
ある場合に前記Ｅ１状態へ、またはＥｒｅｑが真でない
（Ｅ　　ｒｅｑが高）である場合には前記Ｅｉ状態へ遷
移する。

前記拡張ローカルバス状態マシンが前記Ｅｈ状態にある
場合には、他の条件に拘らずＥＨＯＬＤが真（高）であ
る限りそのまま維持される。ＥＨＯＬＤが偽に（ＥＨＯ
ＬＤが高に）なり、かつＥｒｅｑが偽（Ｅ　　ｒｅｑが
高）である場合、前記拡張ローカルバス状態マシンは前
記Ｅｉ状態に遷移する。ＥＨＯＬＤが偽（ＥＨＯＬＤが
高）になりかつＥ　　ｒｅｑが真（高）であるならば、
前記拡張ローカルバス状態マシンは前記Ｅ１状態に遷移
する。

前記拡張ローカルバス状態マシンは、拡張ローカルバス
５８の出力であるＥＨＬＤＡ信号を直接制御して、前記
バスを制御していることをリモート・バスマスクデバイ
スに示す。前記Ｅｈ状態が、キャッシュコントローラ４
４によって駆動されるＥＨＬＤＡ以外の全拡張ローカル
バス制御信号を無効にしく非駆動状態にし）、かつ前記
ＥＨＬＤＡ信号を真（高）とする。Ｅ１状態によって、
ＥＡＤＳ＃出力が前記状態の持続時間の間真（低）であ
るとされ、拡張ローカルバス５８上のデバイスに対して
拡張ローカルバス５８の動作開始を表示する。前記Ｅ２
状態によって、ＥＲＥＡＤＹ１＃信号を用いてＣＰＵ４
８の出力となるべき前記ｐｒｅａｄｙ＃信号を形成でき
るが、これは、外部バス５６の動作からのデータがＣＰ
Ｕ４８に送られなければならない場合、または外部バス
５６の動作が完了するまでＣＰＵ４８を進行させてはな
らないような外部即ちシステムバス５６の動作で終了す
る特定の動作の間だけである。

ｊｓｎｏｏｐＪ信号、ｒｐｒｅａｄｙ＃Ｊ信号、信号、
ｒｂｌｏｃｋ　　ｈｉｔＪ信号、「Ｅ　　ｒｅｑ」信号
及び［ｓｂ　１ａｓｔＪ信号は、全てキャッシュコント
ローラ４４の内部生成信号である。

以上、本発明について特定の実施例を参照しつつ詳細に
説明したが、本発明はその技術的範囲内に於て上述した
実施例に様々な変形・変更を加えて実施することができ
る。

（以下余白）表＾説明

【図面の簡単な説明】

第１図は、直接マツピングされた３２ＫＢキヤツシユメ
モリに関するキャッシュ構造を示すブロック図である。第２図は、２ウエイ拳セツトアソシアテイビテイを有す
る３２ＫＢキヤツシユメモリに関するキャッシュ構造を
示すブロック図である。第３図は、４ウエイ・セットアソシアティビティを有す
る３２ＫＢキヤツシユメモリに関するキャッシュ構造を
示すブロック図である。第４図は、従来技術のインテル８２３８５キヤツシユコ
ントローラを使用するキャッシュメモリを有する従来の
マイクロコンピュータ・システムを示すブロック図であ
る。第５図は、本発明のキャッシュコントローラを使用する
キャッシュメモリを有するマイクロコンピュータ・シス
テムのブロック図である。第６図は、第５図のキャッシュコントローラへの様々な
制御入力及び出力に関するハードウェアインタフェース
を示すブロック図である。第７図は、第７ａ図と第７ｂ図とからなり、本発明によ
り構成されるキャッシュコントローラを詳細に示すブロ
ック図である。第８図乃至第１０図は、それぞれ第７図のキャッシュコ
ントローラの動作を示す状態図である。１０・・・マイクロコンピュータ・システム、１２・・
・マイクロプロセッサ、１４・・・キャッシュメモリ、
１８・・・３２ビツト・トランシーバ、２０・・・チッ
プセット、２２・・・１６ビツト・バッファ、２４・・
・３２ビツト・バッファ、２６・・・バスコントロール
出力、２８・・・８ビツトｅラツチ、３０・・・キャッ
シュコントローラ、３２・・・システムバス、３４・・
・ローカルバス、３６・・・ＤＭＡデバイス、３８・・
・主メモリ、４０・・・マイクロコンピュータΦシステ
ム、４２・・・キャッシュＲＡＭ、４４・・・キャッシ
ュコントローラ、４６・・・ＤＭＡデバイス、４８・・
・ＣＰＵ。

Claims

【特許請求の範囲】

（１）プロセッサ・アドレスバスとプロセッサ・データ
バスとを有し、ロック書込み命令シーケンスを実行し得
るプロセッサと、データを記憶するための複数の場所と、前記プロセッサ
・データバスに接続されたキャッシュ・データバスとを
有するキャッシュメモリと、システム・アドレスライン
とシステム・データラインとを有するシステムバスと、データを記憶するための複数の場所を有し、かつ前記シ
ステム・アドレスライン及び前記システム・データライ
ンに接続された主メモリと、前記システム・アドレスラ
イン及び前記システム・データラインに接続された周辺
デバイスと、前記周辺デバイスが前記システムバスを制
御できるようにするために前記プロセッサ・アドレスバ
ス、プロセッサ・データバス、キャッシュメモリ、シス
テム・アドレスライン及びシステム・データラインに接
続され、かつ前記周辺デバイスが前記システムバスを制
御している場合に、ロック書込み命令の開始前に前記プ
ロセッサの動作を停止させる制御手段とを備え、前記プロセッサがロック命令シーケンスを開始すると、
前記制御手段が前記周辺デバイスを前記システムバスを
制御できなくすることを特徴とするマイクロコンピュー
タ・システム。
（２）前記マイクロプロセッサが、ロック読取り命令で
全ロック命令シーケンスを開始し、かつロック命令を実
行する際に前記制御手段にロック命令信号を通信し、前
記プロセッサが前記プロセッサ・データバスに於ける有
効データの存在を示す準備完了信号を受信するための準
備完了入力ラインを有し、前記周辺デバイスが前記シス
テムバスを制御している際に前記プロセッサがロック読
取り命令を開始した時に、前記周辺デバイスが前記シス
テムバスの制御を止めるまで前記制御手段が前記準備完
了入力ラインを偽であるとして前記プロセッサを停止さ
せることを特徴とする請求項１に記載のマイクロコンピ
ュータ・システム。
（３）前記周辺デバイスが、前記制御手段に要求信号を
通信するために前記制御手段に接続されたＥＨＯＬＤ信
号線を有し、前記制御手段が、前記プロセッサがロック
命令を実行していない時に前記制御手段が前記周辺デバ
イスにＥＨＬＤＡ信号を通信できるようにするために、
前記周辺デバイスに接続されたＥＨＬＤＡ信号線を有し
、前記周辺デバイスが、前記ＥＨＬＤＡ信号を受け取る
ことによって前記周辺デバイスが前記システムバスを制
御することが可能になり、前記プロセッサがロック命令
を実行する時には前記制御手段が前記ＥＨＬＤＡ信号を
真にさせないようになっていることを特徴とする請求項
２に記載のマイクロコンピュータ・システム。