JP3210880B2 - 遠隔メモリ間でデータを移動する回路、およびそのような回路を含む計算機 - Google Patents

遠隔メモリ間でデータを移動する回路、およびそのような回路を含む計算機

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JP3210880B2 JP15177797A JP15177797A JP3210880B2 JP 3210880 B2 JP3210880 B2 JP 3210880B2 JP 15177797 A JP15177797 A JP 15177797A JP 15177797 A JP15177797 A JP 15177797A JP 3210880 B2 JP3210880 B2 JP 3210880B2
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明の分野は、情報処理シ
ステム用の遠隔メモリ間のデータの移動の分野である。
【０００２】
【従来の技術】今日ではバイナリメモリの価格の恒常的
低下により能力を著しく増加させることができる。しか
しながらこの能力の増加により、メモリの運用における
慣性を相関的に増加させてしまうおそれがある。そのた
め、サイズは大きいがそのサイズにより高速アクセスが
できる主記憶装置、および仮想アドレシングを使用する
ことにより主メモリを通して内容が見られる単数または
複数の拡張メモリユニットを使用する方法が知られてい
る。実際にシステムが使用するデータのみが主メモリ内
に物理的に存在する。システムは、ある拡張メモリユニ
ット内に物理的に存在するデータに関しての処理を行う
ために、これらのデータを主メモリ内に移動する。シス
テムは、主ユニットメモリ内に場所を作るために、拡張
メモリユニット内にもデータを移動する。
【０００３】拡張メモリユニットと主メモリユニットの
間の距離のため、移動の開始時と終了時の間にはどうし
ても一定の待ち時間が生じる。通常、メモリユニットは
ページに分割され、ページ自体もデータブロックから成
る。頻繁過ぎる移動によりシステムの性能が不利益を受
けないようにするために、移動はブロック単位さらには
ページ単位で行うのが好ましい。
【０００４】要求の第一ブロックをアドレシングし、読
むべきブロックの全数を減算することにより、ソースメ
モリ内においてただ一つの読み出し要求によりアクセス
可能なブロック数を読み出す要求を送信する方法が可能
である。要求に対する応答を受け取るとすぐ、要求の第
一ブロックをアドレシングし、書き込むべきブロックの
全数を減算することにより、宛先メモリ内への書き込み
要求を送り、書き込むべき全数のブロックがなくなるま
で新しい書き込み要求を送る。前記の新しい書き込み要
求を送る作業を、読むべき全数のブロックがなくなるま
で、繰り返し起動する。しかしながら、ソースメモリが
宛先メモリから離れている時には、要求の送信と応答の
受信との間にはある待ち時間が存在する。この方法は、
連続する待ち時間の累積が総移動時間に影響を及ぼすと
いう欠点を有する。
【０００５】各読み出し要求に対応する応答を受信した
時点で書き込み要求を発信するように読み出し要求を記
憶することにより、応答を待たずに読み出し要求を全て
送信する方法も可能であろう。この解決方法は、処理に
より転送速度が遅くなるおそれがある中間メモリを必要
とするという欠点を有する。またこの解決方法は別の問
題を有することもある。異常の検出またはより優先度の
高い別の移動によりある移動を中断する場合、管理がよ
り複雑になることがある特別な記憶方法が必要となるこ
とがある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、最小
の中間記憶により、移動の開始時と終了時の間の待ち時
間を最小化することである。
【０００７】
【課題を解決するための手段】これは、データパスによ
り、ソースメモリユニットのデータブロックを宛先メモ
リユニットに移動する電気回路であって、 − ソースメモリの最終ブロックの読み出し要求内に終
了記号を発生する手段を含む、ソースメモリ内でのブロ
ック読み出し要求を所与の順序で送信する手段と、 − 読み出されたブロックを、要求が送信された順番に
応答メッセージの形態で受信する記憶手段と、 − 応答メッセージの受信に応じて記憶手段内で受信し
たブロックの宛先メモリ内への書き込み要求を送信する
手段とを含むことを特徴とする。
【０００８】本発明は、図面を参照して行う以下の説明
により、よりよく理解されよう。
【０００９】
【発明の実施の形態】図１において計算機１は、少なく
とも一つのプロセッサユニットＰＵ２がシステムバスＡ
ＳＢ９’を使用してアクセスする主メモリユニットＭＭ
Ｕ９を含む。バスＡＳＢ’には、単数または複数の拡張
メモリアクセスインタフェースＥＭＡが接続される。イ
ンタフェースＥＭＡ５は、リンクＥＭＬ６により、計算
機１から離れた所にあるキャビネット３内に位置する拡
張メモリコントローラＥＭＣ７に接続される。リンクＥ
ＭＬは、シリアルリンクであっても、情報の高速転送が
できるパラレルリンクであってもよい。キャビネット３
は、拡張メモリコントローラ７がシステムバスＡＳＢ１
３を使用してアクセスする拡張メモリユニットＥＭＵ８
を含む。システムバス１３を使用して拡張メモリユニッ
トＥＭＵ８にもアクセスするために、他のコントローラ
ＥＭＣ１６、１７をもうけることができる。ただし図に
示す数量は限定的なものではない。コントローラ１６に
より例えば、計算機１と同じ方法により、図示しない別
の計算機との間でデータを交換することができる。リン
クＥＭＬ１０により、インタフェース５をキャビネット
４内に位置する拡張メモリコントローラＥＭＣ１１に接
続することも可能である。キャビネット４はキャビネッ
ト３と同様、拡張メモリコントローラ１１がシステムバ
スＡＳＢ１４を使用してアクセスする拡張メモリユニッ
トＥＭＵ１２を含む。システムバス１４を使用して拡張
メモリユニットＥＭＵ１２にもアクセスするために、他
のコントローラＥＭＣ１８、１９をもうけることができ
る。ただし図に示す数量は限定的なものではない。コン
トローラ１８により例えば、計算機１と同じ方法によ
り、図示しない別の計算機との間でデータを交換するこ
とができる。拡張メモリユニット１２は、バックアップ
または拡張メモリユニット８の容量の増強として使用す
ることができる。バックアップ時には、拡張メモリユニ
ットＥＭＵ１２により記憶データの冗長化を行うことが
できる。容量の増強時には、拡張メモリユニット１２に
より、より大きな拡張メモリを使用することができる。
【００１０】図１の計算機１は、同じくシステムバス
９’に接続された第二インタフェースＥＭＡ１５を有す
る。図をわかりやすくする配慮から図示していないリン
クＥＭＬを使用して、インタフェースＥＭＡ１５の第一
ポートをコントローラＥＭＣ１６の第二ポートに、イン
タフェースＥＭＡ１５の第二ポートをコントローラＥＭ
Ｃ１８の第二ポートに接続することにより、キャビネッ
ト３および４との計算機１の接続の冗長性を得ることが
可能である。
【００１１】拡張メモリユニットＥＭＵ８および１２
は、アドレスがｊ個のビットに符号化される２jページ
にそれぞれ分割される。各ページは、アドレスがｋ個の
ビットに符号化される２k個のデータブロックに分割さ
れる。リンクＥＭＬ６によるコントローラＥＭＣ７への
インタフェースＥＭＡ５のデータパスの幅は２mバイト
である。１バイトは例えば８ビットまたは９ビットであ
る。従って２mバイトは、データブロックの一つのサブ
ブロックを構成する。各データブロックは、一つのブロ
ック内のｎ個のビットにアドレス可能な２n個のサブブ
ロックを含む。
【００１２】計算機１内では、計算機１のプロセッサユ
ニットＰＵの要求により、主メモリユニットＭＭＵ９と
拡張メモリユニットＥＭＵ８または拡張メモリユニット
ＥＭＵ１２との間のデータの移動が行われる。計算機１
のプロセッサユニットＰＵは、拡張メモリユニットＥＭ
Ｕ８と拡張メモリユニットＥＭＵ１２との間の直接移動
を要求することもできる。このために、プロセッサユニ
ットＰＵは、ユニットＰＵ内で実行中のプロセスの命令
に基いて、ブロック毎にデータが抽出されるソースメモ
リユニットと、ブロック毎にデータが入力される宛先メ
モリユニットをインタフェースＥＭＡ５に示して、この
インタフェースに移動要求を送る。ソースメモリユニッ
トが主メモリユニットＭＭＵ９である場合には、宛先メ
モリユニットは拡張メモリユニットＥＭＵ８または拡張
メモリユニットＥＭＵ１２である。ソースメモリユニッ
トがそれぞれ拡張メモリユニットＥＭＵ８、１２である
場合には、宛先メモリユニットは主メモリユニットＭＭ
Ｕ９、またはそれぞれ拡張メモリユニットＥＭＵ１２、
８である。移動の出発側でのプロセスにより、その要求
の中に、ソースメモリ内の第一サブブロックのアドレ
ス、移動が始まる宛先メモリ内の第一サブブロックのア
ドレス、および移動すべきサブブロックの数量が指定さ
れる。インタフェースＥＭＡ５はプロセッサユニットＰ
Ｕとは無関係に、この点から移動を行う。
【００１３】プロセスは、同期移動または非同期移動を
要求することができる。同期移動の場合、プロセスは中
断され、移動が終了しないと再開しない。従って同期移
動は高速である必要がある。非同期移動の場合、プロセ
スは、独立して実行される移動が終了まで待つ必要なく
連続して行われる。非同期移動の実行中、同期移動を要
求するプロセスに不利益を与えないようにするために、
同期移動要求は実行中の非同期移動をインタフェースＥ
ＭＡ内で中断することができ、この非同期移動は同期移
動が終了した時点で再開される。プロセッサユニットＰ
Ｕによって実行されるプロセスから見ることができる方
法で移動の中断および再開を管理するのはインタフェー
スＥＭＡである。
【００１４】インタフェースＥＭＡまたはメモリコント
ローラＥＭＣは、図２に詳細を示す回路４１を使って製
作される。回路４１が含む主たるものは、クロック発生
器ＡＲＧ４７によって同期されマイクロプロセッサ４３
によって制御される、図３に詳細を示す集積回路ＭＥＰ
４２である。固定メモリＦＰＲＯＭ４６は、集積回路４
２を作動させるためのマイクロソフトウェアを含む。回
路４１が引き受ける移動を決定するデータを含むために
ランダムアクセスメモリＳＲＡＭ４８がもうけられる。
回路４１の初期化の際、集積回路４２は、メモリ４６内
に含まれているマイクロソフトウェアをメモリ４８内に
ロードする。これを行うために、回路４２はリンク５８
によりメモリ４６に直接アクセスする。メモリ４６は基
本的に初期化時の情報の永続性を保証し、メモリ４８は
動作時のアクセスの永続性を保証する。例えばメモリ４
６では１バイト、メモリ４８では８バイトというよう
に、メモリ４６および４８内の読み出し／書き込み規格
が異なる場合、集積回路４２は必要なバイトのグループ
化を行い、適切なパリティ（parite）制御を発生する。
バス適合回路ＩＯＢＡ４５により、バスＡＳＢと集積回
路４２との間のデータの転送用のバスシステムＡＳＢに
回路４１を適合させることができる。回路４５およびマ
イクロプロセッサ４３はクロック発生器４７によって同
期される。マイクロプロセッサ４３は、バスＰＩＢＤ４
４、およびメモリ４８に含まれるマイクロソフトウェア
によって、メモリ４８および回路４２のデータを交換し
処理する。回路４２は、適合回路４５と連結した入出力
ポート５５と、リンクＥＭＬによって回路４１と同一の
遠隔回路に接続された二つの入出力ポート５１および５
４とを含む。ＥＭＡで作動する回路４１は、ＥＭＣで作
動する回路４１に接続される。データパスの幅はポート
５１、５４および５５で同一であり、２mバイトに等し
い。適合回路４５の有利な点は、ポート５１、５４およ
び５５で、標準のアドレッサビリティ（adressabilit
e）とは異なるアドレッサビリティをサポートできるこ
とである。例えば、ポート５１、５４および５５へのア
ドレシングは４０ビットで行うことができるが、主メモ
リユニットＭＭＵのアドレシングは、３２ビットで行う
ことができる。
【００１５】図３は、集積回路４２のアーキテクチャを
示す図である。プロセッサ本体ＣＰ５７により、バスＰ
ＩＢＤを使って行うマイクロプロセッサ４３への移動を
決定するデータの交換ができる。プロセッサ本体５７は
リンク５８によりメモリ４６に直接接続され、メモリ４
８の初期化時に、メモリ４６内に常時含まれるマイクロ
ソフトウェアをロードする。移動装置ＣＭ５０は、イン
タフェースＥＭＡの位置を占める回路４１上に集積回路
４２が取り付けられる場合に、プロセッサ本体ＣＰ５７
により起動される。コントローラＣＳ５９は、コントロ
ーラＥＭＣの位置を占める回路４１上に集積回路４２が
取り付けられる場合に、プロセッサ本体ＣＰ５７により
起動される。
【００１６】回路４１が取り付けられるキャビネットと
同じキャビネット内に位置するメモリとの間で交換され
るデータはポート５５を通過する。回路４１が計算機１
内に取り付けられる場合には、ローカルメモリは主メモ
リユニットＭＭＵであり、回路４１がキャビネット３ま
たは４内に取り付けられる場合には、ローカルメモリは
拡張メモリユニットＥＭＵである。バスＭ２ＣＢは、ポ
ート５５のデータをプロセッサ本体５７、移動装置ＣＭ
５０、またはコントローラＣＳ５９に転送する。バスＣ
２ＭＢは、プロセッサ本体５７、移動装置ＣＭ５０、ま
たはコントローラＣＳ５９のデータをポート５５に転送
する。遠隔メモリとの間で交換されるデータはポート５
１および５４を通過する。回路４１が計算機１内に取り
付けられる場合には、遠隔メモリはキャビネット３また
は４の拡張メモリユニットＥＭＵであり、回路４１がキ
ャビネット３または４内に取り付けられる場合には、遠
隔メモリは計算機の主メモリユニットＭＭＵである。バ
スＬ２ＣＢは、ポート５１、５４のデータをプロセッサ
本体５７、移動装置ＣＭ５０、またはコントローラＣＳ
５９に転送する。バスＣ２ＬＢは、プロセッサ本体５
７、移動装置ＣＭ５０、またはコントローラＣＳ５９の
データをポート５１、５４に転送する。双方向バスＣＰ
Ｂによりプロセッサ本体５７は、ポート５１、５４、５
５、移動装置５０、またはコントローラ５９との間でデ
ータを交換することができる。
【００１７】図４は移動装置ＣＭ５０のアーキテクチャ
を示す図である。ここには、拡張メモリユニットＥＭＵ
に要求を送信するバスＣ２ＬＢと、主メモリユニットＭ
ＭＵに要求を送信するバスＣ２ＭＢと、拡張メモリユニ
ットＥＭＵからの要求を受信するバスＬ２ＣＢと、主メ
モリユニットＭＭＵからの要求を受信するバスＭ２ＣＢ
とが図示されている。バスＣＰＢは、データバスＣＰＢ
ＤとアドレシングバスＣＰＢＡとに分けられる。
【００１８】移動装置ＣＭ５０は三つの主要部分から成
る。すなわち、 − 論理ユニット６０は、主メモリユニットＭＭＵまた
は拡張メモリユニットＥＭＵ内に位置する宛先メモリ内
にアドレスを発生する。後記の図５でわかるように、論
理ユニット６０は、メッセージのヘッダの伝送回路６１
により、宛先メモリの２k+n+mバイトのページに宛てら
れた書き込み要求を処理する種々の内部レジスタを含
む。主メモリユニットＭＭＵおよび拡張メモリユニット
ＥＭＵは必ずしも同じページ数を持つとは限らず、また
２kも、宛先メモリが主メモリユニットＭＭＵであるか
拡張メモリユニットＥＭＵであるかにより異なる数字を
表す。回路６１は、宛先メモリが拡張メモリユニットＥ
ＭＵである場合には、バスＣ２ＬＢに送信し、宛先メモ
リが主メモリユニットＭＭＵである場合には、バスＣ２
ＭＢに送信する。また、論理ユニット６０は、マイクロ
プロセッサ４３によって実行されるマイクロソフトウェ
アとの間で自己の内部レジスタのデータを交換するため
に、バスＣＰＢＤに接続される。論理ユニット６０はま
た、マイクロソフトウェアとの間でリンク６２により割
り込み信号を交換するために、プロセッサインタフェー
スＣＰ５７のコントローラに直接接続される。
【００１９】− 論理ユニット７０は、主メモリユニッ
トＭＭＵまたは拡張メモリユニットＥＭＵ内に位置する
ソースメモリ内にアドレスを発生する。後記の図６でわ
かるように、論理ユニット７０は、メッセージのヘッダ
の伝送回路７１により、ソースメモリの２k+n+mバイト
のページに宛てられた読み出し要求を処理する種々の内
部レジスタを含む。主メモリユニットＭＭＵおよび拡張
メモリユニットＥＭＵは必ずしも同じページ数を持つと
は限らず、また２kも、ソースメモリが主メモリユニッ
トＭＭＵであるか拡張メモリユニットＥＭＵであるかに
より異なる数字を表す。回路７１は、ソースメモリが拡
張メモリユニットＥＭＵである場合には、バスＣ２ＬＢ
に送信し、ソースメモリが主メモリユニットＭＭＵであ
る場合には、バスＣ２ＭＢに送信する。また、論理ユニ
ット７０は、マイクロプロセッサ４３によって実行され
るマイクロソフトウェアとの間で自己の内部レジスタの
データを交換するために、バスＣＰＢＤに接続される。
【００２０】− フレーム化回路８０は、宛先メモリが
主メモリユニットＭＭＵである場合には、バスＬ２ＣＢ
またはＭ２ＣＢのいずれかに存在するデータをバスＣ２
ＭＢに転送し、宛先メモリが拡張メモリユニットＥＭＵ
である場合には、バスＣ２ＬＢに転送する。後記の図７
でわかるように、フレーム化回路は、バスＣＰＢＤによ
りマイクロソフトウェアとの間で内容が交換される種々
の内部レジスタを含む。
【００２１】移動装置ＣＭ５０はさらに、書き込み時、
マイクロソフトウェアがバスＣＰＢＡによりアクセスす
ることができる三つの内部レジスタＷＥ、ＳＩＤおよび
ＴＩＤを含む。レジスタＷＥは、宛先メモリ内への書き
込み許可を格納するためのものである。二つのレジスタ
ＳＩＤおよびＴＩＤは、移動プロセスに関する全体的な
情報を格納するためのものである。レジスタＳＩＤは２
ビットを含み、その組合せによりソースメモリが識別さ
れる。例えば第一ビットを０にすることはソースメモリ
が主メモリユニットＭＭＵであることを示し、第一ビッ
トを１にすることはソースメモリが拡張メモリユニット
ＥＭＵであることを示す。従って、どの拡張メモリユニ
ットＥＭＵがソースメモリであるかを規定するのに第二
ビットを使用することができる。レジスタＴＩＤは、移
動の宛先５１、５４、５５の識別を含む。レジスタＴＩ
Ｄは２ビットを含み、その組合せにより宛先メモリが識
別される。例えば第一ビットを０にすることは宛先メモ
リが主メモリユニットＭＭＵであることを示し、第一ビ
ットを１にすることは宛先メモリが拡張メモリユニット
ＥＭＵであることを示す。従って、どの拡張メモリユニ
ットＥＭＵが宛先メモリであるかを規定するのに第二ビ
ットを使用することができる。また、主メモリユニット
ＭＭＵ９から拡張メモリユニットＥＭＵ８または拡張メ
モリユニットＥＭＵ１２へ、拡張メモリユニットＥＭＵ
８または拡張メモリユニットＥＭＵ１２から主メモリユ
ニットＭＭＵ９への移動を行うことも可能である。さら
に、主メモリユニットＭＭＵを通さず、拡張メモリユニ
ットＥＭＵ８から拡張メモリユニットＥＭＵ１２に、あ
るいは拡張メモリユニットＥＭＵ１２から拡張メモリユ
ニットＥＭＵ８に直接移動を行うことも可能である。
【００２２】図５は論理ユニット６０の詳細図である。
この図では、宛先メモリのアドレスを格納するようにな
っているレジスタは、ムネモニック略号（abreviation
mnemotechnique）に第一ビットの番号と単位をビットと
する有効長さとを加えたもので示してある。他のレジス
タは単にムネモニック略号で示してある。
【００２３】書き込み時、マイクロソフトウェアはバス
ＣＰＢＤにより、四つのレジスタＯＶＦＢ、ＷＭＳＫ
Ｂ、ＯＶＦＥおよびＷＭＳＫＥにアクセスすることがで
きる。レジスタＯＶＦＢは、移動を受け取るべき宛先メ
モリの第一ブロックへの書き込みアクセスのための指示
を格納するためのものである。前記のように、一つのブ
ロックは、２n個のサブブロックから成る。レジスタＷ
ＭＳＫＢは、前記第一ブロック内で、書き込みが開始す
る２mバイトのサブブロックを指定する、ｎ個のビット
上に符号化されたマスクを格納するためのものである。
レジスタＯＶＦＥは移動を受け取るべき宛先メモリの最
終ブロックに書き込みアクセスをするための指示を格納
するためのものである。レジスタＷＭＳＫＥは書き込み
が終了する２mバイトのサブブロックを前記最終ブロッ
ク内で指定する、ｎ個のビット上に符号化されたマスク
を格納するためのものである。回路６３は、宛先メモリ
内の、移動の対象となる第一サブブロックのアドレスを
回路６１に送信するためのものである。このアドレスは
レジスタＯＶＦＢおよびＷＭＳＫＢの内容を使用して作
成される。回路６４は、宛先メモリ内の、移動の対象と
なる最終サブブロックのアドレスを回路６１に送信する
ためのものである。このアドレスはレジスタＯＶＦＥお
よびＷＭＳＫＥの内容を使用して作成される。
【００２４】書き込み時、マイクロソフトウェアはバス
ＣＰＢＤにより、二つのレジスタＷＰＡおよびＷＩＰＡ
にアクセスすることができる。レジスタＷＰＡは、その
方向に現在移動が行われている宛先メモリのページのｊ
個のビット上に符号化されたアドレスを格納するための
ものである。レジスタＷＩＰＡは、レジスタＷＰＡの内
容によって指定されたページの内部の、その方向に現在
移動が行われているブロックのｋ個のビット上に符号化
されたアドレスを格納するためのものである。レジスタ
ＷＰＡおよびＷＩＰＡの内容は回路６１に転送される。
【００２５】回路ＥＭＡ５から見ると、遠隔拡張メモリ
ユニットＥＭＵの一つの完全なブロック上に、２n+mバ
イトの書き込みＷ２n+mＢおよび部分的書き込みＰＷ２
n+mＢを行うことが可能である。完全ブロックによる書
き込み要求によりデータ転送速度が加速される。宛先メ
モリ内への書き込みの開始時において、宛先メモリが拡
張メモリユニットＥＭＵである場合、次の節で説明する
ようにしてレジスタＷＩＰＡが増分する。回路ＥＭＡ５
は、２Pバイトのサブブロックにより、ローカル主メモ
リユニットＭＭＵのブロックの内部に書き込み可能Ｗ２
PＢを行い、２Pバイトのサブブロックの内部に部分書き
込みＰＷ２PＢを行う。Ｐは２n+m以下の種々の値をと
る。宛先メモリへの書き込み開始時において、宛先メモ
リが主メモリユニットＭＭＵである場合、宛先メモリの
ブロックの開始時において書き込みが継続する前に、２
Pバイトのサブブロックの内部に部分書き込みＰＷ２PＢ
を行い、次いで２n+mバイトのブロックの内部に書き込
みＷ２PＢを行うことが必要となることがある。この場
合、レジスタＷＩＰＡの内容は宛先メモリのブロックの
始めに書き込みが続行されるまで固定したままである。
宛先メモリのブロックの始めに書き込みが続行されると
き、次節で説明するようにしてレジスタＷＩＰＡが増分
する。
【００２６】レジスタＷＩＰＡの内容が回路６１に転送
される毎に、回路６５によりレジスタＷＩＰＡの内容が
一つずつ増分し、同一ページ内の次のブロックにアクセ
スする。レジスタＷＩＰＡがオーバーフローする毎に、
回路６６は、リンク６２によりプロセッサインタフェー
スのコントローラＣＰ５７に直接接続されたレジスタＥ
ＶＥＮＴ内に割り込みを発生する。レジスタＥＶＥＮＴ
により割り込みの発生元を記憶することができ、書き込
み時、マイクロソフトウェアはバスＣＰＢＤによりこの
レジスタにアクセスすることができる。
【００２７】書き込み時、マイクロソフトウェアはバス
ＣＰＢＤにより、二つのレジスタＷＮＶおよびＷＮＰＡ
にアクセスすることができる。レジスタＷＮＰＡは、そ
の方向に現在移動が行われているページの次のページの
ｊ個のビットに符号化されたアドレスを格納するための
ものである。レジスタＷＮＰＡの内容は、レジスタＷＮ
ＶがレジスタＷＮＰＡの内容が有効であることを示した
時、および前ページが終了した時に、レジスタＷＰＡ内
にロードされるためのものである。
【００２８】図６は、図５と同じ取り決めによる論理ユ
ニット７０の詳細図である。
【００２９】書き込み時、マイクロソフトウェアはバス
ＣＰＢＤにより、四つのレジスタＲＰＡ、ＲＩＰＡ、Ｒ
ＡＣおよびＲＬＰにアクセスすることができる。レジス
タＲＰＡは、現在そこからの移動が要求中であるソース
メモリのページのｊ個のビットに符号化されたアドレス
を格納するためのものである。レジスタＲＩＰＡは、レ
ジスタＲＰＡの内容によって指定されたページの内部
の、現在そこからの移動が要求中であるブロックのｋ個
のビットに符号化されたアドレスを格納するためのもの
である。レジスタＲＰＡおよびＲＩＰＡの出力側は、ソ
ースメモリアクセスアドレスを発生するために、回路７
１に接続される。レジスタＲＩＰＡの内容が回路７１に
転送される毎に、回路７５によりレジスタＲＩＰＡの内
容はｑずつ増分する。レジスタＲＡＣは、レジスタＲＰ
Ａの内容によって指定されたページにおいて未アクセス
の、ｈ個のビットに符号化されたブロック数を格納する
ためのものである。１ページ内に含まれる最大数２kの
ブロックを符号化することができるように、通常、ｈは
ｋ＋１に等しい。レジスタＲＡＣの内容が回路７１に転
送される毎に、回路７２によりレジスタＲＡＣの内容は
ｑずつ減分する。数ｑは、一つの読み出し命令でアクセ
スすることができる隣接ブロック数を表す。レジスタＲ
ＬＰは、レジスタＲＰＡの内容によって指定されたペー
ジが、移動の際にアクセスする最終ページであるかどう
かを示す記号を格納するためのものである。読み出し
時、マイクロソフトウェアはバスＣＰＢＤにより、レジ
スタＲＬＰ、ＲＰＡおよびＲＩＰＡにアクセスすること
ができる。
【００３０】書き込み時、マイクロソフトウェアはバス
ＣＰＢＤにより、四つのレジスタＲＮＰＡ、ＲＮＡＣ、
ＲＮＬＰおよびＲＮＶにアクセスすることができる。レ
ジスタＲＮＰＡは、現在そこからの移動が要求中である
ページに引き続くソースメモリのページのｊ個のビット
に符号化されたアドレスを格納するためのものである。
レジスタＲＮＡＣは、レジスタＲＮＰＡの内容によって
指定されたページにおいて未アクセスの、ｈ個のビット
に符号化されたブロック数を格納するためのものであ
る。レジスタＲＮＬＰは、レジスタＲＮＰＡの内容によ
って指定されたページが、移動の際にアクセスする最終
ページであるかどうかを示す記号を格納するためのもの
である。転送にあたりレジスタＲＮＰＡ、ＲＮＡＣおよ
びＲＮＬＰの内容が有効であることをレジスタＲＮＶの
内容が示している場合には、各レジスタＲＮＰＡ、ＲＮ
ＡＣおよびＲＮＬＰの内容はそれぞれレジスタＲＰＡ、
ＲＡＣおよびＲＬＰに転送される。
【００３１】図７は、フレーム化回路８０の詳細図であ
る。ＦＩＦＯ（先入先出）型のスタック８１は、バスＬ
２ＣＢまたはバスＭ２ＣＢからのデータを入力側で受け
取り、出力側でそのデータをバスＣ２ＭＢまたはバスＣ
２ＬＢに送る。スタック８１は２n個の要素から成り、
各要素は、バスＣ２ＬＢ、Ｃ２ＭＢ、Ｌ２ＣＢおよびＭ
２ＣＢ上のデータパスの幅に等しいビット数を含む。書
き込み時、マイクロソフトウェアはバスＣＰＢＤによ
り、二つのレジスタＤＳＷＰおよびＤＳＲＰにアクセス
することができる。レジスタＤＳＲＰは、宛先メモリが
拡張メモリユニットＥＭＵである場合にはバスＣ２ＬＢ
上に書き込み、宛先メモリが主メモリユニットＭＭＵで
ある場合にはバスＣ２ＭＢ上に書き込むための、スタッ
ク８１の要素上のポインタを格納するためのものであ
る。レジスタＤＳＲＰの内容は、バスＣ２ＬＢまたはＣ
２ＭＢのいずれかの上の要素が書き込まれる毎に回路８
３により一つ増分する。レジスタＤＳＷＰは、ソースメ
モリが拡張メモリユニットＥＭＵである場合にはバスＬ
２ＣＢから読み出し、ソースメモリが主メモリユニット
ＭＭＵである場合にはバスＭ２ＣＢから読み出すため
の、スタック８１の要素上のポインタを格納するための
ものである。バスＬ２ＣＢまたはＭ２ＣＢのいずれかの
上の要素が読み込まれる毎に、レジスタＤＳＷＰの内容
は回路８２により一つ増分する。読み出し時、マイクロ
ソフトウェアはバスＣＰＢＤにより、レジスタＤＳＲＰ
にアクセスすることができる。
【００３２】下記の記述は移動の動作を説明するもので
ある。移動は、主メモリユニットＭＭＵを含む計算機の
プロセッサからの要求があると、移動装置５０により行
われる。このために、移動を要求するプロセッサはバス
ＡＳＢを介して回路４１に、移動を指示する一連の初期
化データを送る。これらの初期化データは、バスＭ２Ｃ
Ｂ、プロセッサインタフェースコントローラＣＰ５７お
よびバスＰＩＤを介して、回路４１内のメモリ４８に送
信される。マイクロプロセッサは、メモリ４８内にある
マイクロソフトウェアにより、これらのデータを基にし
て移動を管理する。
【００３３】アペンディックス１および２は、移動の起
動時に前記に記載のレジスタの内容を初期化するための
前記マイクロソフトウェアの動作例を示すものである。
理解を容易にするために、図において大文字で示したレ
ジスタの値は、命令行では同一の方法で小文字で示し
た。
【００３４】アペンディックス１は、ソースメモリの第
一ページの読み出し時および宛先メモリの第一ページの
書き込み時のアクセスのための初期化を記述するもので
ある。
【００３５】− 行１から４では、０または１の符号を
付けた遠隔拡張メモリユニットＥＭＵから移動を行うた
めの値００または０１、あるいはローカル主メモリユニ
ットＭＭＵから移動を行うための値１ｘを、レジスタＴ
ＩＤに格納する。
【００３６】− 行５では、例えばポート５５の場合は
００、ポート５１の場合は１０、ポート５４の場合は１
１など、ソースメモリと連結しているポートの識別子を
レジスタＳＩＤに格納する。
【００３７】− 行６では、レジスタＷＥの内容を０に
リセットすることにより、宛先メモリ内への書き込みア
クセス送信を禁止する。
【００３８】− 行７から１６により、移動が開始する
ソースメモリのページ内での読み出しアクセスを初期化
することができる。
【００３９】拡張メモリユニットＥＭＵおよび主メモリ
ユニットＭＭＵはページに分割される。また各ページも
２n個のサブブロックから成る２k個のブロックに分割さ
れる。各サブブロックは２mバイトを含む。従って、最
大で２jページを含むメモリ内では、各バイトのアドレ
スは、ｊ＋ｋ＋ｎ＋ｍビットで符号化される。
【００４０】初期化データには三つの値がある。すなわ
ち、 − ｒａｄ［｛ｉ｝０：ｊ＋ｋ＋ｎ＋ｍ］は、ｊ＋ｋ＋
ｎ＋ｍビット長でビット０から符号化されるソースメモ
リのｉ番目のページの開始アドレスを示す。同じ書き込
み規定に従うことにより、ページの内部で転送される第
一サブブロックのアドレスを示す例えばｒａｄ［｛０｝
ｊ＋ｋ：ｎ］をこのデータから抽出することが可能であ
る。
【００４１】− ｗａｄ［｛ｉ｝０：ｊ＋ｋ＋ｎ＋ｍ］
は、ｊ＋ｋ＋ｎ＋ｍビット長でビット０から符号化され
る宛先メモリのｉ番目のページの開始アドレスを示す。
【００４２】− ２mバイトから成るサブブロックを単
位とする移動長さを示す数ｌｇｔｈｘｍＢ。
【００４３】マイクロソフトウェアの行７では、２n+m
バイトから成るブロックを単位とする移動長さが計算さ
れる。次に、使われる式の根拠について説明する。移動
をより速く行うために、ソースメモリからの抽出は、２
n+mバイトのブロック毎に行われる。ソースメモリ内の
読み出し時にアクセスされる２n+mバイトのブロックの
数ｌｇｔｈｘｎが、ｌｇｔｈｘｍＢを基にして計算され
る。ブロックの内部の任意のサブブロックから移動が始
まる。ソースメモリから抽出すべき最初のブロックは、
次式で与えられる数ｘのサブブロックを含む。
【００４４】ｘ＝２n−ｒａｄ［｛０｝ｊ＋ｋ：ｎ］ 数（ｌｇｔｈｘｍＢ−ｘ）を２nにより整数除算するこ
とにより、移動すべき整数ブロック数ｙが得られる。
【００４５】ｙ＝（ｌｇｔｈｘｍＢ−ｘ）／２ｎ 整数除算の余りが０でない数ｚである場合、残りのｚ個
のサブブロックを移動するために、ソースメモリからさ
らに一個のブロックを抽出する必要がある。数ｚは０な
いし２ｎ −１であることから、（ｚ＋２ｎ −１）を２ｎ
で整数除算することにより、追加ブロック数ｑ（１以
上）が得られる。
【００４６】ｑ＝（ｚ＋２n−１）／２n 最後に、ソースメモリから抽出すべきブロック数ｌｇｔ
ｈｘｎは次式で得られる。
【００４７】ｌｇｔｈｘｎ＝１＋ｙ＋ｑ＝１＋（２nｙ
＋ｚ＋２n−１）／２n ところで：ｚ＝ｌｇｔｈｘｍＢ−ｘ−２nｙ 従って：ｌｇｔｈｘｎ＝１＋（ｌｇｔｈｘｍＢ＋ｒａｄ
［｛０｝ｊ＋ｋ：ｎ］−１）／２n − 行８では、移動が開始するソースメモリの第一ペー
ジのアドレスを、レジスタＲＰＡのｊビットに格納す
る。
【００４８】− 行９では、移動が開始するソースメモ
リの第一サブブロックのアドレスを、レジスタＲＩＰＡ
のｋビットに格納する。
【００４９】− 行１０から１６により、ソースメモリ
内でアクセスされた第一ページから抽出すべき、（ｋ＋
１）ビットで符号化されるブロック数をレジスタＲＡＣ
内に格納し、アクセスされた第一ページが最終ページで
あるか否かを示す値をレジスタＲＬＰに格納することが
できる。ソースメモリから抽出すべきブロック数ｌｇｔ
ｈｘｎが、抽出すべき第一ブロックのアドレスと、ブロ
ック数を単位として数えたあるページの最大内容量との
間に含まれるブロック数以上である場合には、ソースメ
モリから全ブロックを抽出するために以降のページにア
クセスする必要がある。アクセスされた第一ページが最
終ページではないことを示すために、例えば０などの値
がレジスタＲＬＰ内に格納される。抽出すべき第一ブロ
ックのアドレスとページの最大内容量との間に含まれる
ブロック数はレジスタＲＡＣ内に格納される。第一ペー
ジ以降で抽出すべきブロック残数は、ソースメモリから
抽出すべき新規ブロック数ｌｇｔｈｘｎとみなされる。
ソースメモリから抽出すべきブロック数ｌｇｔｈｘｎ
が、抽出すべき第一ブロックのアドレスと、ブロック数
を単位として数えたあるページの最大内容量との間に含
まれるブロック数未満である場合には、ソースメモリか
ら全ブロックを抽出するために以降のページにアクセス
する必要はない。アクセスされた第一ページが最終ペー
ジであることを示すために、例えば１などの値がレジス
タＲＬＰ内に格納される。アクセスされた第一ページ
は、ソースメモリから抽出すべきブロック数ｌｇｔｈｘ
ｎによって数量が明らかになったブロック全数を含み、
数ｌｇｔｈｘｎはレジスタＲＡＣ内に格納される。レジ
スタＲＡＣの内容が０以外の場合には、ソースメモリ内
での読み出しアクセスが発生する。
【００５０】− 行１７から２７では、移動が開始する
宛先メモリの第一ページ内での書き込みアクセスを初期
化する。
【００５１】− 行１７では、アクセスされた第一ペー
ジのアドレスｗａｄ［｛０｝０：ｊ］を、宛先メモリ内
の現在ページのアドレスのレジスタＷＰＡ内に格納す
る。
【００５２】− 行１８では、アクセスされた第一ブロ
ックのアドレスｗａｄ［｛０｝ｊ：ｋ］を、宛先メモリ
内の現在ページの内部のアドレスのレジスタＷＩＰＡ内
に格納する。
【００５３】− 行１９では、第一ブロックの内部にお
いてアクセスされた第一サブブロックのアドレスｗａｄ
［｛０｝Ｊ＋ｋ：ｎ］を、宛先メモリ内の書き込み開始
マスクのレジスタＷＭＳＫＢ内に格納する。
【００５４】− 行２０では、最終ブロックの内部にお
いてアクセスされた最終サブブロックの２nモジュロア
ドレス（ｗａｄ［｛０｝Ｊ＋ｋ：ｎ］＋ｌｇｔｈｍＢ−
１）を、宛先メモリ内の書き込み終了マスクのレジスタ
ＷＭＳＫＥ内に格納する。
【００５５】− 行２１では、第一ブロックの内部にお
いて書き込み時は、アクセスされた第一サブブロックの
アドレスｗａｄ［｛０｝ｊ＋ｋ：ｎ］と、第一ブロック
の内部において読み出し時にアクセスされた第一サブブ
ロックのアドレスｒａｄ［｛０｝ｊ＋ｋ：ｎ］との差を
計算する。この差は、第一サブブロックが宛先メモリの
第一ブロック内に書き込まれる場所と、ソースメモリの
第一ブロック内で第一サブブロックが読まれる場所との
間の、移動された第一ブロック内での整列誤差を示す。
この２nモジュロの差はレジスタＤＳＷＰ内に格納され
る。移動されたブロックの内部で、書き込まれた第一サ
ブブロックの状態が、読み込まれた第一サブブロックの
状態よりも先行する場合、差の計算により、ソースメモ
リ内の第一ブロックの読み出しでは宛先メモリ内の第一
ブロックの書き込みを終了させるのに充分ではないこと
を意味するオーバーフローが生じる。
【００５６】− 行２２では、行２１の結果としての計
算についてのオーバーフローの指示をレジスタＯＶＦＢ
に格納する。
【００５７】− 行２３では、宛先メモリ内に書き込む
べき最終サブブロックのアドレスと、行２１で求めた誤
差との差を計算する。行７では、宛先メモリを更新する
ために、ソースメモリ内で読むべきブロック数ｌｇｔｈ
ｘｎを計算した。行２１で計算された誤差が最終サブブ
ロックのアドレスよりも大きい場合には、差の計算によ
りオーバフローが発生し、レジスタＯＶＦＥに格納され
る。これにより回路６０のハードウェア構成は、ソース
メモリから受け取った最終ブロックが宛先メモリの二つ
のブロックに重なるということを考慮することができ
る。
【００５８】− 行２４から２７により、スタック８１
内での読み出しにおけるポインタをレジスタＤＳＲＰ内
に格納することができる。宛先メモリがローカル主メモ
リユニットＭＭＵである場合には、レジスタＤＳＲＰは
レジスタＷＭＳＫＢ内に含まれる値で初期化される。こ
れにより、書き込み命令Ｗ２PＢ、ならびに必要であれ
ば、第一部分書き込み命令ＰＷ２PＢを使用して宛先メ
モリのブロックの内部の適当なアドレスにおいて、第一
サブブロックの書き込みを開始することができる。宛先
メモリが遠隔拡張メモリユニットＥＭＵである場合に
は、レジスタＤＳＲＰは０の値で初期化される。なぜな
ら、宛先メモリのブロックの内部の適当なアドレスへの
第一サブブロックの書き込みは、部分書き込みＰＷ２
n+mＢによりブロック全体の内部において直接行うこと
ができるからである。
【００５９】− 行２８では、ソースメモリからの応答
の受信の進行に応じて行われる宛先メモリ内での書き込
みアクセスの伝送を確定するために、レジスタＷＥに１
をセットする。
【００６０】アペンディックス２は、ソースメモリの次
ページの読み出し時、および宛先メモリの次ページの書
き込み時のアクセス用の初期化が必要な場合それを記述
するものである。
【００６１】− 行１では、移動が継続するソースメモ
リの第二ページのアドレスをレジスタＲＮＰＡのｊビッ
トに格納する。
【００６２】− 行２から８では、アペンディックス１
の行１０から１６を再度実行し、第一サブブロックがペ
ージの先端に書き込まれたことを考慮して、次ページに
これらの行を適用する。
【００６３】− 行９では、行１から８を実行した後、
レジスタＲＮＬＰ、ＲＮＰＡおよびＲＮＡＣの内容を確
定する。
【００６４】− 行１０では、アクセスされた第二ペー
ジのアドレスｗａｄ［｛１｝０：ｊ］を、宛先メモリ内
の次ページのアドレスのレジスタＷＮＰＡ内に格納す
る。
【００６５】− 行１１では、行１０を実行した後、レ
ジスタＷＮＰＡの内容を確定する。
【００６６】次に、初期化段階後の移動がどのように行
われるかについて説明する。レジスタＲＬＰ、ＲＰＡ、
ＲＩＰＡおよびＲＡＣの内容は回路７１に転送される。
回路７１は、レジスタＲＰＡおよびＲＩＰＡの内容を基
にして、ソースメモリ内でのｑ個のブロックの読み出し
要求を作成する。レジスタの内容が転送される毎に、回
路７５によりレジスタＲＩＰＡの内容がｑだけ増分し、
レジスタＲＡＣの内容が同じ値であるｑだけ減分する。
次に、レジスタＲＡＣの内容が０を通過するまで前回の
作業が繰り返される。レジスタＲＡＣの内容が０を通過
すると、レジスタＲＬＰの内容が最終ページを示してい
る場合には、回路７１は、移動の終了を示すために要求
内にビットＬＭＯＳを立てる。レジスタＲＬＰの内容が
最終ページを示していない場合には、レジスタＲＮＶの
有効な内容により、レジスタＲＮＬＰ、ＲＮＰＡおよび
ＲＮＡＣがそれぞれレジスタＲＬＰ、ＲＰＡおよびＲＡ
Ｃ内に転送され、レジスタＲＮＶの内容が無効化され
る。マイクロソフトウェアはレジスタＲＮＬＰ、ＲＮＰ
Ａ、ＲＮＡＣおよびＲＮＶを再度ロードする。前記に記
載の作業は、移動の終了記号となるビットＬＭＯＳが立
つことによって示される移動の終了時まで繰り返され
る。
【００６７】ソースメモリが主メモリユニットＭＭＵで
ある場合には、バスＣ２ＭＢおよびインタフェースＩＯ
ＢＸＡにより、読み出し要求がメッセージの形態で主メ
モリユニットＭＭＵに送られ、ソースメモリが拡張メモ
リユニットＥＭＵである場合には、バスＣ２ＬＢおよび
適当なインタフェースＳＬＣにより、拡張メモリユニッ
トＥＭＵに送られる。ソースメモリは各読み出し要求に
関して、単数または複数の応答メッセージを回路４２に
送る。各応答メッセージは、読み出されたデータブロッ
クを含む。回路４２は要求に対する応答を受け取るが、
待ち時間はリンク長およびソースメモリ内の処理に依存
する。応答メッセージに関しては、要求メッセージの順
序が保持される。要求メッセージが読み出し時にｑ個の
ブロックを使用する場合には、要求メッセージ内のｑ個
のブロックの順序に従いｑ個の応答メッセージが戻って
くる。要求と応答の全移動行程上の中間レジスタは先入
先出型であるのでこの順番が保持されるのである。
【００６８】最初の応答メッセージが受信されると、メ
ッセージの第一データブロックがフレーム化回路８０に
送信され、初期化時にロードされたレジスタＤＳＷＰの
内容によって指定されるスタック８１の要素内に、この
ブロックの第一サブブロックが書き込まれる。従って、
回路８２によりサブブロックが書き込まれる毎にレジス
タＤＳＷＰの内容が増分し、サブブロック毎に受信ブロ
ック全体が書き込まれるまで、すなわちレジスタＤＳＷ
Ｐの内容が再度初期値に達するまで継続する。この時回
路６１は、初期化時にロードされたレジスタＷＰＡ、Ｗ
ＩＰＡ、ＯＶＦＢ、ＷＭＳＫＢ、ＯＶＦＥおよびＷＭＳ
ＫＥの内容により、宛先メモリ内への書き込み要求を作
成する。実際には、書き込みにおける起動は可能な限り
早く起動する。宛先メモリ内に書き込むべき最初のブロ
ックは、フレーム化回路８０からこのメッセージ内に格
納される。この場合、スタック８１から抽出される最初
のサブブロックは、初期化時にロードされたレジスタＤ
ＳＲＰの内容によって指定される要素内に含まれるサブ
ブロックである。スタック８１からサブブロックが読み
出される毎に、レジスタＤＳＲＰの内容は回路８３によ
り増分され、次のサブブロックが読まれる。
【００６９】前記に説明したように、移動の開始時が万
一該当する場合を除き、回路６１がレジスタＷＩＰＡの
内容を使う毎に、回路６５によりレジスタＷＩＰＡが増
分し、宛先メモリ内に次のブロックが書き込まれる。
【００７０】レジスタＤＳＲＰの内容が０を通過する
と、レジスタＤＳＷＰの内容によって指定される要素か
らスタック８１内に、ソースメモリから受け取った次の
ブロックが書き込まれる。回路６１は、レジスタＷＰ
Ａ、ＷＩＰＡ、ＯＶＦＢ、ＷＭＳＫＢ、ＯＶＦＥおよび
ＷＭＳＫＥの内容により、宛先メモリ内への書き込み要
求を作成する。レジスタＤＳＷＰが増分する毎に、レジ
スタＤＳＲＰの内容によって指定されるスタック８１の
要素の読み出しが許可され、このレジスタの内容は、宛
先メモリ内への書き込み要求メッセージ内に１ブロック
を丸ごと格納するために増分し続ける。従ってフレーム
化回路は、各要素がデータパスの幅に等しい容量を有す
るシフトレジスタとして作用し、宛先メモリ内で正しく
フレーム化された応答メッセージの全ブロックをソース
メモリに転送することができる。レジスタＷＩＰＡの増
分時にその内容が０を通過することは、現在ページが終
了したことを意味する。レジスタＷＰＡの内容には、レ
ジスタＷＮＶによって有効化されたレジスタＷＮＰＡの
内容が再ロードされる。レジスタＷＮＶは無効化され
る。レジスタＷＩＰＡの内容が０を通過することによ
り、回路６１により割り込みが同時に発生し、レジスタ
ＥＶＥＮＴ内に格納され、マイクロプロセッサ４３に送
信され、必要であればレジスタＷＮＶおよびＷＮＰＡが
再度ロードされる。
【００７１】前節に記載のプロセスは、ソースメモリか
らの最終応答メッセージを回路４２が受信し終るまで継
続する。最終応答メッセージはソースメモリが受信要求
を基にしてその応答の中に必ず再送信するビットＬＭＯ
Ｓによって示す終了記号などで示される。
【００７２】回路６０内のレジスタＷＩＰＡは、回路７
０のレジスタＲＩＰＡと同一の役割を果していることに
留意されたい。しかし、回路６０は回路７０のレジスタ
ＲＡＣのようなカウンタを使用する必要はない。宛先メ
モリ内へのブロックの書き込みは、ブロックがフレーム
化回路８０に到達するようにして行われる。また先読み
レジスタＲＮＰＡおよびＷＮＰＡによりそれぞれ、ソー
スメモリのページ内での読み出し、および、必ずしも連
続していない、宛先メモリのページ内への書き込みが可
能である。また、要求と応答は独立していることにも留
意されたい。事実、回路７０および７１がソースメモリ
に読み出し要求を送信し、また回路６０および６１は、
はるか以前の読み出し要求に対する応答の結果として、
宛先メモリに書き込み要求を送信するのを拒むものは何
もない。回路４２内では、読み出し応答の入力は、ソー
スメモリが受信するとすぐ、フレーム化回路８０を通し
て移動データのブロックが宛先メモリに送信される点
で、書き込み要求の出力と同期している。いかなる追加
の待ち時間もこのレベルには導入されない。
【００７３】移動は種々の理由により中断されることが
ある。例えば、読み出し時または書き込み時のエラー検
出が理由になり得る。また、より優先度の高い移動を行
わせるために、現在進行中のプロセスにより計算機内で
発生する中断も理由になり得る。入出力型の非同期移動
により、それによって開始されたプロセスの続きを妨げ
ることなくより多くのデータを移動させることができ
る。一方、命令型の同期移動では、それによって開始さ
れたプロセスは移動が終了してからでないと次の命令に
移行することができない。同期移動は限られた数のデー
タしか移動させないため、通常、非同期移動よりも高速
である。同期移動を開始するプロセスを長時間中断させ
ないようにするために、同期移動は非同期移動よりも優
先度を高くするのが好ましい。
【００７４】回路５０は、エラーを検出すると、以下の
節で説明するシーケンスにより停止を発生する。計算機
内で現在進行中のプロセスは、優先度の高い移動を要求
する場合、ポート５５、バスＣＰＢ、プロセッサ本体Ｃ
Ｐ５７、およびバスＰＩＤを介してそのことをマイクロ
プロセッサに知らせる。プロセッサ４３が、現在進行中
の移動よりも要求された移動のほうが優先度が高いこと
を検出した場合には、プロセッサはバスＣＰＢＡを介し
て停止命令を回路５０に送信する。次に回路５０は、以
下の節で説明するシーケンスにより停止を発生する。
【００７５】回路７１はビットＬＭＯＳに１を立てるこ
とにより、現在進行中のプロセスの次の要求とともに終
了記号を送信する。レジスタＲＮＶは、レジスタＲＬ
Ｐ、ＲＰＡ、ＲＩＰＡおよびＲＡＣから回路７１への転
送を無効にして、ソースメモリへの新規読み出し要求の
送信を禁止する。レジスタＲＬＰ、ＲＰＡ、ＲＩＰＡお
よびＲＡＣの内容はマイクロプロセッサ４３によりバス
ＣＰＢＤを介してメモリ４８内に保存される。レジスタ
ＲＡＣ、ＲＬＰ、ＲＮＡＣ、およびＲＮＬＰの内容が０
でない場合には、終了記号を含むソースメモリからの応
答メッセージの受信により、「一時停止」状態が検出さ
れる。
【００７６】エラーの検出により「一時停止」状態が発
生すると、マイクロプロセッサ４３は、レジスタの内容
を読むことにより、エラーが発生したソースメモリまた
は宛先メモリのページを判定する。するとマイクロプロ
セッサ４３は、移動を開始したプロセスが措置を講じる
ようにするためにエラーおよびその場所をプロセスに知
らせる。
【００７７】現在進行中の移動よりも優先度の高い移動
の要求により「一時停止」状態が引き起こされた場合、
マイクロプロセッサ４３は、回路５０のレジスタに優先
度の高い移動のデータをロードする。終了記号の検出に
より優先度の高い移動が終了すると、マイクロプロセッ
サ４３は、保存されているデータを回路５０のレジスタ
にロードすることにより、一時停止されていた移動を再
開することができる。従って、現在進行中の移動の中断
は、移動を開始したプロセス側から把握することができ
る。
【００７８】
【表１】
【００７９】
【表２】
【図面の簡単な説明】
【図１】本発明による少なくとも一つの拡張メモリユニ
ットへのアクセスを有する計算機をもつ情報処理システ
ムを示す図である。
【図２】図１のシステム内における本発明による回路の
可能な実施の形態を示す図である。
【図３】本発明による回路のアーキテクチャの第一水準
の改良を示す図である。
【図４】本発明による移動装置のアーキテクチャを示す
図である。
【図５】本発明による回路のアーキテクチャの第二水準
の改良を示す図である。
【図６】本発明による回路のアーキテクチャの第二水準
の改良を示す図である。
【図７】本発明による回路のアーキテクチャの第二水準
の改良を示す図である。
【符号の説明】
５、６、７ データパス ８、９、１２ メモリユニット ４２ 集積回路 ６０、６１ 書き込み要求を送信する手段 ７０、７１ 読み出し要求を送信する手段 ８０ 記憶手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０６Ｆ 13/28 ３１０ Ｇ０６Ｆ 13/28 ３１０Ｍ (72)発明者 クリストフ・デイオネ フランス国、94200・イブリ・シユー ル・セーヌ、アブニユ・ドウ・ベルダ ン、77 (56)参考文献 特開 平２−234251（ＪＰ，Ａ) 特開 平２−234244（ＪＰ，Ａ) 特開 平１−213732（ＪＰ，Ａ) 特開 昭63−64144（ＪＰ，Ａ) 特開 平８−69408（ＪＰ，Ａ) 特開 平７−141256（ＪＰ，Ａ) 特開 平６−332793（ＪＰ，Ａ) 特開 平５−282202（ＪＰ，Ａ) 特開 平５−210615（ＪＰ，Ａ) 特開 平５−81124（ＪＰ，Ａ) 特開 平４−218853（ＪＰ，Ａ) 特開 平３−244059（ＪＰ，Ａ) 特開 平２−36443（ＪＰ，Ａ) 特開 平１−114952（ＪＰ，Ａ) 特開 昭64−82236（ＪＰ，Ａ) 特開 昭64−62743（ＪＰ，Ａ) 特開 昭63−204453（ＪＰ，Ａ) 特開 昭63−198143（ＪＰ，Ａ) 特開 昭62−134743（ＪＰ，Ａ) 特開 昭61−235959（ＪＰ，Ａ) 特開 昭61−223962（ＪＰ，Ａ) 特開 昭59−167761（ＪＰ，Ａ) 特開 昭57−117033（ＪＰ，Ａ) 実開 平４−74353（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 550 - 12/06 G06F 13/16 - 13/18 G06F 13/20 - 13/378 G06F 13/38

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソースメモリの最終ブロックを読み出す
    ための要求内に終了記号を発生する手段（ＲＬＰ、ＲＡ
    Ｃ）を含む、前記ソースメモリ内のブロックを読み出す
    ための読み出し要求を所与の順序で送信する第１送信手
    段（７０、７１）と、 読み出されたブロックを、要求が送信された順番に応答
    メッセージの形態で受信する記憶手段（８０）と、 応答メッセージの受信の間、終了記号をともなうソース
    メモリからのメッセージを受信するまで、前記記憶手段
    内（８０）に受信したブロックを宛先メモリ内へ書き込
    むための書き込み要求を送信する第２送信手段（６０、
    ６１）とを含むことを特徴とする、データパス（５、
    ６、７）により、前記ソースメモリユニット（８、９、
    １２）のデータブロックを前記宛先メモリユニット
    （９、１２、８）に移動する電気回路。
  2. 【請求項２】 終了記号を発生する手段が、 読み出し要求の行き先となるソースメモリのページが移
    動の最終ページであるかどうかを示すレジスタ（ＲＬ
    Ｐ）と、 前記読み出し要求の行き先となるソースメモリのページ
    内の未読み出しブロック数を格納するレジスタ（ＲＡ
    Ｃ）と、 前記レジスタ（ＲＡＣ）の内容が０になり、前記読み出
    し要求の行き先となるソースメモリのページが移動の最
    終ページであることを前記レジスタ（ＲＬＰ）が示した
    時、前記終了記号を送信する論理回路（７１）とから成
    ることを特徴とする請求項１に記載の回路。
  3. 【請求項３】 第１送信手段（７０）が、 読み出し要求の行き先となるソースメモリの次ページが
    移動の最終ページであるかどうかを示すレジスタ（ＲＮ
    ＬＰ）と、 前記読み出し要求の行き先となるソースメモリの次ペー
    ジ内の未読み出しブロック数を格納するレジスタ（ＲＮ
    ＡＣ）と、 レジスタ（ＲＡＣ）の内容が０になった時点で、前記レ
    ジスタ（ＲＮＬＰ、ＲＮＡＣ）の内容のレジスタ（ＲＬ
    Ｐ、ＲＡＣ）への転送を有効にするレジスタ（ＲＮＶ）
    とを含むことを特徴とする請求項２に記載の回路。
  4. 【請求項４】 第１送信手段（７０）が、 読み出し要求の行き先となるソースメモリのページのア
    ドレスを格納するレジスタ（ＲＰＡ）と、 読み出しが開始するブロックの前記ソースメモリの前記
    ページ内のアドレスを格納するレジスタ（ＲＩＰＡ）
    と、 前記読み出し要求の行き先となるソースメモリの次ペー
    ジのアドレスを格納するレジスタ（ＲＮＰＡ）と、 を含むことを特徴とする請求項３に記載の回路。
  5. 【請求項５】 第２送信手段（６０）が、 書き込み要求の行き先となる宛先メモリのページのアド
    レスを格納するレジスタ（ＷＰＡ）と、 書き込みが開始するブロックの前記宛先メモリの前記ペ
    ージ内のアドレスを格納するレジスタ（ＷＩＰＡ）とを
    含むことを特徴とする請求項２に記載の回路。
  6. 【請求項６】 第２送信手段（６０）が、 書き込み要求の行き先となる宛先メモリの次ページのア
    ドレスを格納するレジスタ（ＷＮＰＡ）と、 レジスタ（ＷＩＰＡ）の内容がオーバーフローした時点
    で、前記レジスタ（ＷＮＰＡ）の内容のレジスタ（ＷＰ
    Ａ）への転送を有効にするレジスタ（ＷＮＶ）とを含む
    ことを特徴とする請求項５に記載の回路。
  7. 【請求項７】 データパス（５、６、７）により、主メ
    モリユニット（９）と少なくとも一つの遠隔拡張メモリ
    ユニット（８）との間において移動を起動する少なくと
    も一つのプロセッサユニット（２）を含む計算機（１）
    であって、少なくとも一つの請求項１から６のいずれか
    一項に記載の回路を含むことを特徴とする計算機。
  8. 【請求項８】 ソースメモリの最終ブロックを読み出す
    ための要求内に終了記号を発生するとともに、前記ソー
    スメモリ内のブロックを読み出すための読み出し要求を
    所与の順序で送信し、 読み出されたブロックを、前記要求が送信された順番に
    応答メッセージの形態で受信し、 前記応答メッセージの受信の間、終了記号をともなうソ
    ースメモリからのメッセージを受信するまで、受信した
    ブロックを宛先メモリ内へ書き込むための書き込み要求
    を送信することから成ることを特徴とするデータパス
    （５、６、７）により、前記ソースメモリユニット
    （８、９、１２）のデータブロックを前記宛先メモリユ
    ニット（９、１２、８）に移動する方法。
  9. 【請求項９】 読み出し要求の行き先となるソースメモ
    リのページが移動の最終ページであること、および前記
    読み出し要求の行き先となるソースメモリのページ内の
    未読み出しブロック数が０であることの二つの条件の組
    合せにより終了記号が発生することを特徴とする請求項
    ８に記載の方法。
  10. 【請求項１０】 移動停止命令があるとすぐ次回読み出
    し要求とともに終了記号が発生し、プロセスを「一時停
    止」状態にしプロセスを「一時停止」状態にするために
    レジスタの内容が保存されることを特徴とする請求項８
    に記載の方法。
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