JP2001273191A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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Abstract
(57)【要約】
【課題】 ローカルメモリを共有メモリにしたり、共有
メモリを特定のプロセッサのローカルメモリにすること
ができるコンピュータシステムを提供する。 【解決手段】 本発明のコンピュータシステムは、複数
のプロセッサＡ、Ｂ、Ｃと、各プロセッサＡ〜Ｃで共用
される共用メモリ４と、各プロセッサＡ〜Ｃのローカル
メモリ（ＬＭ）１２Ａ〜１２Ｃと共用メモリ４を制御す
るメモリ制御部５と、各プロセッサＡ〜ＣのＬＭ１２Ａ
〜１２Ｃを接続するローカルメモリバス６と、各プロセ
ッサＡ〜Ｃ、共有メモリ４及びメモリ制御部５を接続す
る共有メモリバス７と、を備えている。また、各プロセ
ッサＡ〜Ｃは、命令やデータを処理する処理部１１Ａ〜
１１Ｃと、ＬＭ１２Ａ〜１２Ｃと、データバスセレクタ
ＳＡ〜ＳＣを備えている。
メモリを特定のプロセッサのローカルメモリにすること
ができるコンピュータシステムを提供する。 【解決手段】 本発明のコンピュータシステムは、複数
のプロセッサＡ、Ｂ、Ｃと、各プロセッサＡ〜Ｃで共用
される共用メモリ４と、各プロセッサＡ〜Ｃのローカル
メモリ（ＬＭ）１２Ａ〜１２Ｃと共用メモリ４を制御す
るメモリ制御部５と、各プロセッサＡ〜ＣのＬＭ１２Ａ
〜１２Ｃを接続するローカルメモリバス６と、各プロセ
ッサＡ〜Ｃ、共有メモリ４及びメモリ制御部５を接続す
る共有メモリバス７と、を備えている。また、各プロセ
ッサＡ〜Ｃは、命令やデータを処理する処理部１１Ａ〜
１１Ｃと、ＬＭ１２Ａ〜１２Ｃと、データバスセレクタ
ＳＡ〜ＳＣを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
を接続したコンピュータシステムに関する。特には、画
像処理や分子間シミュレーション等の科学技術分野で使
用されるコンピュータシステムに関する。
を接続したコンピュータシステムに関する。特には、画
像処理や分子間シミュレーション等の科学技術分野で使
用されるコンピュータシステムに関する。
【０００２】
【従来技術】並列計算機などの複数のプロセッサを接続
したコンピュータシステムにおいて、そのメモリ構造
は、各プロセッサに付属するローカルメモリと、全ての
プロセッサがアクセスすることができる共有メモリの二
段構造となっている。
したコンピュータシステムにおいて、そのメモリ構造
は、各プロセッサに付属するローカルメモリと、全ての
プロセッサがアクセスすることができる共有メモリの二
段構造となっている。
【０００３】図５は、特開平７−３３４４７３号に記載
されているマルチプロセッサシステムを示す図である。
図５において、３組のプロセッサシステムは、共有メモ
リ５４Ａ〜５４Ｃを接続する共有メモリ間接続バス５０
を介して接続されている。
されているマルチプロセッサシステムを示す図である。
図５において、３組のプロセッサシステムは、共有メモ
リ５４Ａ〜５４Ｃを接続する共有メモリ間接続バス５０
を介して接続されている。
【０００４】図５に示す各プロセッサシステムは、シス
テムバス５１Ａ〜５１Ｃに接続され、ＣＰＵ（Central
Processing Unit）５２Ａ〜５２Ｃ及びローカルメモリ
（ＬＭ：Local Memory）５３Ａ〜５３Ｃで構成される複
数のプロセッサと、共有メモリ５４Ａ〜５４Ｃと、Ｉ／
Ｏ制御部５５Ａ〜５５Ｂとを有する。
テムバス５１Ａ〜５１Ｃに接続され、ＣＰＵ（Central
Processing Unit）５２Ａ〜５２Ｃ及びローカルメモリ
（ＬＭ：Local Memory）５３Ａ〜５３Ｃで構成される複
数のプロセッサと、共有メモリ５４Ａ〜５４Ｃと、Ｉ／
Ｏ制御部５５Ａ〜５５Ｂとを有する。
【０００５】図５に示すマルチプロセッサシステムにお
いては、共有メモリ５４Ａ〜５４Ｃは、共有メモリ間接
続バス５０上で同一のメモリアドレスに割り付けられて
おり、プロセッサ（ＣＰＵ）５２Ａが共有メモリ５４Ａ
に対して書込みを行うと、共有メモリ間接続バス５０を
介して、他の共有メモリ５４Ｂ、５４Ｃの同一アドレス
にも書込みが行われる。これによって、共有メモリ５４
Ａ〜５４Ｃのデータの一致性が保証される。この後、デ
ータの転送先プロセッサに割込みが入り、概プロセッサ
は自プロセッサの共有メモリからデータを読み出すこと
でプロセッサ間通信を行っている。
いては、共有メモリ５４Ａ〜５４Ｃは、共有メモリ間接
続バス５０上で同一のメモリアドレスに割り付けられて
おり、プロセッサ（ＣＰＵ）５２Ａが共有メモリ５４Ａ
に対して書込みを行うと、共有メモリ間接続バス５０を
介して、他の共有メモリ５４Ｂ、５４Ｃの同一アドレス
にも書込みが行われる。これによって、共有メモリ５４
Ａ〜５４Ｃのデータの一致性が保証される。この後、デ
ータの転送先プロセッサに割込みが入り、概プロセッサ
は自プロセッサの共有メモリからデータを読み出すこと
でプロセッサ間通信を行っている。
【０００６】図６は、特開平９−１９８３６１に記載さ
れているマルチプロセッサシステムを示す図である。図
６において、共通バスラインＢは、プロセッサ間でやり
取りするデータのバスと、プロセッサ番号のバスと、通
信の種類のバスとを有する。共通バスラインＢに対し
て、調停回路Ａを介して一台の共有メモリＭＭと、（ｉ
＋１）台のプロセッサＰ０〜Ｐｉが接続されている。な
お、調停回路Ａは共有メモリＭＭに対して同時に複数台
のプロセッサがアクセスするのを防止する回路である。
れているマルチプロセッサシステムを示す図である。図
６において、共通バスラインＢは、プロセッサ間でやり
取りするデータのバスと、プロセッサ番号のバスと、通
信の種類のバスとを有する。共通バスラインＢに対し
て、調停回路Ａを介して一台の共有メモリＭＭと、（ｉ
＋１）台のプロセッサＰ０〜Ｐｉが接続されている。な
お、調停回路Ａは共有メモリＭＭに対して同時に複数台
のプロセッサがアクセスするのを防止する回路である。
【０００７】プロセッサＰｎ（ｎ＝０〜ｉ）は、共有メ
モリＭＭに対する書き込みを終了し送信元プロセッサ番
号とデータ読み出し指示信号を送信先のプロセッサＰｍ
（ｍ＝０〜ｉ，但しｍ≠ｎ）に送信するための割り込み
発生手段ＰｎＡと、送信元プロセッサを記憶する送信元
記憶部ＰｎＢと、送信先プロセッサを記憶する送信先記
憶部ＰｎＣを有する。また、共有メモリＭＭ内には、各
プロセッサ対応のデータ領域Ｎ０〜Ｎｉが形成されてい
る。
モリＭＭに対する書き込みを終了し送信元プロセッサ番
号とデータ読み出し指示信号を送信先のプロセッサＰｍ
（ｍ＝０〜ｉ，但しｍ≠ｎ）に送信するための割り込み
発生手段ＰｎＡと、送信元プロセッサを記憶する送信元
記憶部ＰｎＢと、送信先プロセッサを記憶する送信先記
憶部ＰｎＣを有する。また、共有メモリＭＭ内には、各
プロセッサ対応のデータ領域Ｎ０〜Ｎｉが形成されてい
る。
【０００８】このように、図６に記載されたマルチプロ
セッサシステムにおいては、共有メモリＭＭに、共通バ
スラインＢに接続されるプロセッサＰ０、Ｐ１、・・・
の専用領域Ｎ０、Ｎ１，・・・を設け、転送元プロセッ
サは転送先プロセッサの専用領域にデータを書き込んだ
後転送先プロセッサに割込みをかけ、それを受けて転送
先プロセッサは自分の専用領域からデータを読み出すよ
うにしてプロセッサ間通信を成立させている。
セッサシステムにおいては、共有メモリＭＭに、共通バ
スラインＢに接続されるプロセッサＰ０、Ｐ１、・・・
の専用領域Ｎ０、Ｎ１，・・・を設け、転送元プロセッ
サは転送先プロセッサの専用領域にデータを書き込んだ
後転送先プロセッサに割込みをかけ、それを受けて転送
先プロセッサは自分の専用領域からデータを読み出すよ
うにしてプロセッサ間通信を成立させている。
【０００９】図７は、特開平６−２４３０３１に記載さ
れているデータ処理装置を示す図である。図７におい
て、このデータ処理装置は、共有メモリ７１と、スキャ
ナデータ処理回路７２と、符号化回路７３と、スワップ
バッファ７４と、イメージスキャナ７５と、共有メモリ
バス７７とを有する。
れているデータ処理装置を示す図である。図７におい
て、このデータ処理装置は、共有メモリ７１と、スキャ
ナデータ処理回路７２と、符号化回路７３と、スワップ
バッファ７４と、イメージスキャナ７５と、共有メモリ
バス７７とを有する。
【００１０】ここで、スワップバッファ７４は、その内
部を４つのエリアに分割されている。そして、選択信号
ENSEL1、ENSEL2によって、スワップバッファ７４の分割
されたエリアのうち何れか１つのエリアが選択される。
部を４つのエリアに分割されている。そして、選択信号
ENSEL1、ENSEL2によって、スワップバッファ７４の分割
されたエリアのうち何れか１つのエリアが選択される。
【００１１】また、スキャナデータ処理回路７２は、例
えば、スキャナ７５から入力された原稿画像の画像デー
タを、二値に変換したり、シリアルデータからパラレル
データに変換したりする。さらに、スキャナデータ処理
回路７２は、選択信号ENSEL1、ENSEL2によってスワップ
バッファ７４の中のエリアを選択し、処理した画像デー
タ（スキャナデータ）を画像バス７８を介してスワップ
バッファ７４の該エリアに送る。
えば、スキャナ７５から入力された原稿画像の画像デー
タを、二値に変換したり、シリアルデータからパラレル
データに変換したりする。さらに、スキャナデータ処理
回路７２は、選択信号ENSEL1、ENSEL2によってスワップ
バッファ７４の中のエリアを選択し、処理した画像デー
タ（スキャナデータ）を画像バス７８を介してスワップ
バッファ７４の該エリアに送る。
【００１２】このように、特開平６−２４３０３１に記
載されているデータ処理装置においては、スワップバッ
ファ７４を４分割し、概分割したエリアを入れ替えなが
ら共有メモリ７１に連結して使用することで、二つのプ
ロセッサ（スキャナデータ処理回路７２と符号化回路７
３）間のデータ通信を行っている。
載されているデータ処理装置においては、スワップバッ
ファ７４を４分割し、概分割したエリアを入れ替えなが
ら共有メモリ７１に連結して使用することで、二つのプ
ロセッサ（スキャナデータ処理回路７２と符号化回路７
３）間のデータ通信を行っている。
【００１３】
【発明が解決しようとする課題】しかしながら、特開平
７−３３４４７３に示したマルチプロセッサシステムに
よれば、あるプロセッサが他のプロセッサに送るデータ
を自己のローカルメモリで処理し、自己のプロセッサ内
にあるシステムバスを介して当該データを共有メモリに
書込む必要があるため、データ転送に要する時間がかか
るという問題があった。
７−３３４４７３に示したマルチプロセッサシステムに
よれば、あるプロセッサが他のプロセッサに送るデータ
を自己のローカルメモリで処理し、自己のプロセッサ内
にあるシステムバスを介して当該データを共有メモリに
書込む必要があるため、データ転送に要する時間がかか
るという問題があった。
【００１４】また、特開平９−１９８３６１に示したマ
ルチプロセッサシステムによれば、共有メモリに接続し
ているプロセッサに対応して、専用エリアを設ける必要
があるため、プロセッサの数やエリアサイズに制限が出
てしまうという問題があった。さらに、共有メモリの専
用エリアにデータを転送する時間が長くかかるという問
題があった。
ルチプロセッサシステムによれば、共有メモリに接続し
ているプロセッサに対応して、専用エリアを設ける必要
があるため、プロセッサの数やエリアサイズに制限が出
てしまうという問題があった。さらに、共有メモリの専
用エリアにデータを転送する時間が長くかかるという問
題があった。
【００１５】また、特開平６−２４３０３１に示したデ
ータ処理装置によれば、スワップバッファを分割してエ
リアを入れ替えながら共有メモリに連結して使用するた
め、共有メモリに対しての接続の切換えがスワップバッ
ファの分割した単位ごとにしかできないという問題があ
った。
ータ処理装置によれば、スワップバッファを分割してエ
リアを入れ替えながら共有メモリに連結して使用するた
め、共有メモリに対しての接続の切換えがスワップバッ
ファの分割した単位ごとにしかできないという問題があ
った。
【００１６】従って、本発明の目的は、ローカルメモリ
を共有メモリにしたり、共有メモリを特定のプロセッサ
のローカルメモリにすることができるコンピュータシス
テムを提供することである。
を共有メモリにしたり、共有メモリを特定のプロセッサ
のローカルメモリにすることができるコンピュータシス
テムを提供することである。
【００１７】
【課題を解決するための手段】上記課題を解決するた
め、本発明のコンピュータシステムは、それぞれがロー
カルメモリを有する複数のプロセッサを備えたコンピュ
ータシステムにおいて、複数のプロセッサがアクセスで
きる共有メモリと、複数のプロセッサの有するローカル
メモリ及び共有メモリを制御するメモリ制御部と、を備
え、メモリ制御部は、複数のプロセッサの有するローカ
ルメモリ及び共有メモリを複数のプロセッサの所定のプ
ロセッサに従属するように制御することを特徴とする。
め、本発明のコンピュータシステムは、それぞれがロー
カルメモリを有する複数のプロセッサを備えたコンピュ
ータシステムにおいて、複数のプロセッサがアクセスで
きる共有メモリと、複数のプロセッサの有するローカル
メモリ及び共有メモリを制御するメモリ制御部と、を備
え、メモリ制御部は、複数のプロセッサの有するローカ
ルメモリ及び共有メモリを複数のプロセッサの所定のプ
ロセッサに従属するように制御することを特徴とする。
【００１８】ここで、メモリ制御部は、複数のプロセッ
サの有するローカルメモリのうち特定のローカルメモリ
を共有メモリとして使用し、共有メモリを複数のプロセ
ッサのうち特定のプロセッサのローカルメモリとして使
用するように制御することができる、また、複数のプロ
セッサは、メモリ制御部に対して並列に接続されるよう
にしてもよく、または、メモリ制御部を中心としてスタ
ー型に接続されるようにしてもよい。
サの有するローカルメモリのうち特定のローカルメモリ
を共有メモリとして使用し、共有メモリを複数のプロセ
ッサのうち特定のプロセッサのローカルメモリとして使
用するように制御することができる、また、複数のプロ
セッサは、メモリ制御部に対して並列に接続されるよう
にしてもよく、または、メモリ制御部を中心としてスタ
ー型に接続されるようにしてもよい。
【００１９】メモリ制御部で各プロセッサのローカルメ
モリと共有メモリを制御することによって、ローカルメ
モリを共有メモリにしたり、共有メモリを特定のプロセ
ッサのローカルメモリにすることができる。
モリと共有メモリを制御することによって、ローカルメ
モリを共有メモリにしたり、共有メモリを特定のプロセ
ッサのローカルメモリにすることができる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明のコ
ンピュータシステムの実施の形態を説明する。
ンピュータシステムの実施の形態を説明する。
【００２１】図１は、本発明のコンピュータシステムを
示す図である。このコンピュータシステムは、複数のプ
ロセッサＡ、Ｂ、Ｃと、各プロセッサＡ〜Ｃで共用され
る共用メモリ４と、各プロセッサＡ〜Ｃのローカルメモ
リ（以下、単に「ＬＭ（Local Memory）」ともいう）１
２Ａ〜１２Ｃと共用メモリ４を制御するメモリ制御部５
と、各プロセッサＡ〜ＣのＬＭ１２Ａ〜１２Ｃを接続す
るローカルメモリバス６と、各プロセッサＡ〜Ｃ、共有
メモリ４及びメモリ制御部５を接続する共有メモリバス
７と、を備えている。
示す図である。このコンピュータシステムは、複数のプ
ロセッサＡ、Ｂ、Ｃと、各プロセッサＡ〜Ｃで共用され
る共用メモリ４と、各プロセッサＡ〜Ｃのローカルメモ
リ（以下、単に「ＬＭ（Local Memory）」ともいう）１
２Ａ〜１２Ｃと共用メモリ４を制御するメモリ制御部５
と、各プロセッサＡ〜ＣのＬＭ１２Ａ〜１２Ｃを接続す
るローカルメモリバス６と、各プロセッサＡ〜Ｃ、共有
メモリ４及びメモリ制御部５を接続する共有メモリバス
７と、を備えている。
【００２２】また、各プロセッサＡ〜Ｃは、命令やデー
タを処理する処理部１１Ａ〜１１Ｃと、ＬＭ１２Ａ〜１
２Ｃと、データバスセレクタＳＡ〜ＳＣを備えている。
タを処理する処理部１１Ａ〜１１Ｃと、ＬＭ１２Ａ〜１
２Ｃと、データバスセレクタＳＡ〜ＳＣを備えている。
【００２３】図１において、各プロセッサＡ〜Ｃの処理
部１１Ａ〜１１Ｃは、メモリ（ＬＭ１２Ａ〜１２Ｃ、共
有メモリ４）へのアクセス要求信号Ａ〜Ｃを、共有メモ
リバス７を介してメモリ制御部５に送る。このアクセス
要求信号Ａ〜Ｃには、アドレスバス、リード／ライト識
別信号、リクエスト信号などの制御信号が含まれる。
部１１Ａ〜１１Ｃは、メモリ（ＬＭ１２Ａ〜１２Ｃ、共
有メモリ４）へのアクセス要求信号Ａ〜Ｃを、共有メモ
リバス７を介してメモリ制御部５に送る。このアクセス
要求信号Ａ〜Ｃには、アドレスバス、リード／ライト識
別信号、リクエスト信号などの制御信号が含まれる。
【００２４】メモリ制御部５は、アクセス要求信号Ａ〜
Ｃを送出したプロセッサＡ〜Ｃの処理部１１Ａ〜１１Ｃ
に対して、共有メモリバス７を介してプロセッサＡ
（Ｂ、Ｃ）制御信号を送り返す。このプロセッサＡ
（Ｂ、Ｃ）制御信号には、処理部１１Ａ〜１１Ｃへの割
込み信号、データバスセレクタＳＡ〜ＳＣの切換信号、
ＬＭ１２Ａ〜１２Ｃの制御信号などの制御信号が含まれ
る。
Ｃを送出したプロセッサＡ〜Ｃの処理部１１Ａ〜１１Ｃ
に対して、共有メモリバス７を介してプロセッサＡ
（Ｂ、Ｃ）制御信号を送り返す。このプロセッサＡ
（Ｂ、Ｃ）制御信号には、処理部１１Ａ〜１１Ｃへの割
込み信号、データバスセレクタＳＡ〜ＳＣの切換信号、
ＬＭ１２Ａ〜１２Ｃの制御信号などの制御信号が含まれ
る。
【００２５】このようにして、アクセス要求信号Ａ〜Ｃ
の結果、メモリ制御部５によって、いずれかのプロセッ
サ（Ａ〜Ｃ）制御信号がアクティブとなる。
の結果、メモリ制御部５によって、いずれかのプロセッ
サ（Ａ〜Ｃ）制御信号がアクティブとなる。
【００２６】ここで、メモリ制御部５には、メモリ（Ｌ
Ｍ１２Ａ〜１２Ｃ、共有メモリ４）を切換える時のアド
レス情報を共有データバス７から与えるようにすること
ができる。また、アクセス要求信号Ａ〜Ｃにコマンド／
アドレスの切換ビットを付加し、例えば、このビットが
「１」のときにアドレス情報を出力するようにすること
もできる。
Ｍ１２Ａ〜１２Ｃ、共有メモリ４）を切換える時のアド
レス情報を共有データバス７から与えるようにすること
ができる。また、アクセス要求信号Ａ〜Ｃにコマンド／
アドレスの切換ビットを付加し、例えば、このビットが
「１」のときにアドレス情報を出力するようにすること
もできる。
【００２７】図２は、共有メモリ４のメモリマップを示
す図である。図２において、共有メモリの領域は、アド
レス「００００００００」〜「０９９９９９９９」が共
有メモリ領域、アドレス「１０００００００」〜「１９
９９９９９９」が共有メモリ拡張領域、アドレス「２０
００００００」〜「２０９９９９９９」がローカルメモ
リ領域、アドレス「２１０００００１」以降がローカル
メモリ拡張領域となっている。
す図である。図２において、共有メモリの領域は、アド
レス「００００００００」〜「０９９９９９９９」が共
有メモリ領域、アドレス「１０００００００」〜「１９
９９９９９９」が共有メモリ拡張領域、アドレス「２０
００００００」〜「２０９９９９９９」がローカルメモ
リ領域、アドレス「２１０００００１」以降がローカル
メモリ拡張領域となっている。
【００２８】図３は、メモリ（ＬＭ１２Ａ〜１２Ｃ、共
有メモリ４）の切換処理を示すフローチャートである。
以下、図１〜図３に基づいて、メモリ切換処理の一例と
して、プロセッサＡの計算結果などのデータをプロセッ
サＢに受け渡す際に、ローカルメモリ（ＬＭ）１２Ａの
一部をプロセッサＢのローカルメモリ１２Ｂに付加する
場合について説明する。
有メモリ４）の切換処理を示すフローチャートである。
以下、図１〜図３に基づいて、メモリ切換処理の一例と
して、プロセッサＡの計算結果などのデータをプロセッ
サＢに受け渡す際に、ローカルメモリ（ＬＭ）１２Ａの
一部をプロセッサＢのローカルメモリ１２Ｂに付加する
場合について説明する。
【００２９】まず、プロセッサＡの処理部１１Ａは、計
算結果（データ）を格納したＬＭ１２Ａのエリアのスタ
ートアドレスとエンドアドレス（以下、単に「アドレ
ス」ともいう）を計算する（ステップ３０１）。
算結果（データ）を格納したＬＭ１２Ａのエリアのスタ
ートアドレスとエンドアドレス（以下、単に「アドレ
ス」ともいう）を計算する（ステップ３０１）。
【００３０】次に、処理部１１Ａは、アクセス要求信号
Ａにアドレスを含ませてメモリ制御部５に送出する。こ
のアクセス要求信号Ａ介して、ステップ３０１で算出し
たアドレスと、どのプロセッサがローカルメモリを使用
するかを示すためにプロセッサ番号（プロセッサＢ）を
メモリ制御部５の記憶部、例えば、レジスタ（図示せ
ず）などにセットすることになる（ステップ３０２）。
Ａにアドレスを含ませてメモリ制御部５に送出する。こ
のアクセス要求信号Ａ介して、ステップ３０１で算出し
たアドレスと、どのプロセッサがローカルメモリを使用
するかを示すためにプロセッサ番号（プロセッサＢ）を
メモリ制御部５の記憶部、例えば、レジスタ（図示せ
ず）などにセットすることになる（ステップ３０２）。
【００３１】次に、メモリ制御部５は、上記のアドレス
を含んだプロセッサＢ制御信号をプロセッサＢに送って
割込みを入れ、該アドレスをプロセッサＢに通知する
（ステップ３０３）。
を含んだプロセッサＢ制御信号をプロセッサＢに送って
割込みを入れ、該アドレスをプロセッサＢに通知する
（ステップ３０３）。
【００３２】転送先となるプロセッサＢは、プロセッサ
Ｂ制御信号に含まれるアドレスに応じてメモリマッピン
グ（図２参照）が行われ、データのアクセスを行う。こ
のアクセスによって、プロセッサＢの処理部１１Ｂは、
プロセッサＡのＬＭ１２Ａに記憶されている計算結果
（データ）を直接読み出して処理することができる（ス
テップ３０４）。
Ｂ制御信号に含まれるアドレスに応じてメモリマッピン
グ（図２参照）が行われ、データのアクセスを行う。こ
のアクセスによって、プロセッサＢの処理部１１Ｂは、
プロセッサＡのＬＭ１２Ａに記憶されている計算結果
（データ）を直接読み出して処理することができる（ス
テップ３０４）。
【００３３】プロセッサＢの処理部１１Ｂは、ステップ
３０４の計算結果（データ）の受取り処理が終了した
後、メモリ制御部５の設定をリセットする（ステップ３
０５）。これは、プロセッサＢからのアクセス要求信号
Ｂにリセット要求信号を含ませるようにするとよい。
３０４の計算結果（データ）の受取り処理が終了した
後、メモリ制御部５の設定をリセットする（ステップ３
０５）。これは、プロセッサＢからのアクセス要求信号
Ｂにリセット要求信号を含ませるようにするとよい。
【００３４】これにより、プロセッサＡのローカルメモ
リ１２Ａの領域（エリア）のうち、一時的にプロセッサ
Ｂに付加されたエリアは、プロセッサＡにその制御が戻
される（ステップ３０６）。
リ１２Ａの領域（エリア）のうち、一時的にプロセッサ
Ｂに付加されたエリアは、プロセッサＡにその制御が戻
される（ステップ３０６）。
【００３５】以上、本発明のコンピュータシステムの実
施の一形態を説明したが、本発明のコンピュータシステ
ムの構成を、メモリ制御部５を中心としたスター型の形
態にすることもできる。
施の一形態を説明したが、本発明のコンピュータシステ
ムの構成を、メモリ制御部５を中心としたスター型の形
態にすることもできる。
【００３６】図４は、本発明のコンピュータシステム構
成をスター型の形態にした場合の図である。図４におい
て、このコンピュータシステムは、複数のプロセッサ
Ａ、Ｂ、Ｃと、各プロセッサＡ〜Ｃで共用される共用メ
モリ４と、メモリを制御するメモリ制御部５と、各プロ
セッサＡ〜Ｃとメモリ制御部５を接続するローカルメモ
リバス６と、共有メモリ４とメモリ制御部５を接続する
共有メモリバス７と、を備え、メモリ制御部５を中心と
したスター型の形態になっている。
成をスター型の形態にした場合の図である。図４におい
て、このコンピュータシステムは、複数のプロセッサ
Ａ、Ｂ、Ｃと、各プロセッサＡ〜Ｃで共用される共用メ
モリ４と、メモリを制御するメモリ制御部５と、各プロ
セッサＡ〜Ｃとメモリ制御部５を接続するローカルメモ
リバス６と、共有メモリ４とメモリ制御部５を接続する
共有メモリバス７と、を備え、メモリ制御部５を中心と
したスター型の形態になっている。
【００３７】以上述べた通り、本発明のコンピュータシ
ステムによれば、メモリ制御部で各プロセッサのローカ
ルメモリと共有メモリを制御することによって、必要に
応じて、ローカルメモリを共有メモリにしたり、共有メ
モリを特定のプロセッサのローカルメモリにすることが
できる。
ステムによれば、メモリ制御部で各プロセッサのローカ
ルメモリと共有メモリを制御することによって、必要に
応じて、ローカルメモリを共有メモリにしたり、共有メ
モリを特定のプロセッサのローカルメモリにすることが
できる。
【００３８】以上、本発明のコンピュータシステムの実
施の一形態を説明したが、共有メモリとこの共有メモリ
を制御するメモリ制御部が一体となったメモリモジュー
ルを複数有し、プロセッサとメモリモジュールを交互に
メッシュ状に配置接続することもできる。このとき、プ
ロセッサの処理する処理内容に応じて、メモリモジュー
ルをシステム全体の共有メモリとして動作させたり、特
定のプロセッサのローカルメモリとして動作させたりす
ることによって、メモリをダイナミックに切り替えなが
ら処理を行うことができる。
施の一形態を説明したが、共有メモリとこの共有メモリ
を制御するメモリ制御部が一体となったメモリモジュー
ルを複数有し、プロセッサとメモリモジュールを交互に
メッシュ状に配置接続することもできる。このとき、プ
ロセッサの処理する処理内容に応じて、メモリモジュー
ルをシステム全体の共有メモリとして動作させたり、特
定のプロセッサのローカルメモリとして動作させたりす
ることによって、メモリをダイナミックに切り替えなが
ら処理を行うことができる。
【００３９】
【発明の効果】以上述べた通り、本発明のコンピュータ
システムによれば、メモリ制御部で各プロセッサのロー
カルメモリと共有メモリを制御するため、ローカルメモ
リを共有メモリにしたり、共有メモリを特定のプロセッ
サのローカルメモリにすることができるようになった。
このため、プロセッサ間でのデータ転送に要する時間や
共有メモリの専用エリアにデータを転送する時間が短縮
され、処理スピードを向上することができるようになっ
た。
システムによれば、メモリ制御部で各プロセッサのロー
カルメモリと共有メモリを制御するため、ローカルメモ
リを共有メモリにしたり、共有メモリを特定のプロセッ
サのローカルメモリにすることができるようになった。
このため、プロセッサ間でのデータ転送に要する時間や
共有メモリの専用エリアにデータを転送する時間が短縮
され、処理スピードを向上することができるようになっ
た。
【図１】本発明のコンピュータシステムの一例を示す図
である。
である。
【図２】共有メモリのメモリマップを示す図である。
【図３】メモリ切換処理のフローチャートである。
【図４】本発明のコンピュータシステムの一例を示す図
である。
である。
【図５】従来のマルチプロセッサシステムを示す図であ
る。
る。
【図６】従来のマルチプロセッサシステムを示す図であ
る。
る。
【図７】従来のデータ処理装置を示す図である。
４、５４Ａ、５４Ｂ、５４Ｃ、７１ 共有メモリ ５ メモリ制御装置 ６ ローカルメモリバス ７、７７ 共有メモリバス １１Ａ、１１Ｂ、１１Ｃ 処理部 １２Ａ、１２Ｂ、１２Ｃ、５３Ａ、５３Ｂ、５３Ｃ ロ
ーカルメモリ（ＬＭ） ＳＡ、ＳＢ、ＳＣ データバスセレクタ ５０ 共有メモリ間接続バス ５１Ａ、５１Ｂ、５１Ｃ システムバス ５２Ａ、５２Ｂ、５２Ｃ ＣＰＵ ５５Ａ、５５Ｂ、５５Ｃ Ｉ／Ｏ制御部 Ａ 調停回路 Ｂ 共通バスライン ＭＭ 共有メモリ Ｐ０〜Ｐｉ プロセッサ Ｎ０〜Ｎｉ データ領域 Ｐ０Ａ、Ｐ１Ａ、Ｐ２Ａ 割込み発生手段 Ｐ０Ｂ、Ｐ１Ｂ、Ｐ２Ｂ 送信元記憶部 Ｐ０Ｃ、Ｐ１Ｃ、Ｐ２Ｃ 送信先記憶部 ７２ スキャナデータ処理回路 ７３ 符号化回路 ７４ スワップバッファ ７５ イメージスキャナ ７８ 画像バス
ーカルメモリ（ＬＭ） ＳＡ、ＳＢ、ＳＣ データバスセレクタ ５０ 共有メモリ間接続バス ５１Ａ、５１Ｂ、５１Ｃ システムバス ５２Ａ、５２Ｂ、５２Ｃ ＣＰＵ ５５Ａ、５５Ｂ、５５Ｃ Ｉ／Ｏ制御部 Ａ 調停回路 Ｂ 共通バスライン ＭＭ 共有メモリ Ｐ０〜Ｐｉ プロセッサ Ｎ０〜Ｎｉ データ領域 Ｐ０Ａ、Ｐ１Ａ、Ｐ２Ａ 割込み発生手段 Ｐ０Ｂ、Ｐ１Ｂ、Ｐ２Ｂ 送信元記憶部 Ｐ０Ｃ、Ｐ１Ｃ、Ｐ２Ｃ 送信先記憶部 ７２ スキャナデータ処理回路 ７３ 符号化回路 ７４ スワップバッファ ７５ イメージスキャナ ７８ 画像バス
Claims (4)
- 【請求項１】 それぞれがローカルメモリを有する複数
のプロセッサを備えたコンピュータシステムにおいて、 前記複数のプロセッサがアクセスできる共有メモリと、 前記複数のプロセッサの有する前記ローカルメモリ及び
前記共有メモリを制御するメモリ制御部と、 を備え、 前記メモリ制御部は、前記複数のプロセッサの有する前
記ローカルメモリ及び前記共有メモリを前記複数のプロ
セッサの所定のプロセッサに従属するように制御するこ
とを特徴とするコンピュータシステム。 - 【請求項２】 前記メモリ制御部は、前記複数のプロセ
ッサの有する前記ローカルメモリのうち特定のローカル
メモリを共有メモリとして使用し、前記共有メモリを前
記複数のプロセッサのうち特定のプロセッサのローカル
メモリとして使用するように制御することを特徴とする
請求項１記載のコンピュータシステム。 - 【請求項３】 前記複数のプロセッサは、前記メモリ制
御部に対して並列に接続されていることを特徴とする請
求項１または２記載のコンピュータシステム。 - 【請求項４】 前記複数のプロセッサは、前記メモリ制
御部を中心としてスター型に接続されていることを特徴
とする請求項１または２記載のコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084882A JP2001273191A (ja) | 2000-03-24 | 2000-03-24 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084882A JP2001273191A (ja) | 2000-03-24 | 2000-03-24 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001273191A true JP2001273191A (ja) | 2001-10-05 |
Family
ID=18601296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000084882A Withdrawn JP2001273191A (ja) | 2000-03-24 | 2000-03-24 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001273191A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003050759A1 (fr) * | 2001-12-12 | 2003-06-19 | Sony Corporation | Appareil de traitement d'images et procede associe |
| US7359996B2 (en) | 2002-04-19 | 2008-04-15 | Seiko Epson Corporation | Data transfer control device, electronic equipment, and data transfer control method |
| JP2014146109A (ja) * | 2013-01-28 | 2014-08-14 | Kyocera Document Solutions Inc | 情報処理装置 |
-
2000
- 2000-03-24 JP JP2000084882A patent/JP2001273191A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003050759A1 (fr) * | 2001-12-12 | 2003-06-19 | Sony Corporation | Appareil de traitement d'images et procede associe |
| CN1297939C (zh) * | 2001-12-12 | 2007-01-31 | 索尼公司 | 图像处理装置及图像处理方法 |
| US7333115B2 (en) | 2001-12-12 | 2008-02-19 | Sony Corporation | Image processing apparatus and method thereof |
| US7359996B2 (en) | 2002-04-19 | 2008-04-15 | Seiko Epson Corporation | Data transfer control device, electronic equipment, and data transfer control method |
| JP2014146109A (ja) * | 2013-01-28 | 2014-08-14 | Kyocera Document Solutions Inc | 情報処理装置 |
| US9247079B2 (en) | 2013-01-28 | 2016-01-26 | Kyocera Document Solutions Inc. | Information processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20051028 |