JP2002229848A - 共有メモリを備えたプロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 ハードウエア構成が簡略化でき、スループッ
トの向上が図れる共有メモリシステムを提供する。 【解決手段】 複数のプロセッサ１００〜１０２と、共
有メモリシステム１０９とを具備するプロセッサシステ
ムにおいて、共有メモリ領域を複数の領域に分割し、各
プロセッサ１００〜１０２に対して、データ書き込み用
領域を割り当てる。各プロセッサ１００〜１０２は、自
己に割り当てられたデータ書き込み用領域にデータの書
き込みを行うとともに、他のプロセッサに割り当てられ
たデータ書き込み用領域からデータの読み出しを行うこ
とで、他のプロセッサとデータのやり取りを行う。ま
た、共有メモリシステム１０９は、各プロセッサ１００
〜１０２のライトアクセスの比率又は優先度に応じ、前
記データ書き込み用領域のサイズを動的に増減させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
を備えたプロセッサシステムに関し、特に、プロセッサ
間での情報の送受信を行うための共有メモリシステムに
関する。

【０００２】

【従来の技術】従来、共有メモリシステムとして、例え
ば、特開平９−６２５６３号公報に記載されたものが知
られている。前記公報に記載されている共有メモリシス
テムは、ローカル共有メモリまたは分散共有メモリと呼
ばれるタイプの共有メモリシステムであり、各プロセッ
サ毎に分散して共有メモリを設けるものである。そし
て、１つのプロセッサのローカル共有メモリの内容が変
更された場合は、その内容を共有バスシステムを介して
ブロードキャストすることにより、他のプロセッサのロ
ーカル共有メモリの内容も同様に変更する。

【０００３】

【発明が解決しようとする課題】しかしながら、このシ
ステムでは、各プロセッサ毎に分散して共有メモリを設
け、共有バスシステムを介したブロードキャストにより
共有メモリシステムを実現しているため、ハードウェア
構成が大規模で複雑なものとなる。また、共有バスシス
テムを介したブロードキャスト中に、アクセスの競合が
発生すると、ブロードキャスト処理の間、待ちが発生
し、スループットが低下する。

【０００４】本発明の目的は、ハードウエア構成が簡略
化でき、スループットの向上が図れる共有メモリシステ
ムを提供することにある。

【０００５】

【課題を解決するための手段】本発明に係るプロセッサ
システムは、複数のプロセッサと、当該複数のプロセッ
サによってアクセスされる共有メモリシステムとを備え
たプロセッサシステムであって、前記共有メモリシステ
ムは、前記複数のプロセッサのそれぞれに対応する複数
のアクセスポートを有する多ポートメモリと、当該多ポ
ートメモリに対するアクセスを制御する共有メモリ制御
装置とを備え、前記多ポートメモリには、各プロセッサ
毎に、データ書き込み用領域が設けられており、予め定
めた条件が成立すると、前記データ書き込み用領域のサ
イズを増減させることを特徴とする。

【０００６】この場合において、前記複数のプロセッサ
のそれぞれに対して、前記共有メモリシステムにデータ
を書き込むための仮想アドレス領域を割り当て、前記共
有メモリ制御装置は、各プロセッサに割り当てられた仮
想アドレス領域がアクセスされた場合、前記多ポートメ
モリの対応するデータ書き込み用領域がアクセスされる
ように、前記共有メモリシステムをアクセスするための
仮想アドレスを、前記多ポートメモリをアクセスするた
めの物理アドレスにアドレス変換を行うようにしてもよ
い。

【０００７】更に、前記共有メモリ制御装置は、前記予
め定めた条件が成立すると、前記アドレス変換の方法を
変更するようにしてもよい。

【０００８】また、以上の場合において、各プロセッサ
のライトアクセスの比率に応じ、前記データ書き込み用
領域のサイズを動的に増減させるようにしてもよいし、
各プロセッサのライトアクセスの優先度に応じ、前記デ
ータ書き込み用領域のサイズを動的に増減させるように
してもよい。

【０００９】また、前記アクセスポートは、それぞれ、
リードポート及びライトポートによって構成するように
してもよいし、リードライトポートによって構成するよ
うにしてもよい。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しつつ詳細に説明する。

【００１１】図１は、本発明によるプロセッサシステム
の構成を示す図である。

【００１２】同図に示すように、本システムは、３つの
プロセッサ部１０６〜１０８と、共有メモリシステム１
０９とを備える。なお、ここでは、プロセッサ部の数が
３の場合について説明するが、当然のことながら、プロ
セッサ部の数は３に限られない。

【００１３】各プロセッサ部１０６〜１０８は、プロセ
ッサ１００〜１０２と、制御回路１０３〜１０５とを備
える。プロセッサ１００〜１０２と制御回路１０３〜１
０５とは、制御信号（ＣＴＬ）１１０、アドレス信号
（ＡＤＲ）１１１、データ信号（ＤＡＴＡ）１１２等に
よって接続される。また、制御回路１０３〜１０５と共
有メモリシステム１０９とは、制御信号（ＣＴＬ）１１
３、アドレス信号（ＡＤＲ）１１４、データ信号（ＤＡ
ＴＡ）１１５等によって接続される。

【００１４】制御回路１０３〜１０５は、プロセッサ１
００〜１０２が、共有メモリシステム１０９にアクセス
する際の制御を行うものである。すなわち、プロセッサ
１００〜１０２が共有メモリシステム１０９に対してリ
ードアクセスを行う場合は、制御回路１０３〜１０５を
介して、共有メモリシステム１０９からデータを読み出
す。また、プロセッサ１００〜１０２が共有メモリシス
テム１０９に対してライトアクセスを行う場合は、制御
回路１０３〜１０５を介して、共有メモリシステム１０
９へデータを書き込む。

【００１５】共有メモリシステム１０９は、３つのプロ
セッサ部１０６〜１０８のそれぞれと接続され、主に、
プロセッサ間でデータのやり取りをするために使われ
る。なお、同図には示していないが、各プロセッサ部１
０６〜１０８は、それぞれ、ローカルメモリを備えてい
る。

【００１６】図２は、共有メモリシステム１０９の構成
を示す図である。

【００１７】同図に示すように、共有メモリシステム１
０９は、共有メモリ制御装置４００と多ポートメモリ４
０１とを備える。

【００１８】共有メモリ制御装置４００は、各プロセッ
サ部１０６〜１０８の多ポートメモリ４０１に対するア
クセスの制御を行うものである。すなわち、共有メモリ
制御装置４００は、制御回路１０３〜１０５の出力する
信号に応じて、多ポートメモリ４０１へのリードアクセ
ス及びライトアクセスの制御を行う。

【００１９】また、共有メモリ制御装置４００は、アク
セス・カウンタ４０２を備える。アクセス・カウンタ４
０２は、各プロセッサ部１０６〜１０８からのライトア
クセス数をカウントするものである。アクセス・カウン
タ４０２の利用方法については後述する。

【００２０】一方、多ポートメモリ４０１は、プロセッ
サ数に応じた数のアクセスポートを持つ記憶部である。
図１に示したシステム構成の場合、多ポートメモリ４０
１は、３つのアクセスポートを備える。各プロセッサ毎
に設けられるアクセスポートは、リードポートとライト
ポートとで構成してもよいし、１つのリードライトポー
トで構成するようにしてもよい。

【００２１】次に、以上のような構成を有するプロセッ
サシステムの動作について説明する。

【００２２】各プロセッサ１００〜１０２が共有メモリ
システム１０９内の多ポートメモリ４０１をアクセスす
る際、各プロセッサ１００〜１０２が共有メモリシステ
ム１０９をアクセスするために使用するアドレス（以
下、仮想アドレスという）と、共有メモリ制御装置４０
０が多ポートメモリ４０１にアクセスするために使用す
るアドレス（以下、物理アドレスという）とを対応させ
る必要がある。

【００２３】このため、本実施形態においては、共有メ
モリ制御装置４００が、仮想アドレスから物理アドレス
へのアドレス変換を行う。

【００２４】図３は、多ポートメモリ４０１のメモリマ
ップの例を示す図である。

【００２５】同図に示すように、多ポートメモリ４０１
は、領域Ｂ２０６を有する。本実施形態では、多ポート
メモリ４０１の領域Ｂ２０６を、３つのプロセッサ１０
０〜１０２によって共用する。

【００２６】すなわち、領域Ｂ２０６を、３つの領域ｂ
ｘ２０１、ｂｙ２０２、ｂｚ２０３に分割し、領域ｂｘ
２０１（物理アドレスｂｘ０〜ｂｘ１）を、プロセッサ
１００のデータ書き込み用領域として利用し、領域ｂｙ
２０２（物理アドレスｂｙ０〜ｂｙ１）を、プロセッサ
１０１のデータ書き込み用領域として利用し、領域ｂｚ
２０３（物理アドレスｂｚ０〜ｂｚ１）を、プロセッサ
１０２のデータ書き込み用領域として利用する。

【００２７】そして、各プロセッサ１００〜１０２は、
３つの領域ｂｘ２０１、ｂｙ２０２、ｂｚ２０３にそれ
ぞれ書き込まれたデータを適宜読み出すことにより、他
のプロセッサからのデータを受信する。

【００２８】なお、本実施形態では、各領域ｂｘ２０
１、ｂｙ２０２、ｂｚ２０３の大きさは固定ではなく、
動的に変化させることができる。各領域のサイズを動的
に変化させる動作については後述する。

【００２９】図４は、プロセッサ１００〜１０２のメモ
リマップの例を示す図である。同図は、各プロセッサ間
でデータをやり取りするために利用される共有メモリ領
域を示している。

【００３０】同図に示すように、共有メモリ領域は、３
つの領域Ａｘ３０１、Ａｙ３０２、Ａｚ３０３に分けら
れる。各領域Ａｘ３０１、Ａｙ３０２、Ａｚ３０３は、
それぞれ、領域Ｂ２０６と同じ大きさを有している。

【００３１】領域Ａｘ３０１（仮想アドレスａｘ０〜ａ
ｘ１）は、プロセッサ１００のデータ書き込み用領域と
して割り当て可能な領域であり、領域Ａｙ３０２（仮想
アドレスａｙ０〜ａｙ１）は、プロセッサ１０１のデー
タ書き込み用領域として割り当て可能な領域であり、領
域Ａｚ３０３（仮想アドレスａｚ０〜ａｚ１）は、プロ
セッサ１０２のデータ書き込み用領域として割り当て可
能な領域である。

【００３２】同図では、領域Ａｘ３０１中の領域ａｘ３
０４（仮想アドレスａｘ０〜ａｘｎ）をプロセッサ１０
０のデータ書き込み用領域として割り当て、領域Ａｙ３
０２中の領域ａｙ３０５（仮想アドレスａｙ０〜ａｙ
ｎ）をプロセッサ１０１のデータ書き込み用領域として
割り当て、領域Ａｚ３０３中の領域ａｚ３０６（仮想ア
ドレスａｚ０〜ａｚｎ）をプロセッサ１０２のデータ書
き込み用領域として割り当てている。

【００３３】そして、領域ａｘ３０４を領域ｂｘ２０１
に対応させ、領域ａｙ３０５を領域ｂｙ２０２に対応さ
せ、領域ａｚ３０６を領域ｂｚ２０３に対応させる。

【００３４】すなわち、プロセッサ１００が共有メモリ
システム１０９の領域ａｘ３０４に対してライトアクセ
スを行うと、多ポートメモリ４０１においては、領域ｂ
ｘ２０１に対してライトアクセスが行われる。

【００３５】また、プロセッサ１０１が共有メモリシス
テム１０９の領域ａｙ３０５に対してライトアクセスを
行うと、多ポートメモリ４０１においては、領域ｂｙ２
０２に対してライトアクセスが行われる。

【００３６】また、プロセッサ１０２が共有メモリシス
テム１０９の領域ａｚ３０６に対してライトアクセスを
行うと、多ポートメモリ４０１においては、領域ｂｚ２
０３に対してライトアクセスが行われる。

【００３７】そして、プロセッサ１０１，１０２が共有
メモリシステム１０９の領域ａｘ３０４に対してリード
アクセスを行うと、多ポートメモリ４０１においては、
領域ｂｘ２０１に対してリードアクセスが行われ、プロ
セッサ１００が書き込んだデータを読み出すことができ
る。

【００３８】また、プロセッサ１００，１０２が共有メ
モリシステム１０９の領域ａｙ３０５に対してリードア
クセスを行うと、多ポートメモリ４０１においては、領
域ｂｙ２０２に対してリードアクセスが行われ、プロセ
ッサ１０１が書き込んだデータを読み出すことができ
る。

【００３９】また、プロセッサ１００，１０１が共有メ
モリシステム１０９の領域ａｚ３０６に対してリードア
クセスを行うと、多ポートメモリ４０１においては、領
域ｂｚ２０３に対してリードアクセスが行われ、プロセ
ッサ１０２が書き込んだデータを読み出すことができ
る。

【００４０】なお、各データ書き込み用領域３０４〜３
０６の最終仮想アドレスａｘｎ、ａｙｎ、ａｚｎは、共
有メモリアクセス制御装置４００内の境界アドレスレジ
スタに保持される。各プロセッサ１００〜１０２は、こ
の境界アドレスレジスタを参照することにより、各プロ
セッサ１００〜１０２に割り当てられたデータ書き込み
用領域の範囲を認識することができる。

【００４１】前述したように、共有メモリシステム１０
９を構成する多ポートメモリ４０１は、プロセッサ数に
応じた数のアクセスポートを有するため、アクセスのコ
ンフリクトを低減させることができる。

【００４２】例えば、プロセッサ１００が共有メモリシ
ステム１０９にリードアクセスを行う場合に、他のプロ
セッサ１０１，１０２が共有メモリシステム１０９に対
してリードアクセスを行っていても、並列にアクセス可
能である。

【００４３】一方、プロセッサ１００が共有メモリシス
テム１０９にリードアクセスを行う場合に、他のプロセ
ッサ１０１，１０２が共有メモリシステム１０９に対し
てライトアクセスしている場合は、領域ｂｙ２０２及び
領域ｂｚ２０３において競合が生じる可能性がある。競
合が生じた場合、共有メモリアクセス制御装置４００
は、プロセッサ１００のリードアクセスサイクルを引き
伸ばし、他のプロセッサ１０１，１０２のライトアクセ
スが終了した後、プロセッサ１００のデータ読み出しを
行わせる。

【００４４】また、プロセッサ１００の領域ｂｘ２０１
へのライトアクセスは、プロセッサ１０１の領域ｂｙ２
０２へのライトアクセス及びプロセッサ１０２の領域ｂ
ｚ２０３へのライトアクセスのどちらか一方または両方
と並列して行うことが可能である。

【００４５】一方、プロセッサ１００が領域ｂｘ２０１
へライトアクセスを行う場合に、領域ｂｘ２０１に対し
て他のプロセッサ１０１，１０２がリードアクセスして
いる場合、競合が生じる可能性がある。競合が生じた場
合、共有メモリアクセス制御装置４００は、他のプロセ
ッサ１０１，１０２のリードアクセスサイクルを引き伸
ばし、プロセッサ１００のライトアクセス終了後に、他
のプロセッサ１０１，１０２のデータ読み出しを行わせ
る。

【００４６】次に、前述したデータ書き込み用領域のサ
イズを動的に変更する動作について説明する。

【００４７】本実施形態では、各プロセッサ１００〜１
０２における処理状況等に応じて、各プロセッサ１００
〜１０２に割り当てるデータ書き込み用領域の大きさを
変更し、システム全体としてのスループットの向上を図
ることができる。

【００４８】まず、初期状態では、各プロセッサ１００
〜１０２に対して、予め定められたサイズ、例えば、す
べてに同じ大きさのデータ書き込み用領域を割り当て
る。そして、プロセッサ１００〜１０２のライトアクセ
ス量の比率が所定のしきい値以上変化したとき、その変
化に応じて、各プロセッサ１００〜１０２に割り当てる
データ書き込み用領域のサイズを変化させる。すなわ
ち、ライトアクセス量に格差が生じた場合、ライトアク
セス量の少ないプロセッサに割り当てている領域のサイ
ズを小さくし、その分、ライトアクセス量の多いプロセ
ッサに割り当てている領域のサイズを大きくする。

【００４９】共有メモリ制御装置４００は、ライトアク
セス量の比率の変化を検出するため、アクセス・カウン
タ４０２によって、各プロセッサ１００〜１０２からの
ライトアクセス数をカウントし、単位時間あたりのライ
トアクセス量を求める。

【００５０】例えば、初期状態から、プロセッサ１００
〜１０２のライトアクセス量の比率が、

【数１】 プロセッサ100 ＞ プロセッサ101 ＞ プロセッサ102・・・（１） と変化したとする。

【００５１】共有メモリ制御装置４００は、プロセッサ
１００からのライトアクセスがＬ回、プロセッサ１０１
からのライトアクセスがＭ回、プロセッサ１０２からの
ライトアクセスがＮ回としたとき、あらかじめ定めたし
きい値ｋに対して、

【数２】 L ≧ M ＋ k ≧ N ＋ 2k ( k ＞ 0 )・・・(2) という関係が満たされると、ライトアクセス量の比率に
変化があったと判断し、各プロセッサ１００〜１０２に
割り当てるデータ書き込み用領域の大きさを動的に変化
させる。例えば、プロセッサ１０２のデータ書き込み用
領域を小さくし、その分、プロセッサ１００のデータ書
き込み用領域を大きくする。

【００５２】図５は、データ書き込み用領域のサイズ変
更を行った後の多ポートメモリ４０１のメモリマップの
例を示す図である。

【００５３】同図に示すように、プロセッサ１０２に割
り当てられていた領域ｂｚ２０３が、２つの領域、すな
わち、領域２０５（物理アドレスｂｚ０〜ｂｚｎ）と領
域２０４（物理アドレスｂｚｎ＋１〜ｂｚ１）に分割さ
れる。そして、領域２０４がプロセッサ１００のデータ
書き込み用領域の追加領域として割り当てられる。その
結果、プロセッサ１００のデータ書き込み用領域は、領
域２０１に領域２０４を追加したものとなり、プロセッ
サ１０２のデータ書き込み用領域は、領域２０５にな
る。なお、プロセッサ１０１のデータ書き込み用領域は
不変とする。

【００５４】図６は、データ書き込み用領域のサイズ変
更を行った後のプロセッサ１００〜１０２のメモリマッ
プを示す図である。

【００５５】同図に示すように、多ポートメモリ４００
における領域２０４の追加に対応して、プロセッサ１０
０のデータ書き込み用領域ａｘ３０４に、領域３１０
（仮想アドレスａｘｎ＋１〜ａｘｉ）が追加される。一
方、プロセッサ１０２のデータ書き込み用領域ａｚ３０
６からは、領域３１１（仮想アドレスａｚｉ＋１〜ａｚ
ｎ）が除かれる。

【００５６】共有メモリ制御装置４００は、データ書き
込み用領域のサイズを変更すると、変更後の各領域の最
終仮想アドレスａｘｉ、ａｙｉ、ａｚｉを、境界アドレ
スレジスタに格納する。各プロセッサ１００〜１０２
は、この境界アドレスレジスタを必要に応じて参照する
ことにより、サイズ変更後のデータ書き込み用領域の範
囲を認識することができる。

【００５７】以上のようなサイズ変更に伴い、共有メモ
リ制御装置４００は、領域３０４に対するアクセスの際
は、仮想アドレスを、領域ｂｘ２０１の対応する物理ア
ドレスに変換してライトアクセスを行い、領域３１０に
対するアクセスの際は、仮想アドレスを、領域２０４の
対応する物理アドレスに変換してライトアクセスを行
う。

【００５８】また、共有メモリ制御装置４００は、領域
３１２（仮想アドレスａｚ０〜ａｚｉ）に対するアクセ
スの際は、仮想アドレスを、領域２０５の対応する物理
アドレスに変換してライトアクセスを行う。

【００５９】以上説明したように、本実施形態によれ
ば、プロセッサ１００〜１０２のライトアクセス量に比
例して動的にデータ書き込み用領域のサイズを変化さ
せ、ライトアクセスの多いプロセッサからの転送スルー
プットを向上させ、ライトアクセスの少ないプロセッサ
からの転送スループットは必要最小限にとどめることに
より、システム全体としてのスループットの低下を抑え
ながら、ハードウエア構成を簡略化できる。

【００６０】以上の説明では、ライトアクセス量の変化
に応じて、各プロセッサに割り当てるデータ書き込み用
領域の大きさを動的に変化させていたが、次に、各プロ
セッサからのライトアクセスの優先度の変化に応じて、
データ書き込み用領域のサイズを動的に変化させる場合
について説明する。

【００６１】この場合、共有メモリ制御装置４００は、
アクセス・カウンタ４０２に加えて、又は、アクセス・
カウンタ４０２の代わりに、優先度レジスタを備える。
この優先度レジスタには、各プロセッサ１００〜１０２
のライトアクセスの優先度を示す値が設定される。例え
ば、初期状態では、各プロセッサ１００〜１０２に対し
て同じ値を設定しておき、各プロセッサ１００〜１０２
は、自分が行うライトアクセスの優先度を変えたい場
合、優先度レジスタに所望の優先度を示す値を設定す
る。

【００６２】そして、優先度レジスタに設定された値が
変化したとき、例えば、前述した式（１）に示すように
変化したとき、共有メモリ制御装置４００は、各プロセ
ッサ１００〜１０２に割り当てるデータ書き込み用領域
の大きさを動的に変化させる。

【００６３】各プロセッサ１００〜１０２に割り当てる
データ書き込み用領域の大きさを動的に変化させる動作
については、前述したライトアクセス量の変化に応じて
動的に変化させる場合と同様にして行われる。

【００６４】これにより、プロセッサ１００〜１０２の
ライトアクセスの優先度に比例して動的にデータ書き込
み用領域のサイズを変化させ、優先度の高いプロセッサ
からの転送スループットを向上させ、優先度の低いプロ
セッサからの転送スループットは必要最小限にとどめる
ことにより、システム全体としてのスループット低下を
抑えながら、ハードウエア構成を簡略化できる。

【００６５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、共有メモリを用いたプロセッサ間通信において、
各プロセッサがデータ書き込みをできる領域を動的に変
更することができ、スループットの低下を抑えながら、
ハードウエア構成を簡略化することができる。

【図面の簡単な説明】

【図１】 本発明によるプロセッサシステムの構成を示
す図である。

【図２】 共有メモリシステム１０９の構成を示す図で
ある。

【図３】 多ポートメモリ４０１のメモリマップの例を
示す図である。

【図４】 プロセッサのメモリマップの例を示す図であ
る。

【図５】 多ポートメモリ４０１のメモリマップ（変更
後）の例を示す図である。

【図６】 プロセッサのメモリマップ（変更後）の例を
示す図である。

【符号の説明】

１００〜１０２ プロセッサ １０３〜１０５ 制御回路 １０６〜１０８ プロセッサ部 １０９ 共有メモリシステム ２０１ 領域ｂｘ：共有メモリ領域 ２０２ 領域ｂｙ：共有メモリ領域 ２０３ 領域ｂｚ：共有メモリ領域 ２０６ 領域Ｂ ３０１ 領域Ａｘ ３０２ 領域Ａｙ ３０３ 領域Ａｚ ３０４ 領域ａｘ：共有メモリ領域 ３０５ 領域ａｙ：共有メモリ領域 ３０６ 領域ａｚ：共有メモリ領域 ４００ 共有メモリ制御装置 ４０１ 多ポートメモリ ４０２ アクセス・カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 和男 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 (72)発明者 丹沢 洋 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所ディフェンスシステム事 業部内 Ｆターム(参考） 5B045 BB32 BB38 DD03 5B060 AA08 AA12 AB26 KA02

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、当該複数のプロセ
   ッサによってアクセスされる共有メモリシステムとを備
   えたプロセッサシステムであって、 前記共有メモリシステムは、 前記複数のプロセッサのそれぞれに対応する複数のアク
   セスポートを有する多ポートメモリと、 当該多ポートメモリに対するアクセスを制御する共有メ
   モリ制御装置とを備え、 前記多ポートメモリには、各プロセッサ毎に、データ書
   き込み用領域が設けられており、 予め定めた条件が成立すると、前記データ書き込み用領
   域のサイズを増減させることを特徴とするプロセッサシ
   ステム。
2. 【請求項２】 前記複数のプロセッサのそれぞれに対し
   て、前記共有メモリシステムにデータを書き込むための
   仮想アドレス領域を割り当て、 前記共有メモリ制御装置は、各プロセッサに割り当てら
   れた仮想アドレス領域がアクセスされた場合、前記多ポ
   ートメモリの対応するデータ書き込み用領域がアクセス
   されるように、前記共有メモリシステムをアクセスする
   ための仮想アドレスを、前記多ポートメモリをアクセス
   するための物理アドレスにアドレス変換を行うことを特
   徴とする請求項１に記載のプロセッサシステム。
3. 【請求項３】 前記共有メモリ制御装置は、前記予め定
   めた条件が成立すると、前記アドレス変換の方法を変更
   することを特徴とする請求項２に記載のプロセッサシス
   テム。
4. 【請求項４】 各プロセッサのライトアクセスの比率に
   応じ、前記データ書き込み用領域のサイズを動的に増減
   させることを特徴とする請求項１〜３のいずれか一項に
   記載のプロセッサシステム。
5. 【請求項５】 各プロセッサのライトアクセスの優先度
   に応じ、前記データ書き込み用領域のサイズを動的に増
   減させることを特徴とする請求項１〜３のいずれか一項
   に記載のプロセッサシステム。