CN102017002A - 具有可配置输入/输出端口的存储器模块 - Google Patents

具有可配置输入/输出端口的存储器模块 Download PDF

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CN102017002A
CN102017002A CN2009801160984A CN200980116098A CN102017002A CN 102017002 A CN102017002 A CN 102017002A CN 2009801160984 A CN2009801160984 A CN 2009801160984A CN 200980116098 A CN200980116098 A CN 200980116098A CN 102017002 A CN102017002 A CN 102017002A
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特里·R·李
戴维·欧瓦德
罗伊·格雷夫
罗伯特·N·莱博维茨
维克托·蔡
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Abstract

一种存储器模块(100、220、320、620)具有一个或一个以上存储器装置(120)、与所述一个或一个以上存储器装置(120)通信的控制器(130、222、330、622)，以及多个输入/输出端口(144、240、242、350、640、645)。所述控制器(130、222、330、622)经配置以将每一输入/输出端口(144、240、242、350、640、645)配置为输入、输出或双向输入/输出。

Description

具有可配置输入/输出端口的存储器模块
技术领域
本发明大体来说涉及存储器模块，且特定来说，本发明涉及具有可配置输入/输出端口的存储器模块。
背景技术
例如存储卡等存储器模块通常用于例如个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、蜂窝式电话等电子装置中。对于各种存储应用，可将例如快闪存储器模块等存储器模块配置为能够可装卸地耦合到主机装置(例如，电子装置的处理器)的可装卸式存储器。
典型存储器模块可包括耦合到存储器控制器的一个或一个以上存储器装置。每一存储器装置可为“与非”或“或非”快闪存储器装置、动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置或其类似者，且可包括存储器单元(例如，非易失性存储器单元)的阵列。存储器控制器将数据信号、地址信号及控制信号提供给所述一个或一个以上存储器装置中的每一者。
存储器控制器通常经由输入/输出接口(例如，其常常被称作输入/输出总线)而与主机通信地置放，以用于耦合到主机装置以形成电子系统的一部分。输入/输出总线的实例为USB(通用串行总线)接口。
输入/输出接口通常提供一个或一个以上数据信号链路(常常被称作通道)(例如，1、4、8、16等)，控制器可经由所述一个或一个以上数据信号链路而接收来自主机的数据信号和/或控制器可经由所述一个或一个以上数据信号链路而将数据信号发送到主机。举例来说，输入/输出数据信号通道可包括单向或双向数据信号线。输入/输出数据信号通道的数目常常被称作输入/输出接口的输入/输出总线宽度。然而，常规接口受限在于：用于输出的相同输入/输出数据信号通道通常也用于输入。
由于上文所陈述的原因，且由于下文所陈述的对于所属领域的技术人员来说在阅读及理解本说明书之后即将变得显而易见的其它原因，此项技术中存在对于用于配置存储器模块上的输入/输出接口的数据信号线的替代方法的需要。
附图说明
图1为根据本发明的一实施例的电子系统的实施例的框图说明。
图2为根据本发明的另一实施例的配置为环的电子系统的实施例的框图说明。
图3为根据本发明的另一实施例的电子系统的另一实施例的框图说明。
图4为根据本发明的另一实施例的电子系统的另一实施例的框图说明。
图5为根据本发明的另一实施例的电子系统的另一实施例的框图说明。
图6为根据本发明的另一实施例的电子系统的另一实施例的框图说明。
具体实施方式
在以下详细描述中，参看形成其一部分的附图，且在附图中，借助于说明来展示特定实施例。在所述图式中，相似数字贯穿若干视图描述大体上类似的组件。可利用其它实施例且可在不偏离本发明的范围的情况下进行结构、逻辑及电改变。因此，以下详细描述不应以限制意义加以理解，且本发明的范围仅由所附权利要求书及其均等物来界定。
图1为根据一实施例的(例如)作为电子系统的一部分的耦合到主机控制器110的存储器模块100(例如，存储卡)的框图说明。电子系统的实例包括例如计算机系统、外围装置、蜂窝式装置及无线装置、数码相机、音频记录器、个人数字助理(PDA)等系统。
对于一个实施例，存储器模块100可包括与存储器控制器130通信的一个或一个以上存储器装置120(例如，存储器芯片或裸片)。存储器装置的实例包括“与非”存储器装置、“或非”存储器装置或其它非易失性存储器装置、动态随机存取存储器装置(DRAM)、静态随机存取存储器装置(SRAM)，或其类似者。每一存储器装置120可包括存储器单元(例如，非易失性存储器单元)的阵列。
主机控制器110经由在存储器模块100外部且耦合于主机控制器110与存储器控制器130之间的外部控制信号链路140而将例如命令信号(命令)及地址信号(地址)等控制信号提供到存储器控制器130。对于一个实施例，存储器控制器130可经由控制信号链路140而将(例如)指示其配置和/或存储器模块100的配置的配置信号(配置信息)发送到主机控制器110。可在写入操作期间经由外部数据链路150(也被称作数据通道)而将数据信号(数据)从主机控制器110的输入/输出端口142发送到存储器控制器130的输入/输出端口144。可在读取操作期间经由数据链路150而在主机控制器110的输入/输出端口142处接收来自存储器控制器130的输入/输出端口144的数据信号。
存储器控制器130(例如)响应于从主机控制器110接收的命令和/或地址而经由在存储器模块100内部的内部控制链路160而将地址信号和/或命令信号提供到存储器装置120中的一者或一者以上。存储器控制器130在写入操作期间还经由在存储器模块100内部的内部数据链路170而将从主机控制器110接收的数据发送到存储器装置120中的一者或一者以上。存储器控制器130在读取操作期间还经由数据链路170而接收来自存储器装置120中的一者或一者以上的数据以用于随后传输到主机控制器110。对于一个实施例，数据链路170可为具有1个、2个、4个、8个、16个、32个或64个位等的总线宽度的数据总线。
对于一个实施例，第一数目的数据链路150可为单向的且可经配置以(例如)在写入操作期间在第一方向上将数据(例如)从主机控制器110传送到存储器控制器130。将主机控制器110的耦合到第一数目的数据链路150的输入/输出端口142配置为输出且将存储器控制器130的通过第一数目的数据链路150而耦合到输入/输出端口142中的相应者的输入/输出端口144配置为输入可实现此目的。第二(例如，剩余)数目的数据链路150可为单向的且经配置以(例如)在读取操作期间在与第一方向相反的第二方向上将数据(例如)从存储器控制器130传送到主机控制器110。将主机控制器110的耦合到第二数目的数据链路150的输入/输出端口142配置为输入且将存储器控制器130的通过第二数目的数据链路150而耦合到输入/输出端口142中的相应者的输入/输出端口144配置为输出端口可实现此目的。
在一个实例中，图1中对于N＝4，即，对于四个数据链路150，分别耦合到数据链路1501-1503的输入/输出端口1421-1423可经配置为输出端口，且分别耦合到数据链路1501-1503的输入/输出端口1441-1443可经配置为输入端口，而耦合到数据链路1504的输入/输出端口1424可经配置为输入端口，且耦合到数据链路1504的输入/输出端口1444可经配置为输出端口。这配置数据链路1501-1503以将数据从主机控制器110传送到存储器控制器130且配置数据链路1504以将数据从存储器控制器130传送到主机控制器110。在另一实例中，数据链路1501-1502可经配置以将数据从主机控制器110传送到存储器控制器130，且数据链路1503-1504可经配置以将数据从存储器控制器130传送到主机控制器110。对于一个实施例，可同时发生读取操作与写入操作，以使得同时经由第一数目的数据链路150而将数据从主机控制器110传送到存储器控制器130且经由部分数目的数据链路150而将数据从存储器控制器130传送到主机控制器110。
对于另一实施例，所有数据链路150可经配置以在第一方向上将数据(例如)从主机控制器110传送到存储器控制器130，而所有数据链路150中的若干者(例如，一小部分)可经配置以在与第一方向相反的第二方向上将数据(例如)从存储器控制器130传送到主机控制器110。举例来说，当在第一方向上传送数据时，主机控制器110的所有输入/输出端口142经配置为输出，且存储器控制器130的所有输入/输出端口144经配置为输入，且当在第二方向上传送数据时，主机控制器110的所有输入/输出端口142中耦合到所有数据链路150的部分的若干者经配置为输入端口，且存储器控制器130的所有输入/输出端口144中耦合到所有数据链路150的部分的一部分经配置为输出端口。或者，所有数据链路150可经配置以将数据从存储器控制器130传送到主机控制器110，而所有数据链路150中的若干者(例如，一小部分)可经配置以将数据从主机控制器110传送到存储器控制器130。
对于另一实施例，数据链路150中的一者或一者以上可经配置为双向数据链路。将主机控制器110的一个或一个以上输入/输出端口142配置为双向输入/输出且将存储器控制器130的分别通过数据链路150而耦合到所述一个或一个以上输入/输出端口142的一个或一个以上输入/输出端口144配置为双向输入/输出(即，输入与输出两者)可实现此目的。对于一个实施例，可经由双向数据链路中的第一数目者而将数据从主机控制器110传送到存储器控制器130，且同时可经由双向数据链路中的第二数目者而将数据从存储器控制器传送到主机控制器110。
对于一个实施例，可(例如)在存储器模块100的制造期间将数据链路150的配置(例如)作为配置数据存储于(例如)存储器控制器130的寄存器180中。接着，在存储器模块100启动之后，(例如)存储器控制器130即刻读取寄存器180且根据存储于寄存器180中的配置通过将输入/输出端口144相应地配置为(例如)用于从主机控制器110的数据写入的输入端口和/或用于到主机控制器110的数据读取的输出端口而配置数据链路150。举例来说，寄存器180可含有用于每一输入/输出端口144的指示每一输入/输出端口144的配置(即，配置为输入或配置为输出)的位。
对于另一实施例，存储器控制器130可向主机控制器110发送指示输入/输出端口144的配置的信号，以使得主机控制器110可配置输入/输出端口142以对应于输入/输出端口144的配置。举例来说，对于从主机控制器110到存储器控制器130的数据写入，主机控制器110可将耦合到经配置为输入端口的输入/输出端口144的输入/输出端口142配置为输出端口，而对于从存储器控制器130到主机控制器110的数据读取，主机控制器110可将耦合到经配置为输出端口的输入/输出端口144的输入/输出端口142配置为输入端口。
对于一个实施例，可根据存储器模块100的操作属性来配置数据链路150，操作属性例如每一输入/输出端口144的功率消耗、供应到存储器模块100的功率、存储器装置120已经编程和/或读取的次数、每一输入/输出端口144的数据速率容量等。举例来说，主机控制器110可向存储器控制器130发送指示应以某一速率在主机控制器110与存储器控制器130之间传送数据的命令。基于所要速率，存储器控制器130可配置其输入/输出端口144以达到所要速率。或者，存储器控制器130可响应于所述命令而将其属性发送到主机控制器110，且主机控制器110可基于存储器模块100的属性而确定待配置用于传送数据的数据链路150的数目。反过来，主机控制器110可相应地配置其输入/输出端口142，且可指令存储器控制器130将其输入/输出端口144配置为输入端口(如果输入/输出端口144耦合到经配置为输出端口的输入/输出端口142)且将其输入/输出端口144配置为输出端口(如果输入/输出端口144耦合到经配置为输入端口的输入/输出端口142)。对于一个实施例，可将存储器模块100的属性存储于寄存器(例如，存储器控制器130的寄存器180)中。
对于另一实施例，可(例如)响应于来自主机控制器110的命令而“在进行中”配置数据链路150。举例来说，主机控制器110可向存储器控制器130发送指示应以某一总数据速率在主机控制器110与存储器控制器130之间传送数据的命令。存储器控制器130可接着基于所述速率而确定使用多少个数据链路150来在主机控制器110与存储器控制器130之间传送数据。数据链路150的数目可根据总数据速率及存储器模块100的属性(例如，每一链路的数据速率、每一链路的功率消耗、供应到存储器模块100的功率等)来确定。举例来说，存储器控制器130可具有查找表185，查找表185响应于输入总数据速率而输出将用于传送数据的数据链路150的数目。存储器控制器130可接着相应地配置其输入/输出端口144且将输入/输出端口144的配置的指示发送到主机控制器110，以使得主机控制器110可配置其输入/输出端口142以对应于输入/输出端口144的配置，(例如)以使得经配置为输出端口的输入/输出端口142耦合到经配置为输入端口的输入/输出端口144，或经配置为输入端口的输入/输出端口142耦合到经配置为输出端口的输入/输出端口144。
对于另一实施例，存储器控制器130可(例如)响应于主机控制器110的指示应以某一速率在存储器控制器130与主机控制器110之间传送数据的命令而将存储器模块100的一个或一个以上属性发送到主机控制器110。主机控制器110可接着根据接收自存储器控制器130的存储器模块100的所述一个或一个以上属性确定以所述特定速率在主机控制器110与存储器控制器130之间传送数据可能需要的数据链路150的数目。主机控制器110可接着通过以下方式来配置所述数目的数据链路150：相应地配置所述数目的其输入/输出142以用于输入或输出，且通过指令存储器控制器130相应地配置所述数目的其输入/输出144以用于输入或输出，以使得经配置用于输出的输入/输出142耦合到经配置用于输入的输入/输出144，或经配置用于输入的输入/输出142耦合到经配置用于输出的输入/输出144。
对于特定情形，将数据从存储器控制器130传送到主机控制器110的读取操作的数据速率可小于将数据从主机控制器110传送到存储器控制器130的写入操作的数据速率，或将数据从主机控制器110传送到存储器控制器130的写入操作的数据速率可小于将数据从存储器控制器130传送到主机控制器110的读取操作的数据速率。因此，较大数目的数据链路150可用于写入操作(与读取操作相比较)或较大数目的数据链路150可用于读取操作(与写入操作相比较)。
对于一个实施例，待用于将数据传送到存储器控制器130或从存储器控制器130传送数据的数据链路150的数目可视例如存储器模块100的每一线路的功率要求等属性而定。对于一个实例，存储器模块100可通过限制待用于传送数据的数据链路150的数目而在多个功率消耗水平下操作。因此，存储器模块100可配置其输入/输出端口144以将功率消耗维持在某一所要水平以下。因为功率消耗在输入/输出端口144用于数据输入时与输入/输出端口144用于数据输出时将大体不同，所以经指定用于输入的输入/输出端口144的数目无需与经指定用于输出的数目相同。对于一个实施例，可(例如)在存储器模块100的制造期间将功率消耗信息(例如，每一数据链路150的功率消耗)存储于寄存器(例如，存储器控制器130的寄存器180)中。
对于一个实施例，存储器控制器130可经配置以响应于属性(例如，供应到存储器模块100的功率)而配置数据链路150。举例来说，当存储器模块100在第一功率模式中操作时(例如，存储器模块100由例如公共电力网等高功率源供电)，与存储器模块100在第二功率模式中操作时(例如，存储器模块100由例如电池等低功率源供电)相比较，较大数目的数据链路可用于在主机控制器110与存储器控制器130之间传送数据。举例来说，当存储器模块100由高功率源供电时，所有数据链路150可用于传送数据，且当存储器模块100由低功率源供电时，少于所有的数据链路150可用于传送数据。
对于一个实施例，当存储器模块100由高功率源供电时，存储器控制器130可将所有其输入/输出端口144配置为输入或输出，且可随后向主机控制器110发送指示输入/输出端口144的配置的信号。主机控制器110可接着响应于所述信号而配置所有其输入/输出端口142以用于输入或输出，以使得经配置用于输出的输入/输出端口142分别耦合到经配置用于输入的输入/输出端口144，或经配置用于输入的输入/输出端口142分别耦合到经配置用于输出的输入/输出端口144。
当存储器模块100由低功率源供电时，存储器控制器130可将少于所有的其输入/输出端口144配置为输入或输出端口且防止使用(例如，停用)剩余输入/输出端口144。存储器控制器130可接着向主机控制器110发送指示输入/输出端口144的配置的信号。主机控制器110可接着响应于所述信号而配置少于所有的其输入/输出端口142(例如，将配置相同数目的输入/输出端口142与144)以用于输入或输出，以使得经配置用于输出的输入/输出端口142分别耦合到经配置用于输入的输入/输出端口144，或经配置用于输入的输入/输出端口142分别耦合到经配置用于输出的输入/输出端口144。注意，主机控制器110可防止使用(例如，停用)分别耦合到经停用的输入/输出端口144的剩余输入/输出端口142。
对于一个实施例，用于将数据从主机控制器110传送到存储器控制器130的数据链路150的数目可基于对存储器装置120已执行的编程操作及读取操作的相对数目。因此，存储器控制器130可跟踪编程操作及读取操作的数目，且配置其输入/输出端口144以使得经配置为输入的端口的数目与写入操作的数目成比例，且经配置为输出的端口的数目与读取操作的数目成比例。
图2为根据另一实施例的经配置为环网络的电子系统200的框图说明。对于一个实施例，环网络200包括通过单向数据链路212而串联地(点到点)耦合到存储器模块220的控制器210(例如，主机控制器)，存储器模块220可大体上类似于上文所描述的存储器模块100。对于一个实施例，存储器模块220通过单向数据链路214而串联地(点到点)耦合到装置230的串225的第一装置(装置2301)。装置230通过单向数据链路216而串联地(点到点)耦合到彼此以形成串225。串225的最后装置(装置230M)通过数据链路218而串联地(点到点)耦合到控制器210以完成环网络200。尽管当前实例将每一数据链路说明为具有两个线路，但每一数据链路可具有一个或一个以上线路。对于一个实施例，装置230中的每一者可为类似于存储器模块220的存储器模块、硬驱动器、相机、从属控制器等。
对于另一实施例，存储器模块220包括(例如)类似于上文所描述的存储器控制器130的控制器222，且装置230中的每一者包括(例如)类似于存储器控制器130的控制器232。举例来说，存储器模块220的控制器222经配置以将存储器模块220的输入/输出端口240配置为输入，且将存储器模块220的输入/输出端口242配置为输出。装置230中的每一者的控制器232经配置以将所述装置的输入/输出端口244配置为输入，且将所述装置的输入/输出端口246配置为输出。控制器210经配置以使得其输入/输出端口248经配置为输入且其输入/输出端口250经配置为输出。
对于一个实施例，存储器模块220及装置230经配置以在通过模式中操作，以使得可在环200中传递数据。对于另一实施例，当存储器模块220耦合到控制器210时，控制器210可向控制器222发送指令控制器222以某一方式配置存储器模块220的输入/输出端口的信号。另外，可将信号发送到装置230的控制器232以用于指令控制器232以某一方式配置相应装置230的输入/输出端口。
存储器模块220的控制器222也可经配置以确定该处从主机控制器210接收的数据是既定用于存储器模块220且应由控制器222来作用还是所述数据并非既定用于存储器模块220且应传递到装置2301。每一装置230的控制器232可经配置以确定该处所接收的数据是既定用于所述装置230且应由所述控制器232来作用还是所述数据并非既定用于所述装置230且应传递到另一装置230或控制器210(在装置230M的状况下)。
对于一个实施例，由控制器210发送的所有数据围绕环200传递且在存储器模块220及装置230中的每一者处接收。如果存储器模块220的控制器222确定所述数据既定用于存储器模块220，则控制器222作用于所述数据且/或如果装置230的控制器232确定所述数据既定用于所述装置230，则所述控制器232作用于所述数据。
图3到图5提供根据其它实施例的存储器模块320可能配置固定数目(例如，四个)的数据输入/输出端口350的方式的实例。在图3中，输入/输出端口350中的每一者经配置用于与控制器310中的相应一者的双向通信。双向数据链路340耦合于每一输入/输出端口350与控制器310中的相应一者之间。控制器310中的每一者可为类似于上文结合图1所论述的主机控制器110的主机控制器。存储器模块320可类似于上文结合图1所论述的存储器模块100。控制器330经配置以将数据及配置信号输出到控制器310，从所述控制器310接收到对应存取命令。举例来说，如果在数据链路3402上接收到来自控制器3102的读取请求，则将响应于所述读取请求的数据输出到输入/输出端口3502。类似地，如果在数据链路3403上接收到来自控制器3103的写入命令，则将响应于所述写入命令的配置信号输出到输入/输出端口3503。
在图4中，输入/输出端口350中的每一者经配置用于单向通信。举例来说，输入/输出端口3501及3503经配置为用于分别经由单向数据链路4401及4403接收来自控制器3101及3102的数据的输入，且输入/输出端口3502及3504经配置为用于分别经由单向数据链路4402及4404将数据发送到控制器3101及3102的输出。控制器330经配置以将数据及配置信号输出到控制器310，从所述控制器310接收到对应存取命令。举例来说，如果在数据链路4401上接收到来自控制器3101的读取请求，则将响应于所述读取请求的数据输出到输入/输出端口3502。类似地，如果在数据链路4403上接收到来自控制器3102的写入命令，则将响应于所述写入命令的状态信号输出到输入/输出端口3504。
在图5中，输入/输出端口350中的每一者经配置用于双向通信。举例来说，输入/输出端口3501及3502经配置用于经由双向数据链路5401与控制器3101双向通信，且输入/输出端口3503及3504经配置用于经由双向数据链路5402与控制器3102双向通信。控制器330经配置以将数据及配置信号输出到控制器310，从所述控制器310接收到对应存取命令。举例来说，如果在数据链路5401上接收到来自控制器3101的读取请求，则将响应于所述读取请求的数据输出到数据链路5401。类似地，如果在数据链路5402上接收到来自控制器3102的写入命令，则将响应于所述写入命令的配置信号输出到数据链路5402。
对于一个实施例，存储器模块320的存储器控制器330根据图3到图5的实例配置来配置输入/输出端口350中的每一者。举例来说，控制器310中的一者(例如，控制器3101)可暂时充当指令存储器控制器330配置输入/输出端口350中的每一者的主控制器。视需要，控制器3101也可指令存储器控制器330分割存储器模块320以使得每一存储器分区对应于控制器310中的相应一者。对于另一实施例，存储器模块320可具有寄存器，所述寄存器可由存储器控制器330在对存储器模块320供电之后即刻读取且指令控制器330配置输入/输出端口350并视需要而分割存储器模块320。
图6为(例如)经配置为“链”网络的电子系统600的框图说明。对于一个实施例，电子系统600包括通过单向数据链路612及613而串联地(点到点)耦合到存储器模块620的控制器610(例如，主机控制器)，存储器模块620可大体上类似于上文所描述的存储器模块100。对于一个实施例，存储器模块620通过单向数据链路614及单向数据链路615而串联地(点到点)耦合到装置630的串(例如，“链”)625的第一装置(装置6301)。装置630通过单向数据链路616及单向数据链路618而串联地(点到点)耦合到彼此以形成串625，以使得装置630中的每一者形成“链”中的一“链路”。尽管当前实例将每一数据链路说明为具有两个线路，但每一数据链路可具有一个或一个以上线路。对于一个实施例，装置630中的每一者可为类似于存储器模块620的存储器模块、硬驱动器、相机、从属控制器等。
对于另一实施例，存储器模块620包括(例如)类似于上文所描述的存储器控制器130的控制器622，且装置630中的每一者包括(例如)类似于存储器控制器130的控制器632。举例来说，存储器模块620的控制器622经配置以将存储器模块620的输入/输出端口640配置为输入，将存储器模块620的输入/输出端口645配置为输出，且将存储器模块620的输入/输出端口642配置为输出。装置630中的每一者的控制器632经配置以将所述装置的输入/输出端口644配置为输入且将所述装置的输入/输出端口646配置为输出。(例如)除最后装置(装置630K)以外，装置630中的每一者(例如，装置6301及6302)的控制器632经配置以将所述装置的输入/输出端口650配置为输入且将所述装置的输入/输出端口652配置为输出。控制器610经配置以使得其输入/输出端口660经配置为输入且其输入/输出端口662经配置为输出。
对于一个实施例，存储器模块620及装置630可经配置以在通过模式中操作，以使得可经由存储器模块620且经由连续装置630(例如，接连的装置6301及6302)将数据从控制器610传递到装置630K。可经由连续装置630(例如，接连的装置6302及6301)将数据从装置630K传递到控制器610。
对于另一实施例，在被返回到控制器610之前，数据无需通过随后的装置630，如由存储器模块620的虚线箭头670及装置630的虚线箭头672指示。举例来说，可经由存储器模块620的输出端645(而不通过装置630中的任一者)将在存储器模块620的输入640处从控制器610接收的数据返回到控制器610，如由虚线箭头670指示。类似地，可通过在来自控制器610的方向上通过存储器模块620且不通过装置6301的下游的剩余装置630(例如，装置6302及630K)中的任一者而经由装置6301的输出652将在装置6301的输入644处从存储器模块620接收的数据返回到控制器610，如由装置6301的虚线箭头672指示。又，可借助通过装置6301及存储器模块620且不通过装置6302的下游的剩余装置630(例如，装置630K)中的任一者而经由装置6302的输出652将在装置6302的输入644处从装置6301接收的数据返回到控制器610，如由装置6302的虚线箭头672指示。
对于一个实施例，当存储器模块620耦合到控制器610时，控制器610可向控制器622发送指令控制器622以某一方式配置存储器模块620的输入/输出端口的信号。另外，可将信号发送到装置630的控制器632以用于指令控制器632以某一方式配置相应装置630的输入/输出端口。对于另一实施例，定位于下游装置630(例如，装置6302)的上游(例如，在朝向控制器110的方向上)的装置630(例如，装置6301)可以某一方式配置下游装置630，或定位于上游装置630的下游的装置630可以某一方式配置上游装置630(例如，下游装置6302可配置上游装置6301)。
存储器模块620的控制器622也可经配置以确定该处从主机控制器610接收的数据是既定用于存储器模块620且应由控制器622来作用还是所述数据并非既定用于存储器模块620且应传递到装置6301。每一装置630的控制器632可经配置以确定该处所接收的数据是既定用于所述装置630且应由所述控制器632来作用还是所述数据并非既定用于所述装置630且应传送到另一装置630或控制器610。
对于一个实施例，由控制器610发送的所有数据可沿着链传递且可在存储器模块620及装置630中的每一者处接收。如果存储器模块620的控制器622确定所述数据既定用于存储器模块620，则控制器622作用于所述数据且/或如果装置630的控制器632确定所述数据既定用于所述装置630，则所述控制器632作用于所述数据。
对于另一实施例，存储器模块620及装置630中的每一者可同时执行不同操作。举例来说，存储器模块620或装置630可接收在来自控制器610的方向上(例如，下游)移动的数据并作用于所述数据，且可独立地并同时地接收在朝向控制器610的相反方向上(例如，上游)移动的数据并作用于所述数据。对于另一实施例，存储器模块620及装置630中的每一者可经配置而以不同速率操作。
结论
尽管已在本文中说明并描述特定实施例，但所属领域的技术人员应了解，经计算以实现同一目的的任何布置可取代所展示的特定实施例。所述实施例的许多改动对于所属领域的技术人员来说将显而易见。因此，本申请案既定涵盖所述实施例的任何改动或变化。显然，既定所述实施例仅由所附权利要求书及其均等物来限制。

Claims (35)

1.一种存储器模块(100、220、320、620)，其包含：
一个或一个以上存储器装置(120)；
控制器(130、222、330、622)，其与所述一个或一个以上存储器装置(120)通信；以及
多个输入/输出端口(144、240、242、350、640、645)；
其中所述控制器(130、222、330、622)经配置以将所述输入/输出端口(144、240、242、350、640、645)中的每一者配置为输入及输出中的至少一者。
2.根据权利要求1所述的存储器模块(100、220、320、620)，其中所述控制器(130、222、330、622)经配置以将所述输入/输出端口(144、240、242、350、640、645)中的第一数目者配置为输入且将所述输入/输出端口(144、240、242、350、640、645)中的第二数目者配置为输出。
3.根据权利要求1所述的存储器模块(100、220、320、620)，其进一步包含经配置以存储用于配置所述输入/输出端口(144、240、242、350、640、645)的配置数据的寄存器(180)。
4.根据权利要求3所述的存储器模块(100、220、320、620)，其中所述控制器(130、222、330、622)经配置以从所述寄存器(180)读取所述配置数据且至少部分地根据所述配置数据而配置所述输入/输出端口(144、240、242、350、640、645)。
5.根据权利要求4所述的存储器模块(100、220、320、620)，其中所述控制器(130、222、330、622)经配置以从所述寄存器(180)读取所述配置数据且在启动所述存储器模块(100、220、320、620)之后即刻配置所述输入/输出端口(144、240、242、350、640、645)。
6.根据权利要求3所述的存储器模块(100、220、320、620)，其中所述配置数据在所述存储器模块(100、220、320、620)的制造期间经编程于所述寄存器(180)中。
7.根据权利要求1所述的存储器模块(100、220、320、620)，其中所述控制器(130、222、330、622)经配置以同时经由经配置为输出端口的输入/输出端口(144、242、3502、3504、645)输出数据且经由经配置为输入端口的输入/输出端口(144、240、3501、3503、640)输入数据，和/或经配置以同时经由经配置为双向输入/输出的输入/输出端口(144、240、242、350、640、645)输出数据且经由经配置为双向输入/输出的输入/输出端口(144、240、242、350、640、645)输入数据。
8.根据权利要求1到7中任一权利要求所述的存储器模块(100、220、320、620)，其中所述控制器(130、222、330、622)经配置以根据所述存储器模块(100、220、320、620)的操作属性来配置所述端口(144、240、242、350、640、645)。
9.根据权利要求8所述的存储器模块(100、220、320、620)，其中所述操作属性包含以下各项中的至少一者：每一输入/输出端口(144、240、242、350、640、645)的功率消耗、供应到所述存储器模块(100、220、320、620)的功率、所述一个或一个以上存储器装置(120)已经编程和/或读取的次数，以及每一输入/输出端口(144、240、242、350、640、645)的数据速率容量。
10.一种电子系统(200、600)，其包含：
主机(110、210、310、610)；
存储器模块(100、220、320、620)；以及
多个数据链路(150、212、214、206、218、340、440、540、612、613)，其将所述主机(110、210、310、610)耦合到所述存储器模块(100、220、320、620)；
其中所述数据链路(150、212、214、206、218、340、440、540、612、613)中的每一者可选择性地配置为用于在所述主机(110、210、310、610)与所述存储器模块之间传送数据的单向链路(150、212、214、216、218、440、612、613)及用于在所述主机(110、210、310、610)与所述存储器模块(100、220、320、620)之间传送数据的双向链路(340、540)中的至少一者。
11.根据权利要求10所述的电子系统(200、600)，其中第一数目的单向链路(150、212、4401、4403、612)经配置用于将数据从所述主机(110、210、310、610)传送到所述存储器模块(100、220、320、620)，且第二数目的单向链路(150、214、216、218、4402、4404、613)经配置用于将数据从所述存储器模块(100、220、320、620)传送到所述主机(110、210、310、610)。
12.根据权利要求11所述的电子系统(200)，其中所述第二数目的单向链路(214、216、218)经由耦合于所述存储器模块(220)与所述主机(210)之间的一个或一个以上装置(230)而将数据传送到所述主机(210)。
13.根据权利要求10所述的电子系统(600)，其进一步包含耦合到所述存储器模块(620)的一个或一个以上装置(630)，其中所述一个或一个以上装置中的一者(6301)通过经配置为用于将数据从所述存储器模块(620)传送到所述装置(6301)的单向数据链路(614)的数据链路且通过经配置为用于将数据从所述装置(6301)传送到所述存储器模块(620)的单向数据链路的另一数据链路(615)而耦合到所述存储器模块(620)。
14.根据权利要求13所述的电子系统(600)，其中所述装置中的另一者(6302)通过经配置为用于将数据从所述一个装置(6301)传送到所述装置中的所述另一者(6302)的单向数据链路的数据链路(616)且通过经配置为用于将数据从所述装置中的所述另一者(6302)传送到所述一个装置(6301)的单向数据链路的另一数据链路(618)而耦合到所述一个装置(6301)，其中所述一个装置(6301)插入在所述装置中的所述另一者(6302)与所述存储器模块(620)之间。
15.根据权利要求10所述的电子系统(200、600)，其中所述数据链路(150、212、214、206、218、340、440、540、612、613)是根据存储于所述存储器模块(100、220、320、620)上的配置数据来配置。
16.一种操作存储器模块(100、220、320、620)的方法，其包含：
将所述存储器模块(100、220、320、620)的一个或一个以上第一数据输入/输出端口(144、240、242、350、640、645)配置为输入及输出中的至少一者；以及
将所述存储器模块(100、220、320、620)的一个或一个以上第二数据输入/输出端口(144、240、242、350、640、645)配置为输入及输出中的至少一者。
17.根据权利要求16所述的方法，其进一步包含将所述存储器模块(100、220、320、620)的至少一个属性发送到主机(110、210、310、610)。
18.根据权利要求17所述的方法，其进一步包含至少部分地基于所述至少一个属性而配置所述主机(110、210、310、610)的端口(142、248、250、660、662)。
19.根据权利要求18所述的方法，其进一步包含至少部分地根据所述主机(110、210、310、610)的所述端口(142、248、250、660、662)的所述配置而配置所述一个或一个以上第一数据输入/输出端口(144、240、242、350、640、645)和/或所述一个或一个以上第二数据输入/输出端口(144、240、242、350、640、645)。
20.根据权利要求16所述的方法，其进一步包含向耦合到所述存储器模块(100、220、320、620)的主机(110、210、310、610)发送指示所述一个或一个以上第一数据输入/输出端口(144、240、242、350、640、645)和/或所述一个或一个以上第二数据输入/输出端口(144、240、242、350、640、645)的所述配置的信号，其中所述主机(110、210、310、610)配置其端口(142、248、250、660、662)以对应于所述一个或一个以上第一数据输入/输出端口(144、240、242、350、640、645)和/或所述一个或一个以上第二数据输入/输出端口(144、240、242、350、640、645)的所述配置。
21.根据权利要求16所述的方法，其中配置所述一个或一个以上第一数据输入/输出端口(144、240、242、350、640、645)及所述一个或一个以上第二数据输入/输出端口(144、240、242、350、640、645)将所述存储器模块(100、220、320、620)的功率消耗维持在所要水平以下。
22.根据权利要求16所述的方法，其进一步包含分割所述存储器模块(320)，其中每一分区对应于耦合到所述存储器模块(320)的多个控制器(310)中的相应一者。
23.根据权利要求22所述的方法，其中分割所述存储器模块(320)是至少部分地响应于在所述存储器模块(320)处接收到来自所述多个控制器(310)中的至少一者的指令。
24.根据权利要求22所述的方法，其中分割所述存储器模块(320)是至少部分地响应于对所述存储器模块(320)的供电。
25.根据权利要求16所述的方法，其中配置所述一个或一个以上第一数据输入/输出端口(144、240、242、350、640、645)及所述一个或一个以上第二数据输入/输出端口(144、240、242、350、640、645)是至少部分地基于在所述存储器模块(100、220、320、620)处从主机(110、210、310、610)接收的命令。
26.根据权利要求25所述的方法，其中所述命令是用于以某一速率传送数据的命令。
27.根据权利要求16所述的方法，其进一步包含将配置数据传达到主机(110、210、310、610)，对应存取命令是从所述主机(110、210、310、610)接收。
28.根据权利要求16所述的方法，其进一步包含指令耦合到所述存储器模块(220、620)的装置(230、630)的控制器(232、632)配置所述装置(230、630)的端口(244、246、644、646、650、652)。
29.一种操作电子系统(200、600)的方法，其包含：
将耦合于控制器(110、210、310、610)与存储器模块(100、220、320、620)之间的多个数据链路(150、212、214、206、218、340、440、540、612、613)中的每一者配置为用于在所述控制器(110、210、310、610)与所述存储器模块(100、220、320、620)之间传送数据的单向链路及用于在所述控制器(110、210、310、610)与所述存储器模块(100、220、320、620)之间传送数据的双向链路中的至少一者。
30.根据权利要求29所述的方法，其中将所述多个数据链路中的每一者配置为单向链路包含配置第一数目的单向链路(150、212、4401、4403、612)以用于将数据从所述存储器模块(100、220、320、620)传送到所述控制器(110、210、310、610)及配置第二数目的单向链路(150、214、216、218、4402、4404、613)以用于将数据从所述控制器(110、210、310、610)传送到所述存储器模块(100、220、320、620)。
31.根据权利要求29所述的方法，其进一步包含将耦合于所述存储器模块(220、620)与装置(230、630)之间的一个或一个以上第一数据链路(214、614)配置为用于将数据从所述存储器模块(220、620)传送到所述装置(230、630)的一个或一个以上单向链路。
32.根据权利要求31所述的方法，其进一步包含将耦合于所述装置(230)与所述控制器(210)之间的一个或一个以上第二数据链路(218)配置为用于将数据从所述装置(230)传送到所述控制器(210)的一个或一个以上单向链路。
33.根据权利要求31所述的方法，其进一步包含将耦合于所述装置(630)与所述存储器模块(620)之间的一个或一个以上第二数据链路(615)配置为用于将数据从所述装置(630)传送到所述存储器模块(620)的一个或一个以上单向链路。
34.根据权利要求33所述的方法，其中所述装置(630)为第一装置(6301)且所述方法进一步包含：
将耦合于所述第一装置(6301)与第二装置(6302)之间的一个或一个以上第三数据链路(616)配置为用于将数据从所述第一装置(6301)传送到所述第二装置(6302)的一个或一个以上单向链路；以及
将耦合于所述第一装置(6301)与所述第二装置(6302)之间的一个或一个以上第四数据链路(618)配置为用于将数据从所述第二装置(6302)传送到所述第一装置(6301)的一个或一个以上单向链路；
其中所述第一装置(6301)插入在所述第二装置(6302)与所述存储器模块(620)之间。
35.根据权利要求34所述的方法，其中所述第二装置(6302)配置所述第一装置(6301)，所述第一装置(6301)配置所述第二装置(6302)，或所述存储器模块(620)配置所述第一装置(6301)及所述第二装置(6302)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113868168A (zh) * 2020-06-30 2021-12-31 华为技术有限公司 一种芯片模组及通信系统、端口分配方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948821B2 (en) 2008-12-15 2011-05-24 Micron Technology, Inc. Reduced signal interface memory device, system, and method
WO2010093529A2 (en) * 2009-02-12 2010-08-19 Rambus Inc. Memory interface with reduced read-write turnaround delay
US8832354B2 (en) * 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8769213B2 (en) * 2009-08-24 2014-07-01 Micron Technology, Inc. Multi-port memory and operation
US8429391B2 (en) 2010-04-16 2013-04-23 Micron Technology, Inc. Boot partitions in memory devices and systems
US8380940B2 (en) * 2010-06-25 2013-02-19 Qualcomm Incorporated Multi-channel multi-port memory
US9602101B2 (en) * 2013-10-07 2017-03-21 Microchip Technology Incorporated Integrated device with auto configuration

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002229848A (ja) * 2001-02-05 2002-08-16 Hitachi Ltd 共有メモリを備えたプロセッサシステム
US20050165970A1 (en) * 2004-01-28 2005-07-28 Michael Ching Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
US20050262368A1 (en) * 2004-05-21 2005-11-24 Naveen Cherukuri Link power saving state
US20050271078A1 (en) * 2004-06-01 2005-12-08 Quayle Barton L System and method for configuring communication systems

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2684793B2 (ja) * 1989-10-24 1997-12-03 松下電器産業株式会社 情報処理装置
JPH05181609A (ja) * 1992-01-06 1993-07-23 Nec Corp パーソナルコンピュータシステム
US5644593A (en) * 1994-09-02 1997-07-01 Microcom Systems, Inc. High performance communications interface
US7024518B2 (en) * 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
JP3946873B2 (ja) * 1998-06-19 2007-07-18 株式会社日立製作所 ディスクアレイ制御装置
US6370605B1 (en) 1999-03-04 2002-04-09 Sun Microsystems, Inc. Switch based scalable performance storage architecture
JP2001067306A (ja) * 1999-08-26 2001-03-16 Matsushita Electric Ind Co Ltd バスインターフェース装置およびデータ転送装置
JP2002259327A (ja) * 2001-02-28 2002-09-13 Hitachi Ltd バス制御回路
TW594486B (en) * 2002-12-30 2004-06-21 Icp Electronics Inc The improvement to the 4-wire/3-wire NVRAM control instruction
US7469311B1 (en) * 2003-05-07 2008-12-23 Nvidia Corporation Asymmetrical bus
JP2005025473A (ja) * 2003-07-01 2005-01-27 Matsushita Electric Ind Co Ltd 複合入出力装置
US8108564B2 (en) * 2003-10-30 2012-01-31 International Business Machines Corporation System and method for a configurable interface controller
US7406572B1 (en) * 2004-03-26 2008-07-29 Cypress Semiconductor Corp. Universal memory circuit architecture supporting multiple memory interface options
JP4928715B2 (ja) * 2004-05-07 2012-05-09 株式会社リコー シリアルデータ転送装置、画像出力装置、画像入力装置及び画像形成装置
US8046488B2 (en) 2004-05-21 2011-10-25 Intel Corporation Dynamically modulating link width
US8151030B2 (en) * 2004-05-26 2012-04-03 Ocz Technology Group, Inc. Method of increasing DDR memory bandwidth in DDR SDRAM modules
US7506343B2 (en) * 2004-08-19 2009-03-17 International Business Machines Corporation System and method for passing information from one device driver to another
TWI260069B (en) * 2004-08-24 2006-08-11 Chipmos Technologies Inc Memory module and method for manufacturing the same
JP4594761B2 (ja) * 2005-02-10 2010-12-08 株式会社東芝 情報処理装置およびその制御方法
US20060203559A1 (en) * 2005-02-28 2006-09-14 Peter Poechmueller Memory device with customizable configuration
CN103116565A (zh) * 2005-04-21 2013-05-22 提琴存储器公司 可配置的开关原件、互连网络及布局网络间相互连接方法
US7797664B2 (en) * 2006-06-23 2010-09-14 National Institute Of Advanced Industrial Science And Technology System for configuring an integrated circuit and method thereof
US20090187680A1 (en) * 2008-01-21 2009-07-23 Shih-Chieh Liao Controller System With Programmable Bi-directional Terminals

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002229848A (ja) * 2001-02-05 2002-08-16 Hitachi Ltd 共有メモリを備えたプロセッサシステム
US20050165970A1 (en) * 2004-01-28 2005-07-28 Michael Ching Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
US20050262368A1 (en) * 2004-05-21 2005-11-24 Naveen Cherukuri Link power saving state
US20050271078A1 (en) * 2004-06-01 2005-12-08 Quayle Barton L System and method for configuring communication systems

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113868168A (zh) * 2020-06-30 2021-12-31 华为技术有限公司 一种芯片模组及通信系统、端口分配方法
CN113868167A (zh) * 2020-06-30 2021-12-31 华为技术有限公司 一种芯片模组及通信系统、端口分配方法
WO2022002168A1 (zh) * 2020-06-30 2022-01-06 华为技术有限公司 一种芯片模组及通信系统、端口分配方法

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