CN100573493C - Spi总线至少一管脚每半脉冲周期传输一比特的方法及装置 - Google Patents

Abstract

本发明提供许多不同的实施例，通过在串行外围接口总线上的至少一管脚每半时钟脉冲周期传输一比特，来增加在此串行外围接口总线上的数据传输速度。

Description

SPI总线至少一管脚每半脉冲周期传输一比特的方法及装置

相关申请案数据

本案主张7/6/2006所申请的美国临时申请案第60/806,704号、5/15/2007所申请的美国申请案第11/748,984号、6/29/2007所申请的美国申请案第11/771,754号以及7/5/2007所申请的美国申请案第11/773,704号的优先权。

技术领域

本发明涉及串行外设接口(SPI)总线，其具有数据输出引脚以及数据输入引脚。

背景技术

例如串行外设接口的串行接口比并行接口传统上具有一优点，即串行外设接口具有较简单的连接方式。此外，随着时钟速度日益增加，并行接口在传输速度上的优点也变得越来越不重要。然而，在速度与简易性皆很重要的应用中，仍是希望能继续使用标准的串行外设接口(SPI)总线，而同时又能增加其传输速度。

发明内容

本发明的目的在于提供一种集成电路，包含根据串行外围接口(SPI)标准的总线，其在该集成电路与另一集成电路之间进行数据传输。此总线具有多个管脚，包含：第一数据传输管脚以在该总线上进行该数据传输，第二数据传输管脚以在该总线上进行该数据传输，芯片选择管脚以指示在该集成电路与另一集成电路之间是否正在进行该数据传输，以及时钟脉冲管脚以提供一时钟脉冲信号给此总线。根据不同的模式组态设定，总线可操作在不同模式，其输出/输入管脚的定义与功能也随之不同。如下列的第一操作模式与第二操作模式来做举例说明。此总线可在至少第一操作模式下操作，在其中该第一模式，在其中该第一数据传输管脚以一时钟脉冲信号半个周期一比特的速率进行数据传输。在某些实施例中，该第二数据传输管脚也以一时钟脉冲信号半个周期一比特的速率进行数据传输。

在某些实施例中，此总线也具有第二模式，在其中该第一数据通讯传输管脚以一时钟脉冲信号一个周期一比特的速率进行数据通讯传输。此电路包含模式控制电路以选择性地在多个操作模式之一下操作，例如第一模式或是第二模式。在不同的实施例中，至少一操作模式下(例如第一操作模式或第二操作模式)，此数据传输管脚自该集成电路传输数据至另一集成电路，和/或自另一集成电路传输数据至该集成电路。

在某些实施例中，该总线使用多余周期以补偿另一集成电路的延迟。

在某些实施例中，更包含耦接至该总线的存储器。

在不同的实施例中，此集成电路可以是主集成电路或从集成电路。

在某些主集成电路的实施例中，此多个管脚包括多个芯片选择管脚，每一该多个芯片选择管脚指示在该主集成电路与一个别的从集成电路之间是否正在进行数据传输。

在某些从集成电路的实施例中，此芯片选择管脚指示在该主集成电路与该从集成电路之间是否正在进行数据传输。

在某些实施例中，该第一数据通讯传输管脚与该第二数据通讯传输管脚以相同方向在该集成电路与另一集成电路之间进行数据传输。

本发明的另一目的在于提供一种在集成电路之间进行数据传输的方法，包含下列步骤：

经由一时钟脉冲管脚提供时钟脉冲给根据串行外围接口标准的总线，该总线在该集成电路与另一集成电路之间传输数据。

传输一芯片选择信号以指示在该集成电路与另一集成电路之间是否正在进行该数据传输。

在该总线的第一数据传输管脚与第二数据传输管脚以在该集成电路与另一集成电路之间进行数据传输，其中该第一数据通讯传输管脚至少在第一操作模式下以一时钟脉冲信号半个周期一比特的速率进行数据传输。

其他的实施例则在之后描述。

本发明的又一目的在于提供一种在集成电路之间进行数据传输的装置，包含：

时钟脉冲功能手段，以提供时钟脉冲给一根据串行外围接口标准的总线，该总线在该集成电路与另一集成电路之间传输数据。

芯片选择信号传输功能手段，以指示在该集成电路与另一集成电路之间是否正在进行该数据传输。

在该总线的第一模式，数据传输功能手段，以在该总线的第一数据传输管脚与第二数据传输管脚上进行该集成电路与另一集成电路之间的该数据传输，包含：

第一数据通讯传输管脚上的数据传输功能手段以一时钟脉冲信号半个周期一比特的速率进行数据传输。

附图说明

图1为显示一串行外围接口(SPI)组态，其具有主及从集成电路的实施例；

图2为一串行外围接口(SPI)集成电路的一读取时钟脉冲示意图，其具有许多多余周期以补偿从集成电路的延迟；

图3为一串行外围接口(SPI)集成电路的一读取时钟脉冲示意图，其具有较图2更多的多余周期以补偿从集成电路的较长延迟；

图4为一串行外围接口(SPI)集成电路的一操作模式流程图，其使用单一管脚来传输数据；

图5为一串行外围接口(SPI)集成电路的一操作模式流程图，其使用多重管脚来传输数据；

图6为一串行外围接口(SPI)集成电路的一传送数据的时钟脉冲示意图，其使用多重管脚以及两倍速(DDR)传送数据；

图7为一串行外围接口(SPI)集成电路的一传送数据的时钟脉冲示意图，其使用多重管脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据；

图8为一串行外围接口(SPI)集成电路的一传送数据的时钟脉冲示意图，其使用多重管脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据，特别是与图7相反的方向；

图9为根据本发明的一实施例的包含一非易失性存储阵列的串行外围接口(SPI)集成电路的范例方块示意图。

具体实施方式

图1为一具有主与从集成电路实施例的串行外围接口(SPI)组态示意图。

此串行外围接口(SPI)总线是一串行接口，具有以下的信号：串行时钟脉冲(SCK)；主数据输出或从数据输入(MDO/SI)；主数据输入或从数据输出(MDI/SO)；以及芯片选择(CS#)。许多串行外围接口(SPI)的实施例具有两个组态比特，时钟脉冲极性(CPOL)及时钟脉冲相位(CPHA)。因为串行时钟脉冲(SCK)传输一分离的时钟脉冲信号，其是作为此串行外围接口(SPI)数据的专属时钟脉冲，故此串行外围接口(SPI)是一个同步接口，即其不会将时钟脉冲信号包含在数据流本身之中。

时钟脉冲极性(CPOL)决定此位移时钟脉冲闲置状态是低电平(CPOL＝0)或是高电平(CPOL＝1)。时钟脉冲相位(CPHA)决定数据在哪一个时钟脉冲边缘被位移进出(CPHA＝0时，MO/SI数据在下降沿被位移出，而CPHA＝1时，MO/SI数据在上升沿被位移进入)。因为每一比特具有两个状态，如此可以允许四个不同的组合。两个串行外围接口(SPI)元件使用相同的时钟脉冲极性与相位设定彼此互相沟通。

四个时钟脉冲极性与相位设定中的两个允许此串行外围接口(SPI)与不同的微线元件沟通，反之亦然。微线为串行外围接口(SPI)的子集，且其是串行外围接口(SPI)的一实施例。此微线协定具有以下的固定的时钟脉冲极性与相位：SI(数据位移进入)在此串行时钟脉冲的上升沿被拴锁，且SO(数据位移出)在此串行时钟脉冲的下降沿被改变。串行时钟脉冲总是在低电平假如并没有数据被传送。

串行外围接口(SPI)的一实施例修改SI和SO管脚以进行更高速存取的操作。并不再将输入SI管脚仅专属作为指令/位址输入，且不再仅将输出SO管脚专属作为数据/状态输出，而是将SI和SO管脚两者同时作为输入或是同时作为输出。在指令/位址输入相位时，SI和SO管脚两者同时都作为输入管脚且自主元件接收输入数据。而在数据/状态输出相位时，SI和SO管脚两者同时都作为输出管脚且传送数据至主元件。因为此SI和SO管脚可以被用作为输入及输出管脚之用，在此处其被分别称为SI/SIO0和SI/SIO1。在此两个输入输出管脚的情况下，此操作指令的效率与传统仅使用输入SI管脚作为指令/位址输入，而仅将输出SO管脚作为数据/状态输出相比较，其具有效率增加为两倍的优点。

图1显示串行外围接口(SPI)组态，其具有一主集成电路元件110，其电连接至三个从集成电路元件100、101和102。此主元件110的芯片选择管脚为CS#0、CS#1和CS#2，且分别电连接至各别从元件100、101和102的芯片选择管脚CS#。此主元件110的串行时钟脉冲(SCK)管脚电连接至从元件100、101和102的串行时钟脉冲(SCK)管脚。此主元件110的SI/SIO0(MSI/SIO0)管脚电连接至从元件100、101和102的SI/SIO0管脚。而此主元件110的SO/SIO1(MSI/SIO1)管脚电连接至从元件100、101和102的SO/SIO1管脚。在此组态下，此主集成电路元件的MSIO0和MSIO1管脚以及此从集成电路元件的SI/SIO0和SO/SIO1管脚为双向输入/输出管脚。在指令输入相位时，MSIO0和MSIO1管脚作为主元件输出管脚，而此SI/SIO0和SO/SIO1管脚作为特定从元件的输入。相反地，在数据输出相位时，此SI/SIO0和SO/SIO1管脚作为特定从元件的输出管脚，而MSIO0和MSIO1管脚作为主元件输入。在一实施例中，此总线亦可具有一模式控制电路。

图2为一串行外围接口(SPI)集成电路的一读取时钟脉冲示意图，其具有许多多余周期以补偿从集成电路的延迟。

在芯片选择信号(CS#)在一下降沿发出之后，一8比特指令被传送且由SI管脚接收以使能此两个输入/输出管脚进行相同方向的输入输出操作。此位址在串行时钟脉冲(SCK)的上升/下降沿被拴锁，且位址数据在每一次串行时钟脉冲(SCK)的上升/下降沿位移两个比特，在两个输入/输出管脚，即SI/SIO0和SO/SIO1间交错进行。此位址的第一和第二比特由此主元件的MSIO0和MSIO1管脚传送，而由此从元件的SI/SIO0和SO/SIO1管脚同时接收。因此，位址比特经由SI/SIO0和SO/SIO1管脚一次传递2个比特。位址比特持续地被传送与接收直到24比特位址传送被完成为止。根据串行时钟脉冲(SCK)的频率，某些特定数目N＝0、0.5、1、1.5、2、2.5等的多余周期可以在位址的最后一比特与输出数据的第一比特之间被插入。此多余周期被用于从元件的内部运作。例如在一4比特的多余周期被插入之后，此数据开始于此多余周期结束之后在串行时钟脉冲(SCK)的上升/下降沿位移出来。此数据每一次由SI/SIO0和SO/SIO1管脚位移出2比特。此一比特组的数据仅需4个时钟脉冲上升/下降沿就可以被位移出。此2比特输出利用此串行外围接口(SPI)总线两个管脚所产生的高效率数据输出的优点。与一较简单的串行外围接口(SPI)接口比较，此串行外围接口(SPI)接口具有两倍数据输出效能以及较短的位址比特输入时间。一高效能接口增加了系统存取时间效率以及在从元件操作等待时改善了整体系统表现。

图3为一串行外围接口(SPI)集成电路的一读取时钟脉冲示意图，其具有较图2更多的多余周期以补偿从集成电路的较长延迟。

图中显示一具有8比特多余时钟脉冲周期的数据传输。需要较大数目的多余周期以配合从元件的内部运作，例如当从元件的内部运作较慢时，或是当此串行时钟脉冲(SCK)的频率高于利用较少多余周期运作的串行时钟脉冲(SCK)时，例如图2中所显示的四个比特多余周期。多余周期的数目取决于串行时钟脉冲(SCK)的频率。

图4为一串行外围接口(SPI)集成电路的一操作模式流程图，其使用单一管脚来传输数据。

在步骤402，芯片选择信号(CS#)为低电平。在步骤404，与此使用单一串行外围接口(SPI)管脚来传输数据相关的读取指令程式码被送出。在步骤406，此24比特位址被送至一单一管脚来传输数据。在步骤408，等待一8比特多余周期。在步骤410，数据被储存于此单一管脚传输数据所指定的位址。在步骤412，芯片选择信号(CS#)变为高电平，此改变可以随时在步骤410中发生。

图5为一串行外围接口(SPI)集成电路的一操作模式流程图，其使用多重管脚来传输数据，且一定数目的多余周期在传送位址之后和数据被储存在此位址之前被插入。

在步骤502，芯片选择信号(CS#)为低电平。在步骤504，与此使用两个串行外围接口(SPI)管脚来传输数据相关的读取指令程式码被送出。在步骤506，此24比特位址被交错送至此两个管脚来传输数据。在步骤508，等待一8比特多余周期。在步骤510，数据被储存在此两个管脚传输数据所指定的位址。在步骤512，芯片选择信号(CS#)变为高电平，此改变可以随时在步骤510中发生。

图6为一串行外围接口(SPI)集成电路的一传送数据的时钟脉冲示意图，其使用多重管脚以及两倍速(DDR)传送数据。

不论是自主集成电路传送至从集成电路的位址，以及由此位址所储存的回传数据自从集成电路回传至主集成电路，两者都以两倍速(DDR)传输，即是以一时钟脉冲信号半个周期一比特的速率进行数据传输。在两个方向上，两个管脚被用来交错传输数据，因此增加了传输速度。在另一实施例中，使用单一管脚而不是两个管脚来传输数据。

图7为一串行外围接口(SPI)集成电路的一传送数据的时钟脉冲示意图，其使用多重管脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据。

自主集成电路传送至从集成电路的位址并没有以两倍速(DDR)传输。而由此位址所储存的数据自从集成电路回传至主集成电路，则是以两倍速(DDR)传输。在两个方向上，两个管脚被用来交错传输数据，因此增加了传输速度。在另一实施例中，使用单一管脚而不是两个管脚来传输数据。

图8为一串行外围接口(SPI)集成电路的一传送数据的时钟脉冲示意图，其使用多重管脚以及仅在主从之间的一个方向上利用两倍速(DDR)传送数据，特别是与图7相反的方向。

自主集成电路传送至从集成电路的位址以两倍速(DDR)传输。而由此位址所储存的数据自从集成电路回传至主集成电路，则不是以两倍速(DDR)传输。在两个方向上，两个管脚被用来交错传输数据，因此增加了传输速度。在另一实施例中，使用单一管脚而不是两个管脚来传输数据。

图9为根据本发明的一实施例的包含一非易失性存储阵列的串行外围接口(SPI)集成电路的范例方块示意图。

此集成电路950包括在一半导体基板上使用电荷捕捉结构非易失性存储单元，例如浮动栅极、电荷捕捉或是电阻元件(如相变化)所构成的一存储阵列900。此存储单元阵列900可以是单独的存储单元、交错形成阵列或是在多重阵列中交错。一列解码器901耦接于在该存储阵列900中成列排列的多个字元线902，一行解码器903耦接至在该存储阵列900中成行排列的多条比特线904。在总线905上提供位址到行解码器903与列解码器901。在区块906中感测放大器与数据输入结构是通过数据总线907而耦接至该行解码器903，通过该数据输入线911从在该集成电路950上的输入/输出埠提供数据，或从其它在集成电路950内部或外部数据源提供数据到区块906的数据输入结构。在区块906中通过该数据输出线915从该些感测放大器提供数据至集成电路950上的输入/输出埠，或提供数据至在集成电路950内部或外部的其他数据目的地。一偏压安排状态机器909控制偏压安排供应电压908的应用，例如抹除确认及程式化确认电压，与程式化、抹除和读取此存储单元的安排，例如具有两倍速时钟脉冲和/或平行交错使用此两个串行外围接口(SPI)传输管脚。

在本发明已经通过参考上述较佳实施例与例示而揭露的同时，需了解的是，所述这些实施例与例示仅为例示性之用而非用以限制本发明，对于本领域技术人员而言，可轻易地进行各种修改与结合，而所述这些修改与结合应落于本发明的精神以及下列权利要求所限定的范围中。

Claims (27)

1、一种集成电路，包含：

根据串行外围接口标准的总线，该总线在该集成电路与另一集成电路之间进行数据传输，包含：

多个管脚，包含：

第一数据传输管脚以在该总线上进行该数据传输；

第二数据传输管脚以在该总线上进行该数据传输；

芯片选择管脚以指示在该集成电路与另一集成电路之间是否正在进行该数据传输；以及

时钟脉冲管脚；

其中该总线可在一第一模式与一第二模式下操作，在该第一模式中，该第一数据传输管脚以一时钟脉冲信号半个周期一比特的速率进行数据传输，在该第二模式中，该第一数据通讯传输管脚以一时钟脉冲信号一个周期一比特的速率进行数据通讯传输；以及

其中指令是利用该第二模式传输，而位址和数据是利用该第一模式或该第二模式传输。

2、如权利要求1所述的集成电路，其中该总线使用一多余周期以补偿另一集成电路的延迟，其中该多余周期为8比特。

3、如权利要求1所述的集成电路，其中该指令的周期为8比特。

4、如权利要求1所述的集成电路，其中该位址的周期为24比特。

5、如权利要求1所述的集成电路，更包含：

存储器，其耦接至该总线。

6、如权利要求1所述的集成电路，其中该集成电路是一主集成电路。

7、如权利要求1所述的集成电路，其中该集成电路是一主集成电路，且该多个管脚包括多个芯片选择管脚，每一该多个芯片选择管脚指示在该主集成电路与一个别的从集成电路之间是否正在进行该数据传输。

8、如权利要求1所述的集成电路，其中该另一集成电路是一从集成电路。

9、如权利要求6所述的集成电路，其中该另一集成电路是一从集成电路，且该芯片选择管脚指示在该主集成电路与该从集成电路之间是否正在进行该数据传输。

10、如权利要求1所述的集成电路，其中在该集成电路传送该位址与该另一集成电路传送数据时，该第一与第二数据传输管脚以该时钟脉冲信号半个周期一比特的速率交错地进行数据传输。

11、如权利要求1所述的集成电路，其中在该集成电路传送该位址时，该第一与第二数据传输管脚以该时钟脉冲信号一个周期一比特的速率交错地进行数据通讯传输，而在该另一集成电路传送数据时，该第一与第二数据传输管脚以该时钟脉冲信号半个周期一比特的速率交错地进行数据传输。

12、如权利要求1所述的集成电路，其中在该集成电路传送该位址时，该第一与第二数据传输管脚以该时钟脉冲信号半个周期一比特的速率交错地进行数据传输，而在该另一集成电路传送数据时，该第一与第二数据传输管脚以该时钟脉冲信号一个周期一比特的速率交错地进行数据通讯传输。

13、如权利要求1所述的集成电路，其中在该第一模式中，该第一数据通讯传输管脚与该第二数据通讯传输管脚以相同方向在该集成电路与另一集成电路之间进行数据传输。

14、一种在集成电路之间进行数据传输的方法，包含：

经由一时钟脉冲管脚提供时钟脉冲给一根据串行外围接口标准的总线，该总线在该集成电路与另一集成电路之间传输数据；

传输一芯片选择信号以指示在该集成电路与另一集成电路之间是否正在进行该数据传输；

利用一第一模式在该总线的第一数据传输管脚与第二数据传输管脚以在该集成电路与另一集成电路之间进行指令传输，其中该第一模式以一时钟脉冲信号一个周期一比特的速率进行；以及

利用该第一模式或一第二模式在该总线的第一数据传输管脚与第二数据传输管脚以在该集成电路与另一集成电路之间进行位址及数据传输，其中该第二模式以一时钟脉冲信号半个周期一比特的速率进行。

15、如权利要求14所述的方法，其中该总线使用一多余周期以补偿另一集成电路的延迟，其中该多余周期为8比特。

16、如权利要求14所述的方法，其中该指令为8比特。

17、如权利要求14所述的方法，其中该位址为24比特。

18、如权利要求14所述的方法，更包含：

与耦接至该总线的存储器进行数据传输。

19、如权利要求14所述的方法，其中该集成电路是一主集成电路。

20、如权利要求14所述的方法，其中该集成电路是一主集成电路，且该多个管脚包括多个芯片选择管脚，每一该多个芯片选择管脚指示在该主集成电路与一个别的从集成电路之间是否正在进行该数据传输。

21、如权利要求14所述的方法，其中该另一集成电路是一从集成电路。

22、如权利要求14所述的方法，其中该集成电路是一从集成电路，且该芯片选择管脚指示在该从集成电路与一主集成电路之间是否正在进行该数据传输。

23、如权利要求14所述的方法，其中在该集成电路传送该位址与该另一集成电路传送数据时，该第一与第二数据传输管脚以该时钟脉冲信号半个周期一比特的速率交错地进行数据传输。

24、如权利要求14所述的方法，其中在该集成电路传送一位址时，该第一与第二数据传输管脚以该时钟脉冲信号一个周期一比特的速率交错地进行数据通讯传输，而在该另一集成电路传送数据时，该第一与第二数据传输管脚以该时钟脉冲信号半个周期一比特的速率交错地进行数据传输。

25、如权利要求14所述的方法，其中在该集成电路传送一位址时，该第一与第二数据传输管脚以该时钟脉冲信号半个周期一比特的速率交错地进行数据传输，而在该另一集成电路传送数据时，该第一与第二数据传输管脚以该时钟脉冲信号一个周期一比特的速率交错地进行数据通讯传输。

26、如权利要求14所述的方法，其中在该第一模式中，该第一数据通讯传输管脚与该第二数据通讯传输管脚以相同方向在该集成电路与另一集成电路之间进行数据传输。

27、一种在集成电路之间进行数据传输的装置，包含：

时钟脉冲功能手段，以提供时钟脉冲给一根据串行外围接口标准的总线，该总线在第一集成电路与第二集成电路之间传输数据；

芯片选择信号传输功能手段，以指示在该第一集成电路与该第二集成电路之间是否正在进行该数据传输；以及

以在该总线的第一数据传输管脚与第二数据传输管脚上进行该第一集成电路与该第二集成电路之间的该数据传输，包含：

在一第一模式中，第一数据通讯传输管脚上的数据传输功能手段以一时钟脉冲信号半个周期一比特的速率进行数据传输，在一第二模式中，该第一数据通讯传输管脚以一时钟脉冲信号一个周期一比特的速率进行数据通讯传输；以及

其中指令是利用该第二模式传输，而位址和数据是利用该第一模式传输。

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