CN110718246B - 存储器装置 - Google Patents

存储器装置 Download PDF

Info

Publication number
CN110718246B
CN110718246B CN201811508158.4A CN201811508158A CN110718246B CN 110718246 B CN110718246 B CN 110718246B CN 201811508158 A CN201811508158 A CN 201811508158A CN 110718246 B CN110718246 B CN 110718246B
Authority
CN
China
Prior art keywords
page
cache
page buffer
circuit
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811508158.4A
Other languages
English (en)
Other versions
CN110718246A (zh
Inventor
吴星来
金东赫
丁寿男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110718246A publication Critical patent/CN110718246A/zh
Application granted granted Critical
Publication of CN110718246B publication Critical patent/CN110718246B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Semiconductor Memories (AREA)

Abstract

存储器装置。一种存储器装置包括：多条位线，所述多条位线沿着第一方向延伸并且沿着与所述第一方向垂直的第二方向排列；页缓冲器电路，所述页缓冲器电路包括电联接至所述多条位线的多个页缓冲器；以及高速缓存电路，所述高速缓存电路包括电联接至所述多个页缓冲器的多个高速缓存，其中，所述页缓冲器电路被划分为多个页缓冲器区，并且沿着所述第一方向布置在所述高速缓存电路的两侧。

Description

存储器装置
技术领域
本发明的各种实施方式总体涉及存储器装置。具体地，实施方式涉及一种包括页缓冲器的存储器装置。
背景技术
在易失性存储器装置中，当供电中断时，所存储的数据会丢失，但是易失性存储器装置可具有高的读写速度。另一方面，在非易失性存储器装置中，即使在供电中断时也可以保持所存储的数据，但是非易失性存储器装置可以具有相对低的速度。因此，当存储无论是否供电都需要保留的数据时，可以使用非易失性存储器装置。非易失性存储器装置包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。闪速存储器可以分为NOR型和NAND型。
NAND闪速存储器装置广泛用作非易失性存储器装置中的数据存储装置。NAND闪速存储器装置可以通过使用多个页缓冲器来执行读取和输出存储在存储器单元中的数据所需的操作。
发明内容
在一个实施方式中，一种存储器装置可以包括：多条位线，所述多条位线沿着第一方向延伸并且沿着与所述第一方向垂直的第二方向排列；页缓冲器电路，所述页缓冲器电路包括电联接至所述多条位线的多个页缓冲器；以及高速缓存电路，所述高速缓存电路包括电联接至所述多个页缓冲器的多个高速缓存，其中，所述页缓冲器电路被划分为多个页缓冲器区，并且沿着所述第一方向设置在所述高速缓存电路的两侧。
在一个实施方式中，一种存储器装置可以包括：页缓冲器电路，所述页缓冲器电路包括多个页缓冲器；以及高速缓存电路，所述高速缓存电路包括分别与所述多个页缓冲器对应的多个高速缓存，其中，所述多个页缓冲器中的每一个通过单独的页线联接到对应的高速缓存，并且其中，与构成一个数据输入/输出单元的页缓冲器联接的页线中的一些页线被布置在所述高速缓存电路的一侧，而所述页线中的其它一些页线被布置在所述高速缓存电路的另一侧。
在一个实施方式中，一种存储器装置可以包括：页缓冲器电路，所述页缓冲器电路包括多个页缓冲器；以及高速缓存电路，所述高速缓存电路包括分别与所述多个页缓冲器对应的多个高速缓存，其中，构成一个数据输入/输出单元的页缓冲器通过被分布在多个页缓冲器区中来布置，并且每个页缓冲器区中的构成一个数据输入/输出单元的页缓冲器通过一条页线联接到高速缓存，并且其中，与构成一个数据输入/输出单元的页缓冲器联接的页线中的一些页线被布置在所述高速缓存电路的一侧，而所述页线中的其它一些页线被布置在所述高速缓存电路的另一侧。
在一个实施方式中，一种存储器装置可以包括：高速缓存电路，所述高速缓存电路包括多个高速缓存；以及第一页缓冲器组和第二页缓冲器组，所述第一页缓冲器组和所述第二页缓冲器组被设置在所述高速缓存电路的相对两侧，并且各自包括分别与所述高速缓存的各一半高速缓存联接的页缓冲器，其中，所述高速缓存和所述页缓冲器沿着所述相对两侧的方向布置。
附图说明
图1是示出根据一个实施方式的存储器装置的示例的框图。
图2是示出图1中所示的存储块当中的一个存储块的示例的电路图。
图3是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
图4和图5是示出图3的页缓冲器电路和高速缓存电路的内部布图的示例的图。
图6和图7是示出图3的结构中的页线布图的示例的图。
图8是示出页缓冲器电路和高速缓存电路的结构的比较例的框图。
图9是示出图8的结构中的页线布图的示例的图。
图10是示出图3的结构中的页线的另一布图的示例的图。
图11是示出图10的页线布图的数据传输波形的示例的图。
图12是示出图8的结构中的页线布图的比较例的图。
图13是示出图12的页线布图的数据传输波形的比较例的图。
图14是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
图15和图16是示出图14的页缓冲器电路和高速缓存电路的内部布图的示例的图。
图17、图18和图19是示出图14的结构中的页线布图的示例的图。
图20是示出图19的页线布图的数据传输波形的示例的图。
图21是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
图22是示出图21的结构中的页线布图的示例的图。
图23是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
图24是示意性示出包括根据一个实施方式的存储器装置的存储器系统的简化框图。
图25是示意性示出包括根据一个实施方式的存储器装置的计算系统的简化框图。
具体实施方式
在下文中，将参照附图详细描述本公开的各方面。在下面的描述中，尽管相同的元件被示出在不同的附图中，但是也将由相同的附图标记来表示相同的元件。此外，在本公开的以下描述中，当并入本文中的已知功能和配置的详细描述可能使本公开的主题相当不清楚时，将省略其详细描述。
要注意的是，对“一个实施方式”的引用不一定意味着仅一个实施方式，而对“一个实施方式”的不同引用不一定是相同的实施方式。
应当理解，尽管本文可以使用术语“第一”、“第二”、“第三”、A、B、(a)、(b)等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
将进一步理解，当元件被称为“连接到”或“联接到”另一元件时，该元件可以直接连接到或直接联接到另一元件，或者可以存在一个或更多个中间元件。另外，还应理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
如本文所使用的，除非上下文另有明确说明，否则单数形式也可以包括复数形式，反之亦然。
将进一步理解，当在本说明书中使用术语“包括”和“包含”时，其表示存在所述元件，并且不排除存在或添加一个或更多个其它元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。
图1是示出根据一个实施方式的存储器装置的示例的框图。
参照图1，根据实施方式的存储器装置可以包括存储器单元阵列100和外围电路200。外围电路200可以包括控制逻辑210、电压发生器220、行解码器230、页缓冲器电路240、高速缓存电路250、列解码器260和输入/输出电路270。
存储器单元阵列100可以包括多个存储器单元(如图2所示)。存储器单元阵列100可以被配置为其中存储器单元沿垂直于基板的方向堆叠的三维存储器阵列类型，但是应当注意，本公开不限于此。
存储器单元阵列100可以通过字线WL和选择线DSL和SSL联接到行解码器230。选择线DSL和SSL可以包括漏极选择线DSL和源极选择线SSL。存储器单元阵列100可以通过位线BL联接到页缓冲器电路240。存储器单元阵列100在编程操作中可以存储通过页缓冲器电路240输入的数据，并且在读取操作中可以将所存储的数据传送到页缓冲器电路240。
存储器单元阵列100可以包括多个存储块BLK。存储块BLK可以是擦除单元。字线WL、选择线DSL和SSL以及位线BL可以联接到相应的存储块BLK。字线WL和选择线DSL和SSL可以联接到各个存储块BLK。位线BL可以共同联接到多个存储块BLK。稍后将参照图2对存储块BLK进行描述。
控制逻辑210可以被配置为响应于通过输入/输出电路270输入的命令CMD而输出用于生成存储器装置的操作所需的电压的电压控制信号VCON。控制逻辑210可以被配置为输出用于控制页缓冲器电路240和高速缓存电路250的页缓冲器控制信号PBCON。控制逻辑210可以被配置为响应于通过输入/输出电路270输入的地址信号ADD而输出行地址信号RADD和列地址信号CADD。
电压发生器220可以被配置为响应于控制逻辑210的电压控制信号VCON而生成在编程操作、读取操作或擦除操作中要使用的各种操作电压Vop。例如，电压发生器220可以被配置为响应于电压控制信号VCON而生成各种电平的编程电压、通过电压、读取电压和擦除电压。
行解码器230可以被配置为响应于来自控制逻辑210的行地址信号RADD而选择存储器单元阵列100的存储块BLK当中的一个存储块。行解码器230可以被配置为将来自电压发生器220的操作电压Vop传送到与被选存储块BLK联接的字线WL以及选择线DSL和SSL。
页缓冲器电路240可以通过位线BL联接到存储器单元阵列100。页缓冲器电路240可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器PB可以通过位线BL与存储器单元阵列100交换数据。
高速缓存电路250可以通过页线PL与页缓冲器电路240联接，并且可以通过数据线DL与输入/输出电路270联接。高速缓存电路250可以被配置为临时存储从存储器单元阵列100接收的数据或者要提供给存储器单元阵列100的数据。高速缓存电路250可以被配置为存储从相应的页缓冲器PB接收的数据，并且响应于从列解码器260输入的列选择信号CS而通过数据线DL将所存储的数据中的一些数据传送到输入/输出电路270。高速缓存电路250可以被配置为响应于从控制逻辑210接收的页缓冲器控制信号PBCON而操作。
虽然在图1中示出了高速缓存电路250配置为与页缓冲器电路240分开的块，但是可以理解的是，高速缓存电路250与页缓冲器电路240一起配置页缓冲器部分。在本说明书中，为了便于说明，将高速缓存电路250例示为与页缓冲器电路240分开的块，并且其名称也将被单独描述。
列解码器260可以被配置为响应于从控制逻辑210接收的列地址信号CADD而生成列选择信号CS。例如，列解码器260可以生成与列地址信号CADD对应的列选择信号CS，使得各个页缓冲器PB的数据当中的由列地址信号CADD所选择的一些数据可以经由高速缓存电路250被传送到输入/输出电路270。
输入/输出电路270可以被配置为将从外部输入的命令CMD或地址ADD传送到控制逻辑210，或者通过高速缓存电路250与页缓冲器PB交换数据Data。输入/输出电路270可以包括多个输入/输出感测放大器，所述多个输入/输出感测放大器通过放大数据线DL的电压来生成数据并且将所生成的数据输出到输入/输出路径IO。
输入/输出路径IO可以包括2N(N是2或更大的自然数)个数据输入/输出引脚。例如，N可以是3，也就是说，输入/输出路径IO可以包括八个数据输入/输出引脚，其可由IO<0>至IO<7>表示。在使用八个数据输入/输出引脚的示例中，高速缓存电路250可以将从页缓冲器PB接收的数据当中选择的八个数据通过数据线DL传送到输入/输出电路270。输入/输出电路270可以通过感测放大器将从高速缓存电路250接收的八个数据放大，并且可以将放大后的数据提供给数据输入/输出引脚。
外围电路200可以包括控制逻辑210、电压发生器220、行解码器230、页缓冲器电路240、高速缓存电路250、列解码器260和输入/输出电路270。外围电路200的整个配置或部分配置可以被布置在存储器单元阵列100下方。这种结构被称为PUC(单元下外围电路)或COP(外围电路上单元)。根据本公开的实施方式的存储器装置还可以应用于PUC或COP结构。
图2是示出图1中所示的存储块当中的一个存储块BLK的示例的电路图。
参照图2，存储块BLK可以包括联接在多条位线BL与公共源线CSL之间的多个单元串CSTR。
单元串CSTR中的每一个可以联接在对应的位线BL与公共源线CSL之间。每个单元串CSTR可以包括联接到公共源线CSL的源极选择晶体管SST、联接到位线BL的漏极选择晶体管DST以及联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可以联接到源极选择线SSL。存储器单元MC的栅极可以分别联接到对应的字线WL。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。
源极选择线SSL、字线WL和漏极选择线DSL可以沿着与位线BL垂直的方向布图。源极选择线SSL、字线WL和漏极选择线DSL可以通过沿垂直方向堆叠在基板的表面上来形成三维结构。
存储块BLK中所包括的存储器单元MC可以被划分为物理页单元或逻辑页单元。例如，共享一条字线WL并且联接到不同单元串CSTR的存储器单元MC可以构成一个物理页PG。这样的页可以是读取操作的基本单元。
虽然在图2中示出了在各个单元串CSTR中设置一个漏极选择晶体管DST和一个源极选择晶体管SST，但是应注意的是，可在各个单元串CSTR中设置至少两个漏极选择晶体管或至少两个源极选择晶体管。
图3是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
参照图3，页缓冲器电路340可以划分为第一页缓冲器组341和第二页缓冲器组342，并且可以被设置在高速缓存电路350的两侧。也就是说，页缓冲器电路340可以被划分为多个页缓冲器组。
第一页缓冲器组341和第二页缓冲器组342可以联接到位线BL，以获得关于存储器单元阵列的状态的信息。第一页缓冲器组341和第二页缓冲器组342可以通过页线PL向高速缓存电路350传送数据以及从高速缓存电路350接收数据。第一页缓冲器组341和第二页缓冲器组342的操作可以由页缓冲器控制信号PBCON控制。
高速缓存电路350可以通过页线PL向第一页缓冲器组341和第二页缓冲器组342传送数据和从第一页缓冲器组341和第二页缓冲器组342接收数据，并且可以通过数据线DL向输入/输出电路270传送数据以及从输入/输出电路270接收数据。高速缓存电路350的操作可以通过页缓冲器控制信号PBCON和列选择信号CS来控制。
图4是示出图3的页缓冲器电路340和高速缓存电路350的内部布图的示例的图。
参照图4，页缓冲器电路440可以被划分为第一页缓冲器组441和第二页缓冲器组442，并且被布置在高速缓存电路450的两侧。
第一页缓冲器组441可以包括以矩阵形式排列的多个偶数页缓冲器PB Even。例如，当数据输入/输出引脚的数目是8时，第一页缓冲器组441可以被配置为8行。换句话说，第一页缓冲器组441的行数可以与数据输入/输出引脚的数目相同。因此，当数据输入/输出引脚的数目改变时，第一页缓冲器组441的行数也会改变。然而，要注意，本实施方式不限于行数和数据输入/输出引脚的数目相同的实施方式。也就是说，第一页缓冲器组441的行数和数据输入/输出引脚的数目可以不同。当第一页缓冲器组441的页缓冲器以矩阵形式排列时，行数可以被理解为与级数相同的概念。
可以在第一页缓冲器组441的各个列中布置八个偶数页缓冲器PB Even 0至PBEven 7。八个偶数页缓冲器PB Even 0至PB Even 7可以分别联接到偶数位线BL。为此，可以在页缓冲器的沿第二方向SD的宽度上提供八条位线BL。位线BL可以沿第一方向FD延伸，并且可以沿第二方向SD排列。虽然第一方向FD和第二方向SD可以彼此垂直，但是要注意，本实施方式不限于此。位线BL可以被划分为偶数位线和奇数位线，页缓冲器PB可以依据与其联接的位线BL而被划分为偶数页缓冲器PB Even和奇数页缓冲器PB Odd。
第一页缓冲器组441中的页缓冲器可以分别与高速缓存电路450中的高速缓存联接。为此，可以在第一页缓冲器组441的各个列中设置其数目与第一页缓冲器组441的行数相同的页线PL，以用于将页缓冲器PB Even和高速缓存Cache Even联接。
除了布置在其中的页缓冲器是奇数页缓冲器PB Odd而不是偶数页缓冲器PB Even之外，第二页缓冲器组442可以按照与第一页缓冲器组441类似的方式配置。
高速缓存电路450可以包括以矩阵形式排列的多个高速缓存。例如，当数据输入/输出引脚的数目是8时，高速缓存电路450可以配置为16行。即，高速缓存电路450的行数可以是数据输入/输出引脚数目的两倍。因此，当数据输入/输出引脚的数目改变时，高速缓存电路450的行数也会改变。然而，要注意的是，本实施方式不限于行数是数据输入/输出引脚数目的两倍。也就是说，高速缓存电路450的行数可以大于或小于数据输入/输出引脚数目的两倍。
当高速缓存电路450具有16行时，可以在高速缓存电路450的各个列中布置8个偶数高速缓存Cache Even 0至Cache Even 7以及8个奇数高速缓存Cache Odd 0至Cache Odd7。高速缓存可以依据与其联接的页缓冲器PB被划分成偶数高速缓存Cache Even和奇数高速缓存Cache Odd。八个偶数高速缓存Cache Even 0至Cache Even 7可以分别联接到八个偶数页缓冲器PB Even 0至PB Even7，而八个奇数高速缓存Cache Odd 0至Cache Odd 7可以分别联接到八个奇数页缓冲器PB Odd 0至PB Odd7。为此，在高速缓存电路450的一侧，可以在一个高速缓存的沿第二方向SD的宽度上设置八条页线PL。页线PL可以沿第一方向FD延伸并且可以沿第二方向SD排列。作为将页缓冲器和高速缓存联接的另一种方法，可以通过使用公共页线来将多个页缓冲器和多个高速缓存电联接。这将在后面描述。
布置在第一页缓冲器组441的第一列4411中的八个偶数页缓冲器PB Even 0至PBEven 7和布置在第二页缓冲器组442的第一列4421中的八个奇数页缓冲器PB Odd 0至PBOdd 7可以一起配置一个数据输入/输出单元。属于一个数据输入/输出单元的16个页缓冲器当中的8个偶数页缓冲器PB Even 0至PB Even 7或8个奇数页缓冲器PB Odd 0至PB Odd7可以是通过八个数据输入/输出引脚同时操作的单元。PB Even或PB Odd后面的数字0至7可被理解为对应数据输入/输出引脚的编号。
布置在高速缓存电路450的第一列4501中的16个高速缓存Cache Even 0至CacheEven 7和Cache Odd 0至Cache Odd 7也可以配置一个数据输入/输出单元。属于一个数据输入/输出单元的高速缓存当中的八个偶数高速缓存Cache Even 0至Cache Even 7或八个奇数高速缓存Cache Odd 0至Cache Odd 7可以是通过八个数据输入/输出引脚同时操作的单元。Cache Even或Cache Odd后面的数字0至7可以被理解为对应数据输入/输出引脚的编号。
属于同一数据输入/输出单元的高速缓存Cache Even 0至Cache Even 7和高速缓存Cache Odd 0至Cache Odd 7可以通过分别与其对应的数据线DL<0:7>联接到输入/输出电路。例如，由于与数据输入/输出引脚IO<0>对应的高速缓存Cache Even 0被布置在高速缓存电路450的第一行中，而与数据输入/输出引脚IO<1>对应的高速缓存Cache Even 1被布置在高速缓存电路450的第二行中，所以可在高速缓存电路450的第一行与第二行之间提供两条数据线DL<0:1>。作为另一种方法，可以在高速缓存电路450的每一行(未示出)中提供一条数据线DL。例如，可以在高速缓存电路450的第一行中提供一条数据线DL<0>，并且可以在高速缓存电路450的第二行中提供一条数据线DL<1>。
虽然在图4中示出了第一页缓冲器组441、第二页缓冲器组442和高速缓存电路450中的每一个具有三列，但是这仅仅是为了便于说明的简化图示。要注意，第一页缓冲器组441、第二页缓冲器组442和高速缓存电路450中的每一个的列数可以根据存储器单元阵列的大小而变化。
图5是示出分别与图3的页缓冲器电路340和高速缓存电路350对应的页缓冲器电路540和高速缓存电路550的另一内部布图的示例的图。
参照图5，按照与图4类似的方式，页缓冲器电路540可以被划分为第一页缓冲器组541和第二页缓冲器组542并且设置在高速缓存电路550的两侧。然而，第一页缓冲器组541和第二页缓冲器组542中的页缓冲器的布图以及高速缓存电路550中的高速缓存的布图与图4的不同。
与第0数据线至第3数据线DL<0:3>对应的页缓冲器PB Even 0至PB Even 3和PBOdd 0至PB Odd 3可以被布置在第一页缓冲器组541中。例如，页缓冲器PB Even 0至PBEven 3和PB Odd 0至PB Odd 3可沿着第一方向FD按照PB Even 0、PB Odd 0、PB Even 1、PBOdd 1、PB Even 2、PB Odd 2、PB Even 3、PB Odd 3的顺序布置在第一页缓冲器组541的各个列中。与第4数据线至第7数据线DL<4:7>对应的页缓冲器PB Even 4至PB Even 7和PBOdd 4至PB Odd 7可以被布置在第二页缓冲器组542中。例如，页缓冲器PB Even 4至PBEven 7和PB Odd 4至PB Odd 7可以沿着第一方向FD按照PB Even 4、PB Odd 4、PB Even 5、PB Odd 5、PB Even 6、PB Odd 6、PB Even 7、PB Odd 7的顺序布置在第二页缓冲器组542的各个列中。也就是说，页缓冲器电路540可基于对应的数据线DL划分为多个页缓冲器组541和542。由于数据线DL<0:7>可以分别与数据输入/输出引脚IO<0:7>对应，因此还可以理解为，页缓冲器电路540基于对应的数据输入/输出引脚IO划分为多个页缓冲器组541和542。
当页缓冲器电路540基于对应的数据线DL划分为多个页缓冲器组541和542时，高速缓存电路550也可以基于对应的数据线DL来布置。换句话说，在高速缓存电路550中，与第0数据线至第3数据线DL<0:3>对应的高速缓存Cache Even 0至Cache Even 3和Cache Odd0至Cache Odd 3可以被布置在靠近第一页缓冲器组541的八个行中，而与第4数据线至第7数据线DL<4:7>对应的高速缓存Cache Even 4至Cache Even 7和Cache Odd 4至Cache Odd7可以被布置在靠近第二页缓冲器组542的八个行中。
通过高速缓存电路550的这种布图，可以在高速缓存电路550的两行中布置一条数据线DL。例如，由于都与第0数据线DL<0>对应的高速缓存Cache Even 0和Cache Odd 0布置在高速缓存电路550的第一行和第二行中，因此在高速缓存电路550的第一行和第二行之间布置一条数据线DL<0>就足够了。这样，当页缓冲器电路540基于对应的数据线DL或对应的数据输入/输出引脚IO划分为多个页缓冲器组541和542时，可以提供数据线DL布线变得容易的优点。
虽然在图5中改变了页缓冲器电路540和高速缓存电路550的内部布图，但是一个数据输入/输出单元的配置可以与图4类似。布置在第一页缓冲器组541的一列5411中的八个页缓冲器PB Even 0至PB Even 3和PB Odd 0至PB Odd 3以及布置在第二页缓冲器组542的一列5421中的八个页缓冲器PB Even 4至PB Even 7和PB Odd 4至PB Odd 7可以构成一个数据输入/输出单元。类似地，布置在高速缓存电路550的一列5501中的16个高速缓存Catch Even 0至Catch Even7和Catch Odd 0至Catch Odd7也可以构成一个数据输入/输出单元。
图6是示出图3的结构中的页线PL的布图示例的图。
参照图6，与页缓冲器电路340相对应的页缓冲器电路640可以被划分为第一页缓冲器组641和第二页缓冲器组642，并且设置在与高速缓存电路350相对应的高速缓存电路650的两侧。页缓冲器电路640和高速缓存电路650中的页缓冲器和高速缓存的布图可以与以上参照图4和图5所述的类似地实现，但是应注意，实施方式不限于此。
第一页缓冲器组641可被配置为八级PB Stage 1至PB Stage 8，第二页缓冲器组642可被配置为八级PB Stage 9至PB Stage 16，并且高速缓存电路650可被配置为16级Catch Stage 1至Catch Stage 16。当页缓冲器电路640和高速缓存电路650以矩阵形式排列时，级可以被理解为行。
每个页缓冲器可以使用单独的页线PL与对应的高速缓存联接。也就是说，为了将一个页缓冲器和一个对应的高速缓存联接，可以使用一条页线PL。在这种情况下，在一个页缓冲器的沿第二方向SD的宽度(下文中，简称为“页缓冲器的宽度”)内可以使用八条页线PL。八条页线PL可以沿第一方向FD延伸并且沿第二方向SD排列，同时具有相同的线宽和间隙。每条页线PL可以通过页线接触部PLCT与页缓冲器和高速缓存联接。
属于页缓冲器电路640的一列的16个页缓冲器可以联接到布置在相同列中的相同级的高速缓存。与第一页缓冲器组641对应的页线PL可以基于高速缓存电路650的中心以相对于与第二页缓冲器组642对应的页线PL的对称图案布置。
如上所述，在数据输入/输出引脚的数目是8的情况下，16个页缓冲器和16个高速缓存可以对应于一个数据输入/输出单元。因此，16条页线PL可以对应于一个数据输入/输出单元。与一个数据输入/输出单元对应的16条页线PL在第二方向SD上所占据的区域可以被定义为页线布线区WA。
由于页缓冲器电路640被划分为两个组641和642并且设置在高速缓存电路650的两侧，因此与一个数据输入/输出单元对应的16条页线PL可以设置在高速缓存电路650的两侧，每侧八条。16条页线当中的两条页线可以形成一对，并且各对中的两条页线可以布置在同一延长线上。例如，一对页线PL-61和PL-62可以在同一延长线VL上设置在高速缓存电路650的两侧。通过这样的布图，由于与一个数据输入/输出单元对应的16条页线PL全部可以设置在八条延长线上，所以16条页线PL全部可以设置在八条页线PL的布图所需的布线区WA内。因此，可以减小页线PL的布图所需的区域。
图7是示出图3的结构中的页线PL的布图的示例的图。
参照图7中所示的实施方式，与第一页缓冲器组641对应的页线PL和与第二页缓冲器组642对应的页线PL可以相对于高速缓存电路650不以对称图案设置而是以偏移图案设置。即使通过图7中所示的页线PL的布图，由于与一个数据输入/输出单元对应的16条页线PL全部可以布置在八条页线PL的布图所需的布线区WA内，因此可以提供页线PL的布图所需的区域可减小的优点。
与上述实施方式相对的，图8是示出页缓冲器电路和高速缓存电路的结构的比较例的框图，图9是示出图8的结构中的页线的布图示例的图。
参照图8，与图3中的实施方式不同，页缓冲器电路840未被划分为多个区域，而是整个设置在高速缓存电路850的一侧。
参照图9，页缓冲器电路940可以被配置为16个页缓冲器级PB Stage 1至PBStage16，高速缓存电路950也可以被配置为16个高速缓存级Cache Stage1至Cache Stage16。
配置一个数据输入/输出单元的十六个页缓冲器可以通过16条页线PL分别联接到配置一个数据输入/输出单元的高速缓存。与一个数据输入/输出单元对应的16条页线PL可以以预定间隙沿第二方向SD排列。通过页线PL的这种布图，存在页线PL的布图所需的布线区WA增加的问题。当与图6或图7的实施方式相比较时，可以看出，在图8和图9中所描述的实施方式中，与一个数据输入/输出单元对应的页线PL的布图所需的布线区WA增加至两倍。
因此，根据本发明的各种实施方式，可以减小页线PL的布图所需的布线区WA，并且可以利用以这种方式确保的布线区，以将其分配给电源线，从而减少电源线的电压降并由此降低功耗，或者增加布线之间的间隙，以减少信号之间的干扰。此外，因为在上述实施方式中各条页线PL沿第一方向FD的长度减小为比较例中各条页线PL沿第一方向FD的长度的大约一半，所以可减小信号传送延迟，并且可以节省用于形成布线的材料。
图10是示出图3的结构中的页线PL的另一布图的示例的图。
参照图10，与页缓冲器电路340相对应的页缓冲器电路1040可以被划分为第一页缓冲器组1041和第二页缓冲器组1042，并且设置在与高速缓存电路350对应的高速缓存电路1050的两侧。页缓冲器电路1040和高速缓存电路1050中的页缓冲器和高速缓存的布图可以根据以上参照图4和图5所作的描述或根据其它方式来实现。
属于第一页缓冲器组1041的一列10411的八个页缓冲器和属于第二页缓冲器组1042的一个列10421的八个页缓冲器可以构成一个数据输入/输出单元。另外，属于高速缓存电路1050的一列10501的16个高速缓存可以构成一个数据输入/输出单元。
属于第一页缓冲器组1041的一列10411的八个页缓冲器可以在共享页线PL-101的同时与属于高速缓存电路1050的一列10501的八个高速缓存电联接。属于第二页缓冲器组1042的一列10421的八个页缓冲器可以在共享页线PL-102的同时与属于高速缓存电路1050的一列10501的其余八个高速缓存电联接。与一个数据输入/输出单元对应的一对页线PL-101和PL-102可以在同一延长线上布置在高速缓存电路1050的两侧。换句话说，与一个数据输入/输出单元对应的页线PL-101和PL-102二者可以布置在一条延长线上。
当多个页缓冲器以这种方式共享页线PL时，可以通过使用时分方案在多个页缓冲器和多个高速缓存之间传送数据，如图11所示。
参照图10和图11，属于级1至级8的八个页缓冲器和八个高速缓存(即，PB stage1至PB stage 8和Cache stage 1至Cache stage 8)可以通过一条页线PL-101传送数据，而属于级9至级16的八个页缓冲器和八个高速缓存(即，PB stage 9至PB stage 16和Cachestage 9至Cache stage 16)可以通过一条页线PL-102传送数据。为此，八个级可以按照属于级1的页缓冲器和高速缓存首先传送数据，然后属于级2的页缓冲器和高速缓存传送数据的方式依次使用页线PL-101。此外，八个级可以按照属于级9的页缓冲器和高速缓存首先传送数据，然后属于级10的页缓冲器和高速缓存传送数据的方式依次使用页线PL-102。可以按照级1和级9的数据传送被同时执行的方式同时使用两条页线PL-101和PL-102。根据本实施方式，与图13中所示的仅使用一条数据线的情况相比，用于将与一个数据输入/输出单元对应的16个页缓冲器的数据传送到16个高速缓存所需的数据传送时段可以减少为大约一半。
当设置在高速缓存电路1050的两侧的两个页缓冲器组1041和1042具有不同的级数时，两个页缓冲器组1041和1042中的任意一个的数据传送时段会增加。因此，在缩短数据传送时段方面，将两个页缓冲器组1041和1042设置为具有相同的级数是有利的。在这种情况下，与一个数据输入/输出单元对应的两条页线PL-101和PL-102的长度可以基本相同。
与图10和图11中所示的实施方式相对的，图12是示出图8的结构中的页线布图的比较例的图，图13是示出图12的页线布图的数据传送波形的比较例的图。
参照图12，页缓冲器电路1240和高速缓存电路1250的结构与图9相同，但是在图12中，与一个数据输入/输出单元对应的所有16个页缓冲器在共享一条页线PL的同时联接到16个高速缓存。
在这种情况下，如图13所示，由于16级的页缓冲器通过依次使用页线PL将数据传送到对应的高速缓存，因此存在传送与一个数据输入/输出单元对应的页缓冲器的所有数据所需的数据传送时段增加的问题。
因此，根据图10和图11的实施方式，可以提供这样的优点：页缓冲电路和高速缓存电路之间的数据传送时段缩短，从而可以提高存储器装置的操作速度。
图14是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
参照图14，页缓冲器电路1440可以被划分为第一缓冲器组1441至第四页缓冲器组1444。高速缓存电路1450可以被划分为第一高速缓存组1451和第二高速缓存组1452。第一页缓冲器组1441和第二页缓冲器组1442可以设置在第一高速缓存组1451的两侧，而第三页缓冲器组1443和第四页缓冲器组1444可以设置在第二高速缓存组1452的两侧。第一高速缓存组1451可以通过页线PL与第一页缓冲器组1441和第二页缓冲器组1442电联接，第二高速缓存组1452可以通过页线PL与第三页缓冲器组1443和第四页缓冲器组1444电联接。例如，可以按照第一页缓冲器组1441、第一高速缓存组1451、第二页缓冲器组1442、第三页缓冲器组1443、第二高速缓存组1452和第四页缓冲器组1444的顺序来设置。
当页缓冲器组1441至1444在空间上彼此划分开时，可理解为页缓冲器电路1440被划分为多个页缓冲器区。类似地，当高速缓存组1451和1452在空间上彼此划分开时，可理解为高速缓存电路1450被划分为多个高速缓存区。
以这种方式，高速缓存电路1450可以被划分为多个高速缓存组1451和1452，页缓冲器电路1440可以被划分为其数目是高速缓存组的数目的两倍的页缓冲器组1441至1444。一对页缓冲器组可以设置在对应的一个高速缓存组的两侧。
图15和图16是示出图14的页缓冲器电路1440和高速缓存电路1450的内部布图的示例的图。
参照图15，与第0数据线和第1数据线DL<0:1>对应的页缓冲器PB Even 0和PBEven 1以及PB Odd 0和PB Odd 1可以布置在第一页缓冲器组1541中。例如，页缓冲器PBEven 0至PB Even 1和PB Odd 0至PB Odd 1可以沿第一方向FD按照PBEven 0、PB Odd 0、PBEven 1、PB Odd 1的顺序布置在第一页缓冲器组1541的各个列中。与第二数据线和第三数据线DL<2:3>对应的页缓冲器PB Even 2和PB Even 3以及PB Odd 2和PB Odd 3可以布置在第二页缓冲器组1542中。例如，页缓冲器PB Even 2至PB Even 3以及PB Odd 2至PB Odd 3可以沿第一方向FD按照PB Even 2、PB Odd 2、PB Even 3、PB Odd 3的顺序布置在第二页缓冲器组1542的各个列中。与第四数据线和第五数据线DL<4:5>对应的页缓冲器PB Even 4和PB Even 5以及PB Odd 4和PB Odd5可以布置在第三页缓冲器组1543中。例如，页缓冲器PBEven 4至PB Even 5以及PB Odd 4至PB Odd 5可以沿第一方向FD按照PB Even 4、PB Odd4、PB Even 5、PB Odd的顺序布置在第三页缓冲器组1543的各个列中。与第六数据线和第七数据线DL<6:7>对应的页缓冲器PB Even 6和PB Even 7以及PB Odd 6和PB Odd 7可以布置在第四页缓冲器组1544中。例如，页缓冲器PB Even 6至PB Even 7以及PB Odd 6至PB Odd7可以沿第一方向FD按照PB Even 6、PB Odd 6、PB Even 7、PB Odd 7的顺序布置在第四页缓冲器组1544的各个列中。换句话中，页缓冲器电路1540可以基于对应的数据线DL划分为多个页缓冲器组1541、1542、1543和1544。
与第0数据线至第3数据线DL<0:3>对应的高速缓存Cache Even 0至Cache Even 3和Cache Odd 0至Cache Odd 3可以布置在第一高速缓存组1551中，与第四数据线至第七数据线DL<4:7>对应的高速缓存Cache Even 4至Cache Even 7和Cache Odd 4至Cache Odd 7可以布置在第二高速缓存组1552中。也就是说，高速缓存电路1550可以基于对应的数据线DL划分为多个高速缓存组1551和1552。
以这种方式，当页缓冲器电路1540和高速缓存电路1550基于对应的数据线DL或对应的数据输入/输出引脚IO划分成多个组时，可以提供数据线DL的布线变得容易的优点。
参照图16，与图15的区别在于：可以在多个页缓冲器组1641至1644中的每一个中布置偶数页缓冲器和奇数页缓冲器中的任意一种页缓冲器。类似地，可以在多个高速缓存组1651和1652中的每一个中布置偶数高速缓存和奇数高速缓存中的任意一种高速缓存。
图17至图19是示出图14的结构中的页线PL布图的示例的图。
参照图17，每个页缓冲器可以通过使用单独的页线PL与对应的高速缓存联接。例如，属于第一页缓冲器组1741的一列的四个页缓冲器可以通过四条页线PL与属于第一高速缓存组1751的一列的四个高速缓存联接。属于第二页缓冲器组1742的一列的四个页缓冲器可以通过四条页线PL与属于第一高速缓存组1751的一列的其它四个高速缓存联接。与第一页缓冲器组1741对应的四条页线PL中的每一条(例如，页线PL-171)和与第二页缓冲器组1742对应的四条页线PL中的每一条(例如，页线PL-172)可以形成一对，并且可以在第一高速缓存组1751的两侧布置在同一延长线上。
在第三页缓冲器组1743和第四页缓冲器组1744与第二高速缓存组1752之间的页线PL的联接也可以与此类似。
配置一个数据输入/输出单元的16个页缓冲器可以通过被分布在四个页缓冲器组1741至1744中来布置。例如，布置在四个页缓冲器组1741至1744的相同列中的16个页缓冲器可以构成相同的数据输入/输出单元。在这种情况下，在与一个数据输入/输出单元对应的16条页线PL当中，四条页线(例如，页线PL-171至PL-174)可以布图在同一延长线上。因此，由于与一个数据输入/输出单元对应的所有16条页线PL可以布置在四条延长线上，因此可以进一步减小与一个数据输入/输出单元对应的页线PL的布线区WA。此外，与图9的比较例相比，每条页线PL的长度可以减小为大约1/4。设置在一条延长线上的四条页线(例如，页线PL-171至PL-174)的长度可以基本相同。
当与图17相比时，图18的页线PL具有不同的布图。在图17中，一对页线(例如，页线PL-171和PL-172)以偏移图案布置在第一高速缓存组1751的两侧，而在图18中，一对页线(例如，页线PL-181和PL-182)以相对于第一高速缓存组1751的对称图案布置。即使在页线PL被布置为图18中所示的图案的情况下，也可以提供页线PL的布线区WA和页线PL的长度减小的优点。
图19示出了多个页缓冲器共享页线PL的情况。换句话说，在各个页缓冲器组1941、1942、1943和1944中，属于一个数据输入/输出单元的页缓冲器可以通过一条页线PL与对应的高速缓存联接。例如，在第一页缓冲器组1941中，属于一个数据输入/输出单元的四个页缓冲器可以通过一条页线PL-191联接到对应的高速缓存。即使在其它页缓冲器组1942、1943和1944中的每一个中，页缓冲器也可以通过使用各条页线PL-192、PL-193和PL-194联接到对应的高速缓存。在这种情况下，与一个数据输入/输出单元对应的四条页线(例如，页线PL-191、PL-192、PL-193和PL-194)可以布置在同一延长线上。其中，页线对PL-191和PL-192可以布置在第一高速缓存组1951的两侧，而其余页线对PL-193和PL-194可以布置在第二高速缓存组1952的两侧。
图20是示出图19的页线布图的数据传送波形的示例的图。
参照图19和图20，因为四条页线PL-191、PL-192、PL-193和PL-194可以对应于一个数据输入/输出单元并且四个页缓冲器可以同时传送数据，所以16个页缓冲器的数据传送可以在四个连续数据传送所需的时间内全部完成。以这种方式，根据本实施方式，当与图13的比较例相比时，数据传送时段可以缩短至大约1/4。
图21是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
参照图21，页缓冲器电路2140可以被划分为第一页缓冲器组2140-1至第十六页缓冲器组2140-16。高速缓存电路2150可以被划分为第一高速缓存组2150-1至第八高速缓存组2150-8。第一页缓冲器组2140-1和第二页缓冲器组2140-2可以布置在第一高速缓存组2150-1的两侧。其余14个页缓冲器组2140-3至2140-16的各个对可以以与上述类似的方式配置，并且可以布置在其余七个高速缓存组2150-2至2150-8中的每一个的两侧。
以这样的方式，高速缓存电路可以被划分为多个高速缓存组，页缓冲器电路可以被划分为其数目是高速缓存组的数目的两倍的多个页缓冲器组，并且页缓冲器组中的每一对可以设置在高速缓存组中的每一个的两侧。
虽然图21中示出了页缓冲器电路2140被划分为16个页缓冲器组2140-1至2140-16，并且高速缓存电路2150被划分成8个高速缓存组2150-1至2150-8，但这是数据输入/输出引脚的数目是8的特定情况。当数据输入/输出引脚的数目是N时，页缓冲器电路可以被划分成2N个组，而高速缓存电路可以被划分为N个组。
图22是示出图21的结构中的页线PL的布图的示例的图。
参照图22，每个页缓冲器可以通过使用单独的页线PL与对应的高速缓存联接。例如，属于第一页缓冲器组2240-1的每个列的一个页缓冲器可以通过一条页线PL与属于第一高速缓存组2250-1的每个列的两个高速缓存中的一个联接。即使在属于其余页缓冲器组2240-2至2240-16的页缓冲器的情况下，它们也可以按照类似的方式通过页线PL与对应的高速缓存联接。与第一页缓冲器组2240-1对应的页线PL和与第二页缓冲器组2240-2对应的页线PL可以在第一高速缓存组2250-1的两侧布置在同一延长线上。与其余页缓冲器组2240-3至2240-16对应的每对页线PL可以按照类似的方式在各高速缓存组的两侧布置在同一延长线上。
配置一个数据输入/输出单元的16个页缓冲器可以通过被分布在16个页缓冲器组2240-1至2240-16中来布置。例如，布置在16个页缓冲器组2240-1至2240-16的相同列中的16个页缓冲器可以构成相同的数据输入/输出单元。在这种情况下，与一个数据输入/输出单元对应的所有16条页线PL可以布置在一条延长线上。因此，可以进一步减小与一个数据输入/输出单元对应的页线PL的布线区WA。此外，与图9的比较例相比，每条页线PL的长度可以减小为大约1/16。布置在一条延长线上的16条页线的长度可以基本相同。
图23是示出根据一个实施方式的页缓冲器电路和高速缓存电路的结构示例的框图。
图23的实施方式与图6实施方式的区别在于：列解码器2380设置在第一页缓冲器组641与高速缓存电路650之间。由于列解码器2380中所生成的列选择信号被提供给高速缓存电路650，所以将列解码器2380与高速缓存电路650相邻布置是有利的。为此，列解码器2380可以与高速缓存电路650相邻布置。尽管图23中示出了列解码器2380设置在第一页缓冲器组641与高速缓存电路650之间，但是要注意的是，实施方式不限于此。列解码器2380可以设置在与高速缓存电路650相邻的不同位置。例如，列解码器2380可以设置在第二页缓冲器组642与高速缓存电路650之间或者设置在高速缓存电路的两侧。在上述实施方式中，当高速缓存电路被划分为多个高速缓存组时，列解码器可以进行对应地划分，并且可以与对应的高速缓存组相邻设置。
图24是示意性示出包括根据一个实施方式的存储器装置的存储器系统的简化框图。
参照图24，存储器系统2400可以包括非易失性存储器装置2410和存储器控制器2420。
非易失性存储器装置2410可以由上述存储器装置来配置，并且可以以上述方式操作。存储器控制器2420可以被配置为控制非易失性存储器装置2410。通过非易失性存储器装置2410和存储器控制器2420的组合，可以提供存储卡或固态盘(SSD)。
SRAM 2421可以用作处理单元(CPU)2422的工作存储器。主机接口2423可以包括与存储器系统2400联接的主机的数据交换协议。纠错块2424可以检测并纠正从非易失性存储器装置2410读取的数据中所包含的错误。存储器接口2425可以与非易失性存储器装置2410接口连接。处理单元2422可以执行用于存储器控制器2420的数据交换的一般控制操作。
尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，存储器系统2400可以附加设置有用于与主机接口连接的代码数据的ROM。非易失性存储器装置2410可以被提供为由多个闪速存储器芯片配置的多芯片封装件。
可以提供根据上述实施方式的存储器系统2400作为具有低的错误发生概率的高可靠性的存储介质。具体而言，上述存储器装置可以被提供用于诸如最近正在积极研究的固态盘(SSD)的存储器系统。在这种情况下，存储器控制器2420可以被配置为通过诸如以下各种接口协议中的一种协议与外部(例如，主机)通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件高速互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成电子设备)协议。
图25是示意性示出包括根据一个实施方式的存储器装置的计算系统的简化框图。
参照图25，计算系统2500可以包括与系统总线2560电联接的存储器系统2510、微处理器2520、RAM 2530、用户接口2540和诸如基带芯片组的调制解调器2550。在计算系统2500是移动设备的情况下，可以附加提供用于供应计算系统2500的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，计算系统2500可以附加设置有应用芯片组、相机图像处理器(CIS)、和移动DRAM等。存储器系统2510可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，存储器系统2510可以被设置为融合闪速存储器(例如，一个NAND闪速存储器)。
在上面的描述中，除非明确相反定义，否则诸如“包括”、“包含”和“具有”之类的术语应当被默认地解释为包含性的或开放的，而不是排他性的或封闭的。除非相反定义，否则所有技术、科学或其他术语均与本领域技术人员所理解的含义一致。除非本公开明确地如此定义，否则在词典中找到的常用术语应在相关技术著作的上下文中不要被解释得过于理想或不切实际。
虽然上面已经描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，不应基于所描述的实施方式来限制本文所描述的存储器装置。
相关申请的交叉引用
本申请要求于2018年7月13日提交的韩国专利申请No.10-2018-0081459的优先权，该韩国专利申请的全部内容通过引用并入本文中。

Claims (19)

1.一种存储器装置，该存储器装置包括：
多条位线，所述多条位线沿着第一方向延伸并且沿着与所述第一方向垂直的第二方向排列；
页缓冲器电路，所述页缓冲器电路包括电联接至所述多条位线的多个页缓冲器；以及
高速缓存电路，所述高速缓存电路包括电联接至所述多个页缓冲器的多个高速缓存，
其中，所述页缓冲器电路被划分为多个页缓冲器区，并且沿着所述第一方向设置在所述高速缓存电路的两侧。
2.根据权利要求1所述的存储器装置，
其中，所述高速缓存电路被划分成至少两个高速缓存区，并且
其中，所述页缓冲器区沿着所述第一方向设置在所述高速缓存区中的每一个的两侧。
3.根据权利要求2所述的存储器装置，
其中，所述页缓冲器电路被划分为其数目是所述高速缓存区的数目的两倍的页缓冲器区，并且
其中，一对页缓冲器区沿着所述第一方向分别设置在一个高速缓存区的两侧。
4.根据权利要求3所述的存储器装置，其中，所述高速缓存电路被划分为两个高速缓存区，并且所述页缓冲器电路被划分为四个页缓冲器区。
5.根据权利要求1所述的存储器装置，
其中，一个页缓冲器分别与一个高速缓存对应，并且
其中，每个页缓冲器通过单独的页线与对应的高速缓存联接。
6.根据权利要求5所述的存储器装置，
其中，构成一个数据输入/输出单元的页缓冲器通过被分布在所述多个页缓冲器区中来布置，并且
其中，与构成一个数据输入/输出单元并且通过被分布在所述多个页缓冲器区中来布置的页缓冲器联接的多条页线中的每对页线在所述高速缓存电路的两侧被布置在同一延长线上。
7.根据权利要求1所述的存储器装置，
其中，一个页缓冲器分别与一个高速缓存对应，
其中，构成一个数据输入/输出单元的页缓冲器通过被分布在所述多个页缓冲器区中来布置，并且
其中，一个页缓冲器区中的构成一个数据输入/输出单元的多个页缓冲器通过一条页线与对应的高速缓存联接。
8.根据权利要求7所述的存储器装置，其中，与构成一个数据输入/输出单元并通过被分布在所述多个页缓冲器区中来布置的页缓冲器联接的多条页线被布置在同一延长线上。
9.根据权利要求1所述的存储器装置，其中，所述页缓冲器电路基于对应的数据线被划分为多个页缓冲器区。
10.一种存储器装置，该存储器装置包括：
页缓冲器电路，所述页缓冲器电路包括多个页缓冲器；以及
高速缓存电路，所述高速缓存电路包括分别与所述多个页缓冲器对应的多个高速缓存，
其中，所述多个页缓冲器中的每一个通过单独的页线联接到对应的高速缓存，并且
其中，与构成一个数据输入/输出单元的页缓冲器联接的页线中的一些页线被布置在所述高速缓存电路的一侧，而所述页线中的其它一些页线被布置在所述高速缓存电路的另一侧。
11.根据权利要求10所述的存储器装置，其中，与构成一个数据输入/输出单元的页缓冲器联接的每对页线在同一延长线上分别布置在所述高速缓存电路的两侧。
12.根据权利要求10所述的存储器装置，其中，与构成一个数据输入/输出单元的页缓冲器联接的页线当中的偶数页线被布置在同一延长线上。
13.根据权利要求12所述的存储器装置，其中，布置在一条延长线上的页线为至少四条。
14.一种存储器装置，该存储器装置包括：
页缓冲器电路，所述页缓冲器电路包括多个页缓冲器；以及
高速缓存电路，所述高速缓存电路包括分别与所述多个页缓冲器对应的多个高速缓存，
其中，构成一个数据输入/输出单元的页缓冲器通过被分布在多个页缓冲器区中来布置，并且每个页缓冲器区中的构成一个数据输入/输出单元的页缓冲器通过一条页线联接到高速缓存，并且
其中，与构成一个数据输入/输出单元的页缓冲器联接的页线中的一些页线被布置在所述高速缓存电路的一侧，而所述页线中的其它一些页线被布置在所述高速缓存电路的另一侧。
15.根据权利要求14所述的存储器装置，其中，与构成一个数据输入/输出单元的页缓冲器联接的所有页线被布置在一条延长线上。
16.根据权利要求15所述的存储器装置，其中，布置在一条延长线上的页线为至少四条。
17.根据权利要求15所述的存储器装置，其中，与构成一个数据输入/输出单元的页缓冲器联接的页线的长度基本相同。
18.一种存储器装置，该存储器装置包括：
高速缓存电路，所述高速缓存电路包括多个高速缓存；以及
第一页缓冲器组和第二页缓冲器组，所述第一页缓冲器组和所述第二页缓冲器组被设置在所述高速缓存电路的相对两侧，并且各自包括分别与所述高速缓存的各一半高速缓存联接的页缓冲器，
其中，所述高速缓存和所述页缓冲器沿着所述相对两侧的方向布置。
19.根据权利要求18所述的存储器装置，该存储器装置还包括列解码器，其中，所述列解码器与所述高速缓存电路相邻设置。
CN201811508158.4A 2018-07-13 2018-12-11 存储器装置 Active CN110718246B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0081459 2018-07-13
KR1020180081459A KR102576849B1 (ko) 2018-07-13 2018-07-13 메모리 장치

Publications (2)

Publication Number Publication Date
CN110718246A CN110718246A (zh) 2020-01-21
CN110718246B true CN110718246B (zh) 2023-05-12

Family

ID=69138345

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811508158.4A Active CN110718246B (zh) 2018-07-13 2018-12-11 存储器装置

Country Status (3)

Country Link
US (1) US10789172B2 (zh)
KR (1) KR102576849B1 (zh)
CN (1) CN110718246B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210028886A (ko) * 2019-09-05 2021-03-15 에스케이하이닉스 주식회사 캐시 래치 회로를 구비하는 반도체 메모리 장치
CN111610933A (zh) * 2020-05-22 2020-09-01 芯颖科技有限公司 基于ram数据动态更新的数据存储方法、装置和系统
CN114078488A (zh) * 2020-08-21 2022-02-22 长鑫存储技术(上海)有限公司 存储器
US11455254B2 (en) * 2020-12-10 2022-09-27 Macronix International Co., Ltd. Flash memory system and flash memory device thereof
US20230143829A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Page buffer circuit and memory device including the same
US20230317122A1 (en) * 2022-03-31 2023-10-05 Macronix International Co., Ltd. In memory data computation and analysis

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249083A (ja) * 2001-12-20 2003-09-05 Toshiba Corp 不揮発性半導体記憶装置
CN1832039A (zh) * 2005-03-10 2006-09-13 海力士半导体有限公司 多面型闪存以及控制其程序和读取操作的方法
KR20070105141A (ko) * 2006-04-25 2007-10-30 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 버퍼
CN101506778A (zh) * 2005-11-15 2009-08-12 晟碟以色列有限公司 闪存设备和方法
CN102203873A (zh) * 2008-10-25 2011-09-28 桑迪士克3D有限责任公司 重编程页而不向存储器设备重输数据的页缓冲器编程命令和方法
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574720B1 (en) * 1997-05-30 2003-06-03 Oracle International Corporation System for maintaining a buffer pool
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR100516301B1 (ko) * 2003-03-05 2005-09-21 주식회사 하이닉스반도체 플래시 메모리의 뱅크 분할 장치
JP4504138B2 (ja) * 2004-09-03 2010-07-14 株式会社東芝 記憶システム及びそのデータコピー方法
JP4874721B2 (ja) 2006-06-23 2012-02-15 株式会社東芝 半導体記憶装置
KR100819102B1 (ko) * 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
KR100898039B1 (ko) * 2007-05-21 2009-05-19 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
US7944747B2 (en) * 2008-03-17 2011-05-17 Samsung Electronics Co., Ltd. Flash memory device and method for programming flash memory device having leakage bit lines
KR101069114B1 (ko) * 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자
KR101039962B1 (ko) * 2009-06-29 2011-06-09 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 프로그램 방법
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101082614B1 (ko) * 2010-07-09 2011-11-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR101752168B1 (ko) * 2010-11-24 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
US9257181B2 (en) * 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
JP5562995B2 (ja) * 2012-03-22 2014-07-30 株式会社東芝 半導体記憶装置
KR101984789B1 (ko) * 2012-10-12 2019-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102125371B1 (ko) * 2012-12-04 2020-06-22 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작방법
US9064578B2 (en) * 2012-12-18 2015-06-23 Micron Technology, Inc. Enable/disable of memory chunks during memory access
KR20150023166A (ko) * 2013-08-23 2015-03-05 에스케이하이닉스 주식회사 반도체 장치
JP5678151B1 (ja) * 2013-09-18 2015-02-25 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその制御方法
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
WO2016014731A1 (en) * 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
US9887009B2 (en) * 2014-10-14 2018-02-06 Macronix International Co., Ltd. Memory page buffer with simultaneous multiple bit programming capability
KR102238296B1 (ko) * 2015-06-12 2021-04-08 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170068163A (ko) * 2015-12-09 2017-06-19 에스케이하이닉스 주식회사 반도체 메모리 장치
US9997250B2 (en) * 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
KR102514521B1 (ko) * 2016-03-23 2023-03-29 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102507342B1 (ko) * 2016-05-20 2023-03-08 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법
KR20180057431A (ko) * 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치
KR102302187B1 (ko) * 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
KR102347183B1 (ko) * 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
KR20190019427A (ko) * 2017-08-17 2019-02-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249083A (ja) * 2001-12-20 2003-09-05 Toshiba Corp 不揮発性半導体記憶装置
CN1832039A (zh) * 2005-03-10 2006-09-13 海力士半导体有限公司 多面型闪存以及控制其程序和读取操作的方法
CN101506778A (zh) * 2005-11-15 2009-08-12 晟碟以色列有限公司 闪存设备和方法
KR20070105141A (ko) * 2006-04-25 2007-10-30 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 버퍼
CN102203873A (zh) * 2008-10-25 2011-09-28 桑迪士克3D有限责任公司 重编程页而不向存储器设备重输数据的页缓冲器编程命令和方法
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置

Also Published As

Publication number Publication date
KR20200007401A (ko) 2020-01-22
CN110718246A (zh) 2020-01-21
US10789172B2 (en) 2020-09-29
KR102576849B1 (ko) 2023-09-14
US20200019508A1 (en) 2020-01-16

Similar Documents

Publication Publication Date Title
CN110718246B (zh) 存储器装置
US9460793B1 (en) Semiconductor memory device
US20240078034A1 (en) Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
US10319416B2 (en) Memory device including page buffers
US10418111B2 (en) Memory system and operating method thereof
US10734049B2 (en) Apparatuses and methods involving accessing distributed sub-blocks of memory cells
JP2008108418A (ja) マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置
US8171233B2 (en) Multi port semiconductor memory device with direct access function in shared structure of nonvolatile memory and multi processor system thereof
US9053769B2 (en) Semiconductor device capable of increasing data input/output rate
CN110660439B (zh) 包括页缓冲器的存储器装置
US9965221B2 (en) Memory system for controlling input command priority and operation method therefor
US11810613B2 (en) Ultra-compact page buffer
US11462272B2 (en) Memory device and operating method thereof
CN111179980B (zh) 存储器控制器、数据存储装置和具有两者的存储系统
CN111414314A (zh) 数据存储装置、其操作方法及其控制器
US11336283B1 (en) Level shifter with improved negative voltage capability
CN115938429A (zh) 存储器、存储系统及存储器的操作方法
CN111986714A (zh) 半导体存储器装置
WO2006112006A1 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant