KR101069114B1 - 불휘발성 메모리 소자 - Google Patents

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Abstract

본 발명은 동작모드에 따라 데이터를 출력하는 래치회로에 제 1 및 제 2 입출력 라인을 연결하거나, 상기 센싱노드와 상기 제 1 또는 제 2 입출력 라인을 연결하는 페이지 버퍼들을 포함하는 페이지 버퍼부; 입력되는 어드레스 신호에 따라 하나 이상의 페이지 버퍼를 선택하고, 동작 모드에 따라 상기 선택된 페이지 버퍼로 상기 제 1 또는 제 2 제어신호를 출력하는 복수개의 디코더들을 포함하는 Y 디코더; 상기 동작모드를 선택하기 위한 제 1 및 제 2 동작 선택신호를 출력하는 모드 선택부; 및 상기 제 1 및 제 2 입출력 라인을 통해 입출력되는 데이터를 센싱하여 출력하거나, 상기 제 1 또는 제 2 입출력라인 중 하나를 데이터 라인과 연결하는 입출력 제어회로들을 포함하는 입출력 제어부를 포함하는 불휘발성 메모리 소자를 제공한다.
페이지 버퍼, 셀 전류 측정, 데이터 입출력

Description

불휘발성 메모리 소자{Non volatile memory device}
본 발명은 불휘발성 메모리 소자에 관한 것이다.
반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
불휘발성 메모리 소자인 낸드 플래시 메모리 소자는 메모리 셀에 저장된 데이터를 독출하여 저장하는 페이지 버퍼를 포함한다. 그리고 페이지 버퍼로부터 독출된 데이터를 출력시키기 위한 데이터 IO(Input Output) 라인은 페어(Pair) 구조이다.
도 1a는 불휘발성 메모리 소자를 나타낸다.
도 1a를 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130) 및 IO(Input Output) 제어부(140)를 포함한다.
메모리 셀 어레이(110)는 복수개의 메모리 셀(미도시)들을 포함한다. 그리고 메모리 셀들은 비트라인들(BL[0] 내지 BL[M+7])에 연결된다.
페이지 버퍼부(120)는 하나 이상의 비트라인에 연결되는 페이지 버퍼(PB[0] 내지 PB[M+7])를 포함한다. 도 1의 불휘발성 메모리 소자(100)는 하나의 비트라인마다 페이지 버퍼가 연결된다.
그리고 페이지 버퍼들(PB[0] 내지 PB[M+7])은 각각 연결된 비트라인에 연결된 메모리 셀들 중 선택된 메모리 셀에 프로그램하기 위한 데이터를 입력받거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장한 후, 출력한다.
Y 디코더(130)는 페이지 버퍼들(PB[0] 내지 PB[M+7]) 중에서 제어신호에 의해 선택되는 페이지 버퍼와 IO 제어부(140)를 연결한다.
IO 제어부(140)는 Y 디코더(130)에 의해서 선택되는 페이지 버퍼와 불휘발성 메모리 소자(100)의 외부 입출력 패드(미도시) 간에 데이터 입출력을 수행한다. IO 제어부(140)는 제 1 IO_CLT(Input Output Controller)[0] 내지 제 8 IO_CLT[7]들을 포함한다.
도 1a에 나타난 바와 같이, 불휘발성 메모리 소자(100)는 IO 제어부(140)에 8개의 IO_CLT가 있다. 따라서 8개의 IO_CLT와, 레이아웃(Layout)에 맞추기 위해서 페이지 버퍼부(120)의 페이지 버퍼들(PB[0] 내지 PB[M+7])이 8단으로 쌓여있는 구조로 구성된다.
도 1a와 같이 8개의 페이지 버퍼(PB[0] 내지 PB[7])가 하나의 열로 구성되고 , 다음 열에 페이지 버퍼(PB[8] 내지 PB[15])들이 구성되는 방식이다. 그리고 행방향으로 각각 페이지 버퍼 행으로 구성된다. 도 1a에서는 페이지 버퍼열은 M+1 개, 그리고 페이지 버퍼 행은 8개로 구성된다.
각각의 페이지 버퍼 단에 페이지 버퍼들을 각각 선택하기 위해서 Y 디코더(130)는 제 0 PB_DEC[0] 내지 제 N+1 PB_DEC[N]를 포함한다. 각각의 PB_DEC는 페이지 버퍼 8개로 구성되는 하나의 페이지 버퍼 열마다 하나씩 연결되어 8개의 페이지 버퍼들을 선택하는 제어신호를 출력한다.
그리고 페이지 버퍼 행들은 각각 제 1 IO_CLT[0] 내지 제 8 IO_CLT[7]에 연결되기 위한 한 쌍의 IO 라인들(IO[0], IOB[0] 내지 IO[7], IOB[7])에 연결된다.
IO 라인들(IO[0], IOB[0] 내지 IO[7], IOB[7])은 각각 한쌍씩 제 1 IO_CLT[0] 내지 제 8 IO_CLT[7]에 연결된다.
도 1b는 도 1a의 페이지 버퍼부의 일부를 나타낸다.
도 1b는 도 1b의 페이지 버퍼부(120)의 하나의 페이지 버퍼 행을 간략히 나타내었다. IO 라인들과의 연결 관계를 나타내기 위하여 각각의 페이지 버퍼는 래치(L)들만 나타내었다.
도 1b에서 대표적으로 페이지 버퍼(PB[0])만을 설명하기로 한다. 나머지 페이지 버퍼들은 페이지 버퍼(PB[0])와 동일한 회로로 구성된다.
페이지 버퍼(PB[0])는 제 1 래치(L0)와 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)를 포함한다.
제 1 래치(L0)는 두 개의 인버터로 구성되고 노드(K1)와 노드(K2) 사이에 연결된다. 그리고 제 1 및 제 4 NMOS 트랜지스터(N1, N4)는 노드(K1)와 노드(K4)의 사이에 직렬로 연결되고, 제 2 및 제 5 NMOS 트랜지스터(N2, N5)는 노드(K2)와 노 드(K5) 사이에 직렬로 연결된다.
그리고 제 2 및 제 5 NMOS 트랜지스터(N2, N5)의 접속점인 노드(K3)와 페이지 버퍼의 센싱노드(SO) 사이에 제 3 NMOS 트랜지스터(N3)가 연결된다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트에는 제 1 선택 인에이블 신호(CENB)가 입력되고, 제 4 및 제 5 NMOS 트랜지스터(N4, N5)의 게이트에는 제 1 선택신호(CS[0])가 입력된다. 그리고 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 2 선택 인에이블 신호(CEN)가 입력된다.
노드(K4)와 노드(K5)의 각각에는 제 1 IO 라인들(IO[0], IOB[0])이 연결된다. 페이지 버퍼(PB[0])의 동작은 이후에 하기로 한다.
도 1c는 도 1a의 Y 디코더를 나타낸다.
도 1c를 참조하면, Y 디코더(130)에 제 1 PB_DEC[0] 내지 제 N+1 PB_DEC[N]를 포함한다. 각각의 PB_DEC들은 동일한 회로 구성이므로 제 1 PB_DEC[0]의 회로 구성을 대표로 설명하기로 한다.
제 1 PB_DEC[0]는 제 1 PMOS 트랜지스터(P1)와 제 1 인버터(IN1) 및 제 6 내지 제 9 NMOS 트랜지스터(N9)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 전원전압과 노드(K6)의 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트는 접지노드에 연결된다. 따라서 제 1 PMOS 트랜지스터(P1)는 턴온 상태로 유지된다.
제 6 내지 제 9 NMOS 트랜지스터(N6 내지 N9)는 노드(K6)와 접지노드 사이에 직렬로 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 페이지 버퍼 선택 신 호(PBSEL)가 입력되고, 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)의 게이트에는 Y 어레스 신호들(YP[0], YA[0], YB[0])이 각각 입력된다.
Y 어드레스 신호들은 상기 페이지 버퍼단을 선택하기 위한 어드레스 신호들로, 각각의 PB_DEC에 입력되는 신호들의 조합이 다르다.
그리고 제 1 인버터(IN1)는 노드(K6)의 전압 레벨을 반전하여 출력한다. 제 1 인버터(IN1)가 출력신호가 선택신호(CS[0])이다.
그리고 한 쌍의 IO 라인들(IO[0], IOB[0])의 데이터가 출력되는 제 1 IO_CTL[0]은 다음의 도 1d와 같은 회로로 구성된다.
도 1d는 도 1a의 IO_CTL[0]을 나타낸다.
도 1d를 참조하면, 제 1 IO_CTL[0]은 제 10 NMOS 트랜지스터(N10)와 제 2 인버터(IN2) 및 IOSA(Input Output Sence Amp)(141)를 포함한다.
IOSA(141)는 입출력 센스 앰프로서, 한 쌍의 IO 라인들(IO[0], IOB[0])로부터 전달되는 데이터를 센싱하여 증폭한 후, 출력한다.
제 10 NMOS 트랜지스터(N10)는 하나의 IO 라인(IO[0])과 노드(K7)의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 2 선택 인에이블 신호(CEN)가 입력된다.
제 2 인버터(IN2)는 IOSA(141)에서 출력하는 데이터를 반전하여 노드(K7)로 출력한다. 노드(K&)는 제 1 데이터 라인(DL[0])에 연결된다. 이때 제 2 인버터(IN2)는 제 1 및 제 2 데이터 출력 인에이블 신호(DOEN, DOENB)에 의해서 동작을 한다.
상기 도 1b 내지 도 1d에 설명한 바와 같이 구성되는 페이지 버퍼(PB[0])에서 데이터를 출력하기 위해서는 다음과 같이 제어신호가 입력된다.
제 1 래치(L[0])의 데이터를 출력하기 위하여, 제 1 선택 인에이블 신호(CENB)가 하이 레벨로 유지되고, 제 2 선택 인에이블 신호(CEN)는 로우 레벨로 유지된다.
제 1 선택 인에이블 신호(CENB)가 하이 레벨로 유지되면, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 턴온된다. 그리고 제 2 선택 인에이블 신호(CEN)가 로우 레벨로 유지되므로 제 3 NMOS 트랜지스터(N3)는 턴오프된다.
그리고 페이지 버퍼(PB[0])가 포함된 페이지 버퍼열의 데이터들을 출력하기 위해서 제 1 PB_DEC[0]에서 제 1 선택신호(CS[0])가 하이 레벨로 출력된다.
이를 위해서 제 1 PB_DEC[0])에서는 페이지 버퍼 선택신호(PBSEL)와 Y 어드레스 신호들(YP[0], YA[0], YB[0])이 하이 레벨로 입력된다. 이에 따라 제 6 내지 제 9 NMOS 트랜지스터(N6 내지 N9)가 턴온 되면, 노드(K6)는 접지노드에 연결된다. 따라서 제 1 인버터(IN1)에 의해서 제 1 선택신호(CS[0])는 하이 레벨로 출력된다.
제 1 선택신호(CS[0])가 하이 레벨로 입력되면, 페이지 버퍼(PB[0])의 제 4 및 제 5 NMOS 트랜지스터(N4, N5)는 턴온된다. 따라서 제 1 래치(L0)의 노드(K1)와 노드(K2)가 각각 IO 라인들(IO[0], IOB[0])에 출력된다.
그리고 IO 라인들(IO[0], IOB[0])에 연결된 제 1 IO_CTL[0])의 IOSA(141)는 IO 라인들(IO[0], IOB[0])로부터 입력되는 데이터를 센싱하여 출력한다.
데이터 출력을 위해서 제 1 데이터 출력 인에이블 신호(DOEN)는 하이 레벨로 입력되고, 제 2 데이터 출력 인에이블 신호(DOENB)는 로우 레벨로 입력되어 제 2 인버터(IN2)가 동작한다. 따라서 IOSA(141)에서 출력하는 데이터는 제 2 인버터(IN2)에서 반전되고, 노드(K7)를 통해서 제 1 데이터 라인(DL[0])으로 출력된다.
상기의 데이터 출력 동작이 수행되면, 제 1 선택신호(CS[0])가 하이 레벨로 입력된 상태에서 하나의 페이지 버퍼단인 8개의 페이지 버퍼들(PB[0] 내지 B[7])에 저장된 데이터가 제 1 내지 제 8 IO_CLT[0 내지 7]를 통해서 각각 출력된다.
그리고 데이터 출력을 하지 않는 동안 제 1 선택 인에이블 신호(CENB)는 로우 레벨로 변경되고, 제 2 선택 인에이블 신호(CEN)는 하이 레벨로 변경된다.
제 2 선택 인에이블 신호(CEN)가 하이 레벨로 입력되는 경우는 메모리 셀 어레이(110)의 메모리 셀들이 프로그램된 문턱전압의 상태를 파악하기 위해 페이지 버퍼(PB)의 센싱노드(SO)에 연결되어 전류를 측정하기 위한 셀 전류 측정 모드(CELL IV mode)에서 동작한다. 셀 전류 측정 모드에서는 제 1 선택 인에이블 신호(CENB)는 로우 레벨로 유지되고, 제 2 선택 인에이블 신호(CEN)는 하이 레벨로 유지된다. 그리고 제 1 선택신호(CS[0])가 하이 레벨로 입력된다.
페이지 버퍼(PB[0])의 센싱노드(SO)는 셀 전류를 측정하기 위해 선택되는 메모리 셀과 연결되어 셀전류가 흐르고 있다. 그리고 제 3 및 제 5 NMOS 트랜지스터(N3, N5)가 턴온 되면, 셀 전류가 IO 라인(IOB[0])으로 전달된다.
제 1 IO_CTL[0]에서 제 2 선택 인에이블 신호(CEN)가 하이 레벨 상태이므로 제 10 NMOS 트랜지스터(N10)가 턴온된다. 따라서 IO 라인(IOB[0])를 통해서 셀전류가 제 1 데이터라인(DL[0])으로 출력된다.
상기와 같이 페이지 버퍼(PB[0])는 데이터 입출력을 할 때 턴온 되는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함하고, 셀전류 측정을 위한 제 3 NMOS 트랜지스터(N3)를 포함한다.
이때 페이지 버퍼(PB[0])의 데이터를 출력할 때, 제 1 NMOS 트랜지스터(N1)와 제 4 NMOS 트랜지스터(N4)가 직렬로 연결되고, 제 2 NMOS 트랜지스터(N2)와 제 5 NMOS 트랜지스터(N5)가 직렬로 연결된다. NMOS 트랜지스터가 직렬로 연결되는 구조는 데이터 입출력의 성능을 떨어뜨리는 요인이 된다.
또한 앞서 언급한 바와 같이, 페이지 버퍼가 데이터 입출력을 위한 두 개의 NMOS 트랜지스터와 셀전류 측정을 위한 하나이 NMOS 트랜지스터를 필요로 하기 때문에 소자의 개수가 늘어나서 8열로 쌓이게 페이지 버퍼를 구성하는 레이아웃의 면적이 커지게 만드는 요인이 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 페이지 버퍼의 데이터 입출력과 셀전류 측정을 위한 트랜지스터의 개수를 줄여서 페이지 버퍼의 전체 면적을 줄일 수 있고, IO 라인과의 직렬로 연결되는 트랜지스터의 개수를 줄여 데이터 입출력 특성을 높일 수 있는 불휘발성 메모리 소자를 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
동작모드에 따라 데이터를 출력하는 래치회로에 제 1 및 제 2 입출력 라인을 연결하거나, 상기 센싱노드와 상기 제 1 또는 제 2 입출력 라인을 연결하는 페이지 버퍼들을 포함하는 페이지 버퍼부; 입력되는 어드레스 신호에 따라 하나 이상의 페이지 버퍼를 선택하고, 동작 모드에 따라 상기 선택된 페이지 버퍼로 상기 제 1 또는 제 2 제어신호를 출력하는 복수개의 디코더들을 포함하는 Y 디코더; 상기 동작모드를 선택하기 위한 제 1 및 제 2 동작 선택신호를 출력하는 모드 선택부; 및 상기 제 1 및 제 2 입출력 라인을 통해 입출력되는 데이터를 센싱하여 출력하거나, 상기 제 1 또는 제 2 입출력라인 중 하나를 데이터 라인과 연결하는 입출력 제어회로들을 포함하는 입출력 제어부를 포함한다.
상기 페이지 버퍼부의 페이지 버퍼들은
Figure 112009039564987-pat00001
행렬로 배치되는 것을 특징으로 한다.
상기 페이지 버퍼들은 각각, 제 1 제어신호에 응답하여 상기 래치회로의 제 1 및 제 2 노드와 상기 제 1 및 제 2 입출력 라인을 각각 연결하는 제 1 및 제 2 스위칭 소자; 및 제 2 제어신호에 응답하여 상기 센싱 노드와 상기 제 1 또는 제 2 입출력 라인중 하나를 연결하는 제 3 스위칭 소자를 포함하는 것을 특징으로 한다.
상기 페이지 버퍼부에서, 이븐 페이지 버퍼 열에 포함되는 페이지 버퍼들은 각각의 센싱노드와 상기 제 1 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되고, 오드 페이지 버퍼 열에 포함되는 페이지버퍼들은 각각의 센싱노드와 상기 제 2 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되는 것을 특징으로 한다.
상기 하나의 행에 포함되는 페이지 버퍼들은 상기 제 1 및 제 2 입출력 라인으로 구성되는 입출력 라인쌍과 상기 제 1 및 제 2 스위칭 소자를 통해 각각 연결되는 것을 특징으로 한다.
상기 디코더들은 각각, 상기 페이지 버퍼 열들과 연결되어, 연결된 페이지 버퍼 열들을 선택하고, 동작 모드에 따라 상기 제 1 또는 제 2 제어 신호를 출력하는 것을 특징으로 한다.
상기 디코더들은 각각, 데이터 입출력 모드를 나타내는 상기 제 1 동작 선택 신호가 입력되면 상기 제 1 제어신호를 출력하고, 셀전류 측정 모드를 나타내는 상기 제 2 동작 선택신호가 입력되면 상기 제 2 제어신호를 출력하는 것을 특징으로 한다.
상기 디코더들은 각각, 전원전압 입력단과 제 3 노드사이에 연결되고 턴온 상태가 유지되는 제 4 스위칭 소자; 상기 전원전압 입력단과 제 4 노드사이에 연결되고 턴온 상태가 유지되는 제 5 스위칭 소자; 상기 제 3 노드와 제 5 노드 사이에 연결되고, 상기 제 1 동작 선택신호에 응답하여 턴온되는 제 6 스위칭 소자; 상기 제 4 노드와 상기 제 5 노드 사이에 연결되고, 상기 제 2 동작 선택신호에 응답하여 턴온되는 제 7 스위칭 소자; 상기 입력 어드레스에 따라 상기 제 3 노드를 접지노드에 연결하는 복수개의 제 8 스위칭 소자들; 상기 제 3 노드의 전압 레벨을 반전하여 상기 제 1 제어신호로 출력하는 제 1 인버터; 및 상기 제 4 노드의 전압 레벨을 반전하여 상기 제 2 제어신호로 출력하는 제 2 인버터를 포함한다.
상기 입출력 제어회로는, 상기 셀 전류를 측정하는 모드에서 이븐 페이지 버퍼 열 선택을 위한 제 1 페이지 버퍼 선택신호에 응답하여 상기 제 1 입출력 라인을 상기 데이터 라인으로 연결하는 제 9 스위칭 소자; 상기 셀 전류를 측정하는 모드에서 오드 페이지 버퍼 열 선택을 위한 제 2 페이지 버퍼 선택신호에 응답하여 상기 제 2 입출력 라인을 상기 데이터 라인으로 연결하는 제 10 스위칭 소자; 상기 데이터 입출력 모드에서 상기 제 1 및 제 2 입출력라인에 연결되는 데이터를 센싱하여 출력하는 데이터 센싱부; 및 상기 데이터 입출력 인에이블 신호에 응답하여 상기 데이터 센싱부가 출력하는 데이터를 반전하여 상기 데이터 라인으로 출력하는 제 3 인버터를 포함한다.
상기 입출력 제어회로는, 상기 셀전류 측정을 인에이블 시키는 제 1 인에이블 신호와, 상기 제 1 페이지 버퍼 선택신호를 앤드 논리연산하는 제 1 앤드 게이트와, 상기 제 1 인에이블 신호와 상기 제 2 페이지 버퍼 선택신호를 앤드 논리연산하는 제 2 앤드게이트를 포함하고, 상기 제 1 앤드게이트의 출력신호에 응답하여 상기 제 9 스위칭 소자가 동작하고, 상기 제 2 앤드게이트의 출력신호에 응답하여 상기 제 10 스위칭 소자가 동작하는 것을 특징으로 한다.
상기 모드 선택부는, 상기 제 1 인에이블 신호와 반대되는 논리 레벨을 갖는 제 2 인에이블 신호와 페이지 버퍼 선택신호를 앤드 연산하는 제 3 앤드 게이트와 상기 제 1 인에이블 신호와 상기 페이지 버퍼 선택신호를 앤드 연산하는 제 4 앤드 게이트를 포함하고, 상기 제 3 앤드 게이트의 출력 신호는 상기 제 1 제어신호이고, 상기 제 4 앤드 게이트의 출력 신호는 상기 제 2 제어신호인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자는,
메모리 셀들이 연결되는 복수개의 비트라인들 중 하나 이상에 센싱노드를 통해 연결되는 페이지 버퍼들이
Figure 112009039564987-pat00002
행렬로 배치되고, 각각의 페이지 버퍼 행에 대응되는 제 1 내지 제 M 입출력 라인쌍과 연결되며, 각각의 페이지 버퍼는 데이터 저장을 위한 래치회로와, 동작모드에 따라 출력되는 상기 래치회로와 각각 연결되는 입출력 라인쌍을 연결하거나, 상기 센싱노드와 각각 연결되는 입출력 라인쌍중 하나의 입출력 라인을 선택하여 연결하는 페이지 버퍼들을 포를 포함하는 페이지 버퍼부; 상기 페이지 버퍼부의 N 개의 열에 대응되게 연결되고, 입력되는 어드레스 신호와 제 1 및 제 2 동작모드 선택신호에 따라 상기 제 1 또는 제 2 제어신호를 출력하는 제 1 내지 제 N 디코더를 포함하는 Y 디코더; 상기 동작모드를 선택하기 위한 제 1 및 제 2 동작 선택신호를 출력하는 모드 선택부; 및 상기 제 1 내지 제 M 입출력 라인쌍들에 대응되게 연결되고, 연결된 입출력 라인쌍을 통해 입출력되는 데이터를 센싱하여 출력하거나, 상기 제 1 또는 제 2 입출력라인 중 하나를 데이터 라인과 연결하는 제 1 내지 제 M 입출력 제어회로들을 포함하는 입출력 제어부를 포함한다.
상기 페이지 버퍼들은 각각, 데이터 입출력을 위한 제 1 제어신호에 따라 상기 래치회로의 제 1 및 제 2 노드와 각각 연결되는 입출력 라인쌍의 제 1 및 제 2 입출력라인을 각각 연결하는 제 1 및 제 2 스위칭 소자와, 셀 전류 측정을 위한 제 2 제어신호에 따라 각각의 센싱노드와 상기 제 1 또는 제 2 입출력 라인중 어느 하나의 사이에 연결되는 제 3 스위칭 소자를 포함한다.
상기 페이지 버퍼부에서, 이븐 페이지 버퍼 열에 포함되는 페이지 버퍼들은 각각의 센싱노드와 상기 제 1 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되고, 오드 페이지 버퍼 열에 포함되는 페이지버퍼들은 각각의 센싱노드와 상기 제 2 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되는 것을 특징으로 한다.
상기 디코더들은 각각, 데이터 입출력 모드를 나타내는 상기 제 1 동작 선택 신호가 입력되면 상기 제 1 제어신호를 출력하고, 셀전류 측정 모드를 나타내는 상기 제 2 동작 선택신호가 입력되면 상기 제 2 제어신호를 출력하는 것을 특징으로 한다.
상기 디코더들은 각각, 전원전압 입력단과 제 3 노드사이에 연결되고 턴온 상태가 유지되는 제 4 스위칭 소자; 상기 전원전압 입력단과 제 4 노드사이에 연결되고 턴온 상태가 유지되는 제 5 스위칭 소자; 상기 제 3 노드와 제 5 노드 사이에 연결되고, 상기 제 1 동작 선택신호에 응답하여 턴온되는 제 6 스위칭 소자; 상기 제 4 노드와 상기 제 5 노드 사이에 연결되고, 상기 제 2 동작 선택신호에 응답하 여 턴온되는 제 7 스위칭 소자; 상기 입력 어드레스에 따라 상기 제 3 노드를 접지노드에 연결하는 복수개의 제 8 스위칭 소자들; 상기 제 3 노드의 전압 레벨을 반전하여 상기 제 1 제어신호로 출력하는 제 1 인버터; 및 상기 제 4 노드의 전압 레벨을 반전하여 상기 제 2 제어신호로 출력하는 제 2 인버터를 포함한다.
상기 제 1 내지 제 M 입출력 제어회로는 각각, 상기 셀 전류를 측정하는 모드에서 이븐 페이지 버퍼 열 선택을 위한 제 1 페이지 버퍼 선택신호에 응답하여 상기 제 1 입출력 라인을 상기 데이터 라인으로 연결하는 제 9 스위칭 소자; 상기 셀 전류를 측정하는 모드에서 오드 페이지 버퍼 열 선택을 위한 제 2 페이지 버퍼 선택신호에 응답하여 상기 제 2 입출력 라인을 상기 데이터 라인으로 연결하는 제 10 스위칭 소자; 상기 데이터 입출력 모드에서 상기 제 1 및 제 2 입출력라인에 연결되는 데이터를 센싱하여 출력하는 데이터 센싱부; 및 상기 데이터 입출력 인에이블 신호에 응답하여 상기 데이터 센싱부가 출력하는 데이터를 반전하여 상기 데이터 라인으로 출력하는 제 3 인버터를 포함한다.
상기 제 1 내지 제 M 입출력 제어회로 각각, 상기 셀전류 측정을 인에이블 시키는 제 1 인에이블 신호와, 상기 제 1 페이지 버퍼 선택신호를 앤드 논리연산하는 제 1 앤드 게이트와, 상기 제 1 인에이블 신호와 상기 제 2 페이지 버퍼 선택신호를 앤드 논리연산하는 제 2 앤드게이트를 더 포함하고, 상기 제 1 앤드게이트의 출력신호에 응답하여 상기 제 9 스위칭 소자가 동작하고, 상기 제 2 앤드게이트의 출력신호에 응답하여 상기 제 10 스위칭 소자가 동작하는 것을 특징으로 한다.
상기 모드 선택부는, 상기 제 1 인에이블 신호와 반대되는 논리 레벨을 갖는 제 2 인에이블 신호와 페이지 버퍼 선택신호를 앤드 연산하는 제 3 앤드 게이트와,
상기 제 1 인에이블 신호와 상기 페이지 버퍼 선택신호를 앤드 연산하는 제 4 앤드 게이트를 포함하고, 상기 제 3 앤드 게이트의 출력은 상기 제 1 제어신호이고, 상기 제 4 앤드 게이트의 출력은 상기 제 2 제어신호인 것을 특징으로 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자는 페이지 버퍼에서 데이터 입출력을 담당하는 트랜지스터와, 셀 전류 측정을 위한 트랜지스터의 개수를 줄임으로써 페이지 버퍼의 면적을 줄이고, 데이터 입출력 특성을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), Y 디코더(230), IO 제어부(240) 및 페이지 버퍼 선택부(250)를 포함한다.
메모리 셀 어레이(210)는 다수의 메모리 블록들(BK0 내지 BKn)을 포함한다. 각각의 메모리 블록들은 복수개의 셀 스트링(S)들을 포함한다. 각각의 셀 스트링(S)은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 복수개의 메모리 셀(C)들이 직렬로 연결된다.
그리고 각각 메모리 셀(C)들의 게이트는 워드라인(Word Line; WL)이 연결되고, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결된다. 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.
셀 스트링(S)들의 드레인 선택 트랜지스터(DST)의 드레인단은 비트라인(Bit Line; BL[0] 내지BL[M+7])에 각각 연결되고, 소오스 선택 트랜지스터(SST)의 소오스단은 공통 소오스 라인(Source Line; SL)에 공통 연결된다.
모든 메모리 블록들(BK0 내지 BKn)에 포함되는 셀 스트링들(C)은 각각 비트라인들(BL[0] 내지 BL[M+7])에 공통으로 연결된다.
페이지 버퍼부(200)는 제 1 내지 제 M+8 페이지 버퍼(PB[0] 내지 PB[M+7]) 포함한다. 제 1 내지 제 M+8 페이지 버퍼(PB[0] 내지 PB[M+7]))들은 각각 비트라인들(BL[0] 내지 BL[M+7])에 연결된다. 각각의 페이지 버퍼는 프로그램할 데이터를 저장하거나, 독출되는 데이터를 저장한다.
그리고 페이지 버퍼부(220)의 제 1 내지 제 M+8 페이지 버퍼(PB[0] 내지 PB[M+7])들은 제 1 내지 제 8 페이지 버퍼 행(PB_R[0] 내지 BP_R[7])을 이루고, 제 1 내지 제 N+1 페이지 버퍼 열(PB_C[0] 내지 PB_C[N])로 배치된다. 즉
Figure 112009039564987-pat00003
의 행렬 형태로 배치된다.
제 1 페이지 버퍼 행(PB_R[0])은 제 1, 제 9, ...제 M+1 페이지 버퍼(PB[0], PB[8], ...제 M+1 페이지 버퍼[M])가 포함되고, 제 1 페이지 버퍼 열(PB_C[0])은 제 1 내지 제 8 페이지 버퍼(PB[0] 내지 PB[7])를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)는 제 1 내지 제 7 IO 라인 쌍(IO[0], IOB[0] 내지 IO[7], IOB[7])을 포함한다. 각각의 IO 라인쌍은 제 1 내지 제 7 페이지 버퍼 행(PB_R[0] 내지 PB_R[7])에 데이터 입출력 라인으로 연결된다. 제 1 내지 제 N+1 페이지 버퍼 열(PB_C[0] 내지 PB_C[N])은 이븐과 오드의 페이지 버퍼의 회로가 다르게 구성된다. 상세한 페이지 버퍼들의 구성은 다음의 도 2b를 참조하여 설명하기로 한다.
Y 디코더(230)는 제 1 내지 제 N+1 페이지 버퍼 열(PB_C[0] 내지 PB_C[N])에 각각 연결되는 제 1 내지 제 N+1 디코더(PB_DEC[0] 내지 PB_DEC[N])를 포함한다.
각각의 디코더는 연결되는 페이지 버퍼 단을 선택해서 IO 라인쌍을 통해 데이터가 입출력될 수 있게 한다.
IO 제어부(230)는 제 1 내지 제 8 IO 라인 쌍(IO[0], IOB[0] 내지 IO[7], IOB[7])에 각각 연결되는 제 1 내지 제 8 제어부(IO_CTL([0] 내지 [7])를 포함한다. 각각의 제어부들은 제 1 내지 제 8 IO 라인쌍(IO_pair[0] 내지 IO_pair[7])에 각각 연결되고, 각각의 IO 라인쌍으로 입출력되는 데이터를 센싱하여 데이터 라인(Data Line; DL)들로 전달한다. 각각의 IO 라인들은 제 1 내지 제 16 IO 라 인(IO[0], IOB[0], ...IOB[7])이라 한다. 따라서 제 1 IO 라인쌍(IO_pair[0])은 제 1 및 제 2 IO 라인(IO[0], IOB[0])으로 구성된다.
페이지 버퍼 선택부(250)는 페이지 버퍼 선택신호(PBSEL)와 제 1 및 제 2 선택 인에이블 신호(CEN, CENB)에 의해서 데이터 입출력을 위한 제 1 페이지 버퍼 선택신호(PBSELN)와 셀 전류 측정을 위한 제 2 페이지 버퍼 선택신호(PBSELC)를 출력한다.
페이지 버퍼 선택부(250)는 정상적으로 데이터를 입출력할 때는 제 1 페이지 버퍼 선택신호(PBSELN)를 하이 레벨로 출력하고, 셀전류를 측정하는 모드에서는 제 2 페이지 버퍼 선택신호(PBSEL)를 하이 레벨로 출력한다. 상기 제 1 및 제 2 페이지 버퍼 선택신호(PBSELN, PBSELC)는 동시에 하이 레벨로 출력되지 않고, 서로 반대의 논리 레벨로 출력된다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)의 회로 구성을 좀 더 상세히 다음의 도면을 참조로 하여 설명한다.
도 2b는 도 2a의 페이지 버퍼의 회로이다.
도 2b는 페이지 버퍼부(220)의 제 1 페이지 버퍼 행(PB_R[0])의 데이터 출력 부분만을 일부 나타낸다. 이때 이븐 페이지 버퍼열에 포함되는 제 1 페이지 버퍼(PB[0])와 오드 페이지 버퍼열에 포함되는 제 9 페이지 버퍼(PB[8])의 구성만을 대표적으로 설명하면, 제 1 페이지 버퍼(PB[0])는 제 1 래치(LT0)와, 제 1 내지 제 3 NMOS 트랜지스터(NM1 내지 NM3)를 포함하고, 제 9 페이지 버퍼(PB[8])는 제 9 래치(LT8)와 제 4 내지 제 6 NMOS 트랜지스터(NM4 내지 NM6)를 포함한다.
이븐 페이지 버퍼 단에 포함되는 제 1 페이지 버퍼(PB[0])의 제 1 래치(LT0)는 노드(D1)와 노드(D2) 사이에 연결된다. 제 1 NMOS 트랜지스터(NM1)는 노드(D1)와 노드(D4) 사이에 연결되고, 제 2 NMOS 트랜지스터(NM2)는 노드(D2)와 노드(D3)의 사이에 연결된다.
제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)의 게이트에는 제 1 선택신호(CS[0])가 입력된다.
제 3 NMOS 트랜지스터(NM3)는 제 1 페이지 버퍼(PB[0])의 센싱노드(SO_0)와 노드(D3) 사이에 연결되고, 제 3 NMOS 트랜지스터(NM3)의 게이트에는 제 1 셀 전류 선택신호(CCS[0])가 입력된다. 제 3 NMOS 트랜지스터(NM3)는 셀 전류를 측정할 때 턴온 시키는 스위칭 소자이다. 이븐 페이지 버퍼 열에 포함되는 페이지 버퍼들은 셀전류 측정을 하는 스위칭 소자(예를 들어 제 3 NMOS 트랜지스터(NM3))가 해당 페이지 버퍼의 센싱노드(SO_0)와 제 1 IO 라인(IO[0])의 사이에 연결된다.
오드 페이지 버퍼 열인 제 9 페이지 버퍼(PB[8])의 제 9 래치(LT8)는 노드(D5)와 노드(D6)의 사이에 연결된다.
제 4 NMOS 트랜지스터(NM4)는 노드(D5)와 노드(D7)의 사이에 연결되고, 제 5 NMOS 트랜지스터(NM5)는 노드(D6)와 노드(D8)의 사이에 연결되고, 제 4 및 제 5 NMOS 트랜지스터(NM4, NM5)의 게이트에는 제 2 선택신호(CS[1])가 입력된다.
그리고 제 6 NMOS 트랜지스터(NM6)는 제 9 페이지 버퍼(PB[8])의 센싱노드(SO_8)와 노드(D7)의 사이에 연결되고, 제 6 NMOS 트랜지스터(NM6)의 게이트에는 제 2 셀 전류 선택신호(CCS[1])가 입력된다. 제 6 NMOS 트랜지스터(NM6)는 셀전류 측정을 위한 스위칭 소자로서, 오드 페이지 버퍼 열에 셀전류 측정을 위한 스위칭 소자는 해당 페이지 버퍼의 센싱노드(SO_8)와 제 2 IO 라인(IOB[0])의 사이에 연결된다.
노드(D4)와 노드(D7)는 제 1 IO 라인(IO[0])에 연결되고, 노드(D3)와 노드(D8)는 제 2 IO 라인(IOB[0])에 연결된다.
그리고 제 1 내지 제 N+1 페이지 버퍼 단(PB_C[0] 내지 PB_C[N])의 데이터 입출력을 제어하는 Y 디코더(230)는 다음과 같이 구성된다.
도 2c는 도 2a의 Y 디코더를 나타낸다.
도 2c는 Y 디코더(230)의 제 1 내지 제 N+1 디코더(PB_DEC[0] 내지 PB_DEC[N])의 상세 회로를 나타낸 것으로, 제 1 페이지 버퍼 열(PB_C[0])의 페이지 버퍼를 선택하는 제 1 디코더(PB_DEC[0])를 대표적으로 설명하기로 한다.
도 2c에 나타난 바와 같이, 제 1 디코더(PB_DEC[0])는 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)와 제 1 및 제 2 인버터(IN1, IN2) 및 제 7 내지 제 11 NMOS 트랜지스터(NM7 내지 NM11)를 포함한다.
제 1 PMOS 트랜지스터(PM1)는 전원전압 입력단과 노드(D9) 사이에 연결되고, 제 2 PMOS 트랜지스터(PM2)는 전원전압 입력단과 노드(D10)의 사이에 연결된다. 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)의 게이트는 접지노드에 연결된다. 따라서 제1 및 제 2 PMOS 트랜지스터(PM1, PM2)는 턴 온 상태이다.
제 7 NMOS 트랜지스터(NM7)는 노드(D9)와 노드(D11) 사이에 연결되고, 제 8 NMOS 트랜지스터(NM8)는 노드(D10)와 노드(D11)의 사이에 연결된다. 제 7 NMOS 트 랜지스터(NM7)의 게이트에는 제 1 페이지 버퍼 선택 신호(PBSELN)가 입력되고, 제 8 NMOS 트랜지스터(NM8)의 게이트에는 제 2 페이지 버퍼 선택 신호(PBSELC)가 입력된다.
제 9 내지 제 11 NMOS 트랜지스터(NM9 내지 NM11)는 노드(D11)와 접지노드 사이에 직렬로 연결된다. 제 9 내지 제 11 NMOS(NM9 내지 NM11)의 게이트에는 Y 어드레스 신호들(YP[0], YA[0] 및 YB[0])이 각각 입력된다.
상기한 제 1 디코더(PB_DEC[0])는 Y 어드레스(YP[0], YA[0] 및 YB[0])에 의해서 제 9 내지 제 11 NMOS 트랜지스터(NM9 내지 NM11)가 턴온 되면, 노드(D11)가 접지노드에 연결된다.
제 1 인버터(IN1)는 노드(D9)의 전압 레벨을 반전하여 출력한다. 제 1 인버터(IN1)의 출력신호는 제 1 선택신호(CS[0])이다. 제 2 인버터(IN2)는 노드(D10)의 전압 레벨을 반전하여 출력한다. 제 2 인버터(IN2)의 출력신호는 제 1 셀 전류 선택신호(CCS[0])이다.
제 1 디코더(PB_DEC[0])는 Y 어드레스 신호들(YP[0], YA[0] 및 YB[0])에 의해서 선택되고, 제 1 또는 제 2 페이지 버퍼 선택신호(PBSELN, PBSELC)에 의해서 제 1 선택신호(CS[0]) 또는 제 1 셀전류 선택신호(CCS[0])가 하이 레벨로 출력된다.
그리고 Y 디코더(230)에 의해서 선택되는 제 1 내지 제 8 IO 라인쌍(IO_pair[0] 내지 IO_pair[7])의 데이터 입출력을 제어하는 IO 제어부(240)는 다음과 같이 구성된다.
도 2d는 도 2a의 IO 제어부를 나타낸다.
도 2d는 IO 제어부(240)의 제 1 내지 제 8 제어부(IO_CTL[0] 내지 IO_CTL[7])을 나타낸 것으로 제 1 IO 라인쌍(IO_pair[0])과 연결되는 제 1 제어부(IO_CTL[0])를 대표적으로 설명하기로 한다.
제 1 제어부(IO_CTL[0])는 제 1 및 제 2 앤드 게이트(A1, A2), 제 12 및 제 13 NMOS 트랜지스터(NM12, NM13), 제 3 인버터(IN3) 및 IOSA(Input Output Sence Amp; 입출력 증폭부)(241)를 포함한다.
제 1 앤드 게이트(A1)에는 오드 셀전류 측정 제어신호(YP_OD)와 제 1 선택 인에이블 신호(CEN)가 입력된다. 제 1 앤드 게이트(A1)의 출력신호는 제 12 NMOS 트랜지스터(NM12)의 게이트에 입력된다. 제 12 NMOS 트랜지스터(NM12)는 제 2 IO 라인(IOB[0])와 노드(D12)의 사이에 연결된다. 노드(D12)는 제 1 데이터 라인(DL[0])에 연결된다.
제 2 앤드 게이트(A2)에는 이븐 셀전류 측정 제어신호(YP_EV)와 제 1 선택 인에이블 신호(CEN)가 입력된다. 제 2 앤드 게이트(A2)의 출력신호는 제 13 NMOS 트랜지스터(NM13)의 게이트에 입력된다. 제 13 NMOS 트랜지스터(NM13)는 제 1 IO 라인(IO[0])와 노드(D12)의 사이에 연결된다.
IOSA(241)에는 제 1 및 제 2 IO 라인(IO[0], IOB[0]), 즉 제 1 IO 라인쌍(IO_pair[0])이 연결된다. IOSA(241)는 제 1 IO 라인쌍(IO_pair[0])을 통해 입력되는 페이지 버퍼의 데이터를 센싱하여 출력한다.
제 3 인버터(IN3)는 IOSA(241)가 출력하는 데이터를 반전하여 노드(12)로 전 달한다. 제 3 인버터(IN3)는 제 1 및 제 2 데이터 출력 인에이블 신호(DOEN, DOENB)에 의해 동작한다. 제 3 인버터(IN3)는 제 1 데이터 출력 인에이블 신호(DOEN)가 하이 레벨이고, 제 2 데이터 출력 인에이블 신호(DOENB)가 로우 레벨로 입력될 때 동작한다.
마지막으로 페이지 버퍼 선택부(250)는 다음과 같이 구성된다.
도 2e는 도 2a의 페이지 버퍼 선택부를 나타낸다.
도 2e를 참조하면, 페이지 버퍼 선택부(250)는 제 3 및 제 4 앤드 게이트(A3, A4)를 포함한다.
제 3 앤드 게이트(A3)에는 페이지 버퍼 선택신호(PBSEL)와 제 2 선택 인에이블 신호(CENB)가 입력된다. 제 3 앤드 게이트(A3)의 출력 신호는 제 1 페이지 버퍼 선택신호(PBSELN)이다.
제 4 앤드 게이트(A4)에는 페이지 버퍼 선택신호(PBSEL)와 제 1 선택 인에이블 신호(CEN)가 입력된다. 제 4 앤드 게이트(A4)의 출력신호는 제 2 페이지 버퍼 선택신호(PBSELC)이다.
상기의 도 2a 내지 도 2e와 같이 구성되는 본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)의 데이터 입출력 동작과, 셀 전류 측정 동작은 다음과 같이 수행된다.
데이터 출력을 위한 데이터 출력 모드에서는 페이지 버퍼 선택신호(PBSEL)와 제 2 선택 인에이블 신호(CENB)가 하이 레벨로 입력된다. 제 1 선택 인에이블 신호(CEN)는 로우 레벨로 입력된다.
페이지 버퍼 선택신호(PBSEL)와 제 2 선택 인에이블 신호(CENB)가 하이 레벨로 입력되면, 페이지 버퍼 선택부(250)의 제 3 앤드 게이트(A3)는 하이 레벨의 제 1 페이지 버퍼 선택신호(PBSELN)가 출력된다.
제 1 선택 인에이블 신호(CEN)는 로우 레벨로 입력되기 때문에 제 4 앤드 게이트(A4)는 로우 레벨의 제 2 페이지 버퍼 선택신호(PBSELC)가 출력된다.
Y 디코더(230)의 제 1 내지 제 N+1 디코더(PB_DEC[0] 내지 PB_DEC[N])에는 하이 레벨의 제 1 페이지 버퍼 선택신호(PBSELN)와 로우 레벨의 제 2 페이지 버퍼 선택신호(PBSELC)가 입력된다.
그리고 Y 어드레스신호(YP[0], YA[0] 및 YB[0])가 하이 레벨로 입력되면, 제 1 디코더(PB_DEC[0])가 선택되고, 제 1 선택신호(CS[0])가 하이 레벨로 출력된다.
제 1 선택신호(CS[0])가 하이 레벨로 출력되면, 제 1 페이지 버퍼 열(PB_C[0])의 제 1 내지 제 8 페이지버퍼(PB[0] 내지 PB[7]들의 래치들이 제 1 내지 제 8 라인쌍(IO_pair[0] 내지 IO_pair[7])들에 연결되어 데이터가 출력된다.
또한 IO 제어부(240)들의 IOSA(241)들은 래치들에서 출력되는 데이터를 센싱하여 데이터 라인으로 출력한다. 이를 위해서 제 1 및 제 2 데이터 출력 인에이블 신호(DOEN, DOENB)가 입력되어 제 3 인버터(IN3)가 동작하게 한다.
그리고 제 1 선택 인에이블 신호(CEN)는 로우 레벨로 입력되기 때문에, 제 1 및 제 2 앤드 게이트(A1, A2)가 로우레벨 신호를 출력하고, 제 12 및 제 13 NMOS 트랜지스터(NM12, NM13)는 턴 오프를 유지한다.
한편, 셀전류를 측정할때는 이븐 페이지 버퍼열과, 오드 페이지 버퍼열이 따 로 셀전류를 측정한다.
먼저 셀전류 측정을 위해서 페이지 버퍼 선택신호(PBSEL)가 하이 레벨로 입력되고, 제 1 선택 인에이블 신호(CEN)도 하이 레벨로 입력된다.
제 1 선택 인에이블 신호(CEN)가 하이 레벨로 입력되면, 제 4 앤드 게이트(A4)에서 하이 레벨의 제 2 페이지 버퍼 선택신호(PBSELC)를 출력한다.
제 2 페이지 버퍼 선택신호(PBSELC)가 하이 레벨로 입력되면, Y 디코더(240)의 제 1 내지 제N+1 디코더(PB_DEC[0] 내지 PB_DEC[N])들 중 Y 어드레스 신호에 따라 선택되는 디코더가 제 1 내지 제 N+1 셀 전류 선택 신호(CCS[0] 내지 CCS[N])를 하이 레벨로 출력한다.
제 1 디코더(PB_DEC[0])에 Y 어드레스 신호들(YP[0], YA[0] 및 YB[0])이 입력되면, 제 1 셀 전류 선택신호(CCS[0])가 하이 레벨로 입력된다.
제 1 셀 전류 선택신호(CCS[0])가 하이 레벨로 입력되면, 제 1 페이지 버퍼단(PB_C[0])의 셀전류 측정을 위한 스위칭 소자가 턴온 된다.
그리고 IO 제어부(240)에서는 이븐 또는 오드 페이지 버퍼단을 선택하여 제 1 IO 라인(IO[0]) 또는 제 2 IO 라인(IOB[0])들을 선택하여 데이터 라인(DL)과 연결시킨다.
상기와 같은 본 발명의 실시 예에 따른 불휘발성 메모리 소자(200)는 페이지 버퍼에 데이터를 저장하거나, 저장된 데이터를 독출하여 출력할 때 래치에 저장된 데이터를 IO 라인쌍으로 전달할 때 하나의 트랜지스터(예를 들어 NM1 또는 NM2)를 통하므로 입출력 성능이 저하되지 않고, 페이지 버퍼 내에 입력되었던 제 1 및 제 2 선택 인에이블 신호(CEN, CENB)가 입력되지 않고, 트랜지스터의 개수를 줄임으로써 페이지 버퍼의 면적을 줄인다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 불휘발성 메모리 소자를 나타낸다.
도 1b는 도 1a의 페이지 버퍼부의 일부를 나타낸다.
도 1c는 도 1a의 Y 디코더를 나타낸다.
도 1d는 도 1a의 IO_CTL[0]을 나타낸다.
도 2a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 2b는 도 2a의 페이지 버퍼의 회로이다.
도 2c는 도 2a의 Y 디코더를 나타낸다.
도 2d는 도 2a의 IO 제어부를 나타낸다.
도 2e는 도 2a의 페이지 버퍼 선택부를 나타낸다.
*도면의 주요 부분의 간단한 설명*
200 : 불휘발성 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : IO 제어부 250 : 페이지 버퍼 선택부

Claims (19)

  1. 제1 또는 제2 제어신호에 응답하여 제1 및 제2 입출력 라인을 래치회로와 연결하거나, 센싱노드와 상기 제1 입출력 라인 또는 상기 센싱노드와 상기 제2 입출력 라인을 연결하는 페이지 버퍼들을 포함하는 페이지 버퍼부;
    동작모드를 선택하기 위한 제1 및 제2 동작 선택신호를 출력하는 모드 선택부;
    입력되는 어드레스 신호에 따라 하나 이상의 페이지 버퍼를 선택하고, 상기 제1 및 제2 동작 선택신호에 따라 상기 선택된 페이지 버퍼로 상기 제1 또는 제2 제어신호를 출력하는 복수개의 디코더들을 포함하는 Y 디코더; 및
    상기 제1 및 제2 입출력 라인을 통해 입출력되는 상기 래치회로의 데이터를 센싱하여 출력하거나, 상기 제1 또는 제2 입출력라인 중 하나를 데이터 라인과 연결하는 입출력 제어회로들을 포함하는 입출력 제어부를 포함하는 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 페이지 버퍼부의 페이지 버퍼들은
    Figure 112011003678752-pat00004
    (N, M은 자연수)행렬로 배치되는 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제 2항에 있어서,
    상기 페이지 버퍼들은 각각,
    제 1 제어신호에 응답하여 상기 래치회로의 제 1 및 제 2 노드와 상기 제 1 및 제 2 입출력 라인을 각각 연결하는 제 1 및 제 2 스위칭 소자; 및
    제 2 제어신호에 응답하여 상기 제 1 및 제 2 입출력 라인들 중 하나의 입출력 라인과 상기 센싱노드를 연결하는 제 3 스위칭 소자를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 제 3항에 있어서,
    상기 페이지 버퍼부에서,
    이븐 페이지 버퍼 열에 포함되는 페이지 버퍼들은 각각의 센싱노드와 상기 제 1 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되고,
    오드 페이지 버퍼 열에 포함되는 페이지버퍼들은 각각의 센싱노드와 상기 제 2 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되는 것을 특징으로 하는 불휘발성 메모리 소자.
  5. 제 4항에 있어서,
    상기 하나의 행에 포함되는 페이지 버퍼들은 상기 제 1 및 제 2 스위칭 소자를 통해 동일한 입출력 라인쌍과 각각 연결되는 것을 특징으로 하는 불휘발성 메모리 소자.
  6. 제 5항에 있어서,
    상기 디코더들은 각각, 상기 페이지 버퍼 열들과 연결되어, 연결된 페이지 버퍼 열들을 선택하고, 동작 모드에 따라 상기 제 1 또는 제 2 제어 신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
  7. 제 6항에 있어서,
    상기 디코더들은 각각,
    데이터 입출력 모드를 나타내는 상기 제 1 동작 선택 신호가 입력되면 상기 제 1 제어신호를 출력하고, 셀전류 측정 모드를 나타내는 상기 제 2 동작 선택신호가 입력되면 상기 제 2 제어신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
  8. 제 7항에 있어서,
    상기 디코더들은 각각,
    전원전압 입력단과 제 3 노드사이에 연결되고 턴온 상태가 유지되는 제 4 스위칭 소자;
    상기 전원전압 입력단과 제 4 노드사이에 연결되고 턴온 상태가 유지되는 제 5 스위칭 소자;
    상기 제 3 노드와 제 5 노드 사이에 연결되고, 상기 제 1 동작 선택신호에 응답하여 턴온되는 제 6 스위칭 소자;
    상기 제 4 노드와 상기 제 5 노드 사이에 연결되고, 상기 제 2 동작 선택신호에 응답하여 턴온되는 제 7 스위칭 소자;
    상기 입력 어드레스에 따라 상기 제 3 노드를 접지노드에 연결하는 복수개의 제 8 스위칭 소자들;
    상기 제 3 노드의 전압 레벨을 반전하여 상기 제 1 제어신호로 출력하는 제 1 인버터; 및
    상기 제 4 노드의 전압 레벨을 반전하여 상기 제 2 제어신호로 출력하는 제 2 인버터를 포함하는 불휘발성 메모리 소자.
  9. 제 4항에 있어서,
    상기 입출력 제어회로는,
    셀 전류를 측정하는 모드에서 이븐 페이지 버퍼 열 선택을 위한 제 1 페이지 버퍼 선택신호에 응답하여 상기 제 1 입출력 라인을 상기 데이터 라인으로 연결하는 제 9 스위칭 소자;
    상기 셀 전류를 측정하는 모드에서 오드 페이지 버퍼 열 선택을 위한 제 2 페이지 버퍼 선택신호에 응답하여 상기 제 2 입출력 라인을 상기 데이터 라인으로 연결하는 제 10 스위칭 소자;
    데이터 입출력 모드에서 상기 제 1 및 제 2 입출력라인에 연결되는 데이터를 센싱하여 출력하는 데이터 센싱부; 및
    데이터 입출력 인에이블 신호에 응답하여 상기 데이터 센싱부가 출력하는 데이터를 반전하여 상기 데이터 라인으로 출력하는 제 3 인버터
    를 포함하는 불휘발성 메모리 소자.
  10. 제 9항에 있어서,
    상기 입출력 제어회로는,
    상기 셀전류 측정을 인에이블 시키는 제 1 인에이블 신호와 상기 제 1 페이지 버퍼 선택신호를 앤드 논리연산하는 제 1 앤드 게이트와, 상기 제 1 인에이블 신호와 상기 제 2 페이지 버퍼 선택신호를 앤드 논리연산하는 제 2 앤드게이트를 포함하고,
    상기 제 1 앤드게이트의 출력신호에 응답하여 상기 제 9 스위칭 소자가 동작하고, 상기 제 2 앤드게이트의 출력신호에 응답하여 상기 제 10 스위칭 소자가 동작하는 것을 특징으로 하는 불휘발성 메모리 소자.
  11. 제 10항에 있어서,
    상기 모드 선택부는,
    상기 제 1 인에이블 신호와 반대되는 논리 레벨을 갖는 제 2 인에이블 신호와 페이지 버퍼 선택신호를 앤드 연산하는 제 3 앤드 게이트와
    상기 제 1 인에이블 신호와 상기 페이지 버퍼 선택신호를 앤드 연산하는 제 4 앤드 게이트를 포함하고,
    상기 제 3 앤드 게이트의 출력 신호는 상기 제 1 제어신호이고, 상기 제 4 앤드 게이트의 출력 신호는 상기 제 2 제어신호인 것을 특징으로 하는 불휘발성 메모리 소자.
  12. 메모리 셀들이 연결되는 복수개의 비트라인들 중 하나 이상에 센싱노드를 통해 연결되는 페이지 버퍼들이
    Figure 112011003678752-pat00005
    (N, M은 자연수)행렬로 배치되고, 각각의 페이지 버퍼 행에 대응되는 제 1 내지 제 M 입출력 라인쌍과 연결되며, 제1 또는 제2 제어 신호에 따라 래치회로와 입출력 라인쌍을 연결하거나, 상기 입출력 라인쌍 중 하나의 입출력 라인을 선택하여 상기 센싱노드와 연결하는 페이지 버퍼들을 포함하는 페이지 버퍼부;
    동작모드를 선택하기 위한 제1 및 제2 동작 선택신호를 출력하는 모드 선택부;
    상기 페이지 버퍼부의 N 개의 열에 대응되게 연결되고, 입력되는 어드레스 신호와 상기 제1 및 제2 동작 선택신호에 따라 상기 제1 또는 제2 제어신호를 출력하는 제 1 내지 제 N 디코더를 포함하는 Y 디코더; 및
    상기 제 1 내지 제 M 입출력 라인쌍들에 대응되게 연결되고, 연결된 입출력 라인쌍을 통해 입출력되는 데이터를 센싱하여 출력하거나, 입출력 라인쌍 중 하나의 입출력 라인을 데이터 라인과 연결하는 제 1 내지 제 M 입출력 제어회로들을 포함하는 입출력 제어부를 포함하는 불휘발성 메모리 소자.
  13. 제 12항에 있어서,
    상기 페이지 버퍼들은 각각,
    데이터 입출력을 위한 제 1 제어신호에 따라 상기 래치회로의 제 1 및 제 2 노드와 각각 연결되는 입출력 라인쌍의 제 1 및 제 2 입출력라인을 각각 연결하는 제 1 및 제 2 스위칭 소자와,
    셀 전류 측정을 위한 제 2 제어신호에 따라 각각의 센싱노드와 상기 제 1 또는 제 2 입출력 라인중 어느 하나의 사이에 연결되는 제 3 스위칭 소자를 포함하는 불휘발성 메모리 소자.
  14. 제 13항에 있어서,
    상기 페이지 버퍼부에서,
    이븐 페이지 버퍼 열에 포함되는 페이지 버퍼들은 각각의 센싱노드와 상기 제 1 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되고,
    오드 페이지 버퍼 열에 포함되는 페이지버퍼들은 각각의 센싱노드와 상기 제 2 입출력 라인 사이에 상기 제 3 스위칭 소자가 연결되는 것을 특징으로 하는 불휘발성 메모리 소자.
  15. 제 14항에 있어서,
    상기 디코더들은 각각,
    데이터 입출력 모드를 나타내는 상기 제 1 동작 선택 신호가 입력되면 상기 제 1 제어신호를 출력하고, 셀전류 측정 모드를 나타내는 상기 제 2 동작 선택신호가 입력되면 상기 제 2 제어신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
  16. 제 15항에 있어서,
    상기 디코더들은 각각,
    전원전압 입력단과 제 3 노드사이에 연결되고 턴온 상태가 유지되는 제 4 스위칭 소자;
    상기 전원전압 입력단과 제 4 노드사이에 연결되고 턴온 상태가 유지되는 제 5 스위칭 소자;
    상기 제 3 노드와 제 5 노드 사이에 연결되고, 상기 제 1 동작 선택신호에 응답하여 턴온되는 제 6 스위칭 소자;
    상기 제 4 노드와 상기 제 5 노드 사이에 연결되고, 상기 제 2 동작 선택신호에 응답하여 턴온되는 제 7 스위칭 소자;
    상기 입력 어드레스에 따라 상기 제 3 노드를 접지노드에 연결하는 복수개의 제 8 스위칭 소자들;
    상기 제 3 노드의 전압 레벨을 반전하여 상기 제 1 제어신호로 출력하는 제 1 인버터; 및
    상기 제 4 노드의 전압 레벨을 반전하여 상기 제 2 제어신호로 출력하는 제 2 인버터를 포함하는 불휘발성 메모리 소자.
  17. 제 16항에 있어서,
    상기 제 1 내지 제 M 입출력 제어회로는 각각,
    상기 셀 전류를 측정하는 모드에서 이븐 페이지 버퍼 열 선택을 위한 제 1 페이지 버퍼 선택신호에 응답하여 상기 제 1 입출력 라인을 상기 데이터 라인으로 연결하는 제 9 스위칭 소자;
    상기 셀 전류를 측정하는 모드에서 오드 페이지 버퍼 열 선택을 위한 제 2 페이지 버퍼 선택신호에 응답하여 상기 제 2 입출력 라인을 상기 데이터 라인으로 연결하는 제 10 스위칭 소자;
    상기 데이터 입출력 모드에서 상기 제 1 및 제 2 입출력라인에 연결되는 데이터를 센싱하여 출력하는 데이터 센싱부; 및
    상기 데이터 입출력 인에이블 신호에 응답하여 상기 데이터 센싱부가 출력하는 데이터를 반전하여 상기 데이터 라인으로 출력하는 제 3 인버터
    를 포함하는 불휘발성 메모리 소자.
  18. 제 17항에 있어서,
    상기 제 1 내지 제 M 입출력 제어회로 각각,
    상기 셀전류 측정을 인에이블 시키는 제 1 인에이블 신호와, 상기 제 1 페이지 버퍼 선택신호를 앤드 논리연산하는 제 1 앤드 게이트와, 상기 제 1 인에이블 신호와 상기 제 2 페이지 버퍼 선택신호를 앤드 논리연산하는 제 2 앤드게이트를 더 포함하고,
    상기 제 1 앤드게이트의 출력신호에 응답하여 상기 제 9 스위칭 소자가 동작하고, 상기 제 2 앤드게이트의 출력신호에 응답하여 상기 제 10 스위칭 소자가 동작하는 것을 특징으로 하는 불휘발성 메모리 소자.
  19. 제 18항에 있어서,
    상기 모드 선택부는,
    상기 제 1 인에이블 신호와 반대되는 논리 레벨을 갖는 제 2 인에이블 신호와 페이지 버퍼 선택신호를 앤드 연산하는 제 3 앤드 게이트와,
    상기 제 1 인에이블 신호와 상기 페이지 버퍼 선택신호를 앤드 연산하는 제 4 앤드 게이트를 포함하고,
    상기 제 3 앤드 게이트의 출력은 상기 제 1 제어신호이고, 상기 제 4 앤드 게이트의 출력은 상기 제 2 제어신호인 것을 특징으로 하는 불휘발성 메모리 소자.
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