KR102238296B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들, 복수개의 워드라인들 및 복수개의 비트라인들을 갖는 메모리 셀 어레이와, 상기 비트라인 방향으로 배열되며 각각 4(워드라인 방향)×2(비트라인 방향)의 어레이로 배열된 복수의 페이지 버퍼들을 구비하는 N개의 서브 페이지 버퍼 블록들을 포함하는 페이지 버퍼 블록과, 상기 서브 페이지 버퍼 블록들에 각각 대응되는 공통 내부 데이터 라인들과, 상기 각 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들과 상기 서브 페이지 버퍼 블록에 대응되는 공통 내부 데이터 라인 사이에 연결되며 상기 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들을 택일적으로 상기 공통 내부 데이터 라인에 연결하는 페이지 버퍼 선택부들을 포함하는 페이지 버퍼 디코더를 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치로, 크게 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치로, 휘발성 메모리 장치에는 SRAM(Static Random Acess Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 한편, 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치로, 불휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(ELectrically Programmable ROM), EEPROM((ELectrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다.
본 발명의 실시예들은 사이즈 축소가 가능한 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들, 복수개의 워드라인들 및 복수개의 비트라인들을 갖는 메모리 셀 어레이와, 상기 비트라인 방향으로 배열되며 각각 4(워드라인 방향)×2(비트라인 방향)의 어레이로 배열된 복수의 페이지 버퍼들을 구비하는 N개의 서브 페이지 버퍼 블록들을 포함하는 페이지 버퍼 블록과, 상기 서브 페이지 버퍼 블록들에 각각 대응되는 공통 내부 데이터 라인들과, 상기 각 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들과 상기 서브 페이지 버퍼 블록에 대응되는 공통 내부 데이터 라인 사이에 연결되며 상기 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들을 택일적으로 상기 공통 내부 데이터 라인에 연결하는 페이지 버퍼 선택부들을 포함하는 페이지 버퍼 디코더를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들, 복수개의 워드라인들, 복수개의 오드 및 이븐 비트라인들을 갖는 메모리 셀 어레이와, 상기 비트라인 방향으로 배열되며 각각 4(워드라인 방향)×4(비트라인 방향)의 어레이로 배열된 복수의 이븐 및 오드 페이지 버퍼들을 각각 구비하는 N개의 서브 페이지 버퍼 블록들을 포함하는 페이지 버퍼 블록과, 상기 서브 페이지 버퍼 블록들에 각각 대응되는 공통 내부 데이터 라인들과, 상기 각 서브 페이지 버퍼 블록에 포함된 이븐 및 오드 페이지 버퍼들과 상기 서브 페이지 버퍼 블록에 대응되는 공통 내부 데이터 라인 사이에 각각 연결되며 상기 서브 페이지 버퍼 블록에 포함된 오드 및 이븐 페이지 버퍼들을 택일적으로 상기 공통 내부 데이터 라인에 연결하는 페이지 버퍼 선택부들을 포함하는 페이지 버퍼 디코더를 포함할 수 있다.
상기 페이지 버퍼 블록을 복수개 구비하는 페이지 버퍼부를 포함하며, 상기 페이지 버퍼부에 구비된 복수의 페이지 버퍼부들은 상기 워드라인 방향으로 배열될 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은, 반도체 메모리 장치와, 호스트의 요청에 응답하여 상기 반도체 메모리 장치의 기입, 독출 및 소거 동작을 제어하는 컨트롤러를 포함하고, 상기 반도체 메모리 장치는 복수개의 메모리 셀들, 복수개의 워드라인들 및 복수개의 비트라인들을 갖는 메모리 셀 어레이와, 상기 비트라인 방향으로 배열되며 각각 4(워드라인 방향)×2(비트라인 방향)의 어레이로 배열된 복수의 페이지 버퍼들을 구비하는 N개의 서브 페이지 버퍼 블록들을 포함하는 페이지 버퍼 블록과, 상기 서브 페이지 버퍼 블록들에 각각 대응되는 공통 내부 데이터 라인들과, 상기 각 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들과 상기 서브 페이지 버퍼 블록에 대응되는 공통 내부 데이터 라인 사이에 연결되며 상기 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들을 택일적으로 상기 공통 내부 데이터 라인에 연결하는 페이지 버퍼 선택부들을 포함하는 페이지 버퍼 디코더를 포함할 수 있다.
본 발명의 실시예들에 의하면, 워드라인 방향으로의 페이지 버퍼부의 길이를 일정하게 유지하면서 비트라인 방향으로의 페이지 버퍼부의 길이를 줄일 수 있으므로 페이지 버퍼부의 점유 면적을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 도면이다.
도 2는 도 1의 페이지 버퍼부와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 3은 도 2의 제1 비트라인(BL0)에 연결된 셀 스트링들을 나타낸 회로도이다.
도 4는 도 2에 도시된 서브 페이지 버퍼 블록 및 페이지 버퍼 디코더를 설명하기 위한 블록 다이어그램이다.
도 5는 도 4에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 6은 도 2의 제1 페이지 버퍼 블록(PBB0)에 포함된 페이지 버퍼들의 배치 구조를 나타낸 도면이다.
도 7은 도 1의 페이지 버퍼부와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 8은 도 7의 제1 오드 비트라인(BLo0) 및 제1 이븐 비트라인(BLe0)에 연결된 셀 스트링들을 나타낸 회로도이다.
도 9는 도 7에 도시된 서브 페이지 버퍼 블록 및 페이지 버퍼 디코더를 설명하기 위한 블록 다이어그램이다.
도 10은 도 9에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 11은 도 7의 제1 페이지 버퍼 블록(PBB0)에 포함된 페이지 버퍼들의 배치 구조를 나타낸 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), 데이터 입출력 회로(130), IO 패드부(140), 주변 회로(150) 및 로직그룹(160)을 포함한다.
메모리 셀 어레이(110)는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들은 워드라인(미도시)과 비트라인(Bit Line; BL)들로 연결되며, 워드라인과 비트라인(BL)을 선택하면 메모리 셀을 선택할 수 있다.
페이지 버퍼부(120)은 복수개의 페이지 버퍼들을 포함한다. 각각의 페이지 버퍼는 적어도 하나의 비트라인에 연결되고, 선택된 메모리 셀에 저장할 데이터를 임시 저장하거나 선택된 메모리 셀에 저장된 데이터를 독출 하여 저장한다.
데이터 입출력 회로(130)는 페이지 버퍼부(120)와 IO 패드부(140)사이에 데이터 입출력을 위해 동작한다. 데이터 입출력 회로(130)는 페이지 버퍼부(120)에서 출력되는 데이터를 센싱하여 IO 패드부(140)로 전달하기 위한 센싱회로(SA; 미도시)를 포함한다.
IO 패드부(140)는 반도체 메모리 장치(100)의 외부와 연결되는 패드(PAD)들을 포함한다.
주변 회로(150)는 메모리 셀로부터 데이터를 독출하거나, 메모리 셀에 데이터를 저장할 때, 페이지 버퍼부(120)와 함께 동작하기 위한 회로들을 포함한다.
로직그룹(160)은 페이지 버퍼부(120), 데이터 입출력 회로(130), IO 패드부(140) 및 주변 회로(150)의 동작을 제어하기 위한 제어신호를 출력한다.
메모리 셀 어레이(110)와 페이지 버퍼부(120)간의 연결 관계를 좀 더 상세히 설명하면 다음과 같다.
도 2는 도 1의 페이지 버퍼부와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리의 비트라인을 억세스하기 위하여 소위 "Y-gating" 기술을 이용한다. 도시된 바와 같이, 페이지 버퍼부(120)가 비트라인들(BL<k:0>)을 통해서 메모리 셀 어레이(110)에 연결된다.
페이지 버퍼부(120)는 비트라인들(BL<k:0>)에 수직한 워드라인(미도시) 방향으로 배열되는 복수의 페이지 버퍼 블록들(PBB<r:0>)을 포함한다.
그리고, 각각의 페이지 버퍼 블록들(PBB<r:0>)은 N개(N은 2 또는 3)의 서브 페이지 버퍼 블록들을 포함한다. 본 실시예에서는, 각 페이지 버퍼 블록들(PBB<r:0>)에 포함된 서브 페이지 버퍼 블록의 개수가 3개인 경우를 나타내었다. 각 페이지 버퍼 블록들(PBB<r:0>)에 포함된 서브 페이지 버퍼 블록들(SPBB)은 비트라인 방향으로 배열된다.
각각의 서브 페이지 버퍼 블록들(SPBB<m:0>)은 8개의 비트라인들과 인터페이스한다. 도 2에는 도시되지 않았으나, 각 비트라인들(BL<k:0>)은 실제로 오드(odd) 및 이븐(even) 비트라인 쌍으로 이루어지며, 이러한 구성은 도 3을 참조로 하여 후술될 것이다.
페이지 버퍼 디코더부(PBDEU)는 페이지 버퍼 블록들(PBB<r:0>)에 대응되는 복수개의 페이지 버퍼 디코더 블록들(PBDEB<r:0>)을 포함한다. 앞서 논의된 도 1에서는 설명의 편의와 간편화를 위하여, 페이지 버퍼 디코더부(PBDEU)가 페이지 버퍼부(120)에 포함되는 것으로 기술하였다. 그러나, 페이지 버퍼 디코더부(PBDEU)는 페이지 버퍼부(120)에 포함되지 않고 페이지 버퍼부(120)와 별도로 구성될 수도 있다.
각각의 페이지 버퍼 디코더 블록들(PBDEB<r:0>)은 대응하는 페이지 버퍼 블록(PBB)에 포함된 서브 페이지 버퍼 블록들(SPBB)에 각각 대응되는 복수개의 페이지 버퍼 디코더들(PBDE)을 포함한다. 따라서, 각 페이지 버퍼 디코더 블록들(PBDEB<r:0>)에 포함된 페이지 버퍼 디코더(PBDE)의 개수는 대응하는 페이지 버퍼 블록(PBB)에 포함된 서브 페이지 버퍼 블록(SPBB)의 개수와 실질적으로 동일할 수 있다. 본 실시예에서, 각각의 페이지 버퍼 디코더 블록들(PBDEB<r:0>)은 3개의 페이지 버퍼 디코더(PBDE)를 포함한다.
각 페이지 버퍼 디코더 블록들(PBDEB<r:0>)에 포함된 페이지 버퍼 디코더들(PBDE)은 대응하는 서브 페이지 버퍼 블록(SPBB), 비트라인 어드레스 신호 라인들(ODD,EVEN,SELECT<3:0>,Yb<2:0>), 그리고 글로벌 데이터 버스(GDB)에 실효적으로 연결된다.
이하에서 보다 자세히 설명하는 바와 같이, 비트라인 어드레스 신호들(ODD,EVEN,SELECT<3:0>)은 공통적으로 모든 페이지 버퍼 디코더들(PBDE<m:0>)에 인가된다. 반면에, 비트라인 어드레스 신호들(Yb<m:0>)은 각각 대응하는 페이지 버퍼 디코더들(PBDE<m:0>)에 인가된다. 예컨대, 페이지 버퍼 디코더(PBDE0)는 비트라인 어드레스 신호(ODD,EVEN,SELECT<3:0>,Yb0)를 수신하고, 페이지 버퍼 디코더(PBDE1)는 비트라인 어드레스 신호(ODD,EVEN,SELECT<3:0>,Yb1)를 수신하며, 페이지 버퍼 디코더(PBDE2)는 비트라인 어드레스 신호(ODD,EVEN,SELECT<3:0>, Yb2)를 수신한다.
내부 데이터 라인들(IDB<k:0>)은 서브 페이지 버퍼 블록들(SPBB<m:0>)과 페이지 버퍼 디코더들(PBDE<m:0>) 사이에 연결된다. 도 2의 예에서는, 8개의 내부 데이터 라인들(IDB)이 각각 대응하는 서브 페이지 버퍼 블록과 페이지 버퍼 디코더 쌍 사이에 제공된다.
또한, 데이터 입력 선택 신호들(DI,nDI)과 래치신호들(LCH<7:0>)이 서브 페이지 버퍼블록들(SPBB<m:0>)에 인가되는데, 이것들의 기능은 도 4와 관련되어 후술된다.
도 3은 도 2의 메모리 셀 어레이의 일부분을 나타낸 도면이다.
특히, 도 3은 도 2의 제1 비트라인(BL0)과 연결되는 제1 오드 및 제1 이븐 셀 스트링들(STo0, STe0)에 관련된 회로를 나타낸다. 나머지 비트라인들(BL<k:1>)과 연결되는 셀 스트링들과 관련된 회로도 도 3에 도시된 제1 오드 및 제1 이븐 셀 스트링들(STo0, STe0)에 관련된 회로와 유사하게 구현된다.
도 3을 참조하면, 메모리 셀 어레이(110)는 메모리 셀들의 매트릭스 어레이(미도시), 복수개의 워드라인들(WL<n-1:0>) 및 복수개의 비트라인들을 포함한다. 본 실시예에서, 메모리 셀들은 플래시 메모리 셀들이고, 메모리 셀 어레이(110)는 낸드 타입의 플래시 메모리 셀 어레이이다.
제1 오드 및 제1 이븐 셀 스트링(STo0, STe0)은 각각 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬 연결된 복수의 메모리 셀들(C<n-1:0>)을 포함한다. 각 메모리 셀들(C<n-1:0>)의 게이트에는 워드라인(WLn-1:0>)이 연결되고, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(DSL)이 연결된다. 그리고, 소스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(SSL)이 연결된다.
제1 오드 셀 스트링(STo0)의 드레인 선택 트랜지스터(DST)의 드레인 단에는 제1 오드 비트라인(BLo0)이 연결되고, 제1 이븐 셀 스트링들(STe0)의 드레인 선택 트랜지스터(DST)의 드레인 단에는 제1 이븐 비트라인(BLe0)이 연결된다. 그리고, 제1 오드 및 이븐 스트링들(STo0, STe0)의 소오스 선택 트랜지스터(SSL)의 소오스 단은 공통 소스 라인(CSL)에 공통으로 연결된다.
제1 오드 및 제1 이븐 비트라인(BLo0, BLe0)은 비트라인 제어블록(BLCONBK)에 연결된다. 앞서 논의된 도 2에서는 설명의 편의와 간편화를 위하여, 비트라인 제어 블록(BLCONBK)이 메모리 셀 어레이(110)에 포함되는 것으로 기술하였다. 그러나, 비트라인 제어블록(BLCONBK)은 메모리 셀 어레이(110)에 포함되지 않고 메모리 셀 어레이(110)와 별도로 구성될 수도 있다.
비트라인 제어블록(BLCONBK)은 독출(read), 프로그램(program) 및 소거(erase) 동작 모드들 각각에서 제1 오드 비트라인(BLo0) 및 제1 이븐 비트라인(BLe0) 중에서 하나를 선택하고, 선택된 비트라인을 제1 비트라인(BL0)에 연결한다. 이러한 동작은 센싱 노드 블록킹 신호(SOBLK)에 의해 제어되는 트랜지스터(N5) 및 오드 비트라인 선택신호(BLSLTo) 및 이븐 비트라인 선택 신호(BLSLTe)에 의해 각각으로 제어되는 트랜지스터들(N3,N4)에 의해 수행된다.
추가적으로, 비트라인 제어블록(BLCONBK)은 독출, 프로그램 모드 및 소거 동작 모드들에서 제1 오드 비트라인(BLo0) 및 제1 이븐 비트라인(BLe0)의 전압을 프리차아지하거나 조절하도록 작용한다. 트랜지스터들(N1,N2)이 이러한 목적을 위하여 제공된다. 즉, 트랜지스터(N1)은 비트라인 파워전압(BLPWR)을 제1 오드 비트라인(BLo0)으로 선택적으로 연결하기 위한 오드 차단 신호(SHLDo)에 응답하고, 트랜지스터(N2)는 비트라인 파워전압(BLPWR)을 제1 이븐 비트라인(BLe0)에 선택적으로 연결하기 위한 이븐 차단신호(SHLDe)에 응답한다.
도 4는 도 2에 도시된 서브 페이지 버퍼 블록 및 페이지 버퍼 디코더의 회로 구성을 설명하기 위한 블록 다이어그램이다.
특히, 도 4는 도 2의 제1 서브 페이지 버퍼 블록(SPBB0) 및 이에 대응되는 제1 페이지 버퍼 디코더(PBDE0)의 구성을 나타낸다. 나머지 서브 페이지 버퍼 블록들(SPBB<m:1>) 및 페이지 버퍼 디코더들(PBDE<m:1>)의 구성도 도 4에 도시된 제1 서브 페이지 버퍼 블록(SPBB0) 및 제1 페이지 버퍼 디코더(PBDE0)의 구성과 유사하게 구현된다.
도 4를 참조하면, 제1 서브 페이지 버퍼 블록(SPBB0)은 8개의 페이지 버퍼들(PB<7:0>)을 포함한다. 페이지 버퍼들(PB<7:0>)은 비트라인들(BL<7:0>)에 각각 연결된다. 본 실시예에서, 제1 서브 페이지 버퍼 블록(SPBB0)의 페이지 버퍼들(PB<7:0>)은 4(워드라인 방향)×2(비트라인 방향)의 어레이로 배열된다.
제1 페이지 버퍼 디코더(PBDE0)는 글로벌 데이터 버스(GDB)와 공통 내부 데이터 라인(IDBC) 사이에 연결된 트랜지스터(N11), 그리고 공통 내부 데이터 라인(IDBC)과 페이지 버퍼들(PB<7:0>)의 내부 데이터 라인들(IDB<7:0>) 사이에 각각 연결된 페이지 버퍼 선택부들(PBSEL<7:0>)을 포함한다.
도시된 바와 같이, 트랜지스터(N11)의 게이트에는 비트라인 어드레스 신호(Yb0)가 입력되며, 트랜지스터(N11)는 비트라인 어드레스 신호(Yb0)에 응답하여 글로벌 데이터 버스(GDB)와 공통 내부 데이터 라인(IDBC)간을 연결한다.
페이지 버퍼 선택부들(PBSEL<7:0>)은 페이지 버퍼들(PB<7:0>)의 내부 데이터 라인들(IDB<7:0>)을 택일적으로 공통 내부 데이터 라인(IDBC)에 연결하는 역할을 수행한다.
공통 내부 데이터 라인(IDBC)은 페이지 버퍼 선택부들(PBSEL<7:0>)을 통해서 페이지 버퍼들(PB<7:0>)의 내부 데이터 라인들(IDB<7:0>)에 공통으로 연결되며, 공유된 입력 및 출력 라인으로 작용함에 유념해야 한다.
페이지 버퍼 선택부들(PBSEL<7:0>)은 서로 유사한 회로 구성을 갖는다. 따라서, 이하에서는 제1 페이지 버퍼 선택부(PBSEL0)의 회로 구성을 대표로 설명할 것이다.
제1 페이지 버퍼 선택부(PBSEL0)는 페이지 버퍼(PB0)의 내부 데이터 라인(IDB0)과 제1 노드(K1) 사이에 연결된 제1 트랜지스터(21)와, 제1 노드(K1)와 공통 내부 데이터 라인(IDBC) 사이에 연결된 제2 트랜지스터(N22)를 포함한다. 제1, 제2 트랜지스터들(N21,N22)의 게이트에는 비트라인 어드레스 신호(ODD, SELECT0)가 각각 입력된다.
비트라인 어드레스 신호들(ODD,EVEN,SELECT<3:0>)은 단일 페이지 버퍼 블록에 포함된 페이지 버퍼들 중 하나를 선택하기 위한 신호들로, 각 페이지 버퍼 선택부들(PBSEL<7:0>)에 입력되는 비트라인 어드레스 신호들의 조합은 다르다.
이하에서는 설명의 편의를 위하여 비트라인 어드레스 신호(ODD,EVEN)를 제1 비트라인 어드레스 신호라 정의하고, 비트라인 어드레스 신호(SELECT<3:0>)를 제2 비트라인 어드레스 신호라고 정의할 것이다.
제1 비트라인 어드레스 신호(ODD,EVEN)는 오드 비트라인 어드레스 신호(ODD) 및 이븐 비트라인 어드레스 신호(EVEN)을 포함하고, 제2 비트라인 어드레스 신호(SELECT<3:0>)는 제1 내지 제4 비트 신호들을 포함한다.
도시된 실시예에서는, 첫 번째 행에 배치된 페이지 버퍼들(PB0,PB2,PB4,PB6)에 대응하는 페이지 버퍼 선택부들(PBSEL0, PBSEL2,PBSEL4,PBSEL6)의 제1 트랜지스터(N21)들의 게이트에 오드 비트라인 어드레스 신호(ODD)가 입력되고, 첫 번째 행에 배치된 페이지 버퍼들(PB0,PB2,PB4,PB6)에 대응하는 페이지 버퍼 선택부들(PBSEL0, PBSEL2,PBSEL4,PBSEL6)의 제2 트랜지스터(22)들의 게이트에는 제1 내지 제4 비트 신호들(SELECT<3:0>)이 각각 입력된다.
그리고, 두 번째 행에 배치된 페이지 버퍼들(PB1,PB3,PB5,PB7)에 대응하는 페이지 버퍼 선택부들(PBSEL1,PBSEL3,PBSEL5,PBSEL7)의 제1 트랜지스터(21)들의 게이트에는 이븐 비트라인 어드레스 신호(EVEN)가 입력되고, 두 번째 행에 배치된 페이지 버퍼들(PB1,PB3,PB5,PB7)에 대응하는 페이지 버퍼 선택부들(PBSEL1,PBSEL3,PBSEL5,PBSEL7)의 제2 트랜지스터(22)들의 게이트에는 제1 내지 제4 비트 신호들(SELECT<3:0>)이 각각 입력된다. 여기서, 오드 비트라인 어드레스 신호(ODD)와 이븐 비트라인 어드레스 신호(EVEN)는 택일적으로 '1'의 값을 갖고, 제1 내지 제 4 비트 신호들(SELECT<3:0>)은 택일적으로 '1'의 값을 갖는다.
따라서, 오드 비트라인 어드레스 신호(ODD) 및 이븐 비트라인 어드레스 신호(EVEN)에 응답하여 페이지 버퍼 선택부들(PBSEL0,PBSEL2,PBSEL4,PBSEL6)의 제1 트랜지스터(21)들이 턴온되거나 페이지 버퍼 선택부들(PBSEL1,PBSEL3,PBSEL5,PBSEL7)의 제1 트랜지스터(21)들이 턴온(turn-on)된다. 그리고, 제1 내지 제4 비트 신호들(SELECT<3:0>)에 응답하여 페이지 버퍼 선택부들(PBSEL0, PBSEL2,PBSEL4,PBSEL6)의 제2 트랜지스터(22)들 중 어느 하나, 그리고 페이지 버퍼 선택부들(PBSEL1,PBSEL3,PBSEL5,PBSEL7)의 제2 트랜지스터(22)들 중 어느 하나가 턴온된다.
즉, 제1 페이지 버퍼 디코더(PBDE0) 내의 페이지 버퍼 선택부들(PBSEL<7:0>) 중에서 비트라인 어드레스 신호들(ODD, EVEN, SELECT<3:0>)의 조합에 의해 제1, 제2 트랜지스터들(21,22)가 동시에 턴온되는 페이지 버퍼 선택부가 1개 존재하며, 해당 페이지 버퍼 선택부를 통해서 페이지 버퍼의 내부 데이터 라인과 공통 내부 데이터 라인이 연결되는 것이다.
다시 말해서, 비트라인 어드레스 신호들(ODD, EVEN, SELECT<3:0>)의 조합에 의해, 서브 페이지 버퍼 블록(PBB0) 내의 페이지 버퍼들(PB<7:0>) 중에서 하나의 페이지 버퍼가 선택되어 공통 내부 데이터 라인(IDBC)과 데이터를 교환하게 된다.
8개의 페이지 버퍼들(PB<7:0>)을 6비트의 비트라인 어드레스 신호들(ODD, EVEN, SELECT<3:0>)을 이용하여 선택하므로, 8개의 페이지 버퍼들(PB<7:0>)에 대응하여 각각 별도로 비트라인 어드레스 신호들을 사용하는 경우(이 경우, 8비트의 비트라인 어드레스 신호들이 사용됨)에 비해 비트라인 어드레스 신호 라인의 개수를 줄일 수 있다.
도 5는 도 4에 도시된 페이지 버퍼의 일 실시예를 나타낸 회로도이다.
특히, 도 5는 제1 페이지 버퍼(PB0)의 회로 구성을 나타낸다. 나머지 페이지 버퍼들(PB)의 회로 구성도 도 5에 도시된 제1 페이지 버퍼(PB0)의 회로 구성과 유사하게 구현된다.
도 5를 참조하면, 제1 페이지 버퍼(PB0)는 래치 노드(CMNLA)와 반전된 래치 노드(CMNLAn)를 갖는 래치 회로(LC)를 포함한다. 제1 페이지 버퍼(PB0)의 트랜지스터들(N41,N42)은 데이터 입력 선택 신호들(DI 및 nDI)에 의해 각각 제어되고, 이러한 트랜지스터들(N41,N42)은 제1 내부 데이터 라인(IDB0)과 반전된 래치 노드(CMNLAn) 및 래치 노드(CMNLA) 사이에 각각 연결된다. 또 다른 트랜지스터(N43)는 페이지 버퍼 선택신호(PBSLT)에 의해 제어되고, 래치 노드(CMNLA)와 센스 노드(S0) 사이에 연결된다. 제1 메모리 셀 스트링(ST0)에 연결되는 센스 노드(S0)는 로드 제어 신호(PLOAD) 의해 제어되는 다른 트랜지스터(N44)의 동작에 의해 선택적으로 전원전압(VDD)에 연결된다. 마지막으로, 2개의 트랜지스터들(N45,N46)이 제1 내부 데이터 라인(IDB0)과 기준 전압(VSS) 사이에 직렬 연결된다. 이러한 2개의 트랜지스터들(N45,N46) 중에서 하나는 센스 노드(S0) 상에 나타나는 전압에 의해 제어되고, 다른 하나는 래치 신호(LCH0)에 의해 제어된다.
요약하면, 프로그래밍 동작에서 페이지 버퍼(PB0)의 래치 회로(LC)는 데이터 입력 선택 신호들(DI 및 nDI)과 제1 내부 데이터 라인(IDB0)의 전압에 의해 지시되는 논리값을 저장하고, 그리고 나서 이러한 논리값, 즉 래치 노드(CMNLA)에 나타나는 전압은 프로그래밍을 위해 제1 비트라인(BL0)을 통해 제1 메모리 셀 스트링(ST0)으로 전송된다. 이와 유사한 방식으로, 독출 동작(reading operation)에서 센스 노드(S0) 상에 나타나는 감지된 전압은 일시적으로 래치 회로(LC)에 저장되고, 그 다음에 제1 내부 데이터 라인(IDB0)을 통해서 외부로 출력된다.
본 발명에 따른 페이지 버퍼는 도 5에 도시된 회로 구성에 의해 한정되지 않으며, 다양한 형태로 변경 가능하다. 예컨대, 페이지 버퍼는 2개 이상의 래치 회로를 포함할 수도 있고, 캐시 버퍼를 포함할 수도 있다. 이러한 페이지 버퍼의 구현은 본 발명이 속하는 기술분야의 공지 기술로, 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
도 6은 도 2의 페이지 버퍼 블록에 포함된 페이지 버퍼들을 배치 구조를 나타낸 도면이다. 특히, 도 6은 제1 페이지 버퍼 블록(PBB0)를 나타낸다.
도 6을 참조하면, 제1 페이지 버퍼 블록(PBB0)은 비트라인 방향(BLD)으로 배열된 N개(N은 2 또는 3)의 서브 페이지 버퍼 블록들(SPBB<2:0>)을 포함한다. 본 실시예에서는 제1 페이지 버퍼 블록(PBB0)에 포함된 서브 페이지 버퍼 블록의 개수가 3개인 경우를 나타내었다.
각각의 서브 페이지 버퍼 블록들(SPBB<2:0>)은 4(워드라인 방향)×2(비트라인 방향) 어레이로 배열된 8개의 페이지 버퍼(PB)들을 포함한다. 즉, 제1 서브 페이지 버퍼 블록(SPBB0)은 4(워드라인 방향)×2(비트라인 방향) 어레이로 배열된 제1 내지 제 8 페이지 버퍼들(PB<7:0>)을 포함하고, 제2 서브 페이지 버퍼 블록(SPBB1)은 4(워드라인 방향)×2(비트라인 방향) 어레이로 배열된 제9 내지 제 16 페이지 버퍼들(PB<15:8>)을 포함하고, 제3 서브 페이지 버퍼 블록(SPBB2)은 4(워드라인 방향)×2(비트라인 방향) 어레이로 배열된 제17 내지 제 24 페이지 버퍼들(PB<23:16>)을 포함한다.
3개의 서브 페이지 버퍼 블록들(SPBB<2:0>)이 비트라인 방향(BLD)으로 배열되고, 각각의 서브 페이지 버퍼 블록들(SPBB<2:0>)에서 페이지 버퍼(PB)들이 비트라인 방향(BLD)으로 2단으로 배열되므로, 제1 페이지 버퍼 블록(PBB0)의 페이지 버퍼들은 비트라인 방향(BLD)으로 6단으로 배열될 것이다. 따라서, 비트라인 방향(BLD)으로 제1 페이지 버퍼 블록(PBB0)의 길이는 [비트라인 방향의 페이지 버퍼의 길이]×6이 될 것이다.
앞서 도 2를 참조로 살펴본 바와 같이, 페이지 버퍼 블록들(PBB<r:0>)은 워드라인 방향으로 배열되므로, 비트라인 방향으로의 페이지 버퍼부(120)의 길이는 비트라인 방향으로의 제1 페이지 버퍼 블록(PBB0)의 길이와 동일하게 될 것이다. 즉, [비트라인 방향의 페이지 버퍼의 길이]×6가 될 것이다.
한편, 비트라인의 개수는 K+1개이고 각 비트라인에 이븐 및 오드 비트라인 쌍이 대응되므로, 워드라인 방향으로의 페이지 버퍼부(120) 길이는 [비트라인의 피치]×(K+1)×2가 될 것이다.
본 실시예와 다르게, 데이터 전송 관점에서 각각의 서브 페이지 버퍼 블록에 포함된 8개의 페이지 버퍼들이 비트라인 방향으로 배열된다고 가정하자. 이 경우, 비트라인 방향으로 8개의 페이지 버퍼들이 배열되므로, 비트라인 방향으로 6개의 페이지 버퍼들이 배열되는 본 실시예에 비해서 비트라인 방향으로의 페이지 버퍼부(120)의 길이가 증가될 것이다.
그리고, 비트라인의 개수는 K+1개로 일정하고 각 비트라인에 이븐 및 오드 비트라인 쌍이 대응되므로, 워드라인 방향으로의 페이지 버퍼부(120) 길이는 본 실시예에서와 동일하게 [비트라인의 피치]×(K+1)×2가 될 것이다.
즉, 본 실시예에 의하면 워드라인 방향으로의 페이지 버퍼부(120)의 길이를 일정하게 유지하면서 비트라인 방향으로의 페이지 버퍼부(120)의 길이를 줄일 수 있으므로 페이지 버퍼부(120)의 점유 면적을 줄일 수 있다.
도 7은 도 1의 페이지 버퍼부와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 7을 참조하면, 페이지 버퍼부(120)는 오드 비트라인들(BLo<k:0>) 및 이븐 비트라인들(BLe<k:0>)을 통해서 메모리 셀 어레이(110)에 연결된다.
페이지 버퍼부(120)는 비트라인들(BLo<k:0>,BLe<k:0>)에 수직한 워드라인(미도시) 방향으로 배열되는 복수의 페이지 버퍼 블록들(PBB<r:0>)을 포함한다.
그리고, 각각의 페이지 버퍼 블록들(PBB<r:0>)은 N개(N은 2 또는 3)의 서브 페이지 버퍼 블록들을 포함한다. 본 실시예에서는 각 페이지 버퍼 블록들(PBB<r:0>)에 포함된 서브 페이지 버퍼 블록의 개수가 3개인 경우를 나타내었다.
각각의 페이지 버퍼 블록들(PBB<r:0>)에 포함된 서브 페이지 버퍼 블록들(SPBB)은 비트라인 방향으로 배열되며, 각각의 서브 페이지 버퍼 블록들(SPBB)은 8개의 오드 비트라인들 및 8개의 이븐 비트라인들과 인터페이스한다.
페이지 버퍼 디코더부(PBDEU)는 페이지 버퍼 블록들(PBB<r:0>)에 대응되는 복수개의 페이지 버퍼 디코더 블록들(PBDEB<r:0>)을 포함한다.
각각의 페이지 버퍼 디코더 블록들(PBDEB<r:0>)은 대응하는 페이지 버퍼 블록(PBB)에 포함된 서브 페이지 버퍼 블록들(SPBB)에 각각 대응되는 복수개의 페이지 버퍼 디코더들(PBDE)을 포함한다. 따라서, 각 페이지 버퍼 디코더 블록들(PBDEB<r:0>)에 포함된 페이지 버퍼 디코더(PBDE)의 개수는 대응하는 페이지 버퍼 블록(PBB)에 포함된 서브 페이지 버퍼 블록(SPBB)의 개수와 실질적으로 동일할 수 있다. 본 실시예에서, 각각의 페이지 버퍼 디코더 블록들(PBDEB<r:0>)은 3개의 페이지 버퍼 디코더를 포함한다.
각 페이지 버퍼 디코더 블록들(PBDEB<r:0>)에 포함된 페이지 버퍼 디코더들(PBDE)은 대응하는 서브 페이지 버퍼 블록(SPBB), 비트라인 어드레스 신호 라인들(ODD,EVEN,SELECT<7:0>,Yb<2:0>), 그리고 글로벌 데이터 버스(GDB)에 실효적으로 연결된다.
이하에서 보다 자세히 설명하는 바와 같이, 비트라인 어드레스 신호들(ODD,EVEN,SELECT<7:0>)은 공통적으로 모든 페이지 버퍼 디코더들(PBDE<m:0>)에 인가된다. 반면에, 비트라인 어드레스 신호들(Yb<m:0>)은 각각 대응하는 페이지 버퍼 디코더들(PBDE<m:0>)에 인가된다. 예컨대, 페이지 버퍼 디코더(PBDE0)는 비트라인 어드레스 신호(ODD,EVEN,SELECT<7:0>,Yb0)를 수신하고, 페이지 버퍼 디코더(PBDE1)는 비트라인 어드레스 신호(ODD,EVEN,SELECT<7:0>,Yb1)를 수신하며, 페이지 버퍼 디코더(PBDE2)는 비트라인 어드레스 신호(ODD,EVEN,SELECT<7:0>,Yb2)를 수신한다.
내부 데이터 라인들(IDBo<k:0>,IDBe<k:0>)은 서브 페이지 버퍼 블록들(SPBB<m:0>)과 페이지 버퍼 디코더들(PBDE<m:0>) 사이에 연결된다. 도 7의 예에서는, 8개의 오드 내부 데이터 라인들(IDBo)과 8개의 이븐 내부 데이터 라인들(IDBe)이 각각 대응하는 서브 페이지 버퍼 블록과 페이지 버퍼 디코더 쌍 사이에 제공된다.
또한, 데이터 입력 선택 신호들(DIo,nDIo,DIe,nDIe)과 래치신호들(LCH<7:0>)이 서브 페이지 버퍼블록들(SPBB<m:0>)에 인가되는데, 이것들의 기능은 도 10과 관련되어 후술된다.
도 8은 도 7의 메모리 셀 어레이의 일부분을 나타내는 도면이다.
특히, 도 8은 도 7의 제1 오드 및 제1 이븐 비트라인(BLo0,BLe0)에 연결된 제 1 오드 및 제1 이븐 스트링(STo0, STe0)을 나타낸 회로도이다.
나머지 오드 및 이븐 비트라인들(BLo<23:1>,BLe<23:1>)에 연결되는 셀 스트링들과 관련된 회로도 도 8에 도시된 제 1 오드 및 제1 이븐 셀 스트링(STo0, STe0)과 유사하게 구현된다.
메모리 셀 어레이(110)는 메모리 셀들의 매트릭스 어레이, 복수개의 워드라인들(WL<n-1:0>) 및 복수개의 비트라인들을 포함한다. 본 실시예에 따른 반도체 메모리 장치의 메모리 셀들은 플래시 메모리 셀들이고, 메모리 셀 어레이(110)는 낸드 타입의 플래시 메모리 셀 어레이이다.
제1 오드 및 제1 이븐 셀 스트링(STo0, STe0)은 각각 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬 연결된 복수의 메모리 셀들(C<n-1:0>)을 포함한다. 각 메모리 셀들(C<n-1:0>)의 게이트에는 워드라인(WL<n-1:0>)이 연결되고, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(DSL)이 연결된다. 그리고, 소스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(SSL)이 연결된다.
제1 오드 셀 스트링(STo0)의 드레인 선택 트랜지스터(DST)의 드레인 단에는 제1 오드 비트라인(BLo0)이 연결되고, 제1 이븐 셀 스트링들(STe0)의 드레인 선택 트랜지스터(DST)의 드레인 단에는 제1 이븐 비트라인(BLe0)이 연결된다. 그리고, 제1 오드 및 제1 이븐 셀 스트링(STo0, STe0)의 소오스 선택 트랜지스터(SSL)의 소오스 단은 공통 소스 라인(CSL)에 공통 연결된다.
제1 오드 및 제1 이븐 비트라인(BLo0,BLe0)은 비트라인 제어블록(BLCONBK)에 연결된다. 앞서 논의된 도 7에서는 설명의 편의와 간편화를 위하여, 비트라인 제어 블록(BLCONBK)이 메모리 셀 어레이(110)에 포함되는 것으로 기술하였다. 그러나, 비트라인 제어블록(BLCONBK)은 메모리 셀 어레이(110)에 포함되지 않고 메모리 셀 어레이(110)와 별도로 구성될 수도 있다.
비트라인 제어블록(BLCONBK)은 제1 오드 비트라인(BLo0) 또는 제1 이븐 비트라인(BLe0)을 선택한다. 이러한 동작은 오드 비트라인 선택신호(BLSLTo) 및 이븐 비트라인 선택 신호(BLSLTe)에 의해 각각으로 제어되는 트랜지스터들(N3,N4)에 의해 수행된다.
도 9는 도 7에 도시된 서브 페이지 버퍼 블록 및 페이지 버퍼 디코더의 회로 구성을 설명하기 위한 블록 다이어그램이다.
특히, 도 9는 도 7의 제1 서브 페이지 버퍼 블록(SPBB0) 및 이에 대응되는 제1 페이지 버퍼 디코더(PBDE0)의 회로 구성을 나타낸다. 나머지 페이지 버퍼 블록들(PBB<m:1>) 및 페이지 버퍼 디코더들(PBDE<m:1>)의 회로 구성도 도 9에 도시된 제1 서브 페이지 버퍼 블록(SPBB0) 및 제1 페이지 버퍼 디코더(PBDE0)의 회로 구성과 유사하게 구현된다.
도 9를 참조하면, 제1 서브 페이지 버퍼 블록(SPBB0)은 8개의 오드 페이지 버퍼들(PBo<7:0>) 및 8개의 이븐 페이지 버퍼들(PBe<7:0>)을 포함한다. 오드 페이지 버퍼들(PBo<7:0>)은 오드 비트라인들(BLo<7:0>)에 각각 연결되고, 이븐 페이지 버퍼들(PBe<7:0>)은 이븐 비트라인들(BLe<7:0>)에 각각 연결된다. 본 실시예에서, 제1 서브 페이지 버퍼 블록(SPBB0)의 페이지 버퍼들(PBo<7:0>,PBe<7:0>)은 4(워드라인 방향)×4(비트라인 방향)의 어레이로 배열된다.
제1 페이지 버퍼 디코더(PBDE0)는 글로벌 데이터 버스(GDB)와 공통 내부 데이터 라인(IDBC) 사이에 연결된 트랜지스터(N11), 그리고 공통 내부 데이터 라인(IDBC)과 페이지 버퍼들(PBo<7:0>,PBe<7:0>)의 내부 데이터 라인들(IDBo<7:0>,IDBe<7:0>) 사이에 연결된 페이지 버퍼 선택부들(PBSELo<7:0>,PBSELe<7:0>)을 포함한다.
도시된 바와 같이, 트랜지스터(N11)의 게이트에는 비트라인 어드레스 신호(Yb0)가 입력되며, 트랜지스터(N11)는 비트라인 어드레스 신호(Yb0)에 응답하여 글로벌 데이터 버스(GDB)와 공통 내부 데이터 라인(IDBC)간을 연결한다.
페이지 버퍼 선택부들(PBSELo<7:0>,PBSELe<7:0>)은 페이지 버퍼들(PBo<7:0>, PBe<7:0>)의 내부 데이터 라인들(IDBo<7:0>,IDBe<7:0>)을 공통 내부 데이터 라인(IDBC)에 택일적으로 연결하는 역할을 한다.
공통 내부 데이터 라인(IDBC)은 페이지 버퍼 선택부들(PBSELo<7:0>,PBSELe<7:0>)을 통해서 페이지 버퍼들(PBo<7:0>, PBe<7:0>)의 내부 데이터 라인들(IDBo<7:0>,IDBe<7:0>)에 공통 연결되며, 공유된 입력 및 출력 라인으로 작용한다.
첫 번째 행에 배치된 오드 페이지 버퍼들(PBo<3:0>) 및 두 번째 행에 배치된 이븐 페이지 버퍼들(PBe<3:0>)에 대응되는 제1 내지 제4 오드 페이지 버퍼 선택부들(PBSELo<3:0>) 및 제1 내지 제4 이븐 페이지 버퍼 선택부들(PBSELe<3:0>)에는 비트라인 어드레스 신호(ODD,EVEN,SELECT<3:0>)가 입력되고, 세 번째 행에 배치된 오드 페이지 버퍼들(PBo<7:4>) 및 네 번째 행에 배치된 이븐 페이지 버퍼들(PBe<7:4>에 대응되는 제5 내지 제8 오드 페이지 버퍼 선택부들(PBSELo<7:4>) 및 제5 내지 제8 이븐 페이지 버퍼 선택부들(PBSELe<7:4>)에는 비트라인 어드레스 신호(ODD,EVEN,SELECT<7:4>)가 입력된다.
오드 페이지 버퍼 선택부들(PBSELo<7:0>) 및 이븐 페이지 버퍼 선택부들(PBSELe<7:0>)은 유사한 회로 구성을 가지므로, 제1 오드 페이지 버퍼 선택부(PBSELo0)의 회로 구성을 대표로 설명할 것이다.
제1 오드 페이지 버퍼 선택부(PBSELo0)는 제1 오드 페이지 버퍼(PBo0)의 오드 내부 데이터 라인(IDBo0)과 제1 노드(K1) 사이에 연결된 제1 트랜지스터(21)와, 제1 노드(K1)와 공통 내부 데이터 라인(IDBC) 사이에 연결된 제2 트랜지스터(N22)를 포함한다. 제1,제2 트랜지스터들(N21,N22)의 게이트에는 비트라인 어드레스 신호(ODD, SELECT0)가 각각 입력된다.
비트라인 어드레스 신호들(ODD,EVEN,SELECT<7:0>)은 단일 페이지 버퍼 블록에 포함된 페이지 버퍼들 중 하나를 선택하기 위한 어드레스 신호들로, 각 페이지 버퍼 선택부들(PBSELo<7:0>,PBSELe<7:0)에 입력되는 비트라인 어드레스 신호들의 조합은 다르다.
이하에서는 설명의 편의를 위하여 비트라인 어드레스 신호(ODD,EVEN)를 제1 비트라인 어드레스 신호라 정의하고, 비트라인 어드레스 신호(ELECT<7:0>)를 제2 비트라인 어드레스 신호라고 정의할 것이다.
제1 비트라인 어드레스 신호(ODD,EVEN)는 오드 비트라인 어드레스 신호(ODD) 및 이븐 비트라인 어드레스 신호(EVEN)을 포함하고, 제2 비트라인 어드레스 신호(SELECT<7:0>)는 제1 내지 제8 비트 신호를 포함한다.
도시된 실시예에서는, 첫 번째 및 세 번째 행에 배치된 페이지 버퍼들(PBo<7:0>)에 대응하는 페이지 버퍼 선택부들(PBSELo<7:0>)의 제1 트랜지스터(21)들의 게이트에는 오드 비트라인 어드레스 신호(ODD)가 입력되고, 첫 번째 행에 배치된 페이지 버퍼들(PBo<3:0>)에 대응하는 페이지 버퍼 선택부들(PBSELo<3:0>)의 제2 트랜지스터(22)들의 게이트에는 제1 내지 제4 비트 신호들(SELECT<3:0>)이 각각 입력되고, 세 번째 행에 배치된 페이지 버퍼들(PBo<7:4>)에 대응하는 페이지 버퍼 선택부들(PBSELo<7:4>)의 제2 트랜지스터(22)들의 게이트에는 제5 내지 제 8 비트 신호들(SELECT<7:4>)이 각각 입력된다.
그리고, 두 번째 및 네 번째 행에 배치된 페이지 버퍼들(PBe<7:0>)에 대응하는 페이지 버퍼 선택부들(PBSELe<7:0>)의 제1 트랜지스터(21)들의 게이트에는 이븐 비트라인 어드레스 신호(EVEN)가 입력되고, 두 번째 행에 배치된 페이지 버퍼들(PBe<3:0>)에 대응하는 페이지 버퍼 선택부들(PBSELe<3:0>)의 제2 트랜지스터(22)들의 게이트에는 제1 내지 제 4 비트 신호들(SELECT<3:0>)이 각각 입력되고, 네 번째 행에 배치된 페이지 버퍼들(PBe<7:4>)에 대응하는 페이지 버퍼 선택부들(PBSELe<7:4>)의 제2 트랜지스터(22)들의 게이트에는 제5 내지 제8 비트 신호들(SELECT<7:4>)이 각각 입력된다.
여기서, 오드 비트라인 어드레스 신호(ODD)와 이븐 비트라인 어드레스 신호(EVEN)는 택일적으로 '1'의 값을 갖고, 제1 내지 제 8 비트 신호들(SELECT<7:0>)은 택일적으로 '1'의 값을 갖는다.
따라서, 오드 비트라인 어드레스 신호(ODD)와 이븐 비트라인 어드레스 신호(EVEN)에 응답하여 홀수 번째 행에 배치된 페이지 버퍼들(PBo<7:0>)에 대응하는 페이지 버퍼 선택부들(PBSELo<7:0>)의 제1 트랜지스터(21)들이 턴온되거나 짝수 번째 행에 배치된 페이지 버퍼들(PBe<7:0>)에 대응하는 페이지 버퍼 선택부들(PBSELe<7:0>)의 제1 트랜지스터(21)들이 턴온(turn-on)될 것이다. 그리고, 제1 내지 제 8 비트 신호들(SELECT<7:0>)에 응답하여 홀수 번째 행에 배치된 페이지 버퍼들(PBo<7:0>)에 대응하는 페이지 버퍼 선택부들(PBSELo<7:0>)의 제2 트랜지스터(22)들 중 어느 하나, 그리고 짝수 번째 행에 배치된 페이지 버퍼들(PBe<7:0>)에 대응하는 페이지 버퍼 선택부들(PBSELe<7:0>)의 제2 트랜지스터(22)들 중 어느 하나가 턴온될 것이다.
즉, 비트라인 어드레스 신호들(ODD, EVEN, SELECT<7:0>)의 조합에 의해 제1,제2 트랜지스터들(21,22)가 동시에 턴온되는 페이지 버퍼 선택부가 1개 존재하며, 해당 페이지 버퍼 선택부를 통해서 페이지 버퍼의 내부 데이터 라인(IDB)과 공통 내부 데이터 라인(IDBC)이 연결되는 것이다.
다시 말해서, 비트라인 어드레스 신호들(ODD,EVEN,SELECT<7:0>)의 조합에 의해, 제1 서브 페이지 버퍼 블록(SPBB0) 내의 페이지 버퍼들(PBo<7:0>,PBe<7:0>) 중에서 하나의 페이지 버퍼가 선택되어 공통 내부 데이터 라인(IDBC)와 데이터를 교환하게 된다.
16개의 페이지 버퍼들(PBo<7:0>,PBe<7:0>)을 10비트의 비트라인 어드레스 신호들(ODD, EVEN, SELECT<7:0>)을 이용하여 선택하므로, 16개의 페이지 버퍼들(PBo<7:0>,PBe<7:0>)에 각각 대응되는 비트라인 어드레스 신호들을 구성하는 경우(이 경우, 16비트의 비트라인 어드레스 신호들이 사용됨)에 비해 비트라인 어드레스 신호 라인의 개수를 줄일 수 있다.
도 10은 도 9에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
특히, 도 10은 제1 오드 및 제1 이븐 페이지 버퍼(PBo0,PBe0)의 회로 구성을 나타낸다. 나머지 페이지 버퍼들(PBo<7:1>,PBe<7:1>)의 회로 구성도 도 10에 도시된 제1 오드 및 제1 이븐 페이지 버퍼(PBo0,PBe0)의 회로 구성과 유사하게 구현된다.
도 10을 참조하면, 제1 오드 페이지 버퍼(PBo0)는 래치 노드(CMNLA)와 반전된 래치 노드(CMNLAn)를 갖는 래치 회로(LC)를 포함한다. 제1 오드 페이지 버퍼(PBo0)의 트랜지스터들(N41,N42)은 오드 데이터 입력 선택 신호들(DIo 및 nDIo)에 의해 각각 제어되고, 이러한 트랜지스터들(N41,N42)은 제1 오드 내부 데이터 라인(IDBo0)과 반전된 래치 노드(CMNLAn) 및 래치 노드(CMNLA) 사이에 각각 연결된다. 또 다른 트랜지스터(N43)는 페이지 버퍼 선택신호(PBSLT)에 의해 제어되고, 래치 노드(CMNLA)와 센스 노드(So0) 사이에 연결된다. 제1 오드 셀 스트링(STo0)에 연결되는 센스 노드(So0)는 로드 제어 신호(PLOAD) 의해 제어되는 다른 트랜지스터(N44)의 동작에 의해 선택적으로 전원전압(VDD)에 연결된다. 마지막으로, 2개의 트랜지스터들(N45,N46)이 제1 오드 내부 데이터 라인(IDBo0)과 기준 전압(VSS) 사이에 직렬 연결된다. 이러한 2개의 트랜지스터들(N45,N46) 중에서 하나는 센스 노드(So0) 상에 나타나는 전압에 의해 제어되고, 다른 하나는 래치 신호(LCH0)에 의해 제어된다.
요약하면, 프로그래밍 동작에서 제1 오드 페이지 버퍼(PBo0)의 래치 회로(LC)는 오드 데이터 입력 선택 신호들(DIo 및 nDIo)과 제1 오드 내부 데이터 라인(IDBo0)의 전압에 의해 지시되는 논리값을 저장하고, 그리고 나서 이러한 논리값, 즉 래치 노드(CMNLA)에 나타나는 전압은 프로그래밍을 위해 메모리 셀 스트링의 제1 오드 비트라인(BLo0)으로 전송된다. 이와 유사한 방식으로, 독출 동작(reading operation)에서 센스 노드(So0) 상에 나타나는 감지된 전압은 일시적으로 래치 회로(LC)에 저장되고, 그 다음에 제1 오드 내부 데이터 라인(IDBo0)을 통해서 외부로 출력된다.
제1 오드 셀 스트링(STo0)의 제1 오드 비트라인(BLo0)과 제1 오드 내부 데이터 라인(IDBo0) 사이에 연결되고, 내부의 트랜지스터들(N41,N42)이 오드 데이터 입력 선택 신호들(DIo 및 nDIo)에 의해 제어되는 제1 오드 페이지 버퍼(PBo0)와 달리, 제1 이븐 페이지 버퍼(PBe0)는 제1 이븐 셀 스트링(STe0)의 제1 이븐 비트라인(BLe0)과 제1 이븐 내부 데이터 라인(IDBe0) 사이에 연결되고, 내부의 트랜지스터들(N41,N42)이 이븐 데이터 입력 선택 신호들(DIe 및 nDIe)에 의해 제어된다. 그 외에, 제1 이븐 페이지 버퍼들(PBe0)의 구성은 제1 오드 페이지 버퍼(PBo0)의 구성과 실질적으로 동일하므로, 동일한 구성에 대한 중복된 설명을 생략하기로 한다.
도 11은 도 7의 페이지 버퍼 블록에 포함된 페이지 버퍼들을 배치 구조를 나타낸 도면이다. 특히, 도 11은 제1 페이지 버퍼 블록(PBB0)를 나타낸다.
도 11을 참조하면, 제1 페이지 버퍼 블록(PBB0)은 비트라인 방향(BLD)으로 배열된 N개(N은 2 또는 3)의 서브 페이지 버퍼 블록들(SPBB<2:0>)을 포함한다. 본 실시예에서는 제1 페이지 버퍼 블록(PBB0)에 포함된 서브 페이지 버퍼 블록의 개수가 3개인 경우를 나타내었다.
각각의 서브 페이지 버퍼 블록들(SPBB<2:0>)은 4(워드라인 방향)×4(비트라인 방향) 어레이로 배열된 16개의 페이지 버퍼들(PBo,PBe)을 포함한다. 즉, 제1 서브 페이지 버퍼 블록(SPBB0)은 4(워드라인 방향)×4(비트라인 방향) 어레이로 배열된 제1 내지 제 8 오드 페이지 버퍼들(PBo<7:0>) 및 제1 내지 제 8 이븐 페이지 버퍼들(PBe<7:0>)을 포함하고, 제2 서브 페이지 버퍼 블록(SPBB1)은 4(워드라인 방향)×4(비트라인 방향) 어레이로 배열된 제9 내지 제 16 오드 페이지 버퍼들(PBo<15:8>) 및 제9 내지 제 16 이븐 페이지 버퍼들(PBe<15:8>)을 포함하고, 제3 서브 페이지 버퍼 블록(SPBB2)은 4(워드라인 방향)×4(비트라인 방향) 어레이로 배열된 제17 내지 제 24 오드 페이지 버퍼들(PBo<23:16>) 및 제17 내지 제 24 이븐 페이지 버퍼들(PB<23:16>)을 포함한다.
3개의 서브 페이지 버퍼 블록들(SPBB<2:0>)이 비트라인 방향(BLD)으로 배열되고, 각각의 서브 페이지 버퍼 블록들(SPBB<2:0>)에서 페이지 버퍼들이 비트라인 방향(BLD)으로 4단으로 배열되므로, 제1 페이지 버퍼 블록(PBB0)의 페이지 버퍼들은 비트라인 방향(BLD)으로 12단으로 배열될 것이다. 따라서, 비트라인 방향(BLD)으로 제1 페이지 버퍼 블록(PBB0)의 길이는 [비트라인 방향의 페이지 버퍼의 길이]×12이 될 것이다.
앞서 도 7을 참조로 하여 살펴본 바와 같이, 페이지 버퍼 블록들(PBB<r:0>)은 워드라인 방향으로 배열되므로, 비트라인 방향으로의 페이지 버퍼부(120)의 길이는 비트라인 방향(BLD)으로의의 제1 페이지 버퍼 블록(PBB0)의 길이와 동일하게 될 것이다. 즉, [비트라인 방향의 페이지 버퍼의 길이]×12가 될 것이다.
한편, 이븐 비트라인 및 오드 비트라인의 개수는 각각 K+1개씩이므로, 워드라인 방향으로의 페이지 버퍼부(120) 길이는 [비트라인의 피치]×(K+1)×2가 될 것이다.
본 실시예와 다르게, 데이터 전송 관점에서 각각의 서브 페이지 버퍼 블록에 포함된 16개의 페이지 버퍼들이 비트라인 방향으로 배열된다고 가정하자. 이 경우, 비트라인 방향으로 16개의 페이지 버퍼들이 배열되므로, 비트라인 방향으로 12개의 페이지 버퍼들이 배열되는 본 실시예에 비해서 비트라인 방향으로의 페이지 버퍼부(120)의 길이가 증가될 것이다.
그리고, 오드 비트라인 및 이븐 비트라인의 개수는 각각 K+1개씩으로 일정하므로, 워드라인 방향으로의 페이지 버퍼부(120) 길이는, 본 실시예에서와 동일하게, [비트라인의 피치]×(K+1)×2가 될 것이다.
즉, 본 실시예에 의하면 워드라인 방향으로의 페이지 버퍼부(120)의 길이를 일정하게 유지하면서 비트라인 방향으로의 페이지 버퍼부(120)의 길이를 줄일 수 있으므로 페이지 버퍼부(120)의 점유 면적을 줄일 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함할 수 있다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 복수개의 메모리 셀들, 복수개의 워드라인들 및 복수개의 비트라인들을 갖는 메모리 셀 어레이;
    상기 비트라인 방향으로 배열되며 각각 4(워드라인 방향)×2(비트라인 방향)의 어레이로 배열된 복수의 페이지 버퍼들을 구비하는 N개의 서브 페이지 버퍼 블록들을 포함하는 페이지 버퍼 블록;
    상기 서브 페이지 버퍼 블록들에 각각 대응되는 공통 내부 데이터 라인들;
    상기 각 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들과 상기 서브 페이지 버퍼 블록에 대응되는 공통 내부 데이터 라인 사이에 연결되며 상기 서브 페이지 버퍼 블록에 포함된 페이지 버퍼들을 택일적으로 상기 공통 내부 데이터 라인에 연결하는 페이지 버퍼 선택부들을 포함하는 페이지 버퍼 디코더; 를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 N은 2 또는 3인 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 각각의 비트 라인들은 이븐 비트라인 및 오드 비트라인을 포함하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 오드 비트라인 및 이븐 비트라인 중 어느 하나를 선택하는 비트라인 제어블록을 더 포함하는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 페이지 버퍼 선택부는 상기 페이지 버퍼의 내부 데이터 라인에 그 일단이 연결되며 제1 비트라인 어드레스 신호에 의해 제어되는 제1 트랜지스터;및
    상기 제1 트랜지스터의 타단과 상기 공통 내부 데이터 라인 사이에 연결되며 제2 비트라인 어드레스 신호에 의해 제어되는 제2 트랜지스터;를 포함하며,
    상기 페이지 버퍼 선택부들에 제공되는 상기 제1,제2 비트라인 어드레스 신호는 각각 서로 다른 조합을 갖는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 비트라인 어드레스 신호는 오드 비트라인 어드레스 신호 및 이븐 비트라인 어드레스 신호를 포함하고,
    첫 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제1 트랜지스터들은 상기 오드 비트라인 어드레스 신호에 의해 제어되도록 구성되고, 두 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제1 트랜지스터들은 상기 이븐 비트라인 어드레스 신호에 의해 제어되도록 구성된 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 제2 비트라인 어드레스 신호는 제1 내지 제4 비트 신호들을 포함하고,
    상기 각각의 제1 내지 제4 비트 신호들이 첫 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제2 트랜지스터들 중 하나, 그리고 두 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제2 트랜지스터들 중 하나를 제어하도록 구성된 반도체 메모리 장치.
  8. 제1 항에 있어서, 글로벌 데이터 버스를 더 포함하며,
    상기 페이지 버퍼 디코더는 상기 공통 내부 데이터 라인들을 택일적으로 상기 글로벌 데이터 버스에 연결하는 제3 트랜지스터를 더 포함하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 메모리 셀들은 플래시 메모리 셀인 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 메모리 셀 어레이는 낸드 타입의 플래시 메모리 셀 어레이인 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 페이지 버퍼 블록을 복수개 구비하는 페이지 버퍼부를 포함하며, 상기 페이지 버퍼부에 구비된 복수의 페이지 버퍼부들은 상기 워드라인 방향으로 배열되는 반도체 메모리 장치.
  12. 복수개의 메모리 셀들, 복수개의 워드라인들, 복수개의 오드 및 이븐 비트라인들을 갖는 메모리 셀 어레이;
    상기 비트라인 방향으로 배열되며 각각 4(워드라인 방향)×4(비트라인 방향)의 어레이로 배열된 복수의 이븐 및 오드 페이지 버퍼들을 각각 구비하는 N개의 서브 페이지 버퍼 블록들을 포함하는 페이지 버퍼 블록;
    상기 서브 페이지 버퍼 블록들에 각각 대응되는 공통 내부 데이터 라인들;
    상기 각 서브 페이지 버퍼 블록에 포함된 이븐 및 오드 페이지 버퍼들과 상기 서브 페이지 버퍼 블록에 대응되는 공통 내부 데이터 라인 사이에 각각 연결되며 상기 서브 페이지 버퍼 블록에 포함된 오드 및 이븐 페이지 버퍼들을 택일적으로 상기 공통 내부 데이터 라인에 연결하는 페이지 버퍼 선택부들을 포함하는 페이지 버퍼 디코더;
    를 포함하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 N은 2 또는 3인 반도체 메모리 장치.
  14. 제12 항에 있어서, 상기 각각의 페이지 버퍼 선택부들은 상기 페이지 버퍼의 내부 데이터 라인에 그 일단이 연결되며 제1 비트라인 어드레스 신호에 의해 제어되는 제1 트랜지스터;및
    상기 제1 트랜지스터의 타단과 상기 공통 내부 데이터 라인 사이에 연결되며 제2 비트라인 어드레스 신호에 의해 제어되는 제2 트랜지스터;를 포함하며,
    상기 페이지 버퍼 선택부들에 제공되는 상기 제1,제2 비트라인 어드레스 신호는 각각 서로 다른 조합을 갖는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 제1 비트라인 어드레스 신호는 오드 비트라인 어드레스 신호 및 이븐 비트라인 어드레스 신호를 포함하고,
    홀수 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제1 트랜지스터들은 상기 오드 비트라인 어드레스 신호에 의해 제어되고,
    짝수 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제1 트랜지스터들은 상기 이븐 비트라인 어드레스 신호에 의해 제어되도록 구성된 반도체 메모리 장치.
  16. 제14 항에 있어서, 상기 제2 비트라인 어드레스 신호는 제1 내지 제8 비트 신호들을 포함하고,
    상기 각각의 제1 내지 제4 비트 신호들이 첫 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제2 트랜지스터들 중 하나, 그리고 두 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제2 트랜지스터들 중 하나를 제어하도록 구성되고,
    상기 각각의 제5 내지 제8 비트 신호들이 세 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제2 트랜지스터들 중 하나, 그리고 네 번째 행에 배치된 상기 페이지 버퍼들에 대응하는 페이지 버퍼 선택부들의 제2 트랜지스터들 중 하나를 제어하도록 구성된 반도체 메모리 장치.
  17. 제12 항에 있어서, 글로벌 데이터 버스를 더 포함하며,
    상기 페이지 버퍼 디코더는 상기 공통 내부 데이터 라인들을 택일적으로 상기 글로벌 데이터 버스에 연결하는 제3 트랜지스터를 더 포함하는 반도체 메모리 장치.
  18. 제12 항에 있어서, 상기 메모리 셀들은 플래시 메모리 셀인 반도체 메모리 장치.
  19. 제12 항에 있어서, 상기 메모리 셀 어레이는 낸드 타입의 플래시 메모리 셀 어레이인 반도체 메모리 장치.
  20. 제12 항에 있어서, 상기 페이지 버퍼 블록을 복수개 구비하는 페이지 버퍼부를 포함하며, 상기 페이지 버퍼부에 구비된 페이지 버퍼부들은 상기 워드라인 방향으로 배열되는 반도체 메모리 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272238B1 (ko) * 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US10365851B2 (en) * 2015-03-12 2019-07-30 Micron Technology, Inc. Apparatuses and methods for data movement
US10096366B2 (en) * 2016-01-28 2018-10-09 Toshiba Memory Corporation Memory system including multi-plane flash memory and controller
US10403352B2 (en) * 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
KR102328226B1 (ko) 2017-07-05 2021-11-18 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치
KR102576856B1 (ko) 2018-06-29 2023-09-14 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치
KR102576849B1 (ko) * 2018-07-13 2023-09-14 에스케이하이닉스 주식회사 메모리 장치
KR102668014B1 (ko) * 2018-10-25 2024-05-22 삼성전자주식회사 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
KR102710630B1 (ko) * 2019-08-19 2024-09-27 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
KR20210028886A (ko) 2019-09-05 2021-03-15 에스케이하이닉스 주식회사 캐시 래치 회로를 구비하는 반도체 메모리 장치
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090040822A1 (en) 2005-07-04 2009-02-12 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming operations
KR101069114B1 (ko) 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469955B1 (en) * 2000-11-21 2002-10-22 Integrated Memory Technologies, Inc. Integrated circuit memory device having interleaved read and program capabilities and methods of operating same
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
US7298648B2 (en) * 2004-11-19 2007-11-20 Samsung Electronics Co., Ltd. Page buffer and multi-state nonvolatile memory device including the same
KR100721012B1 (ko) * 2005-07-12 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR100737914B1 (ko) * 2005-11-10 2007-07-10 삼성전자주식회사 페이지 버퍼 및 그것의 구동 방법, 그리고 이를 구비한불휘발성 메모리 장치
KR101082614B1 (ko) * 2010-07-09 2011-11-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR20140123135A (ko) 2013-04-10 2014-10-22 에스케이하이닉스 주식회사 플래그 셀들을 포함하는 반도체 메모리 장치
US9047953B2 (en) * 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090040822A1 (en) 2005-07-04 2009-02-12 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming operations
KR101069114B1 (ko) 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자

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