KR102328226B1 - 페이지 버퍼를 구비하는 메모리 장치 - Google Patents

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Abstract

본 실시예에 따른 메모리 장치는, 메모리 셀 어레이와, 제1 방향으로 신장되며 교대로 배치되는 복수의 이븐 비트 라인들 및 복수의 오드 비트 라인들을 포함하는 비트 라인들과, 상기 이븐 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고받는 복수의 이븐 캐시 래치들 및 상기 오드 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고받는 복수의 오드 캐시 래치들을 포함하는 캐시 래치들과, 2k(k는 2 이상의 자연수)개의 입출력 핀들에 각각 대응되는 2k개의 데이터 라인들과, 상기 입출력 핀들에 각각 할당되며 각각 상기 이븐 캐시 래치들 중 어느 하나 또는 상기 오드 캐시 래치들 중 어느 하나를 자신이 할당된 입출력 핀에 대응하는 데이터 라인에 연결하는 복수의 칼럼 머지 유닛들을 포함할 수 있다. 상기 제1 방향과 다른 제2 방향으로 상기 칼럼 머지 유닛들의 피치는 상기 캐시 래치들의 피치보다 클 수 있다.들의 피치는 상기 캐시 래치들의 피치보다 클 수 있다.

Description

페이지 버퍼를 구비하는 메모리 장치{MEMORY DEVICE HAVING PAGE BUFFER}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로는 페이지 버퍼를 구비하는 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서, 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용된다. 비휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
비휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 복수의 페이지 버퍼들을 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행한다.
본 발명의 실시예들은 집적도 향상에 기여할 수 있고, 효율적인 불량 구제(repair)를 수행할 수 있는 메모리 장치를 제시할 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이와, 제1 방향으로 신장되며 교대로 배치되는 복수의 이븐 비트 라인들 및 복수의 오드 비트 라인들을 포함하는 비트 라인들과, 상기 이븐 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고받는 복수의 이븐 캐시 래치들 및 상기 오드 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고받는 복수의 오드 캐시 래치들을 포함하는 캐시 래치들과, 2k(k는 2 이상의 자연수)개의 입출력 핀들에 각각 대응되는 2k개의 데이터 라인들과, 상기 입출력 핀들에 각각 할당되며 각각 상기 이븐 캐시 래치들 중 어느 하나 또는 상기 오드 캐시 래치들 중 어느 하나를 자신이 할당된 입출력 핀에 대응하는 데이터 라인에 연결하는 복수의 칼럼 머지 유닛들을 포함할 수 있다. 상기 제1 방향과 다른 제2 방향으로 상기 칼럼 머지 유닛들의 피치는 상기 캐시 래치들의 피치보다 클 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이와, 상기 메모리 셀 어레이에 연결되며 제1 방향으로 신장되는 복수의 비트 라인들과, 2k(k는 2 이상의 자연수)개의 입출력 핀들에 각각 대응되는 2k개의 데이터 라인들과, 상기 비트 라인들 중 이븐 비트 라인들에 포함되는 2k개의 비트 라인들에 각각 연결되고 상기 입출력 핀들에 각각 할당되는 2k개의 캐시 래치들을 포함하는 이븐 캐시 래치 그룹과, 상기 비트 라인들 중 오드 비트 라인들에 포함되는 2k개의 비트 라인들에 각각 연결되고 상기 입출력 핀들에 각각 할당되는 2k개의 캐시 래치들을 포함하는 오드 캐시 래치 그룹과, 상기 입출력 핀들에 각각 할당되며 칼럼 선택 신호에 응답하여 상기 이븐 캐시 래치 그룹에 포함되는 상기 2k개의 캐시 래치들 또는 상기 오드 캐시 래치 그룹에 포함되는 상기 2k개의 캐시 래치들을 상기 데이터 라인들에 연결하는 복수의 칼럼 머지 유닛들을 포함할 수 있다. 상기 이븐 캐시 래치 그룹 및 상기 오드 캐시 래치 그룹의 캐시 래치들은 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향의 2차원 배열을 가질 수 있다. 상기 칼럼 머지 유닛들의 상기 제2 방향 피치는 상기 캐시 래치들의 상기 제2 방향 피치보다 클 수 있다.
본 발명의 실시예들에 의하면, 칼럼 머지 유닛들의 배치를 변형시키어 칼럼 머지 유닛들의 동작을 제어하기 위한 칼럼 선택 신호의 전달에 사용되는 배선들을 비트 라인들의 피치에 맞추어 배치할 수 있으므로 메모리 장치의 집적도를 향상시킬 수 있다. 또한, 캐시 래치들의 배치를 변형시키어 불량 구제시 대체되는 캐시 래치들의 개수를 줄일 수 있으므로 효율적인 불량 구제를 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 도 1의 페이지 버퍼들의 배치 및 페이지 버퍼들과 비트 라인들간 연결 관계를 설명하기 위한 도면이다.
도 4는 도 3의 캐시 래치부의 입출력 패스 할당 및 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명에 따른 불량 캐시 래치 구제 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예에 따른 칼럼 머지 유닛들 및 칼럼 디코더들의 배치를 설명하기 위한 도면이다.
도 8은 도 7에서 stage<0> 및 stage<1>에 배치된 캐시 래치들에 연결된 칼럼 머지 유닛들 및 칼럼 디코더들을 설명하기 위한 도면이다.
도 9는 도 7에서 stage<2> 및 stage<3>에 배치된 캐시 래치들에 연결된 칼럼 머지 유닛들 및 칼럼 디코더들을 설명하기 위한 도면이다.
도 10은 도 7에서 stage<4> 및 stage<5>에 배치된 캐시 래치들에 연결된 칼럼 머지 유닛들 및 칼럼 디코더들을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 12a 및 도 12b는 본 발명에 따른 칼럼 선택 신호의 전달을 위한 배선의 피치 변화를 설명하기 위한 도면이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 14는 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 제어 로직(210), 전압 발생기(220), 로우 디코더(230), 페이지 버퍼부(240), 칼럼 머지부(250), 칼럼 디코더부(260) 및 입출력 회로(270)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 메모리 셀들이 기판에 수직한 방향으로 적층된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
메모리 셀 어레이(100)는 워드 라인들(WL), 선택 라인들(DSL,SSL)을 통해서 로우 디코더(230)에 연결될 수 있다. 선택 라인들(DSL,SSL)은 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해서 페이지 버퍼부(240)에 연결될 수 있다. 메모리 셀 어레이(100)는 프로그램 동작시 페이지 버퍼부(240)를 통해 입력받은 데이터를 저장하고, 리드 동작시 저장된 데이터를 페이지 버퍼부(240)로 전송할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 소거 단위일 수 있다. 각각의 메모리 블록들(BLK)에는 워드 라인들(WL), 선택 라인들(DSL,SSL) 및 비트 라인들(BL)이 연결될 수 있다. 워드 라인들(WL) 및 선택 라인들(DSL,SSL)은 각각의 메모리 블록들(BLK)에 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK)에 공통으로 연결될 수 있다. 메모리 블록들(BLK)에 대해서는 도 2를 참조로 후술될 것이다.
제어 로직(210)은 입출력 회로(270)를 통해 입력되는 커맨드(CMD)에 응답하여 메모리 장치의 동작에 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하도록 구성될 수 있다. 제어 로직(210)은 페이지 버퍼부(240)에 포함된 페이지 버퍼들(PB)을 제어하기 위한 페이지 버퍼 제어신호(PBCON)을 출력하도록 구성될 수 있다. 제어 로직(210)은 입출력 회로(270)을 통해 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력하도록 구성될 수 있다.
전압 발생기(220)는 제어 로직(210)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압(Vop)을 생성하도록 구성될 수 있다. 예컨대, 전압 발생기(220)는 전압 제어 신호(VCON)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성하도록 구성될 수 있다.
로우 디코더(230)는 제어 로직(210)으로부터의 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK) 중 하나를 선택하도록 구성될 수 있다. 로우 디코더(230)는 선택된 메모리 블록(BLK)에 연결된 워드 라인들(WL) 및 선택 라인들(DSL,SSL)에 전압 발생기(220)로부터의 동작 전압(Vop)을 전달하도록 구성될 수 있다.
페이지 버퍼부(240)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 페이지 버퍼부(240)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 데이터를 주고 받으며, 메모리 셀 어레이(100)로부 터 전달받은 데이터를 임시로 저장하도록 구성될 수 있다.
칼럼 머지부(250)는 칼럼 디코더(260)로부터 입력되는 칼럼 선택 신호(CS)에 응답하여 각각의 페이지 버퍼들(PB)을 데이터 라인들(DL) 중 어느 하나에 연결하도록 구성될 수 있다.
칼럼 디코더(260)는 제어 로직(210)으로부터의 칼럼 어드레스(CADD)에 응답하여 칼럼 선택 신호(CS)를 생성하도록 구성될 수 있다. 즉, 칼럼 디코더(260)는 각 페이지 버퍼들(PB)에 저장된 데이터가 데이터 라인들(DL) 중 어느 하나를 통해 입출력 회로(270)로 전달될 수 있도록 칼럼 어드레스(CADD)에 응답하여 칼럼 선택 신호(CS)를 생성할 수 있다.
입출력 회로(270)는 외부로부터 입력되는 커맨드(CMD)나 어드레스(ADD)를 제어 로직(210)에 전달하거나, 칼럼 머지부(250)를 통해 페이지 버퍼들(PB)과 데이터를 주고 받도록 구성될 수 있다. 입출력 회로(270)는 데이터 라인들(DL)의 전압을 증폭하여 데이터를 생성하고, 생성된 데이터를 입출력 패스(IO)로 출력하는 다수의 입출력 센스 앰프들을 포함할 수 있다.
입출력 패스(IO)는 2N(N은 2 이상의 자연수)개의 입출력 핀들을 포함할 수 있다. 통상적으로, N=3, 즉 IO<0> 내지 IO<7>의 입출력 핀들을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK) 중 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
스트링들(CSTR)은 각각 대응하는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 비트 라인들(BL)과 수직한 방향으로 배치될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 기판상에 수직 방향으로 적층될 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PG)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)가 1개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에 두 개 이상의 드레인 선택 트랜지스터들 또는 두 개 이상의 소오스 선택 트랜지스터들이 제공될 수도 있다.
도 3은 도 1의 페이지 버퍼들의 배치 및 페이지 버퍼들과 비트 라인들간 연결 관계를 설명하기 위한 도면이다.
도 3을 참조하면, 페이지 버퍼부(240)는 다수의 센싱 래치 회로들(242A)을 포함하는 센싱 래치부(242)와, 다수의 캐시 래치들(244A)을 포함하는 캐시 래치부(244)를 포함할 수 있다. 각각의 페이지 버퍼들(도 1의 PB)은 센싱 래치 회로들(242A)의 하나와 캐시 래치들(244A)의 하나로 구성될 수 있다.
각각의 센싱 래치 회로들(242A)은 비트 라인(BL)을 통해 메모리 셀 어레이(100)의 셀 스트링(도 2의 CSTR)에 연결되어 데이터를 주고받을 수 있다.
각각의 캐시 래치들(244A)은 칼럼 라인(CL)을 통해 센싱 래치 회로들(242A)의 하나에 연결되고, 하나의 센싱 래치 회로(242A)와 데이터를 주고받을 수 있다. 메모리 장치에 리드 커맨드가 수신되면, 메모리 셀 어레이(100)에 저장된 데이터는 센싱 래치 회로(242A)에 의해 리드되고 일시적으로 저장된 후, 칼럼 라인(CL)을 통해 캐시 래치(244A)로 전송되어 저장될 수 있다. 캐시 래치(244A)에 저장된 데이터는 외부로부터 입력되는 데이터 출력 커맨드에 의해 칼럼 머지부(도 1의 250) 및 입출력 회로(도 1의 270)를 거쳐 입출력 패스(도 1의 IO)를 통해 외부로 출력될 수 있다.
센싱 래치부(242)에 포함된 센싱 래치 회로들(242A)의 배치는 제1 방향(FD) 및 제2 방향(SD)의 2차원 배열을 가질 수 있다. 제1 방향(FD)은 비트 라인들(BL)과 평행한 방향을 지시하고, 제2 방향(SD)은 제1 방향(FD)과 다른 방향을 지시한다. 본 실시예에서는, 제2 방향(SD)이 제1 방향(FD)과 수직한 방향인 경우를 나타내었다. 센싱 래치부(242)에 포함된 센싱 래치 회로들(242A)은 제1 방향(FD)으로 M(M은 2n이 아닌 3 이상의 자연수, n은 자연수)단의 배열을 가질 수 있다. 예컨대, 센싱 래치부(242)에 포함된 센싱 래치 회로들(242A)은 제1 방향(FD)을 따라 6단(Stage<0> 내지 Stage<5>)으로 배열될 수 있다.
또한, 캐시 래치부(244)에 포함된 캐시 래치들(244A)의 배치는 제1 방향(FD) 및 제2 방향(SD)의 2차원 배열을 가질 수 있다. 캐시 래치부(244)에 포함된 캐시 래치들(244A)은 제1 방향(FD)으로 M단의 배열을 가질 수 있다. 예컨대, 캐시 래치부(244)에 포함된 캐시 래치들(244A)은 제1 방향(FD)을 따라 6단(Stage<0> 내지 Stage<5>)으로 배열될 수 있다.
센싱 래치 회로들(242A) 및 캐시 래치들(244A)을 비트 라인들(BL)에 평행한 제1 방향(FD)의 6단으로 배치하면, 센싱 래치 회로들(242A) 및 캐시 래치들(244A)을 데이터 입출력 관점에서 입출력 패스(도 1의 IO)에 포함된 입출력 핀들의 개수와 동일하게 8단으로 배치하는 경우에 비해서 메모리 장치의 크기를 감소시킬 수 있다. 센싱 래치 회로들(242A) 및 캐시 래치들(244A)을 제1 방향(FD)의 6단으로 배치함으로 인해 남는 2단 배치는 제2 방향(SD)에 배치된다.
도 4는 도 3의 캐시 래치부의 입출력 패스(IO) 할당 및 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 4를 참조하면, 48개의 캐시 래치(244A)들을 포함하는 단위 캐시 블록(UCB)이 제2 방향(SD)을 따라 반복적으로 배치될 수 있다. 입출력 패스(IO)는 IO<0> 내지 IO<7>의 8개의 입출력 핀들로 구성될 수 있다.
도 4는 각각의 캐시 래치들(244A)이 IO<0> 내지 IO<7>의 8개의 입출력 핀들 중 어느 입출력 핀에 할당되어 데이터를 출력하고 입력받는지를 나타낸다. 이븐(even) 비트 라인에 연결된 이븐(even) 캐시 래치를 'Even#'(#은 0 이상의 정수)으로 가정하고, 오드(odd) 비트 라인에 연결된 오드(odd) 캐시 래치를 'Odd#'으로 가정하면, 이븐 캐시 래치들(Even#)은 번호(#)가 증가하는 순서대로 IO<0> 내지 IO<7>에 각각 할당되어 데이터를 주고받을 수 있다. 오드 캐시 래치들(Odd#)도 번호(#)가 증가하는 순서대로 IO<0> 내지 IO<7>에 각각 할당되어 데이터를 주고 받을 수 있다. 예컨대, 8개 입출력 핀들에 8개의 이븐 캐시 래치들(Even0~Even7) 또는 8개의 오드 캐시 래치들(Odd0~Odd7)이 할당되는 경우, 8개의 이븐 캐시 래치들(Even0 내지 Even7) 또는 8개의 오드 캐시 래치들(Odd0 내지 Odd7)은 하나의 입출력 캐시 래치 그룹을 형성할 수 있다.
각각의 캐시 래치 그룹들(CG1,CG2,CG3)은 8개의 이븐 캐시 래치들(Even0 내지 Even7)과 8개의 오드 캐시 래치들(Odd0 내지 Odd7)을 포함할 수 있다.
도 4 및 도 4 이후 제시되는 도면들에서는 도면의 간소화를 위하여 캐시 래치들을 캐시 래치 그룹별로 다른 색으로 표시하였다. 제1 캐시 래치 그룹들(CG1)에 포함되는 캐시 래치들은 파란색으로 표시하고, 제2 캐시 래치 그룹들(CG2)에 포함되는 캐시 래치들은 초록색으로 표시하고, 제3 캐시 래치 그룹들(CG3)에 포함되는 캐시 래치들은 빨간색으로 표시하였다.
각 캐시 래치 그룹들(CG1,CG2,CG3) 내의 8개의 이븐 캐시 래치들(Even0 내지 Even7)은 하나의 칼럼 선택 코딩을 구성하며, 8개의 오드 캐시 래치들(Odd0 내지 Odd7)도 하나의 칼럼 선택 코딩을 구성할 수 있다. 즉, 각 캐시 래치 그룹들(CG1,CG2,CG3)은 두 개의 칼럼 선택 코딩으로 구성될 수 있다. 하나의 칼럼 선택 코딩에 포함되는 8개의 캐시 래치에 저장된 데이터는 데이터 출력시 병렬적으로 동시에 칼럼 미지부(250)를 거쳐 출력될 수 있다.
각 캐시 래치 그룹들(CG1,CG2,CG3)에 포함되는 캐시 래치들의 배치는 도 4와 같이 직사각형 형태를 이루지 않고 굴곡을 가진 형태를 이루는데, 이는 캐시 래치들의 배치가 제1 방향(FD)의 전체 6단의 배열을 가지고 캐시 래치들이 제1 방향(FD)으로 증가하는 순서로 IO<0> 내지 IO<7>에 할당되는 것에 기인한다.
하나의 이븐(Even) 캐시 래치와 그것의 짝이 되는 즉, 동일한 캐시 래치 그룹에 포함되고 동일 입출력 핀에 할당되는 오드(Odd) 캐시 래치는 제1 방향(FD)으로 인접한 단(Stage)에 배치될 수 있다.
Stage<0>에 배치되는 이븐(Even) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 연결되는 캐시 래치들을 적어도 하나씩 포함하고 있다. Stage<0>에 배치되는 이븐 캐시 래치들은 복수의 캐시 래치 그룹들(CG1,CG2,CG3)에 각각 포함되는 캐시 래치들을 적어도 하나씩 포함하고 있다. 이는 Stage<1> 내지 Stage<5>도 마찬 가지이다.
비트 라인들(BL)에 평행한 제1 방향(FD)의 전체 6단의 캐시 래치 배치는, 예를 들어 제1 방향(FD)의 전체 8단의 캐시 래치 배치에 비해 페이지 버퍼부(도 1의 240)의 레이아웃 면적을 감소시켜 메모리 장치의 크기를 감소시킬 수 있지만, 하나의 단(Stage)에 포함되는 캐시 래치들이 다수의 입출력 핀들에 할당되는 것에 기인하여 6단의 캐시 래치 배치는 8단의 캐시 래치 배치와는 상이한 입출력 패스 구성을 요구한다.
단위 캐시 블록(UCB)은 직사각형 형태의 2차원 배열을 갖는다. 이러한 직사각형 형태의 배치는 3개의 캐시 래치 그룹들(CG1,CG2,CG3)을 인접하게 배치했을 때 만들어진다. 캐시 래치들의 배치가 2차원 배열에서 직사각형 형태를 이루는 최소 개수의 캐시 래치 그룹을 단위 캐시 블록이라 한다. 비트 라인에 평행한 제1 방향(FD)의 전체 6단의 배열 및 제1 방향(FD)으로 증가하는 순서로 입출력 패스(IO)들이 할당되는 캐시 래치 배치에서는 48개의 캐시 래치들의 그룹이 단위 캐시 래치 블록이 된다.
비트 라인들(BL)에 평행한 제1 방향(FD)으로 6단의 캐시 래치들이 배열되고, 제1 방향(FD)으로 증가하는 순서로 입출력 패스(IO)들이 할당되는 캐시 래치 배치에서는, 하나의 칼럼 선택 코딩을 구성하는 8개의 캐시 래치들이 제1 방향(FD)의 하나의 단 또는 제2 방향(SD)의 하나의 단에 배치되지 않고 제1 방향(FD) 및 제2 방향(SD)으로 각각 복수의 단들에 걸쳐 분포된다. 즉, 각 캐시 래치 그룹들(CG1,CG2,CG3)의 이븐 캐시 래치들(Even0 내지 Even7)이 제1 방향(FD)으로 3단(즉 Stage<0>, Stage<2>, Stage<4>)에, 제2 방향(SD)으로 3단 또는 4단에 걸쳐 분포됨을 알 수 있다. 각 캐시 래치 그룹들(CG1,CG2,CG3) 내의 오드 캐시 래치들(Odd0 내지 Odd7)도 이븐 캐시 래치들(Even0 내지 Even7의)과 유사하게 분포된다.
도 3 및 도 4를 참조하면, 각 캐시 래치 그룹들(CG1,CG2,CG3) 내의 이븐 캐시 래치들(Even0 내지 Even7)에 연결되는 비트 라인들과 오드 캐시 래치들(Even0 내지 Even7의)에 연결되는 비트 라인들은 각각 하나씩 교대로 배치된다. 예컨대, 제1 캐시 래치 그룹(CG1) 내의 Even0에 연결되는 비트 라인(BL<0>)과 제1 캐시 래치 그룹(CG1) 내의 Odd0에 연결되는 비트 라인(BL<1>)은 서로 인접하게 배치되고, 제1 캐시 래치 그룹(CG1) 내의 Even1에 연결되는 비트 라인(BL<2>)과 제1 캐시 래치 그룹(CG1) 내의 Odd1에 연결되는 비트 라인(BL<3>)은 서로 인접하게 배치된다.
비트 라인들은 동일한 캐시 래치 그룹에 포함된 캐시 래치들에 연결되는 것끼리 서로 인접하여 배치된다. 이는 캐시 래치들이 제1 방향(FD)으로 전체 6단으로 배열되고, 제1 방향(FD)으로 증가하는 순서로 입출력 패스들이 할당되는 것에 기인한다.
페이지(도 2의 PG)에 저장된 데이터를 리드(read) 하는 동작에서 이븐 캐시 래치들에 연결된 이븐 비트 라인들 및 오드 캐시 래치들에 연결된 오드 비트 라인들을 한꺼번에 인에이블시켜 리드를 수행할 수도 있다. 이러한 경우, 예를 들어 하나의 페이지를 구성하는 메모리 셀의 개수가 8kByte라면, 8kByte의 데이터가 동시에 읽혀진다. 다른 실시예로서, 이븐 캐시 래치들과 오드 캐시 래치들 중 어느 하나에 연결된 비트 라인들만 인에이블시켜 리드를 수행할 수도 있는데, 하나의 페이지를 구성하는 메모리 셀의 개수가 8kByte라면, 4kByte의 데이터가 동시에 읽혀진다. 이때, 이븐 비트 라인들 및 오드 비트 라인들 중 읽기 동작을 수행하지 않는 비트 라인들은 선택된 비트 라인들이 인에이블 될 때 그라운드(GND) 전압을 유지하여 리드 동작 중 발생하는 노이즈를 저감시킬 수 있다. 그 결과, 이븐 비트 라인들과 오드 비트 라인들 중 어느 한쪽만 인에이블시켜 리드를 수행할 경우 이븐 비트 라인들과 오드 비트 라인들 모두를 한꺼번에 인에이블시켜 리드를 수행하는 동작 대비 빠른 리드 성능을 가질 수 있다.
메모리 장치에서는 제조 과정 등에서 발생되는 불순물 입자에 의해 특정 비트 라인에서 공정 불량이 발생할 수 있다. 이러한 경우 리드 동작 수행시 공정 불량이 발생된 비트 라인에 연결된 캐시 래치에 잘못된 데이터가 전송되어 리드 오류가 발생할 수 있다. 이러한 리드 오류를 방지하기 위하여 불량 데이터가 실리는 캐시 래치를 구제하기 위한 불량 구제용 캐시 래치들이 메모리 장치에 구비될 수 있다. 리드 동작시 불량 데이터가 실리는 캐시 래치를 불량 구제용 캐시 래치로 대체하여 불량 캐시 래치에 저장된 데이터를 출력하지 않고 이를 대체하는 불량 구제용 캐시 래치에 저장된 데이터를 대신 출력할 수 있다. 이러한 동작을 칼럼 불량 구제(column repair)라 한다. 또한, 제조 과정 등에서 발생되는 불순물 입자에 의해 서로 가까운 거리에 위치한 복수의 비트 라인들이 불량이 되는 경우가 발생할 수 있다. 이러한 경우 불량 캐시 래치 구제의 효율성을 높이기 위하여 칼럼 불량 구제를 다수의 캐시 래치들에 대해 함께 수행할 수 있다. 이와 같이 함께 불량 구제 캐시 래치들로 대체되는 캐시 래치들의 묶음을 불량 구제 캐시 래치 단위라 한다. 이러한 불량 구제 캐시 래치 단위는 캐시 래치 그룹 내의 하나의 비트 라인이 불량이면 해당 캐시 래치 그룹 내의 캐시 래치들이 함께 불량 구제 캐시 래치로 대체하는 방식으로 구현될 수 있다. 8개의 입출력 핀들로 구성되는 메모리 장치의 경우, 하나의 캐시 래치가 불량이면 해당 캐시 래치를 포함하는 캐시 래치 그룹 내의 16개의 캐시 래치들이 함께 불량 구제 캐시 래치들로 대체될 수 있다.
도 5에 도시된 바와 같이, 불량입자가 발생하여 BL<1> 내지 BL<6>이 한꺼번에 불량 비트 라인이 될 수 있다. BL<1> 내지 BL<6>이 제1 캐시 래치 그룹(CG1)의 캐시 래치들과 연결되므로, 제1 캐시 래치 그룹(CG1) 내의 16개의 캐시 래치들을 불량 구제용 캐시 래치들로 대체하면 리드 오류를 해결할 수 있다.
도 6을 참조하면, 본 실시예와 달리 하나의 칼럼 선택 코딩에 포함되는 8개의 캐시 래치들이 제1 방향(FD)의 하나의 단에 배치된다고 가정하자.
불량입자가 발생하여 BL<1> 내지 BL<6>이 한꺼번에 불량 비트 라인이 될 수 있다. BL<1>은 제1 캐시 래치 그룹(CG1)의 캐시 래치에 연결되고, BL<2>, BL<3>은 제2 캐시 래치 그룹(CG2)의 캐시 래치들에 연결되고, BL<4>~BL<6>은 제3 캐시 래치 그룹(CG3)의 캐시 래치들에 연결되므로, 제1,제2,제3 캐시 래치 그룹(CG1,CG2,CG3)의 48개의 캐시 래치들을 불량 구제용 캐시 래치들로 대체해야만 리드 오류를 해결할 수 있다. 이는 앞서 도 5를 참조로 하여 설명한 경우와 비교해서 불량 비트 라인의 수가 동일한데도 불구하고 더 많은 캐시 래치가 불량 구제용 페이지 버퍼로 대체되어야 리드 오류가 해결될 수 있는 것이다. 즉, 하나의 칼럼 선택 코딩에 포함되는 8개의 캐시 래치들을 제1 방향(FD)으로 하나의 단에 배치하는 도 6의 경우에 비해서, 제1 방향(FD) 및 제2 방향(SD)을 모두 활용하여 배치하는 본 실시예에 의하면 불량 구제 효율을 향상시킬 수 있다.
도 7은 본 발명의 실시예에 따른 칼럼 머지 유닛들 및 칼럼 디코더들의 배치를 설명하기 위한 도면이고, 도 8은 도 7에서 stage<0> 및 stage<1>에 배치된 캐시 래치들에 연결된 칼럼 머지 유닛들 및 칼럼 디코더들을 설명하기 위한 도면이고, 도 9는 도 7에서 stage<2> 및 stage<3>에 배치된 캐시 래치에 연결된 칼럼 머지 유닛들 및 칼럼 디코더들을 설명하기 위한 도면이고, 도 10은 도 7에서 stage<4> 및 stage<5>에 배치된 캐시 래치들에 연결된 칼럼 머지 유닛들 및 칼럼 디코더들을 설명하기 위한 도면이다.
도 7을 참조하면, 칼럼 머지부(도 1의 250)는 복수의 칼럼 머지 유닛들(CM)을 포함할 수 있다. 칼럼 머지부(도 1의 250)는 칼럼 머지 유닛들(CM)과 짝을 이루는 복수의 반전 칼럼 머지 유닛들(CMb)을 포함할 수 있다.
도 7은 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)이 어느 캐시 래치 그룹의 캐시 래치들(244A)에 연결되는지를 나타낸다.
칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)은 동일한 색으로 표시된 캐시 래치 그룹의 캐시 래치들(244A)에 연결될 수 있다. 예컨대, 파란색으로 표시된 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)은 파란색으로 표시된 제1 캐시 래치 그룹(도 4의 CG1)의 캐시 래치들(244A)에 연결된다.
도 7은 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)이 8개의 입출력 핀들 중 어느 입출력 핀을 통해 데이터를 출력하고 입력받는지를 나타낸다.
칼럼 머지 유닛들(CM<#>)은 번호(#)가 증가하는 순서대로 IO<0> 내지 IO<7>에 각각 할당되어 데이터를 주고받을 수 있다. 반전 칼럼 머지 유닛들(CMb<#>)도 번호(#)가 증가하는 순서대로 IO<0> 내지 IO<7>에 각각 할당되어 데이터를 주고받을 수 있다.
도 7 내지 도 10을 참조하면, 하나의 이븐(Even) 캐시 래치와 그것의 짝이 되는, 즉 동일한 캐시 래치 그룹에 포함되고 동일 입출력 핀에 할당되는 오드(Odd) 캐시 래치는 하나의 칼럼 머지 유닛(CM)에 공통으로 연결될 수 있다. 하나의 이븐(Even) 캐시 래치와 그것의 짝이 되는 오드(Odd) 캐시 래치는 하나의 반전 칼럼 머지 유닛(CMb)에 공통으로 연결될 수 있다.
짝을 이루는 이븐(Even) 캐시 래치와 오드(Odd) 캐시 래치에 공통으로 연결되는 칼럼 머지 유닛(CM) 및 반전 칼럼 머지 유닛(CMb)은 짝을 이루는 이븐(Even) 캐시 래치와 오드(Odd) 캐시 래치 사이에 제1 방향(FD)으로 인접하게 배치될 수 있다.
칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb) 의 제2 방향(SD) 피치는 캐시 래치들(244A)의 제2 방향(SD) 피치보다 크다. 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)의 제2 방향(SD) 피치가 P1이고 각 캐시 래치들(244A)의 제2 방향(SD) 피치가 P2인 경우, P1은 P2보다 큰 값을 가질 수 있다. 예를 들어, P1은 P2의 2배일 수 있다.
홀수 번째 Stage에 배치된 이븐(Even) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 대응되는 캐시 래치들(244A)을 적어도 하나씩 포함하고 있다. 짝수 번째 Stage에 배치된 오드(Odd) 캐시 래치들도 IO<0> 내지 IO<7>의 입출력 핀들 각각에 대응되는 캐시 래치들(244A)을 적어도 하나씩 포함하고 있다.
제1 방향(FD)으로 이웃하여 배치된 홀수 번째 Stage의 이븐 캐시 래치와 짝수 번째 Stage의 오드 캐시 래치가 하나의 칼럼 머지 유닛(CM)을 공유하므로, 제1 방향(FD)으로 이웃하여 배치된 홀수 번째 Stage와 짝수 번째 Stage 사이에는 홀수 번째 Stage에 배치된 이븐 캐시 래치들 또는 짝수 번째 Stage에 배치된 오드 캐시 래치들의 개수와 동일한 개수의 칼럼 머지 유닛들(CM)이 배치될 수 있다. 유사하게, 제1 방향(FD)으로 이웃하여 배치된 홀수 번째 Stage와 짝수 번째 Stage 사이에는 홀수 번째 Stage에 배치된 이븐 캐시 래치들 또는 짝수 번째 Stage에 배치된 오드 캐시 래치들의 개수와 동일한 개수의 반전 칼럼 머지 유닛들(CMb)이 배치될 수 있다.
칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)의 제2 방향(SD) 피치가 캐시 래치들(244A)의 제2 방향(SD) 피치보다 큼에 기인하여, 제1 방향(FD)의 하나의 단(stage)에 배치된 캐시 래치들(244A)에 연결되는 칼럼 머지 유닛들(CM)은 제1 방향(FD)의 하나의 단에 배치되지 않고 두 개 이상의 단에 분산하여 배치된다. 또한, 제1 방향(FD)의 하나의 단(stage)에 배치된 캐시 래치들(244A)에 연결되는 반전 칼럼 머지 유닛들(CMb)도 제1 방향(FD)의 하나의 단에 배치되지 않고 두 개 이상의 단에 분산하여 배치된다. 예컨대, stage<0>에 배치된 캐시 래치들(Even0 내지 Even7)에 연결되는 칼럼 머지 유닛들(CM<0>~CM<7>)은 제1 방향(FD)의 두 개의 단에 배치되고, stage<0>에 배치된 캐시 래치들(Even0 내지 Even7)에 연결되는 반전 칼럼 머지 유닛들(CMb<0>~CMb<7>)은 제1 방향(FD)의 두 개의 단에 배치된다. 따라서, 제1 방향(FD)의 각 단에 배치되는 칼럼 머지 유닛들(CM)의 개수는 제1 방향(FD)의 각 단에 배치되는 캐시 래치들(244A)의 개수보다 적다. 예컨대, 제1 방향(FD)의 각 단에 8개의 캐시 래치들이 배치되는 경우, 제1 방향(FD)의 각 단에 배치되는 칼럼 머지 유닛들(CM)의 개수 및 반전 칼럼 머지 유닛들(CMb)의 개수는 4개씩일 수 있다.
각각의 칼럼 머지 유닛들(CM)은 이븐(Even) 캐시 래치와 그것의 짝이 되는 즉, 동일한 캐시 래치 그룹에 포함되고 동일 입출력 핀에 할당되는 오드(Odd) 캐시 래치 사이에 직렬 연결되는 제1 스위치 트랜지스터(TR1) 및 제2 스위치 트랜지스터(TR2)를 포함할 수 있다.
제1 스위치 트랜지스터(TR1)의 게이트에는 칼럼 디코더부(도 7의 260)로부터 이븐 칼럼 선택 신호들(CSe<1> 내지 CSe<3>)의 하나가 입력되고, 제2 스위치 트랜지스터(TR2)의 게이트에는 칼럼 디코더부(260)로부터 오드 칼럼 선택 신호들(CSo<1> 내지 CSo<3>)의 하나가 입력될 수 있다.
제1 스위치 트랜지스터(TR1)와 제2 스위치 트랜지스터(TR2)가 공통으로 연결되는 제1 노드(N1)에는 데이터 라인들(DL<0> 내지 DL<7>)의 하나가 연결된다.
제1 스위치 트랜지스터(TR1)는 게이트에 입력되는 이븐 칼럼 선택 신호(CSe)에 응답하여 이븐(Even) 캐시 래치를 데이터 라인들(DL<0> 내지 DL<7>)의 하나에 연결할 수 있고, 제2 스위치 트랜지스터(TR2)는 게이트에 입력되는 오드 칼럼 선택 신호(CSo)에 응답하여 오드(Odd) 캐시 래치를 데이터 라인들(DL<0> 내지 DL<7>)의 하나에 연결할 수 있다.
각각의 반전 칼럼 머지 유닛들(CMb)은 이븐(Even) 캐시 래치와 그것의 짝이 되는 오드(Odd) 캐시 래치 사이에 직렬 연결된 제3 스위치 트랜지스터(TR3) 및 제4 스위치 트랜지스터(TR4)를 포함할 수 있다.
제3 스위치 트랜지스터(TR3)의 게이트에는 칼럼 디코더부(260)로부터의 이븐 칼럼 선택 신호들(CSe<1> 내지 CSe<3>)의 하나가 입력되고, 제4 스위치 트랜지스터(TR4)의 게이트에는 칼럼 디코더부(260)로부터 오븐 칼럼 선택 신호들(CSo<1> 내지 CSo<3>)의 하나가 입력된다. 제3 스위치 트랜지스터(TR3)와 제4 스위치 트랜지스터(TR4)가 공통으로 연결되는 제2 노드(N2)에는 반전 데이터 라인들(DLb<0> 내지 DLb<7>)의 하나가 연결된다.
제3 스위치 트랜지스터(TR3)는 게이트에 입력되는 이븐 칼럼 선택 신호(CSe)에 응답하여 이븐(Even) 캐시 래치를 반전 데이터 라인들(DLb<0> 내지 DLb<7>)의 하나에 연결할 수 있고, 제4 스위치 트랜지스터(TR4)는 게이트에 입력되는 오드 칼럼 선택 신호(CSo)에 응답하여 오드(Odd) 캐시 래치를 반전 데이터 라인들(DLb<0> 내지 DLb<7>)의 하나에 연결할 수 있다.
짝을 이루는 오드(Odd) 캐시 래치와 이븐(Even) 캐시 래치 사이에 연결되는 칼럼 머지 유닛(CM)의 제1 스위치 트랜지스터(TR1) 및 반전 칼럼 머지 유닛(CMb)의 제3 스위치 트랜지스터(TR3)의 게이트들에는 동일한 이븐 칼럼 선택 신호(CSe)가 입력될 수 있다. 유사하게, 짝을 이루는 오드(Odd) 캐시 래치와 이븐(Even) 캐시 래치 사이에 연결되는 칼럼 머지 유닛(CM)의 제2 스위치 트랜지스터(TR2) 및 반전 칼럼 머지 유닛(CMb)의 제4 스위치 트랜지스터(TR4)의 게이트들에는 동일한 오드 칼럼 선택 신호(CSo)가 입력될 수 있다.
동일한 캐시 래치 그룹에 포함된 캐시 래치들(244A)에 연결되는 칼럼 머지 유닛들(CM)이 제2 방향(SD)으로 서로 인접하여 배치되는 경우, 인접하여 배치된 칼럼 머지 유닛들(CM)에 포함되는 제1 스위치 트랜지스터들(TR1)의 게이트들은 서로 공통으로 연결될 수 있고, 제2 스위치 트랜지스터들(TR2)의 게이트들은 서로 공통으로 연결될 수 있다. 예컨대, stage<0>에서 Even0에 연결되는 칼럼 머지 유닛(CM)에 포함된 제1 스위치 트랜지스터(TR1)의 게이트와 Even6에 연결되는 칼럼 머지 유닛(CM)에 포함된 제1 스위치 트랜지스터(TR1)의 게이트는 서로 공통으로 연결될 수 있다. 그리고, Even0에 연결되는 칼럼 머지 유닛(CM)에 포함된 제2 스위치 트랜지스터(TR2)의 게이트와 Even6에 연결되는 칼럼 머지 유닛(CM)에 포함된 제2 스위치 트랜지스터(TR2)의 게이트는 서로 공통으로 연결될 수 있다.
유사하게, 동일한 캐시 래치 그룹에 포함된 캐시 래치들(244A)에 연결되는 반전 칼럼 머지 유닛들(CMb)이 제2 방향(SD)으로 서로 인접하여 배치되는 경우, 인접하여 배치된 반전 칼럼 머지 유닛들(CMb)에 포함된 제3 스위치 트랜지스터들(TR3)의 게이트들은 서로 공통으로 연결될 수 있고, 제4 스위치 트랜지스터(TR4)의 게이트들은 서로 공통으로 연결될 수 있다.
Stage<0>에 배치된 이븐(Even) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 할당되는 캐시 래치들을 적어도 하나씩 포함할 수 있고, Stage<1>에 배치된 오드(Odd) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 할당되는 캐시 래치들을 적어도 하나씩 포함할 수 있다.
stage<0>와 stage<1> 사이에는 IO<0> 내지 IO<7>의 입출력 핀들에 각각 할당되는 8개의 칼럼 머지 유닛들(CM) 및 8개의 반전 칼럼 머지 유닛들(CMb)이 배치될 수 있다.
stage<0>의 이븐(Even) 캐시 래치들 및 stage<1>의 오드(Odd) 캐시 래치들은 stage<0>과 stage<1> 사이에 배치된 칼럼 머지 유닛들(CM)을 통해서 8개의 제1 로컬 데이터 라인들, 즉 T_DL<0> 내지 T_DL<7>에 연결될 수 있다. 또한, stage<0>의 이븐(Even) 캐시 래치들 및 stage<1>의 오드(Odd) 캐시 래치들은 stage<0>과 stage<1> 사이에 배치된 반전 칼럼 머지 유닛들(CMb)을 통해서 8개의 제1 로컬 반전 데이터 라인들, 즉 T_DLb<0> 내지 T_DLb<7>에 연결될 수 있다.
Stage<2>에 배치된 이븐(Even) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 할당되는 캐시 래치들을 적어도 하나씩 포함할 수 있고, Stage<3>에 배치된 오드(Odd) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 할당되는 캐시 래치들을 적어도 하나씩 포함할 수 있다.
stage<2>와 stage<3> 사이에는 IO<0> 내지 IO<7>의 입출력 핀들에 각각 할당되는 8개의 칼럼 머지 유닛들(CM) 및 8개의 반전 칼럼 머지 유닛들(CMb)이 배치될 수 있다.
stage<2>의 이븐(Even) 캐시 래치들 및 stage<3>의 오드(Odd) 캐시 래치들은 stage<2>과 stage<3> 사이에 배치된 칼럼 머지 유닛들(CM)을 통해서 8개의 제2 로컬 데이터 라인들, 즉 C_DL<0> 내지 C_DL<7>에 연결될 수 있다. 또한, stage<2>의 이븐(Even) 캐시 래치들 및 stage<3>의 오드(Odd) 캐시 래치들은 stage<2>와 stage<3> 사이에 배치된 반전 칼럼 머지 유닛들(CMb)을 통해서 8개의 제2 로컬 반전 데이터 라인들, 즉 C_DLb<0> 내지 C_DLb<7>에 연결될 수 있다.
Stage<4>에 배치된 이븐(Even) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 할당되는 캐시 래치들을 적어도 하나씩 포함할 수 있고, Stage<5>에 배치된 오드(Odd) 캐시 래치들은 IO<0> 내지 IO<7>의 입출력 핀들 각각에 할당되는 캐시 래치들을 적어도 하나씩 포함할 수 있다.
stage<4>와 stage<5> 사이에는 IO<0> 내지 IO<7>의 입출력 핀들에 각각 할당되는 8개의 칼럼 머지 유닛들(CM) 및 8개의 반전 칼럼 머지 유닛들(CMb)이 배치될 수 있다.
stage<4>의 이븐(Even) 캐시 래치들 및 stage<5>의 오드(Odd) 캐시 래치들은 stage<4>과 stage<5> 사이에 배치된 칼럼 머지 유닛들(CM)을 통해 8개의 제3 로컬 데이터 라인들, 즉 B_DL<0> 내지 B_DL<7>에 연결될 수 있다. 또한, stage<4>의 이븐(Even) 캐시 래치들 및 stage<5>의 오드(Odd) 캐시 래치들은 stage<4>와 stage<5> 사이에 배치된 반전 칼럼 머지 유닛들(CMb)을 통해 8개의 제3 로컬 반전 데이터 라인들, 즉 B_DLb<0> 내지 B_DLb<7>에 연결될 수 있다.
칼럼 디코더부(도 7의 260)는 입출력 캐시 래치 그룹들에 각각 대응하는 복수의 칼럼 디코더들(CDe,CDo)을 포함할 수 있다. 각각의 칼럼 디코더들(CDe,CDo)은 대응하는 입출력 캐시 래치 그룹에 포함되는 캐시 래치들이 입출력 핀들과 데이터를 주고받을 수 있도록 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)에 칼럼 선택 신호(CSe,CSo)를 출력할 수 있다. 예컨대, 칼럼 디코더(CDe<1>)는 파란색으로 표시된 캐시 래치 그룹 내의 이븐 입출력 캐시 래치 그룹에 포함되는 이븐(Even) 캐시 래치들이 입출력 핀들과 데이터를 주고받을 수 있도록 이븐 칼럼 선택 신호 CSe<1>를 출력할 수 있다. 칼럼 디코더(CDo<1>)는 파란색으로 표시된 캐시 래치 그룹 내의 오드 입출력 캐시 래치 그룹에 포함된 오드(Odd) 캐시 래치들이 입출력 핀들과 데이터를 주고받을 수 있도록 오드 칼럼 선택 신호 CSo<1>를 출력할 수 있다.
하나의 캐시 래치 그룹 내의 이븐 입출력 캐시 래치 그룹 및 오드 입출력 캐시 래치 그룹에 각각 대응하는 2개의 칼럼 디코더들(CDe,CDo)은 제1 방향(FD)으로 배치될 수 있다. 서로 다른 캐시 래치 그룹들에 포함된 이븐 입출력 캐시 래치 그룹들에 대응하는 칼럼 디코더들(CDe)은 제2 방향(SD)으로 배치될 수 있다. 서로 다른 캐시 래치 그룹들에 포함된 오드 입출력 캐시 래치 그룹들에 대응하는 칼럼 디코더들(CDo)은 제2 방향(SD)으로 배치될 수 있다.
칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb) 각각에는 칼럼 디코더들(CDe,CDo)로부터 하나의 이븐 칼럼 선택 신호(CSe) 및 하나의 오드 칼럼 선택 신호(CSo)가 전달된다. 즉, 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb) 각각에는 2개의 칼럼 선택 신호들(CSe,CSo)이 전달된다.
캐시 래치들의 배치가 제1 방향(FD)의 전체 6단의 배열을 가지고 캐시 래치들이 제1 방향(FD)으로 증가하는 순서로 IO<0> 내지 IO<7>에 할당되며, 이러한 캐시 래치들의 배치에 맞추어 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)이 배치됨에 기인하여, 제2 방향(SD)의 각 단에 배치되는 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)은 이븐 칼럼 선택 신호(CSe) 및 오드 칼럼 선택 신호(CSo)를 공유할 수 있다.
예컨대, 제2 방향(SD)의 첫 번째 단에 배치되는 모든 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)은 CSe<1> 및 CSo<1>을 공유할 수 있다. 유사하게, 제2 방향(SD)의 네 번째 단에 배치되는 모든 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb)도 CSe<3> 및 CSo<3>을 공유할 수 있다. 제2 방향(SD)의 두 번째 단에 배치되는 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb) 중 몇몇 개는 CSe<1> 및 CSo<1>을 공유할 수 있고, 나머지는 CSe<2> 및 CSo<2>을 공유할 수 있다. 제2 방향(SD)의 세 번째 단에 배치되는 칼럼 머지 유닛들(CM) 및 반전 칼럼 머지 유닛들(CMb) 중 몇몇 개는 CSe<2> 및 CSo<2>을 공유할 수 있고, 나머지는 CSe<3> 및 CSo<3>을 공유할 수 있다.
도 11은 본 발명의 일 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 11을 참조하면, stage<0> 및 stage<1>에 배치된 캐시 래치들과 연결되는 제1 로컬 데이터 라인들(T_DL<0> 내지 T_DL<7>), stage<2> 및 stage<3>에 배치된 캐시 래치들과 연결되는 제2 로컬 데이터 라인들(C_DL<0> 내지 C_DL<7>), stage<4> 및 stage<5>에 배치된 캐시 래치들과 연결되는 제3 로컬 데이터 라인들(B_DL<0> 내지 B_DL<7>) 중에서 하나의 입출력 핀에 공통으로 대응되는 로컬 데이터 라인들은 하나의 입출력 센스 앰프(IOSA)의 입력 전, 데이터 라인들(DL)의 하나에 공통으로 연결될 수 있으며, 하나의 데이터 라인(DL)을 통해서 하나의 입출력 센스 앰프(IOSA)에 연결될 수 있다.
stage<0> 및 stage<1>에 배치된 캐시 래치들과 연결되는 제1 로컬 반전 데이터 라인들(T_DLb<0> 내지 T_DLb<7>), stage<2> 및 stage<3>에 배치된 캐시 래치들과 연결되는 제2 로컬 반전 데이터 라인들(C_DLb<0> 내지 C_DLb<7>), stage<4> 및 stage<5>에 배치된 캐시 래치들과 연결되는 제3 로컬 반전 데이터 라인들(B_DLb<0> 내지 B_DLb<7>) 중에서 하나의 입출력 핀에 공통으로 대응되는 로컬 반전 데이터 라인들은 하나의 입출력 센스 앰프(IOSA)의 입력 전, 반전 데이터 라인들(DLb)의 하나에 공통으로 연결될 수 있으며, 하나의 반전 데이터 라인(DLb)을 통해서 하나의 입출력 센스 앰프(IOSA)에 연결될 수 있다.
입출력 회로(도 1의 270)는 입출력 패스(도 1의 IO)에 포함되는 입출력 핀들(IO<0> 내지 IO<7>)에 각각 대응하는 복수의 입출력 센스 앰프들(IOSA)을 포함할 수 있다.
각각의 입출력 센스 앰프들(IOSA)은 데이터 라인들(DL<0> 내지 DL<7>)의 하나와 그것의 짝이 되는 반전 데이터 라인에 연결되며, 데이터 라인 및 반전 데이터 라인간 전압 차이를 증폭하여 대응하는 입출력 핀으로 데이터를 출력하도록 구성될 수 있다.
도 12a 및 도 12b는 본 발명에 따른 칼럼 선택 신호의 전달을 위한 배선의 피치 변화를 설명하기 위한 도면이다.
캐시 래치들(244A)이 제1 방향(FD)의 각각의 단들에 동일한 개수로 배치되고, 칼럼 머지 유닛들(CM)이 제1 방향(FD)의 각각의 단들에 동일한 개수로 배치되므로, 간소화를 위하여 도 12a 및 도 12b를 참조로 하는 이하의 설명에서는 제1 방향(FD)의 하나의 단에 배치된 캐시 래치들(244A) 및 제1 방향(FD)의 하나의 단에 배치된 칼럼 머지 유닛들(CM)에 대해서만 언급할 것이다.
도 12a 및 도 12b를 참조하면, 각각의 캐시 래치들(244A)은 하나의 센싱 래치 회로(도 3의 242A)를 통해 하나의 비트 라인에 연결된다. 반면, 각각의 칼럼 머지 유닛들(CM)에는 2개의 칼럼 선택 신호들(CSe,CSo)이 입력되어야 하므로, 각각의 칼럼 머지 유닛들(CM)에는 칼럼 선택 신호의 전달을 위한 칼럼 선택 신호용 배선(246)이 2개씩 연결된다.
칼럼 선택 신호용 배선들(246)로 인한 메모리 장치의 사이즈 증가를 막기 위해서는 칼럼 선택 신호용 배선들(246)을 비트 라인들(BL)의 라인 및 스페이스 폭에 맞추어 배치할 필요가 있다.
도 12a에 도시된 바와 같이, 칼럼 머지 유닛들(CM)의 제2 방향(SD) 피치가 캐시 래치들(244A)의 제2 방향(SD) 피치와 동일하다고 가정하자. 이러한 경우, 제1 방향(FD)의 하나의 단에 배치되는 칼럼 머지 유닛들(CM)의 개수는 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 캐시 래치들(244A)의 개수와 동일할 것이다.
캐시 래치들(244A)에는 센싱 래치부(242)를 통해서 비트 라인이 1개씩 연결되고, 각각의 칼럼 머지 유닛들(CM)에는 칼럼 선택 신호용 배선(246)이 각각 2개씩 연결되므로, 제1 방향(FD)의 하나의 단에 배치된 칼럼 머지 유닛들(CM)에 연결되는 칼럼 선택 신호용 배선들(246)의 개수는 제1 방향(FD)의 하나의 단(stage<0>)에 배치된 캐시 래치들(244A)에 연결되는 비트 라인들(BL)의 개수의 2배가 될 것이다.
예컨대, 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 캐시 래치들(244A)의 개수가 8개이고 제1 방향(FD)의 하나의 단에 배치되는 칼럼 머지 유닛들(CM)의 개수는 8개인 경우, 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 8개의 캐시 래치들(244A)에는 각각 1개씩, 총 8개의 비트 라인들(BL)이 연결되고, 제1 방향(FD)의 하나의 단에 배치되는 8개의 칼럼 머지 유닛들(CM)에는 각각 2개씩, 총 16개의 칼럼 선택 신호용 배선들(246)이 연결될 것이다. 따라서, 칼럼 선택 신호용 배선들(246)을 비트 라인들(BL)의 라인 및 스페이스 폭에 맞추어 배치하면 칼럼 선택 신호용 배선들(246)의 제2 방향(SD) 피치는 비트 라인들(BL)의 제2 방향(SD) 피치의 절반이 될 것이다.
메모리 장치의 집적도를 증가시키기 위해서는 비트 라인들(BL)의 제2 방향(SD) 피치를 줄여야 하는데, 비트 라인들(BL)의 제2 방향(SD) 피치가 줄게 되면 칼럼 선택 신호용 배선들(246)의 제2 방향(SD) 피치가 반도체 제조 공정에 의해 제작 가능한 최소 사이즈보다 작아질 수 있다. 이러한 경우, 비트 라인들의 라인 및 스페이스의 폭에 맞추어 칼럼 선택 신호용 배선들(246)을 배치하는 것이 불가능하게 되므로 메모리 장치의 집적도를 향상시키기 어려울 것이다.
도 12b를 참조하면, 본 실시예에서와 같이 칼럼 머지 유닛들(CM)의 제2 방향(SD) 피치가 캐시 래치들(244A)의 제2 방향(SD) 피치보다 크면, 제1 방향(FD)의 하나의 단에 배치되는 칼럼 머지 유닛들(CM)의 개수는 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 캐시 래치들(244A)의 개수보다 적어지게 된다.
제1 방향(FD)의 하나의 단에 배치되는 칼럼 머지 유닛들(CM)의 개수가 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 캐시 래치들(244A)의 개수보다 적어지게 되면, 제1 방향(FD)의 하나의 단에 배치되는 칼럼 머지 유닛들(CM)에 연결되는 칼럼 선택 신호용 배선들(246)의 개수는 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 캐시 래치들(244A)에 연결되는 비트 라인들(BL)의 개수의 2배 미만이 될 것이다. 따라서, 칼럼 선택 신호용 배선들(246)을 비트 라인들(BL)의 라인 및 스페이스 폭에 맞추어 배치하면 칼럼 선택 신호용 배선들(246)의 제2 방향(SD) 피치는 비트 라인들(BL)의 제2 방향(SD) 피치의 절반보다는 커지게 될 것이다.
예컨대, 칼럼 머지 유닛들(CM)의 제2 방향(SD) 피치가 캐시 래치들(244A)의 제2 방향(SD) 피치의 2배이고, 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 캐시 래치들(244A)의 개수가 8개이면, 제1 방향(FD)의 하나의 단에 배치되는 칼럼 머지 유닛들(CM)의 개수가 4개가 될 것이다. 이러한 경우, 제1 방향(FD)의 하나의 단(stage<0>)에 배치되는 8개의 캐시 래치들(244A)에는 센싱 래치부(242)를 통해서 각각 1개씩, 총 8개의 비트 라인들(BL)이 연결되고, 제1 방향(FD)의 하나의 단에 배치되는 4개의 칼럼 머지 유닛들(CM)에는 각각 2개씩, 총 8개의 칼럼 선택 신호용 배선들(246)이 연결되므로, 칼럼 선택 신호용 배선들(246)을 비트 라인들(BL)의 라인 및 스페이스의 폭에 맞추어 배치하기 위해서는 칼럼 선택 신호용 배선들(246)의 제2 방향(SD) 피치를 비트 라인들(BL)의 제2 방향(SD) 피치와 동일하게 만들면 된다. 따라서, 메모리 장치의 집적도를 증가시키기 위해서 비트 라인들(BL)의 제2 방향(SD) 피치를 줄이더라도 비트 라인들(BL)의 라인 및 스페이스의 폭에 맞추어 칼럼 선택 신호용 배선들(246)을 배치하는 것이 가능하게 된다. 따라서, 칼럼 선택 신호용 배선들(246)로 인한 사이즈 증가 이슈가 감소되므로 메모리 장치의 집적도를 향상시킬 수 있다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱 한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 14는 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 14를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
244: 캐시 래치부
244A: 캐시 래치들
250: 칼럼 머지부
260: 칼럼 디코더부
270: 입출력 회로
CM: 칼럼 머지 유닛들
CMb: 반전 칼럼 머지 유닛들
IO: 입출력 패스

Claims (20)

  1. 메모리 셀 어레이;
    제1 방향으로 신장되며 교대로 배치되는 복수의 이븐 비트 라인들 및 복수의 오드 비트 라인들을 포함하는 비트 라인들;
    상기 이븐 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고받는 복수의 이븐 캐시 래치들 및 상기 오드 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고받는 복수의 오드 캐시 래치들을 포함하는 캐시 래치들;
    2k(k는 2 이상의 자연수)개의 입출력 핀들에 각각 대응되는 2k개의 데이터 라인들;
    상기 입출력 핀들에 각각 할당되며 각각 상기 이븐 캐시 래치들 중 어느 하나 또는 상기 오드 캐시 래치들 중 어느 하나를 자신이 할당된 입출력 핀에 대응하는 데이터 라인에 연결하는 복수의 칼럼 머지 유닛들;을 포함하고,
    상기 제1 방향과 다른 제2 방향으로 상기 칼럼 머지 유닛들의 피치가 상기 캐시 래치들의 피치보다 큰 메모리 장치.
  2. 제1 항에 있어서, 상기 캐시 래치들은 상기 제1 방향 및 상기 제2 방향으로 배치되고, 상기 제1 방향으로 M(M은 2n이 아닌 3 이상의 자연수, n은 자연수)단의 2차원 배열을 갖는 메모리 장치.
  3. 제2 항에 있어서, 상기 각각의 캐시 래치들은 상기 입출력 핀들 중 어느 하나에 할당되고,
    상기 캐시 래치들은 상기 입출력 핀들에 할당되는 2k개의 캐시 래치들을 각각 포함하는 복수의 입출력 캐시 래치 그룹들을 형성하고,
    상기 복수의 입출력 캐시 래치 그룹들 각각에 포함된 캐시 래치들은 상기 제1 방향 및 상기 제2 방향의 2차원 배열을 갖는 메모리 장치.
  4. 제3 항에 있어서, 상기 입출력 캐시 래치 그룹들은,
    상기 이븐 비트 라인들에 포함되는 2k개의 이븐 비트 라인들에 각각 연결되고 상기 입출력 핀들에 각각 할당되는 2k개의 이븐 캐시 래치들을 각각 포함하는 복수의 이븐 입출력 캐시 래치 그룹들;및
    상기 오드 비트 라인들에 포함되는 2k개의 오드 비트 라인들에 각각 연결되고 상기 입출력 핀들에 각각 할당되는 2k개의 오드 캐시 래치들을 각각 포함하는 복수의 오드 입출력 캐시 래치 그룹들;을 포함하는 메모리 장치.
  5. 제4 항에 있어서, 상기 이븐 입출력 캐시 래치 그룹들 및 상기 오드 캐시 래치 그룹들 중 서로 인접하여 배치되는 2k개의 이븐 비트 라인들 및 2k개의 오드 비트 라인들에 각각 연결된 이븐 입출력 캐시 래치 그룹 및 오드 입출력 캐시 래치 그룹은 하나의 캐시 래치 그룹을 형성하며,
    상기 캐시 래치 그룹에 포함된 캐시 래치들은 2차원 배열을 갖는 메모리 장치.
  6. 제4 항에 있어서, 상기 입출력 핀들 중 어느 하나에 공통으로 할당되며 동일한 캐시 래치 그룹에 포함되는 이븐 캐시 래치 및 오드 캐시 래치의 쌍은 상기 2차원 배열에서 상기 제1 방향으로 서로 인접하게 배치되는 메모리 장치.
  7. 제6 항에 있어서, 상기 이븐 캐시 래치 및 오드 캐시 래치의 쌍은 상기 칼럼 머지 유닛들의 하나에 공통으로 연결되는 메모리 장치.
  8. 제7 항에 있어서, 상기 각각 칼럼 머지 유닛들은
    상기 이븐 캐시 래치 및 오드 캐시 래치의 쌍에 할당된 입출력 핀에 대응하는 데이터 라인과 상기 이븐 캐시 래치 사이에 연결되며 게이트에 입력되는 이븐 칼럼 선택 신호에 응답하여 상기 이븐 캐시 래치를 상기 데이터 라인에 연결하는 제1 스위치 트랜지스터;및
    상기 데이터 라인과 상기 오드 캐시 래치 사이에 연결되며 게이트에 입력되는 오드 칼럼 선택 신호에 응답하여 상기 오드 캐시 래치를 상기 데이터 라인에 연결하는 제2 스위치 트랜지스터;를 포함하는 메모리 장치.
  9. 제8 항에 있어서, 상기 칼럼 머지 유닛들은 상기 제1 방향 및 상기 제2 방향의 2차원 배열을 가지며,
    상기 제2 방향으로 인접하여 배치되는 칼럼 머지 유닛들이 동일한 캐시 래치 그룹에 포함된 캐시 래치들에 연결되는 경우 상기 인접하여 배치되는 칼럼 머지 유닛들 내의 제1 스위치 트랜지스터들의 게이트는 서로 공통으로 연결되고, 상기 인접하여 배치되는 칼럼 머지 유닛들 내의 제2 스위치 트랜지스터들의 게이트는 서로 공통으로 연결되는 메모리 장치.
  10. 제7 항에 있어서, 상기 입출력 핀들에 각각 대응되는 2k개의 반전 데이터 라인들; 및
    상기 입출력 핀들에 각각 할당되며 각각 상기 이븐 캐시 래치들 중 어느 하나 또는 상기 오드 캐시 래치들 중 어느 하나를 자신이 할당된 입출력 핀에 대응하는 반전 비트 라인에 연결하는 복수의 반전 칼럼 머지 유닛들을 더 포함하는 메모리 장치.
  11. 제10 항에 있어서, 상기 이븐 캐시 래치와 오드 캐시 래치의 쌍은 상기 반전 칼럼 머지 유닛들의 하나에 공통으로 연결되는 메모리 장치.
  12. 제11 항에 있어서, 상기 각각의 반전 칼럼 머지 유닛들은
    상기 이븐 캐시 래치 및 오드 캐시 래치의 쌍에 할당된 입출력 핀에 대응하는 반전 데이터 라인과 상기 이븐 캐시 래치 사이에 연결되며 게이트에 입력되는 이븐 칼럼 선택 신호에 응답하여 상기 이븐 캐시 래치를 상기 반전 데이터 라인에 연결하는 제3 스위치 트랜지스터;및
    상기 반전 데이터 라인과 상기 오드 캐시 래치 사이에 연결되며 게이트에 입력되는 오드 칼럼 선택 신호에 응답하여 상기 오드 캐시 래치를 상기 반전 데이터 라인에 연결하는 제4 스위치 트랜지스터;를 포함하는 메모리 장치.
  13. 제12 항에 있어서, 상기 반전 칼럼 머지 유닛들은 상기 제1 방향 및 상기 제2 방향의 2차원 배열을 가지며,
    상기 제2 방향으로 인접하여 배치된 반전 칼럼 머지 유닛들이 동일한 캐시 래치 그룹에 포함된 캐시 래치들에 연결되는 경우 상기 인접하여 배치된 반전 칼럼 머지 유닛들에 포함되는 제3 스위치 트랜지스터들의 게이트는 서로 공통으로 연결되고, 상기 인접하여 배치되는 반전 칼럼 머지 유닛들에 포함된 제4 스위치 트랜지스터들의 게이트는 서로 공통으로 연결되는 메모리 장치.
  14. 제13 항에 있어서, 상기 입출력 핀들의 하나에 공통으로 할당되는 칼럼 머지 유닛 및 반전 칼럼 머지 유닛은 상기 제1 방향으로 서로 인접하여 배치되는 메모리 장치.
  15. 제10 항에 있어서, 상기 입출력 핀들에 각각 대응되며 각각 상기 입출력 핀들의 하나에 공통으로 할당되는 데이터 라인 및 반전 데이터 라인간 전압 차이를 증폭하여 데이터를 생성하여 대응하는 입출력 핀으로 출력하는 복수의 입출력 센스 앰프들을 포함하는 입출력 회로를 더 포함하는 메모리 장치.
  16. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결되며 제1 방향으로 신장되는 복수의 비트 라인들;
    2k(k는 2 이상의 자연수)개의 입출력 핀들에 각각 대응되는 2k개의 데이터 라인들;
    상기 비트 라인들 중 이븐 비트 라인들에 포함되는 2k개의 비트 라인들에 각각 연결되고 상기 입출력 핀들에 각각 할당되는 2k개의 캐시 래치들을 포함하는 이븐 캐시 래치 그룹;
    상기 비트 라인들 중 오드 비트 라인들에 포함되는 2k개의 비트 라인들에 각각 연결되고 상기 입출력 핀들에 각각 할당되는 2k개의 캐시 래치들을 포함하는 오드 캐시 래치 그룹;
    상기 입출력 핀들에 각각 할당되며 칼럼 선택 신호에 응답하여 상기 이븐 캐시 래치 그룹에 포함되는 상기 2k개의 캐시 래치들 또는 상기 오드 캐시 래치 그룹에 포함되는 상기 2k개의 캐시 래치들을 상기 데이터 라인들에 연결하는 복수의 칼럼 머지 유닛들을 포함하며,
    상기 이븐 캐시 래치 그룹 및 상기 오드 캐시 래치 그룹 의 캐시 래치들은 상기 제1 방향 및 상기 제1 방향과 다른 제2 방향의 2차원 배열을 가지며,
    상기 칼럼 머지 유닛들의 상기 제2 방향 피치가 상기 캐시 래치들의 상기 제2 방향 피치보다 큰 메모리 장치.
  17. 제16 항에 있어서, 상기 입출력 핀들 중 어느 하나에 공통으로 할당되는 이븐 캐시 래치 및 오드 캐시 래치는 상기 칼럼 머지 유닛들의 하나에 공통으로 연결되는 메모리 장치.
  18. 제16 항에 있어서, 상기 칼럼 머지 유닛들은 상기 제1 방향 및 상기 제2 방향의 2차원 배열을 가지며,
    상기 제1 방향의 각 단에 배치된 칼럼 머지 유닛들의 개수는 상기 제1 방향의 각 단에 배치된 캐시 래치들의 개수보다 적은 메모리 장치.
  19. 제18 항에 있어서, 상기 칼럼 선택 신호는 상기 이븐 캐시 래치 그룹의 캐시 래치들을 상기 데이터 라인에 연결시키기 위한 이븐 칼럼 선택 신호 및 상기 오드 캐시 래치 그룹의 캐시 래치들을 상기 데이터 라인에 연결시키기 위한 오드 칼럼 선택 신호를 포함하고,
    상기 각각의 칼럼 머지 유닛들에는 상기 이븐 칼럼 선택 신호 및 상기 오드 칼럼 선택 신호를 전달하기 위한 2조의 칼럼 선택 신호용 배선들이 연결되는 메모리 장치.
  20. 제19 항에 있어서, 상기 제1 방향의 하나의 단에 배치되는 칼럼 머지 유닛들에 연결된 칼럼 선택 신호용 배선들의 피치는 상기 제1 방향의 하나의 단에 배치되는 캐시 래치들에 연결된 비트 라인들의 피치의 절반보다 큰 메모리 장치.
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