CN105469827B - 用于闪存的感测方法及其存储器元件 - Google Patents
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Abstract
本发明公开了一种用于闪存的感测方法及其存储器元件，适用于在偶数位线与奇数位线之间的感测以改善每一位线对中独立感测的读取时间。所述连续感测方法通过在读取期间针对每一感测位线进行预充电时间节省而改良偶数/奇数位线独立感测的读取时间。在此方法中，将位线对的偶数位线与奇数位线两者预充电至预充电平。将所述奇数位线的电压电平维持于预充电平，且感测与偶数位线相关联的存储单元，以读取与所述偶数位线相关联的所述存储单元中所储存的数据。将偶数位线的电压电平放电至接地，且将所述奇数位线的所述电压电平维持于预充电平，并进行感测，以读取与奇数位线相关联的存储单元中所储存的数据。
Description
技术领域
本技术领域是关于用于减少邻近位线之间的电容耦合负载的感测方法及其存储器元件，且特别是有关于通过在读取期间针对每一感测位线进行预充电时间节省而改良偶数/奇数位线独立感测的读取时间的感测方法及其存储器元件。
背景技术
随着集成电路中的元件的临界尺寸缩小至一般存储单元技术的限制，设计者已寻找用于叠层多个平面的存储单元以实现较大的储存容量且实现较低的每位成本的技术。
在电荷俘获存储器技术中提供垂直「反及」存储单元的架构在2007年6月12日至14日，2007 Symposium on VLSI Technology Digest of Technical Papers，第14至15页，Tanaka等人的「Bit Cost Scalable Technology with Punch and Plug Process forUltra High Density Flash Memory」中。Tanaka等人的文献中所描述的结构是包含多栅极场效晶体管结构，其具有如「反及」栅极一样操作的垂直通道，并使用硅-氧化物-氮化物-氧化物-硅(SONOS)的电荷俘获技术以便在每一栅极/垂直通道界面处产生储存位点。存储器结构基于配置为多栅极存储单元的垂直通道的半导体材料的柱状物，其中下选择栅极邻近于基板，且上选择栅极位于顶部。多个水平控制栅极使用与柱状物交叉的平坦电极层而形成。用于控制栅极的平坦电极层不需要严格的光刻技术，且可以节省成本。
先前技术的三维存储器结构的缺点在于，读取过程的吞吐量由于遮蔽邻近位线耦合效应而减少。针对邻近位线耦合效应，三维存储器结构提出了一种奇数-偶数架构。在每一读取中，读取偶数或奇数所有的位线。邻近位线可以做为遮蔽的效用。在此种存储器结构中，每次的读取操作中仅可以存取二分之一数量的位线。
在奇数-偶数架构中，偶数位线与奇数位线之间的独立感测广泛用于在感测期间避免位线间(BL-BL)耦合噪声的产生。当读取偶数位线或奇数位线时，另一位线固定于接地以遮蔽BL-BL耦合噪声的干扰。虽然偶数位线与奇数位线之间的独立感测比所有位线同时感测可靠且易于设计，但读取时间更长。
发明内容
本文中描述用于减少邻近共通(Global)位线以及邻近位线结构之间的电容性耦合负载的技术。例示性实施例的一者或一些提供用于闪存的连续感测方法，用于偶数位线与奇数位线之间改善位线对中的独立感测的读取时间。在例示性实施例的一，连续感测方法通过(例如)在读取期间针对感测位线中的每一者进行预充电时间节省而改良偶数/奇数BL独立感测的读取时间。
在例示性实施例的一，提供一种用于存储器元件的感测方法。此存储器元件包括在多个位线中的奇数位线以及偶数位线，所述方法包括将所述偶数位线与所述奇数位线两者预充电至预充电平。将所述奇数位线的电压电平维持于所述预充电平，且感测与所述偶数位线相关联的多个存储单元。感测与所述奇数位线相关联的存储单元。
在前述的用于半导体元件的连续感测方法的实例中，所述半导体元件包括存储单元的区块，所述区块包括多个层级，每一层级包括在存储单元的所述区块的第一末端与第二末端之间延伸的所述存储单元的条带，所述偶数位线以及所述奇数位线中的每一者经由开关而操作性地耦接至一串所述存储单元。在所述方法中，在对所述位线对的所述偶数位线与所述奇数位线两者进行预充电之前，将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压。
在前述的用于半导体元件的连续感测方法的实例中，在对所述偶数位线与所述奇数位线两者进行预充电之前，将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压。
在例示性实施例的一，提供一种用于存储器元件的感测方法。此存储器元件包括在所述存储器元件的第一末端处在多个层级处操作性地耦接至第一位线结构的一组偶数位线。在所述存储器元件的第二末端处在所述多个层级处操作性地耦接至第二位线结构的一组奇数位线。每一层级处的所述偶数位线以及所述奇数位线交错。此感测方法包括，在读取操作期间，对所述偶数位线与所述奇数位线两者进行预充电。当感测与所述偶数位线中的每一者相关联的存储单元时，将所述奇数位线中的每一者的电压电平维持于预充电平。将所述偶数位线中的每一者的电压电平放电至接地，且将所述奇数位线中的每一者的所述电压电平维持于所述预充电平。感测与所述奇数位线相关联的存储单元。
在例示性实施例的一，提供一种存储器元件，包括一区块、一第一位线结构、一第二位线结构、多个位线对、一预充电电路以及一感应电路。在所述区块中，每一所述层级包括在所述区块的第一末端与第二末端之间以第一方向延伸的多个存储单元。所述第一位线结构位于所述每一层级中的每一区块的所述第一末端，所述第一位线结构经由开关而操作性地耦接至由所述第一末端开始延伸的第一串所述存储单元。所述第二位线结构位于所述每一层级中的每一区块的所述第二末端，所述第二位线结构经由开关而操作性地耦接至由所述第二末端开始延伸的第二串所述存储单元。所述多个位线对以所述第一方向延伸，每一位线对包括一第一位线与一第二位线，其中每个所述位线对的所述第一位线与第二位线由相邻的位线对的所述位线所隔离。预充电电路，在一读取操作中，对所述第一位线与所述第二位线进行预充电到一预充电平，并且选择性地维持所述第一位线与所述第二位线在所述预充电平。感应电路在将所述第二位线维持在所述预充电平时，感测与所述第一位线相关联的所述多个存储单元，并且接续地感测与所述第二位线相关联的所述多个存储单元。
在例示性实施例的一，提供一种存储器元件，包括一组第一位线、一组第二位线、一预充电电路以及一感应电路。此组第一位线位于所述存储器元件的第一末端处在多个层级处操作性地耦接至第一位线结构。此组第二位线位于所述存储器元件的第二末端处在所述多个层级处操作性地耦接至第二位线结构，每一所述层级的所述第一位线以及所述第二位线交错。预充电电路，在一读取操作中，对所述第一位线与所述第二位线进行预充电到一预充电平，并且选择性地维持所述第一位线与所述第二位线在所述预充电平。感应电路，在将所述第二位线维持在所述预充电平时，感测与所述第一位线相关联的所述多个存储单元，并且接续地感测与所述第二位线相关联的所述多个存储单元。
在前述的用于半导体元件的连续感测方法的实例中，在对所述偶数位线与所述奇数位线两者进行预充电之前，将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压。
下文详细描述附有图式的若干例示性实施例以进一步详细描述本发明。
附图说明
附图包含在本文中，以提供进一步理解，且并入于本说明书中构成说明书的一部分。附图说明例示性实施例以及描述的内容一起用以解释本发明的的原理。
图1及图2说明包含存储单元的区块的三维存储器元件。
图3为用于说明存储单元的三个层级的三维「反及」闪存阵列的实例的一部分的示意图，所述实例表示可包含许多层级的存储单元的区块。
图4说明一些三维存储器元件(诸如，图1及图2的元件)的主要位线负载。
图5A示意性地说明三维「反及」闪存的示意性等效电路。
图5B展示与图5A相关联的波形，其用于奇数-偶数架构中的偶数位线与奇数位线之间的独立感测。
图6A示意性地说明三维「反及」闪存的示意性等效电路。
图6B展示与图6A相关联的波形，其用于奇数-偶数架构中的偶数位线与奇数位线之间的独立感测。
图6C说明例示性实施例中的一者中的连续感测方法的流程图。
图7示意性地说明适用于本发明的例示性实施例的连续感测方法的三维「反及」闪存。
图8A示意性地说明适用于本发明的例示性实施例的连续感测方法的另一三维「反及」闪存。
图8B说明例示性实施例中的一者中的连续感测方法的流程图。
【符号说明】
10：三维存储器元件
12：区块
13：层级
14：字线
16：第一方向
18：第二方向
20：串选择线
22：共通位线
24：第一位线结构
26：第二位线结构
28：位线插塞
30：第三方向
32：区域位线
34：源极线
36：奇数接地选择线
38：偶数接地选择线
40：字线
200：垂直连接器
202：垂直连接器
210：串选择晶体管
212：串选择晶体管
214：串选择晶体管
220：存储单元
222：存储单元
224：存储单元
230：接触衬垫
232：接触衬垫
240：延伸部
242：延伸部
244：延伸部
258：群组译码器
260：区块选择晶体管
261：列译码器
263：页缓冲器
510：虚设晶体管
512：串选择开关
514：虚设晶体管
600：三维「反及」闪存
610e：虚设晶体管
610o：虚设晶体管
612：串选择开关
700：三维「反及」闪存
800：三维「反及」闪存
BL11、BL21、BL31：区域位线
BLCe：传输栅极驱动信号
BLCo：传输栅极驱动信号
BL<0>～BL<7>：金属位线
CMBL：共通位线电容性耦合
CPAD：位线结构电容性耦合
CSL：共同源极线
GBLn-1、GBLn、GBLn+1：共通位线
GSL：接地选择线
GSLe：偶数接地选择线
GSLo：奇数接地选择线
MBL：金属位线
MBLe：偶数位线
MBLo：奇数位线
SSL：串选择线
SSLn-1、SSLn、SSLn+1：串选择线
t1～t6：时间
WLn-1、WLn、WLn+1：字线
S610、S620、S630、S640、S650、S820、S830、S840、S850：步骤
Vpch：电压
Vt：阈值电压
具体实施方式
在此介绍应用于三维垂直栅极(3DVG)「反及」闪存中的闪存的连续感测方法的一个例示性实施例，但不限于此。
图1及图2说明包含存储单元的区块12的三维存储器元件10。三维存储器元件10揭露例如美国第8,587,998号的「具有读取位线遮蔽的三维存储器阵列(3D Memory ArrayWith Read Bit Line Shielding)」专利内文中，在此引用此美国专利的内容引用做为本文的一部分。存储单元的区块12包含8个层级13，如图1所示。每一个层级13包含存储单元串。存储器元件10亦包含一系列的字线14。字线14在第一方向16上延伸，且存储单元串在第二方向18上延伸。串选择线20在第一方向16上延伸，且经由位于存储单元串的末端处的串选择开关而连接至所选择的存储单元串。在这样设定的串选择线20连接至每一层级的串选择开关的叠层，以使得SSL线信号所选择的是线的一个叠层，而不是仅选择一条线。串选择开关通常为晶体管。存储器元件10亦包含共通位线22，有时在图式中以金属位线MBL表示，其在第二方向18上延伸，通过位线插塞28而在每一层级13处耦接至第一位线结构24及第二位线结构26，有时称为位线衬垫。第一位线结构24及第二位线结构26在第三方向30上配置在彼此的顶部上，且定位于存储单元的区块12的第一末端及第二末端处。因此，每一层级13的存储单元在第一末端处具有连接至存储单元的第一位线结构24，且在第二末端处具有连接至存储单元的第二位线结构26。如图所示，8条共通位线22与位线结构24、26的8个层级13一起使用。
存储器元件10亦包含区域位线32，如图2所示，其位于存储单元的区块12内以第二方向18延伸。可见，针对每一共通位线22存在两条区域(Local)位线32。存储器元件10包含其他特征，包含源极线34、奇数接地选择线36、偶数接地选择线38以及字线40，其全部在第一方向16上延伸。
图3为用于说明三层级存储单元的三维「反及」(NAND)闪存阵列的实例的一部分示意图，所述实例表示可包含许多层级的存储单元区块。
包含字线WLn-1、WLn、WLn+1的多条字线沿着第一方向16平行地延伸。字线与列译码器261电通信。字线连接至串联地配置为「反及」串的存储单元的栅极。字线WLn表示字线。如图2所示，字线WLn垂直地连接至字线WLn之下的每一层级中的存储单元的栅极。
多条区域位线沿着行配置以便在存储器阵列的各层级中形成「反及」串。所述阵列包含在第三层级的区域位线BL31、第二层级的区域位线BL21以及第一层级的区域位线BL11。存储单元在对应的字线与对应的区域位线之间具有介电质电荷俘获结构。在此说明中，为简单起见，在「反及」串中，存在三个存储单元。举例而言，第三层上由区域位线BL31形成的「反及」串包括存储单元220、222、224。在传统的实施方式中，「反及」串可包括16个、32个或更多的存储单元。
具有串选择线SSLn-1、SSLn、SSLn+1(20)的多条串选择线与选择串的群组的群组译码器258(其可为列译码器261的一部分)电性连接。串选择线连接到配置于存储单元「反及」串的第一末端处的串选择晶体管的栅极。每一串选择线垂直地连接至每一层级中的串选择晶体管的行的栅极。举例而言，串选择线SSLn+1连接至三个层级中的串选择晶体管的栅极。
特定层级上的区域位线通过对应的串选择晶体管而在特定层级上选择性地耦接至延伸部。举例而言，第三层级的区域位线通过此层级中对应的串选择晶体管而选择性地耦接至延伸部240。类似地，第二层级的区域位线选择性地耦接至延伸部242，且第一层级的区域位线选择性地耦接至延伸部244。
每一层级中的延伸部包含对应的接触衬垫(Contact Pad)，其用于与耦接至对应共通位线的垂直连接器接触。举例而言，第三层级中的延伸部240经由接触衬垫230及垂直连接器200耦接至共通位线GBLn-1。第二层级的延伸部242经由接触衬垫232及垂直连接器202而耦接至共通位线GBLn。第三层级上的延伸部244耦接至共通位线GBLn+1。
共通位线GBLn-1、GBLn及GBLn+1(22)耦接至阵列中的额外区块(未图示)且延伸至页缓冲器(Page Buffer)263。以此方式，建立了三维译码网络，其中使用一条字线、全部或一些位线以及一条串选择线而存取所选择的存储单元的一页。
区块选择晶体管配置于「反及」串的第二末端处。举例而言，区块选择晶体管260配置于由存储单元220、222、224形成的「反及」串的第二末端处。接地选择线GSL连接至区块选择晶体管的栅极。接地选择线GSL与列译码器261电通信以在操作期间接收偏压电压。
区块选择晶体管用于将区块中的所有「反及」串的第二末端选择性地耦接至共同源极线CSL上所提供的参考电压。共同源极线CSL在操作期间自偏压电路(此处未图标)接收偏压电压。在一些操作中，CSL偏压至低于耦接至「反及」串相对另一端的位线电压的一参考电压，而不是接地或接近接地的电压。
图4中说明一些三维存储器元件(诸如，图1及图2的元件10)的主要位线负载。亦即，主要位线负载是因邻近共通位线与邻近位线衬垫两者所致。邻近共通位线22导致由图4中CMBL指示的共通位线电容性耦合以及该图中由CPAD指示的位线结构(有时称为位线衬垫)电容性耦合。
三维存储器结构的缺点在于读取吞吐量因为需要遮蔽邻近位线的耦合效应而减少。在每一次的读取中，都须要读取偶数或奇数共通位线。邻近共通位线可用于遮蔽的目的。在此种存储器结构中，在一个读取操作中仅存取位线的二分之一。
参看图5A，图5A示意性地说明在每一个对应于偶数存储器串的三维「反及」闪存的示意性等效电路。在此实施例中，八个金属位线(BL)集合的每一位线在16串间距内连接至其自身的存储器层。举例而言，金属位线BL<0>连接至第一层，BL<1>连接至第二层等。在每一位线中，由奇数接地选择线(GSLo)控制的虚设晶体管510，配置于靠近由串选择线(SSL)控制的串选择开关512。这些虚设晶体管可以逐一位地被擦除(Erased)或是编程(Programmed)。在位线的另一末端，具有靠近共同源极线(CSL)并且由偶数接地选择线(GSLe)控制的另一虚设晶体管514。此八个金属BL集合包含四个位线对，其中包含八个奇数位线以及八个偶数位线。
请参看图5B，图5B为说明与图5A相关联的讯号波形图，其用于奇数-偶数架构中的偶数位线与奇数位线之间的独立感测。当感测与偶数位线MBLe(例如，图5A中，金属位线BL<0>、BL<2>、BL<4>、BL<6>)相关联的存储单元时，通过针对每一偶数位线MBLe而将电压Vpch加上阈值电压Vt施加至对应的传输栅极驱动信号BLCe，而将偶数位线MBLe预充电至始于时间t1的电压电平Vpch。在针对偶数位线感测的时间期间，每一奇数位线MBLo(例如，图5A中的金属位线BL<1>、BL<3>、BL<5>、BL<7>)的电压电平固定于接地，以遮蔽而免受BL-BL耦合的噪声。在时间t2将感测脉冲(Vsen+Vt)施加至对应的传输栅极驱动信号BLCe以感测对应的存储单元中所储存的数据后，将每一偶数位线MBLe处的电压电平放电至接地。
在时间t3，在将每一偶数位线MBLe处的电压电平放电至接地后，开始感测与奇数位线MBLo相关联的存储单元，通过针对每一奇数位线MBLo而将电压Vpch加上阈值电压Vt施加至对应的传输栅极驱动信号BLCo，而将奇数位线MBLo预充电至始于时间t3的电压电平Vpch。在针对奇数位线感测的时间期间，每一偶数位线MBLe的电压电平固定于接地以遮蔽而免受BL-BL耦合噪声。
偶数位线与奇数位线之间的独立感测可在感测期间避免位线间(BL-BL)耦合的噪声影响。偶数位线与奇数位线之间的独立感测比所有BL同时感测可靠且易于设计，然而，读取时间更长。
本发明提供一种用于闪存的感测方法，用于如同在偶数位线(下文中，「BL」意指位线)与奇数BL之间一样改良每一位线对中的独立感测的读取时间。在例示性实施例中的一者中，感测方法通过(例如)针对感测位线中的每一者进行预充电时间节省而改良偶数/奇数BL独立感测的读取时间。
在一个实例中，当感测偶数位线时，将偶数/奇数BL两者一起预充电至电压电平Vpch，且奇数BL固定于Vpch以在偶数BL感测期间进行遮蔽。位线的预充电时间可缩短，此是因为有效位线负载电容更低。在偶数BL感测后，将偶数位线放电至接地以在奇数BL感测期间进行遮蔽。当对偶数BL进行放电时，奇数BL可遭受耦合噪声，但奇数BL恢复时间应短于自接地起的BL预充电时间。
在另一实例中，前述方法亦可应用于首先感测奇数位线的状况。当感测奇数位线时，将偶数/奇数BL两者一起预充电至电压电平Vpch，且偶数BL固定于Vpch以在奇数BL感测期间进行遮蔽。
请参看图6A、图6B及图6C，其说明例示性实施例的一用于闪存的感测方法，用于改良偶数/奇数架构中独立感测的读取时间。
参看图6A，类似于图5A，图6A示意性地说明三维「反及」闪存的示意性等效电路。三维「反及」闪存600提供偶数/奇数架构。在所述结构中，举例而言，金属位线BL<0>连接至第一层，BL<1>连接至第二层等。针对位线，由奇数接地选择线(GSLo)控制的虚设晶体管邻近由串选择线(SSL)控制的串选择开关612配置，且在位线的另一端，具有靠近共同源极线(CSL)的由偶数接地选择线(GSLe)控制的对应的区块选择晶体管。虚设晶体管610e分别对应于偶数金属位线BL<0>、BL<2>、BL<4>及BL<6>BL<0>。虚设晶体管610o分别对应于奇数金属位线BL<1>、BL<3>、BL<5>及BL<7>BL<9>。这些虚设晶体管可以逐一位地进行擦除或编程。
为了实现本实施例的方法，在三维「反及」闪存提供偶数/奇数架构且一条金属位线BL配置于双串间距中时，将针对奇数层由奇数接地选择线(GSLo)控制的虚设晶体管610o编程至正阈值电压Vt，且将针对偶数层由奇数接地选择线(GSLo)控制的虚设晶体管610e擦除至负阈值电压Vt。
请参看图6B，图6B展示与图6A相关联的波形，其用于奇数-偶数架构中的偶数位线与奇数位线之间的独立感测。在本实施例中，如图所示，当感测与偶数位线MBLe相关联的存储单元时，通过针对偶数位线MBLe而将电压Vpch加上阈值电压Vt施加至对应的传输栅极驱动信号BLCe且针对奇数位线MBLo而将电压Vpch加上阈值电压Vt施加至对应的传输栅极驱动信号BLCo将所有偶数位线MBLe以及奇数位线MBLo同时预充电至始于时间t1的电压电平Vpch。
每一偶数位线MBLe以及每一奇数位线MBLo的电压电平维持于电压电平Vpch以遮蔽而免受BL-BL耦合噪声。在时间t3将感测脉冲(Vsen+Vt)施加至对应的传输栅极驱动信号BLCe以感测对应的存储单元中所储存的数据后，将每一偶数位线MBLe处的电压电平放电至接地。在所述时间期间，将每一奇数位线MBLo维持于电压电平Vpch。
在时间t3至时间t4的时段期间，将每一偶数位线MBLe处的电压电平放电至接地，以在感测奇数位线MBLo期间进行遮蔽。当对偶数位线MBLe放电时，奇数位线MBLo可能遭受耦合噪声，但奇数位线MBLo达到电压电平Vpch的恢复时间(从时间t3至时间t4)仍远短于针对金属位线自接地起的预充电时间。在时间t5将感测脉冲(Vsen+Vt)施加至对应的传输栅极驱动信号BLCo以感测对应的存储单元中所储存的数据，将每一奇数位线MBLo处的电压电平放电至接地。在所述时间期间，将每一偶数位线MBLe维持于接地电平。
请参看图6C，图6C说明例示性实施例的一的感测方法的流程图。在所述方法中，在步骤S610中，将由奇数接地选择线(GSLo)控制的奇数位线的开关编程至正阈值电压Vt。同时，将针对偶数位线由奇数接地选择线(GSLo)控制的开关预先擦除至负阈值电压Vt。在步骤S620中，通过将偶数位线与奇数位线两者预充电至电压电平Vpch而开始感测与偶数位线相关联的存储单元。在步骤S630中，将奇数位线的电压电平维持于Vpch且感测与偶数位线相关联的存储单元。在步骤S640中，在感测与偶数位线相关联的存储单元中所储存的数据后，将每一偶数位线的电压电平放电至接地电压电平，且将每一奇数位线的电压电平维持于Vpch。在步骤S650中，感测与奇数位线相关联的存储单元中所储存的数据。
在此实例中，首先进行感测偶数BL，且接着感测奇数BL。针对偶数/奇数BL而进行BL预充电。因为有效BL-BL电容可几乎为零，所以BL预充电时间可较快。
请参看图7，图7示意性地说明适用于本发明的例示性实施例的连续感测方法的三维「反及」闪存。三维「反及」闪存700提供偶数/奇数架构，且一条金属位线BL配置于双串间距(Two-string Pitch)中。八个金属BL集合的每一BL在16串间距内连接至其自身的存储器层。在三维「反及」闪存700中存在存储单元的2N个页，且N为叠层层的数目。三维「反及」闪存700更包含控制奇数源极线与对应的存储单元之间连接的奇数接地选择线(GSLo)，且包含控制偶数源极线与对应的存储单元之间连接的偶数接地选择线(GSLe)。
请参看图8A，图8A示意性地说明适用于本发明的例示性实施例的感测方法的另一三维「反及」闪存。三维「反及」闪存800提供偶数/奇数架构，且一条金属位线BL配置于单串间距中。偶数金属位线以及奇数金属位线中的每一者将指状物的每一侧与所述位线自身的串选择开关(SSL)连接，而在图7的结构中，每一BL连接至指状物的两者。在三维「反及」闪存800中存在存储单元的2N个页，且N为叠层层的数目。三维「反及」闪存800更包含控制奇数源极线与对应的存储单元之间的连接的奇数接地选择线(GSL)，且包含控制偶数源极线与对应的存储单元之间的连接的偶数接地选择线。
请参看图8B，图8B说明例示性实施例的一的感测方法的流程图。在所述方法中，与图6C中的方法不同，在图6C的方法中，必须将奇数位线的开关编程至正阈值电压Vt，且必须预先将偶数位线的开关擦除至负阈值电压Vt。在所述方法中，在步骤S820中，通过将偶数位线与奇数位线两者预充电至电压电平Vpch而开始感测与偶数位线相关联的存储单元。在步骤S830中，将奇数位线的电压电平维持于Vpch且感测与偶数位线相关联的存储单元。在步骤S840中，在感测与偶数位线相关联的存储单元中所储存的数据后，将每一偶数位线的电压电平放电至接地，且将每一奇数位线的电压电平维持于Vpch。在步骤S850中，感测与奇数位线相关联的存储单元中所储存的数据。
本发明的实施例中的一者或一些提供至少一种用于闪存的连续感测方法，用于改良偶数位BL与奇数BL之间的独立感测的读取时间。连续感测方法通过(例如)针对感测位线中的每一者进行预充电时间节省而改良偶数/奇数BL独立感测的读取时间。本发明的实施例可应用于三维「反及」闪存、二维「反及」闪存或任何其他闪存，所述闪存可具有多个位线对，且所述位线对中的每一者包括奇数位线以及偶数位线。本发明所提出用于闪存的连续感测方法可运用于具有多个位线对，而每一个位线配置具有两个存储器串的二维「反及」闪存实施范例中。这样的闪存架构可以采用如美国第20120148678A1号专利申请公开案中所提出的二维「反及」闪存架构，其内容在此参照并做为本发明的部分内容之一，但并非以此为限制。在另外一个实施范例中，也可运用于具有多个位线对，而每一个位线配置具有单一存储器串的二维「反及」闪存实施范例。
当感测偶数位线时，将偶数/奇数BL两者一起预充电至预充电平Vpch，且奇数BL固定于Vpch以在偶数BL感测期间进行遮蔽。位线的预充电时间可缩短，此是因为有效位线负载电容更低。在偶数BL感测后，将偶数位线放电至接地以在奇数BL感测期间进行遮蔽。当对偶数BL进行放电时，奇数BL可遭受耦合噪声，但奇数BL恢复时间应短于自接地起的BL预充电时间。
对于熟习此项技术者将显而易见的是，可对所发明的实施例的结构进行各种修改及改变，而不偏离本发明的范畴或精神。鉴于前述内容，希望本发明涵盖本发明的修改以及改变，其限制条件为此等修改以及改变落入随附权利要求范围及其均等物的范畴内。
Claims (14)
1.一种用于存储器元件的感测方法，所述存储器元件包括在多个位线中的奇数位线以及偶数位线，所述方法包括：
将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压；
将所述偶数位线与所述奇数位线两者充电至一第一电平；以及
将所述奇数位线的电压电平维持于所述第一电平，且感测与所述偶数位线相关联的多个存储单元。
2.根据权利要求1所述的感测方法，其中所述存储器元件包括存储单元的区块，所述区块包括多个层级，每一层级包括在存储单元的所述区块的第一末端与第二末端之间延伸的所述存储单元，所述偶数位线以及所述奇数位线中的每一者经由所述开关而操作性地耦接至一串所述存储单元。
3.根据权利要求1所述的感测方法，其中所述存储器元件包括存储单元的区块，存储单元的所述区块包括在存储单元的所述区块的第一末端与第二末端之间延伸的所述存储单元，所述偶数位线以及所述奇数位线中的每一者经由所述开关而操作性地耦接至一串所述存储单元。
4.根据权利要求1所述的感测方法，其中在对所述偶数位线与所述奇数位线两者充电至所述第一电平前，对所述偶数位线施以第一传输栅极驱动信号，并且对所述奇数位线施以第二传输栅极驱动信号，以便进行一预充电的程序。
5.根据权利要求1所述的感测方法，其中在感测与所述偶数位线相关联的所述存储单元之后，以及在感测与所述奇数位线相关联的所述存储单元之前，所述偶数位线要放电到接地电平而所述奇数位线将维持在所述第一电平。
6.一种用于存储器元件的感测方法，所述存储器元件包括在所述存储器元件的第一末端处操作性地耦接至第一位线结构的一组偶数位线以及在所述存储器元件的第二末端处操作性地耦接至第二位线结构的一组奇数位线，每一层级处的所述偶数位线以及所述奇数位线交错，所述感测方法包括：
在读取操作期间：
将控制所述偶数位线或所述奇数位线的开关编程至正阈值电压，且将控制另一者的开关擦除至负阈值电压；
对所述偶数位线与所述奇数位线两者进行充电到第一电平；以及
当感测与所述偶数位线中的每一者相关联的存储单元时，将所述奇数位线中的每一者的电压电平维持于所述第一电平。
7.根据权利要求6所述的感测方法，其中所述存储器元件包括在所述存储器元件的所述第一末端处在多个层级处操作性地耦接至所述第一位线结构的所述组偶数位线以及在所述存储器元件的所述第二末端处在所述多个层级处操作性地耦接至所述第二位线结构的所述组奇数位线。
8.根据权利要求6所述的感测方法，其中在经过感测与所述偶数位线中的每一者相关联的所述存储单元后，所述感测方法更包括将所述偶数位线中的每一者的电压电平放电至接地，且将所述奇数位线中的每一者的所述电压电平维持于所述第一电平；以及
感测与所述奇数位线相关联的存储单元。
9.根据权利要求6所述的感测方法，其中在对所述偶数位线与所述奇数位线两者充电至所述第一电平前，对所述偶数位线施以第一传输栅极驱动信号，并且对所述奇数位线施以第二传输栅极驱动信号，以便进行所述充电的程序。
10.根据权利要求6所述的感测方法，其中在感测与所述偶数位线相关联的所述存储单元之后，以及在感测与所述奇数位线相关联的所述存储单元之前，所述偶数位线要放电到接地电平而所述奇数位线将维持在所述第一电平。
11.一种存储器元件，包括：
一区块，所述区块包括多个层级，每一层级包括在所述区块的第一末端与第二末端之间以第一方向延伸的多个存储单元；
一第一位线结构，位于所述每一层级中的每一区块的所述第一末端，所述第一位线结构经由开关而操作性地耦接至由所述第一末端开始延伸的第一串所述存储单元；
一第二位线结构，位于所述每一层级中的每一区块的所述第二末端，所述第二位线结构经由开关而操作性地耦接至由所述第二末端开始延伸的第二串所述存储单元；
多个位线对，以所述第一方向延伸，每一位线对包括一第一位线与一第二位线，其中每个所述位线对的所述第一位线与第二位线由相邻的位线对的所述位线所隔离；
一预充电电路，在一读取操作中，对所述第一位线与所述第二位线进行预充电到一预充电平，并且选择性地维持所述第一位线与所述第二位线在所述预充电平；
一感应电路，在将所述第二位线维持在所述预充电平时，感测与所述第一位线相关联的所述多个存储单元，并且接续地感测与所述第二位线相关联的所述多个存储单元；
第一开关，用以控制所述第一位线，编程到正阈值电压；以及
第一开关，用以控制所述第二位线，擦除到负阈值电压。
12.根据权利要求11所述的存储器元件，其中所述第一位线为偶数位线，而所述第二位线为奇数位线。
13.一种存储器元件，包括：
一组第一位线，位于所述存储器元件的第一末端处在多个层级处操作性地耦接至第一位线结构；
一组第二位线，位于所述存储器元件的第二末端处在所述多个层级处操作性地耦接至第二位线结构，每一所述层级的所述第一位线以及所述第二位线交错，
一预充电电路，在一读取操作中，对所述第一位线与所述第二位线进行预充电到一预充电平，并且选择性地维持所述第一位线与所述第二位线在所述预充电平；
一感应电路，在将所述第二位线维持在所述预充电平时，感测与所述第一位线相关联的多个存储单元，并且接续地感测与所述第二位线相关联的多个存储单元；
第一开关，用以控制所述第一位线，编程到正阈值电压；以及
第一开关，用以控制所述第二位线，擦除到负阈值电压。
14.根据权利要求13所述的存储器元件，其中所述第一位线为偶数位线，而所述第二位线为奇数位线。
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