CN114863963A - 一种对存储器件的操作方法、存储器件及存储器系统 - Google Patents

Abstract

本发明实施例公开一种对存储器件的操作方法、存储器件及存储器系统。其中，方法包括：在编程操作的预充电期间，向存储单元串连接的位线提供第一预充偏压，向所述存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压；其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

Description

一种对存储器件的操作方法、存储器件及存储器系统

技术领域

本发明涉及存储器技术领域，尤其涉及一种对存储器件的操作方法、存储器件及存储器系统。

背景技术

随着存储器技术的发展，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件，也即3D存储器件。随着集成度的越来越高，对存储器件执行编程操作时出现的编程干扰问题也是当前亟待解决的技术问题。

发明内容

有鉴于此，本发明实施例提供一种对存储器件的操作方法、存储器件及存储器系统，在对存储器件执行编程操作的预充电期间，使存储单元串的选择管的栅极提供一段时间(该时间不超过位线或源极线上施加预充偏压的上升时间)的低偏压，以降低在所述预充电的期间所述存储单元串包含选择管的阈值电压的漂移，从而有效的改善存储器件的编程干扰。

为达到上述目的，本发明的技术方案是这样实现的：

一方面，本发明实施例提供一种对存储器件的操作方法，所述存储器件包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；所述操作方法包括：

在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向所述存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压；其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；

在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

另一方面，本发明实施例还提供一种存储器件，包括：

存储阵列，所述存储阵列包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；

以及耦合在所述存储阵列且被配置为控制所述存储阵列的外围电路，其中；

所述外围电路被配置为：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；

在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

又一方面，本发明实施例还提供一种存储器系统，包括：

存储器件，所述存储器件包括：

存储阵列，所述存储阵列包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；

以及耦合在所述存储阵列且被配置为控制所述存储阵列的外围电路，其中；

所述外围电路被配置为：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程；

以及耦合到所述存储器件并且被配置为控制所述存储器件的存储器控制器。

本发明实施例提供一种对存储器件的操作方法、存储器件及存储器系统。其中，所述存储器件包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；所述操作方法包括：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向所述存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压；其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。本发明实施例提供的对存储器件的操作方法，在对存储器件执行编程操作的预充电期间，使存储单元串的选择管的栅极提供一段时间(该时间不超过位线或源极线上施加预充偏压的上升时间)的低偏压，以降低在所述预充电的期间所述存储单元串包含的选择管的阈值电压的漂移，从而有效的改善存储器件的编程干扰。

附图说明

并入本发明并且形成说明书的一部分的附图示出了本发明的方面，并且与描述一起进一步用于解释本发明的原理并且使相关领域的技术人员能够制成和使用本发明实施例。

图1为根据本发明的一些方面的具有存储器件的示例性系统的块图；

图2A为根据本发明的一些方面的具有存储器件的示例性存储卡的示意图；

图2B为根据本发明的一些方面的具有存储器件的示例性固态驱动器(SSD)的示意图；

图3为根据本发明的一些方面的包括外围电路的示例性存储器件的示意图；

图4a为根据本发明的一些方面存储单元串示例性的电路图；

图4b为根据本发明的一些方面存储单元串示例性的结构示意图；

图5为根据本发明的一些方面3D存储器件示例性的透视图；

图6为根据本发明的一些方面的包括存储器单元阵列和外围电路的示例性存储器件的块图；

图7为根据本发明的一些方面示例性的对存储器件的操作方法的时序图；

图8为根据本发明实施例的一些方面示例性的对存储器件执行编程时选定存储单元串与未选定存储单元串位线、选择晶体管的电压施加情况示意图；

图9为本发明实施例提供的一种对存储器件的操作方法的流程示意图；

图10为本发明实施例提供的一种对存储器件的操作方法的时序图。

具体实施方式

尽管讨论了具体的构造和布置，但应该理解的是，这样做仅仅是出于说明的目的。这样，在不脱离本发明的范围的情况下，可以使用其他构造和布置。此外，显然本发明也可以用于各种其他应用。如本发明中描述的功能和结构特征可以彼此组合、调整和修改，以及未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本发明的范围内。

一般地，术语可以至少部分地从上下文中的使用来解释。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似的，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这样至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。

为了有效地改善存储器件编程过程中的编程干扰，在对存储器件(比如，NAND闪存存储器件)执行编程操作之前，对该存储器件先执行预充电，以提高在对存储器件中选定存储单元串(也即期望编程的存储单元串)执行编程操作时存储器件中编程抑制存储单元串(Inhibit String)(也即未选定存储单元串)对应的沟道的耦合电势，以抑制该未选定存储单元中存储晶体管的编程，从而降低编程干扰。目前常用的预充电技术可以包括通过对位线BL施加预充电偏压进行预充电、通过对源极线SL施加预充电偏压进行预充电以及使用栅极感应漏极泄漏(GIDL，Gate Induced Drain Leakage)进行预充电三大预充电技术，其中，由于使用GIDL的沟道预充电效果要好于通过对位线BL或源极线SL施加预充电偏压的预充电效果，因此，GIDL比较常用。然而，在使用GIDL进行预充电过程中，存在未选定存储单元串两端的选择晶体管的阈值电压漂移的问题，也即在使用GIDL进行预充电的过程中，未选定存储单元串包含的上选择晶体管和下选择晶体管的Vth会shift，进而影响上、下选择晶体管的编程屏蔽性，尤其是上选择晶体管的Vth shift会严重影响编程时未选定存储单元串的屏蔽性能，从而造成大的编程干扰。

为了解决上述问题，本发明引入一种解决方案，其中，在使用GIDL进行预充电时，在对位线BL或源极线SL施加预充电偏压的同时，保持未选定存储单元串包含的上或下选择晶体管的栅极导体上的电压为低偏压(比如，0伏特(V))一段时间，该一段时间不大于该预充电偏压上升至最大值的上升时间；之后，释放栅极导体上的低偏压不再做任何操作直到预充电结束或释放栅极导体上的低偏压后在选择晶体管的栅极导体上施加一小偏压，该小偏压不大于预充电偏压，以此，减少存储单元串两端的选择晶体管的阈值电压的漂移，并且可以向未选定存储单元串的沟道充入更高的电势，以降低编程干扰。

以下结合具体的存储器件的结构说明本发明。

图1示出了根据本发明的一些方面的具体有存储器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和存储器系统102，其中，存储器系统102具有一个或多个存储器件104和存储器控制器106；主机108可以是电子设备的处理器，如中央处理单元(CPU)或者片上系统(SoC)，其中，片上系统例如可以为应用处理器(AP)。主机108可以被配置为将数据发送到存储器件104或从存储器件104接收数据。

具体的，存储器件104可以是本发明中公开的任何存储器件，如下文详细公开的，存储器件104，比如，NAND闪存存储器件(如三维(3D)NAND闪存存储器件)，可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管的减小的漏电流，驱动晶体管的尺寸进一步缩小。

根据一些实施方式，存储器控制器106耦合到存储器件104和主机108。并且被配置为控制存储器件104。存储器控制器106可以管理村粗在存储器件104中的数据，并与主机108通信。在一些实施例中，存储器控制器106被设计为用于在低占空比环境中操作，比如在安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器106被设计为用于在高占空比环境中操作，比如SSD或嵌入式多媒体卡(eMMC)，其中SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器件104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器件104读取的或者被写入到存储器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器件104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器106和一个或多个存储器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器件104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。

图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件104的示意电路图。如图3所示，存储器件104可以包括存储器单元阵列301和耦合到存储器单元阵列301的外围电路302。存储器单元阵列301可以是NAND闪存存储器单元阵列，其中，存储晶体管306以NAND存储单元串308的阵列的形式提供，每个NAND存储单元串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储单元串308包括串联耦合并且垂直地堆叠的多个存储晶体管306。每个存储晶体管306可以保持连续模拟值，例如，电压或电荷，其取决于在存储晶体管306的区域内捕获的电子的数量。每个存储晶体管306可以是包括浮栅晶体管的浮栅类型的存储晶体管，或者是包括电荷捕获晶体管的电荷捕获类型的存储晶体管。

在一些实施方式中，每个存储晶体管306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储晶体管306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每存储晶体管存储两位，每存储晶体管存储三位(又被称为三级单元(TLC))，或者每存储晶体管存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图3中所示，每个NAND存储单元串308可以包括在其源极端处的源极选择栅极(SSG)310和在其漏极端处的漏极选择栅极(DSG)312。SSG 310和DSG 312可以被配置为在读取和编程操作期间激活选定的NAND存储单元串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储单元串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储单元串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储单元串308的DSG 312耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储单元串308被配置为通过经由一个或多个DSG线313将选择电压(例如，高于具有DSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 312和/或通过经由一个或多个SSG线315将选择电压(例如，高于具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 310而被选择或被取消选择。

如图3中所示，NAND存储单元串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储晶体管306同时被擦除。为了擦除选定块304中的存储晶体管306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块304以及与选定块304在同一面中的未选定块304的源极线314。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储单元串308的存储晶体管306可以通过字线318耦合，字线318选择存储晶体管306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储晶体管306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储单元串308的数量相关。每个字线318可以包括在相应页320中的每个存储晶体管306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。

图4a和图4b分别示出存储单元串308的一种示例性的电路图和一种示例性的结构示意图。在该实施例中示出的存储单元串包括4个存储晶体管的情形。可以理解的是，本发明不限于此，存储单元串中的存储晶体管数量可以为任意多个，例如32个或64个。

如图4a所示，存储单元串308的第一端连接至位线BL，第二端连接至源极线SL。存储单元串308包括第一端和第二端之间串联连接的多个晶体管，包括上选择晶体管TSG、存储晶体管M1至M4以及下选择晶体管BSG。上选择晶体管TSG通过其包含的漏极选择栅极(DSG)连接至串选择线SSL，下选择晶体管BSG通过其包含的源极选择栅极(SSG)连接至地选择线GSL。存储晶体管M1至M4的栅极导体分别连接至字线WL1至WL4的相应字线318。在一些实施例中，所述漏极选择栅极(DSG)也可以称之为第一控制栅极；所述源极选择栅极(SSG)也可以称之为第二控制栅极。

如图4b所示，存储单元串308的上选择晶体管TSG和下选择晶体管BSG分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121.栅极导体121、122、123与存储单元串308中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串308包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道区111之间夹有遂穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道区111之间夹有阻挡介质层114，从而形成上选择晶体管TSG和下选择晶体管BSG。

在该实施例中，沟道区111例如由掺杂多晶硅组成，遂穿介质层112、电荷存储层113和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层11由包含量子点或者纳米晶体的绝缘层钨。沟道区111用于提供选择晶体管和存储晶体管的沟道区，沟道区111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道区111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道区111，隧穿介质层112、电荷存储层113阻挡介质层114形成固绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道区111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，上选择晶体管TSG和下选择晶体管BSG、存储晶体管Ml至M4使用公共的沟道区111和阻挡介质层114。在沟道柱110中，沟道区111提供多个晶体管的源漏区和沟道区。在替代的实施例中，可以采用彼此独立的步骤，分别形成上选择晶体管TSG和下选择晶体管BSG的半导体层和阻挡介质层以及存储晶体管Ml至M4半导体层和阻挡介质层。

图5示出一种3D存储器件的透视图。在图5中示出3D存储器中的各个绝缘层。

在该实施例中示出的3D存储器件500包括4*4共计16个存储单元串308，每个存储单元串308包括4个存储晶体管，从而形成4*4*4共计64个存储晶体管的存储器阵列。可以理解，本发明不限于此，3D存储器件500可以包括任意多个存储单元串，例如1024个，每个存储单元串中存储晶体管数量可以为任意多个，例如，32个或64个。

在3D存储器件500中，存储单元串分别包括各自的沟道柱110以及公共的栅极导体121、122、123。栅极导体121、122、123与存储单元串308中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层问绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图4b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BLl至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。

上选择晶体管TSG的栅极导体122由栅线缝隙(Gate Line Slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1至M4的栅极导体121分别连接至相应的字线318。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一字线(即字线WL1至WL4之一)。

下选择晶体管BSG的栅极导体连接成一体。如果下选择晶体管BSG的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储晶体管306以及从每个目标存储晶体管306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图6示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器604、列解码器/位线驱动器606、行解码器/字线驱动器608、电压发生器610、控制逻辑单元612、寄存器614、接口616和数据总线618。应当理解，在一些示例中，还可以包括图6中未示出的附加外围电路。

页缓冲器/感测放大器604可以被配置为根据来自控制逻辑单元612的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器604可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储晶体管306中。在又一示例中，页缓冲器/感测放大器604还可以感测来自位线316的表示存储在存储晶体管306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器606可以被配置为由控制逻辑单元612控制，并且通过施加从电压发生器610生成的位线电压来选择一个或多个NAND存储单元串308。

行解码器/字线驱动器608可以被配置为由控制逻辑单元612控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器608还可以被配置为使用从电压发生器610生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器608还可以选择/取消选择并且驱动SSG线315和DSG线313。如下文详细描述的，行解码器/字线驱动器608被配置为对耦合到(一个或多个)选定字线318的存储晶体管306执行擦除操作。电压发生器610可以被配置为由控制逻辑单元612控制，并且生成要被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元612可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦合到控制逻辑单元612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口616可以耦合到控制逻辑单元612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元612，以及缓冲从控制逻辑单元612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦合到列解码器/位线驱动器606，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列301或从存储器单元阵列301中继或缓冲数据。

结合上面描述的存储器件结构，其中，在对存储器件采用正序编程时使用通过对位线BL施加预充电偏压，以对沟道进行预充电，所说的正序编程可以是从靠近源极侧的字线开始依次向漏极侧进行编程的方式。在对存储器件采用逆序编程时使用通过对源极线SL施加预充电偏压，以对沟道进行预充电，所说的逆序编程可以是从靠近漏极侧的字线开始依次向源极侧进行编程的方式。然而，在采用上述两种方式进行预充电时，沟道的预充电势在沟道中的传递受存储晶体管的数据类型的影响，因为对于选定字线(期望被编程的字线)WL逻辑地址以上或以下的那些已经被编程的字线，其连接的存储晶体管可以切断沟道，所以可能难以或者不可能对选定字线连接的存储晶体管对应的沟道进行预充电，例如，未选定存储单元串在靠近位线的漏极侧具有编程的存储晶体管而在源极侧上具有被擦除的存储晶体管，在这种情况下，因为漏极侧的存储晶体管可以切断漏极侧的沟道，所以难以或不可能对在源极侧的沟道进行预充电。其中，所说的数据类型也就是存储晶体管阈值电压所处的状态，该状态总体可以分为擦除态和编程态，其中，根据不同存储晶体管类型，编程态又可以分为多种，比如，SLC的存储晶体管，仅包含一个编程态，也即该类型的存储晶体管的数据类型包含擦除态和一个编程态两个类型。再比如，MLC的存储晶体管，包含三个编程态，也即该类型的存储晶体管包含擦除态和三个编程态四个类型。其他类型的存储晶体管依次类推。

对于使用GIDL进行预充电，其工作原理可以为：通过在位线与上选择晶体管BL-TSG(或者源极线与下选择晶体管SL-BSG，或者both BL-TSG and SL-BSG)之间施加较高电压差，利用这个电压差产生带间(BTB，Band to Band)遂穿(Tunneling)的电子空穴对，其中产生的空穴向沟道传输，以进行沟道预充，提高沟道的电势，这种使用GIDL预充方式不受存储晶体管的数据类型的影响，和前述两种通过BL或SL进行预充相比，使用GIDL预充可以实现更好的沟道预充效果，进而能够更有效地改善编程干扰。比如，如图7所示，其示出本发明实施例提供的使用GIDL对存储器件进行预充电的一种时序图7。在图7中，在整个预充电阶段，通过对位线BL施加预充电偏压，对上选择晶体管施加低偏压(比如，0V)，以在二者之间形成较高电压差，进而产生BTB电子空穴对，和/或，通过对源极线SL施加预充电偏压，对下选择晶体管施加低偏压(比如，0V)，以在二者之间形成较高电压差，进而产生BTB电子空穴对，从而对相应的沟道进行预充电，以提高沟道的电势，进而抑制未选定存储单元串的存储晶体管的编程。需要说明的是，存储器件的编程过程可以包括多个连续的预充电阶段、编程阶段(编程阶段包括编程及验证操作)，图7仅示意一个预充电阶段和编程阶段。图7中还示出对存储器件的编程阶段的电压施加情况示意图。其中，在编程阶段中，选定存储晶体管(期望被编程的存储晶体管)的栅极导体施加编程电压以写入数据，在编程操作结束后，在该选定存储晶体管的栅极导体施加验证电压以读取数据，其中，经由选定存储晶体管的相应位线施加所述编程电压或验证电压，经由选定存储单元串的位线读取数据。

根据前面的讨论可知，使用GIDL预充方式可以实现更好的沟道预充效果，但是在产生带间遂穿电子空穴对的同时，由于BL-TSG和/或SL-BSG之间的高电势差，也会出现热载流子注入效应的发生，会导致存储单元串的上选择晶体管和底层下选择晶体管中存储的电子向高电位的位线BL或源极线SL注入，故而存储单元串的上选择晶体管和底层下选择晶体管的阈值电压Vth向下漂移(shift)，尤其是对上选择晶体管的Vth影响较大，在这种情况下，选择晶体管的阈值电压的shift会影响未选定存储单元串的屏蔽性，从而造成了较大的编程干扰。因为如图8所示，在对存储器件进行编程时，对选定存储单元串会在上选择晶体管施加较高的偏压(比如，系统电压VDD)，同时在连接的位线施加较低的偏压(比如，0V)，其余的未选定存储单元串的上选择晶体管施加较高的偏压，同时在连接的位线施加较低的偏压，此时，未选定的存储单元串的上选择晶体管应该被关闭，而由于该上选择晶体管Vth偏低会影响未选定存储单元串的上选择晶体管的关断特性，应该关断时没有被关断，从而执行一定程度上的编程，因而造成大的编程干扰。

基于此，在一些实施例中，在使用GIDL进行预充电时，可以直接降低施加在BL或SL上的预充电偏压，以降低BL-TSG和/或SL-BSG之间的电势差，从而降低存储单元串的上选择晶体管和底层下选择晶体管的阈值电压Vth的漂移，进而有效降低编程干扰，以解决上述技术问题。

经研究，在降低施加在BL或SL上的预充电偏压时，最终传导到沟道的电势也会降低，本领域技术人员应该知道，在编程过程中，沟道电势越高，对于未选定存储单元串的抑制作用也就越好，若沟道电势降低也会影响编程时对未选定存储单元串的抑制作用，为了解决上述问题，在另一些实施例中，如图9所示，本发明实施例提供一种对存储器件的操作方法，所述存储器件包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；所述操作方法可以包括：

S901：在编程操作的预充期间，向存储单元串连接的所述位线提供第一预充偏压，向所述存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压；其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间。

需要说明的是，前述的上选择晶体管也即所述第一选择管一种具体表现形式；前述的下选择晶体管也即所述第二选择管的一种具体表现形式。本发明实施例提供的存储器件的结构可以是前述描述的结构，也可以是具有本发明实施例提供的技术问题的任一种类的存储器件。换句话说，本发明实施例提供的对存储器件的操作方法具有普适性。

这里进行的预充电从原理上可以是使用GIDL对所述存储器件进行的预充电，具体操作可以是：向存储单元串连接的所述位线提供第一预充偏压，向所述存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间。

也就是，在编程操作的预充电期间，可以仅向存储单元串连接的位线提供第一预充偏压，向所述存储单元串包含的第一选择管的栅极提供第一低偏压，以对所述存储单元串的沟道进行预充电；也可仅向存储单元串连接的源极线提供第二预充偏压，向所述存储单元串包含的第二选择管的栅极提供第二低偏压，以对所述存储单元串的沟道进行预充电；还可以向位线提供第一预充偏压，向所述存储单元串包含的第一选择管的栅极提供第一低偏压，和向存储单元串连接的源极线提供第二预充偏压，向所述存储单元串包含的第二选择管的栅极提供第二低偏压，以对所述存储单元串的沟道进行预充电。也即是说，对存储单元串的沟道进行预充电，可以在位线或源极线的一端进行，也可以在两端均进行。

可以理解的是，为了给存储单元串的沟道进行预充电，在一些实施例中，在所述第一低偏压持续期间，所述第一预充偏压与所述第一低偏压之间的电压差使得所述第一选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。同理，在所述第二低偏压持续期间，所述第二预充偏压与所述第二低偏压之间的电压差使得所述第二选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

在一些实施例中，所述第一低偏压和所述第二低偏压的大小可以为0V。或者其他值。只要能使第一预充偏压与第一低偏压之间的电压差，能够保证在所述第一选择管所在区域产生带间遂穿效应，以对所述存储单元串的沟道进行预充电；和/或，只能要使所述第二预充偏压与所述第二低偏压之间的电压差，能够保证在所述第二选择管所在区域产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

在一些实施例中，所述第一预充偏压和所述第二预充偏压也即前述的预充电偏压，其大小可以根据存储器件的类型以及实际的编程场景进行确定。

在一些实施例中，在所述预充电期间，在所述第一低偏压持续第一预设时间后，取消向所述第一选择管提供的所述第一低偏压，使所述第一选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第一低偏压持续第一预设时间后，向所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压。

在一些实施例中，在所述预充电期间，在所述第二低偏压持续第二预设时间后，取消向所述第二选择管提供的所述第二低偏压、使所述第二选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第二低偏压持续第二预设时间后，向所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。

其中，所述第一预设时间小于所述第一预充偏压的上升时间；所述第二预设时间小于所述第二预充偏压的上升时间。

这里描述的是，在所述预充电期间，在所述第一低偏压和/或第二低偏压之后的一些操作，要么在第一低偏压持续第一预设时间后和/或在第二低偏压持续第二预设时间之后取消，不再进行操作，使所述第一选择管的栅极和/或第二选择管的栅极处于浮置，直到预充电结束；要么在第一低偏压持续第一预设时间后和/或在第二低偏压持续第二预设时间之后，给第一选择管的栅极提供第一电压和/或给第二选择管的栅极提供第二电压，其中第一电压小于所述第一预充偏压、大于第一低偏压；所述第二电压小于所述第二预充偏压、大于第二低偏压。

为了保证在整个预充电期间能够对存储单元串的沟道进行预充电，在一些实施例中，所述第一预充偏压与所述第一电压之间的电压差使得所述第一选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

同理，述第二预充偏压与所述第二电压之间的电压差使得所述第二选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

需要说明的是，在所述第一选择管的栅极浮置期间，由于位线上的第一预充偏压的作用，使得所述第一选择管的栅极有一定的耦合电压，其中，所述第一预充偏压与这个耦合电压之间的电压差，能够在所述第一选择管所在区域产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。同理，在所述第二选择管浮置期间，由于源极线上的第二预充偏压的作用，使得所述第二选择管的栅极有一定的耦合电压，其中，所述第二预充偏压与这个耦合电压之间的电压差，能够在所述第二选择管所在区域产生带间遂穿效应，对存储单元串的沟通进行预充电。

对于上述过程，由于对于同一存储单元串漏极侧与源极侧结构对称，其能够解决本发明实施例提供的技术问题的原理相似，可以仅以一侧为例进行说明，比如，以在源极侧进行说明，相较于图7中的预充电时序，在整个预充电阶段，第二选择管的栅极一直被保持在低偏压(比如0V)；而在本发明提供的实施例中，在使用GIDL进行预充电阶段，在对源极侧的SL施加第二预充偏压的同时，对源极侧对应的第二选择管的栅极提供第二低偏压(比如0V)并使其持续第二预设时间，该所述第二预设时间小于所述第二预充偏压从0上升到最大值(比如10V)的上升时间，仅在该第二预设时间段内保持第二选择管的栅极为低偏压，之后浮置或提供小于第二预充偏压且大于第二低偏压的的第二电压，这样整个预充电期间，在能保证产生BTB的流动电子空穴对的同时，源极线与第二选择管之间的电势差也被降低，以此在不影响沟道电势的传导的情况下，降低了第二选择管的阈值电压的向下漂移，进而有效的改善了因第二选择管的阈值电压漂移而引起的编程干扰。

需要说明的是，要知道前述那些操作均是在对存储器件的预充电期间，在该预充电期间，最主要的作用还是要位线或者源极线上施加的预充电偏压传导到存储单元串对应的沟道中，因此，在所述第一预设时间内，要保持所述第一预充偏压与所述第一低偏压之间的电压差能够实现所述GIDL；和/或，要保持所述第二预充偏压与所述第二低偏压之间的电压差能够实现所述GIDL。

这里，为了保证较好的预充电效果，一种优选的实施方式，所述第一预设时间和所述第二预设时间不要过短也不要过长，其具有一定的取值范围，但具体的取值范围根据不同规格的存储器件而定。因为，所述第一预设时间和所述第二预设时间过短的情况下，BL-TSG和/或SL-BSG之间的电压差产生的BTB电子空穴对可能不足以向沟道传导足够的电势或者更甚可能不足以产生BTB电子空穴对，这样不利于使用GIDL进行预充电。所述第一预设时间和所述第二预设时间过长的情况下，BL-TSG和/或SL-BSG之间的电压差较高，使存储单元串的上选择晶体管和底层下选择晶体管的阈值电压Vth发生了一定程度的漂移，也会影响编程操作，因此，所述第一预设时间和所述第二预设时间可以设置在一个要设置在合理的范围内。

可以理解的是，前面描述的在取消所述第一低偏压和/或取消所述第二低偏压后所做的操作，对于BL侧的第一选择管，对其可以采用两种操作：在取消所述第一低偏压后，使所述第一选择管的栅极处于浮置，直到对所述存储器件的预充电结束，或者，对所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压；同样的，对于源极线SL侧的第二选择管，对其可以采用两种操作：在取消所述第二低偏压后，使所述第二选择管的栅极处于浮置，直到对所述存储器件的预充电结束；或者，对所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。BL侧与SL侧原理相似，仅以其中一侧进行说明。

下面以SL侧进行说明。对第二选择管的第一种操作是，取消第二低偏压后，使第二选择管的栅极处于浮置，也就是不做处理了，这时，由于SL与BSG之间相当于一个平行板电容器，其中，SL相当于其中一个板，BSG的第二控制栅极相当于另一个板，由于SL被施加有第二预充偏压，此时，BSG的第二控制栅极上会产生一个第二耦合电压，这个第二预充偏压与第二耦合电压之间的电压差能够保证实现这个GIDL，以继续向沟道传导电势。对第二选择管的第二种操作是，取消第二低偏压后，在所述第二选择管的栅极处于上施加一个第二电压(比如，6V)，这时，这个第二预充偏压与第二电压之间的电压能够保证实现这个GIDL，以继续向沟道传导电势。这个第二电压小于所述第二预充偏压、大于所述第二低偏压，其也具有一定的取值范围，具体取值范围可以根据存储器件的具体类型而定。

总的来说，不论是对第一选择管还是对第二选择管的两种操作均是要么取消低偏压后使第一选择管的栅极和/或第二选择管的栅极处于浮置，要么取消低偏压后在第一选择管的栅极和/或第二选择管的栅极施加一个小偏压，不论是那种操作，其要保证能够实现GIDL，以继续向沟道传导电势，以使BL或SL上的预充电偏压能够传导到沟道。

在一些实施例中，在预充电结束后，使所述未选定存储单元串对应沟道的电压增加至预充电电压，所述预充电电压与所述第一预充偏压和/或所述第二预充偏压呈正相关。

这里描述的是，经过前述的预充操作后，在预充电结束后，使所述未选定存储单元串对应沟道的电压增加至预充电电压，所述预充电电压与所述第一预充偏压和/或所述第二预充偏压呈正相关。也就是，所述第一预充偏压和/或所述第二预充偏压越大所述预充电电压就越大。

基于前述描述的方案，如图10所示时序图，其实际也就是如下两个方案：方案一：施加在BL and/or SL预充电偏压波形(pre-charge waveform)在上升过程中，第一选择管and/or第二选择管先hold在低偏压(比如，0V)，delay一定时间后release(第一选择管and/or第二选择管的栅极导体上的偏压会被BL and/or SL预充电偏压耦合上来)，以此实现对存储器件的整个预充电，利用该预充电方式降低第一选择管and/or第二选择管的阈值电压漂移。

方案二：BL and/or SL pre-charge waveform上升过程中，上选择晶体管and/or晚于BL and/or SL上升沿施加一个小于BL and/or SL pre-charge bias的小电压，也即，下选择晶体管先hold在低偏压(比如，0V)，delay一定时间后，施加一个小于BL and/orSLpre-chargebias的小电压，以此实现对存储器件的整个预充电，利用该预充电方式降低第一选择管and/or第二选择管的阈值电压漂移。

这两种方式减少了BL与上选择晶体管and/or SL与下选择晶体管之间的电势差，可以减少选择管and/or下选择晶体管的Vth shift，并且通过这两种方案GIDLpre-charge预充入沟道的电势高于直接降低BL and/or SL上pre-charge bias。

在对存储器件进行预充电之后，在一些实施例中，所述存储器件还包括一个或多个字线，每个字线与所述多个存储晶体管中的一个或多个连接；所述操作方法还包括：

在对所述存储器件进行编程操作期间，对选定字线施加编程电压及对未选定字线施加通过电压，使用电容性耦合将所未选定存储单元串对应的沟道中的电压从所述预充电电压增加到编程抑制电压；所述编程抑制电压用于抑制所述未选定存储单元串包含的所述选定存储晶体管的编程。

需要说明的是，在对存储器件进行预充电结束之后，在编程阶段，未选定存储单元串包含的位线上施加的电压从预充电偏压降低到VDD，VDD是片上供电电平(比如，2.5V)，包含的上选择晶体管的栅极导体保持低偏压(比如，0V)，此时，位线与第一选择管之间的电势差为-2.5V，其不足以产生GIDL，因此，不存在沟道的预充电电压的进一步增加。然而，由于因选定字线sel.WL(施加编程电压Vpgm)和未选定字线unsel.WL(施加通过电压Vpass)的电压升高而引起的电容性耦合，从而使所未选定存储单元串对应的沟道中的电压从所述预充电电压增加到编程抑制电压；所述编程抑制电压用于抑制所述未选定存储单元串包含的所述选定存储晶体管的编程。

具体的，随着sel.WL和unsel.WL从诸如0V的初始电平例增加到例如6V至8V的通过电压电平(Vpass)，从沟道电势从0V增加到Vch1。增加量是选定(和/或未选定)字线与沟道的耦合率×电压增加量(Vpass)的函数。随后，sel.WL从Vpass增加到编程电压Vpgm，从而引起Vch1到Vch2的进一步更小的增加，增加量是选定字线与沟道的耦合率×电压增加量(Vpgm-Vpass)的函数。Vch2的大小可以与Vpass大约相同。由于沟道的电势是从预充电电压(Vpre-charge)而不是从0V电容性耦合的，因此达到的峰值电平Vch2更高，这个峰值电平也即编程抑制电压。当沟道电压处于编程抑制电压(例如，6V至10V)时，能够抑制未选定存储单元串的编程，以此减少了编程干扰。

S902：在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

在一些实施例中，所述编程的方式为正序编程或逆序编程中的一种；

在所述正序编程中，从所述存储单元串靠近所述源极线一侧的存储晶体管至靠近所述位线侧的存储晶体管逐层编程；

在所述逆序编程中，从所述存储单元串靠近所述位线侧的存储晶体管至靠近所述源极线侧的存储晶体管逐层编程。

本发明实施例提供对存储器件的编程的方式也可以正序编程或逆序编程中的一种。

前面几个步骤描述的是，在预充电结束后，对存储器件执行的编程操作。

本发明实施例提供的对存储器件的操作方法，通过在对存储器件执行编程操作的预充电期间，使存储单元串的选择管的栅极提供一段时间(该时间不超过位线或源极线上施加预充偏压的上升时间)的低偏压，以降低在所述预充电的期间所述存储单元串包含的选择管的阈值电压的漂移，从而有效的改善存储器件的编程干扰。

基于同样的发明构思，本发明实施例还提供一种存储器件，可以包括：

存储阵列，所述存储阵列包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；

以及耦合在所述存储阵列且被配置为控制所述存储阵列的外围电路，其中；

所述外围电路被配置为：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；

在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

需要说明的是，这里描述的存储阵列也即前述存储器单元阵列的另一种表述形式。

在一些实施例中，所述外围电路还被配置为：

在所述预充电期间，在所述第一低偏压持续第一预设时间后，取消向所述第一选择管提供的所述第一低偏压，使所述第一选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第一低偏压持续第一预设时间后，向所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压。

在一些实施例中，所述外围电路还被配置为：在所述预充电期间，在所述第二低偏压持续第二预设时间后，取消向所述第二选择管提供的所述第二低偏压、使所述第二选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第二低偏压持续第二预设时间后，向所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。

在一些实施例中，所述存储阵列为三维NAND存储阵列。

需要说明的是，，该存储器件与前述的对存储器件的操作方法属于同一发明构思，该存储器件中出现的名词在前述的操作方法中均以详细解释，在此同样适用，不再一一赘述。

基于同样的发明构思，本发明实施例还提供一种存储器系统，可以包括：

存储器件，所述存储器件包括：

存储阵列，所述存储阵列包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；

以及耦合在所述存储阵列且被配置为控制所述存储阵列的外围电路，其中；

所述外围电路被配置为：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程；

以及耦合到所述存储器件并且被配置为控制所述存储器件的存储器控制器。

在一些实施例中，所述外围电路还被配置为：

在所述预充电期间，在所述第一低偏压持续第一预设时间后，取消向所述第一选择管提供的所述第一低偏压，使所述第一选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第一低偏压持续第一预设时间后，向所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压。

在一些实施例中，所述外围电路还被配置为：在所述预充电期间，在所述第二低偏压持续第二预设时间后，取消向所述第二选择管提供的所述第二低偏压、使所述第二选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第二低偏压持续第二预设时间后，向所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。

在一些实施例中，所述存储器系统还包括第一存储器接口和第二存储接口，其中，所述存储器控制器通过所述第一存储接口与所述存储器件通信；所述存储器控制器通过所述第二存储接口与耦合在所述存储器系统的主机通信。

这里所说的第一存储接口可以是前述的接口616。在所述存储器系统为存储卡时，所述第二存储接口可以是前述存储器卡连接器204；当所述存储器系统为SSD时，所述第二存储接口可以为前述的SSD连接器208。若存储器系统为其他类型的产品时，所述第二存储接口也可以为与产品相适应的接口。

在一些实施例中，所述存储器系统是固态硬盘SSD或存储卡。

需要说明的是，该存储器系统包含前述的存储器件，因此，二者具有相同的技术特征，该存储器系统中出现的名词在前述的存储器件中均以详细解释，在此同样适用，不再一一赘述。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (14)

1.一种对存储器件的操作方法，其特征在于，所述存储器件包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；所述操作方法包括：

在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向所述存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压；其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；

在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

2.根据权利要求1所述操作方法，其特征在于，所述操作方法还包括：

在所述预充电期间，在所述第一低偏压持续第一预设时间后，取消向所述第一选择管提供的所述第一低偏压，使所述第一选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第一低偏压持续第一预设时间后，向所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压。

3.根据权利要求1所述操作方法，其特征在于，所述操作方法还包括：

在所述预充电期间，在所述第二低偏压持续第二预设时间后，取消向所述第二选择管提供的所述第二低偏压、使所述第二选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第二低偏压持续第二预设时间后，向所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。

4.根据权利要求1所述操作方法，其特征在于，在所述第一低偏压持续期间，所述第一预充偏压与所述第一低偏压之间的电压差使得所述第一选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

5.根据权利要求2所述操作方法，其特征在于，所述第一预充偏压与所述第一电压之间的电压差使得所述第一选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

6.根据权利要求1所述操作方法，其特征在于，在所述第二低偏压持续期间，所述第二预充偏压与所述第二低偏压之间的电压差使得所述第二选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

7.根据权利要求3所述操作方法，其特征在于，所述第二预充偏压与所述第二电压之间的电压差使得所述第二选择管所在区域能够产生带间遂穿效应，以对所述存储单元串的沟道进行预充电。

8.根据权利要求1所述操作方法，其特征在于，所述预定编程顺序为正序编程或逆序编程中的一种；

在所述正序编程中，从所述存储单元串与所述源极线相邻的存储单元向与所述位线相邻的存储单元依次进行编程；

在所述逆序编程中，从所述存储单元串与所述位线相邻的存储单元向与所述源极线相邻的存储单元依次进行编程。

9.一种存储器件，其特征在于，包括：

存储阵列，所述存储阵列包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；

以及耦合在所述存储阵列且被配置为控制所述存储阵列的外围电路，其中；

所述外围电路被配置为：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；

在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程。

10.根据权利要求9所述的存储器件，其特征在于，所述外围电路还被配置为：

在所述预充电期间，在所述第一低偏压持续第一预设时间后，取消向所述第一选择管提供的所述第一低偏压，使所述第一选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第一低偏压持续第一预设时间后，向所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压。

11.根据权利要求9所述的存储器件，其特征在于，在所述预充电期间，在所述第二低偏压持续第二预设时间后，取消向所述第二选择管提供的所述第二低偏压、使所述第二选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第二低偏压持续第二预设时间后，向所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。

12.一种存储器系统，其特征在于，包括：存储器件，所述存储器件包括：

存储阵列，所述存储阵列包括多个存储单元串；每一个存储单元串包含依次串联连接的第一选择管、多个存储单元、第二选择管；每一个存储单元串经由包含的所述第一选择管连接至位线，以及经由包含的所述第二选择管至源极线；

以及耦合在所述存储阵列且被配置为控制所述存储阵列的外围电路，其中；

所述外围电路被配置为：在编程操作的预充电期间，向存储单元串连接的所述位线提供第一预充偏压，向存储单元串包含的所述第一选择管的栅极提供第一低偏压；和/或，向所述存储单元串连接的所述源极线提供第二预充偏压，向所述存储单元串包含的所述第二选择管的栅极提供第二低偏压，其中，所述第一低偏压的持续时间小于所述第一预充偏压的上升时间；所述第二低偏压的持续时间小于所述第二预充偏压的上升时间；在所述编程操作期间，按照预定编程顺序对所述存储单元串包含的存储单元进行编程；

以及耦合到所述存储器件并且被配置为控制所述存储器件的存储器控制器。

13.根据权利要求12所述的存储器系统，其特征在于，所述外围电路还被配置为：

在所述预充电期间，在所述第一低偏压持续第一预设时间后，取消向所述第一选择管提供的所述第一低偏压，使所述第一选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第一低偏压持续第一预设时间后，向所述第一选择管的栅极提供第一电压；所述第一电压小于所述第一预充偏压、大于所述第一低偏压。

14.根据权利要求12所述的存储器系统，其特征在于，所述外围电路还被配置为：在所述预充电期间，在所述第二低偏压持续第二预设时间后，取消向所述第二选择管提供的所述第二低偏压、使所述第二选择管的栅极处于浮置直到所述预充电结束；或，在所述预充电期间，在所述第二低偏压持续第二预设时间后，向所述第二选择管的栅极提供第二电压；所述第二电压小于所述第二预充偏压、大于所述第二低偏压。

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