CN114974363A - 三维存储器的读取方法、三维存储器及存储器系统 - Google Patents

Abstract

本申请公开了一种三维存储器的读取方法、三维存储器及存储器系统，属于存储技术领域。该方法包括：对目标位线进行充电，目标位线为第一存储器单元组中的存储器单元耦合的位线，第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元；向目标字线逐个施加多个读取电压，在施加多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，其中，目标字线为与待读取存储器单元层耦合的字线，第二存储器单元组中各存储器单元为第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元。采用本申请能够降低三维存储器的功耗。

Description

三维存储器的读取方法、三维存储器及存储器系统

技术领域

本申请涉及存储技术领域，特别涉及一种三维存储器的读取方法、三维存储器及存储器系统。

背景技术

随着存储技术的进步，三维存储器(例如3D NAND闪存存储芯片)的应用越来越广泛，如三维存储器可应用于手机、电脑等设备。

在三维存储器中，可以根据存储器单元存储数据的比特位个数，将一个存储器单元层划分为多个页(page)，其中，划分page的数量与存储器单元存储数据的比特位个数相等。例如，存储器单元为三级单元(Triple-Level Cell，TLC)闪存颗粒时，每个存储器单元存储的数据有三个比特位，相应的可以将一个存储器单元层划分为三个page，其中包括低页(low page)、中间页(middle page)和高页(up page)。

其中，每个page对应有不同的读取电压，在对三维存储器的任一存储器单元层进行数据读取时，可以按照各page的顺序，向相应的字线(Word Line，WL)施加各page对应的读取电压。在每次向WL施加任一page对应的任一读取电压后，可根据各位线(Bit Line，BL)在不同读取电压下的导通状态，确定存储器单元存储的相应比特位的数据，这样在向WL施加完各page对应的各读取电压后，可根据确定的存储器单元存储的各比特位的数据，确定读取结果。

为了确定各位线在不同读取电压下的导通状态，在施加向字线各page对应的读取电压的过程中，都需要对所有的位线进行充电，如此也导致三维存储器的功耗增大。

发明内容

本申请实施例提供了一种三维存储器的读取方法、三维存储器及存储器系统，能够降低三维存储器的功耗。所述技术方案如下：

第一方面，提供了一种三维存储器的读取方法，所述方法包括：

对目标位线进行充电，所述目标位线为第一存储器单元组中的存储器单元耦合的位线，所述第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元；

向目标字线逐个施加多个读取电压，在施加所述多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，并停止对所述第二存储器单元组中各存储器单元耦合的位线进行充电，其中，所述目标字线为与所述待读取存储器单元层耦合的字线，所述第二存储器单元组中各存储器单元为所述第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元；

如果确定所述待读取存储器单元层仍存在未确定读取结果的存储器单元，则转至执行所述对目标位线进行充电。

可选的，所述根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，包括：

获取所述第一存储器单元在所述已施加的读取电压下的导通状态；

根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，所述参考读取电压为使所述各存储器单元导通的最小读取电压或未使所述各存储器单元导通的最大读取电压；

根据所述参考读取电压，得到所述参考读取电压对应的读取数据，将所述读取数据作为所述第二存储器单元组对应的读取结果。

可选的，所述根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，包括：

如果本次施加的读取电压为能够使得所述各存储器单元导通的最小读取电压且在可施加的读取电压中电压值最小，或，本次施加的读取电压为未使得所述各存储器单元导通的最大读取电压且在可施加的读取电压中电压值最大，则将所述本次施加的读取电压作为所述参考读取电压；

如果本次施加的读取电压和之前施加的一个读取电压分别为使得所述各存储器单元导通的最小读取电压和未使得所述各存储器单元导通的最大读取电压，则将所述本次施加的读取电压或所述之前施加的一个读取电压作为所述参考读取电压。

可选的，每次充电后向目标字线逐个施加的多个读取电压对应同一个page。

可选的，所述三维存储器包括三维NAND闪存存储器。

第二方面，提供了一种三维存储器，所述三维存储器包括：

存储器单元阵列，所述存储器单元阵列包括多个存储器单元层；

多个字线，所述多个字线分别耦合到所述多个存储器单元层；

多个位线，所述多个位线分别耦合到任一存储器单元层中的多个存储器单元；以及

外围电路，所述外围电路耦合到所述多个字线以及所述多个位线，并且被配置为对所述多个存储器单元层中的选定存储器单元层执行读取操作，所述选定存储器单元层耦合到选定字线，其中，为了执行所述读取操作，所述外围电路被配置为：

对目标位线进行充电，所述目标位线为第一存储器单元组中的存储器单元耦合的位线，所述第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元；

向目标字线逐个施加多个读取电压，在施加所述多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，并停止对所述第二存储器单元组中各存储器单元耦合的位线进行充电，其中，所述目标字线为与所述待读取存储器单元层耦合的字线，所述第二存储器单元组中各存储器单元为所述第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元；

如果确定所述待读取存储器单元层仍存在未确定读取结果的存储器单元，则转至执行所述对目标位线进行充电。

可选的，所述外围电路被配置为：

获取所述第一存储器单元在所述已施加的读取电压下的导通状态；

根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，所述参考读取电压为使所述各存储器单元导通的最小读取电压或未使所述各存储器单元导通的最大读取电压；

根据所述参考读取电压，得到所述参考读取电压对应的读取数据，将所述读取数据作为所述第二存储器单元组对应的读取结果。

可选的，所述外围电路被配置为：

如果本次施加的读取电压为能够使得所述各存储器单元导通的最小读取电压且在可施加的读取电压中电压值最小，或，本次施加的读取电压为未使得所述各存储器单元导通的最大读取电压且在可施加的读取电压中电压值最大，则将所述本次施加的读取电压作为所述参考读取电压；

如果本次施加的读取电压和之前施加的一个读取电压分别为使得所述各存储器单元导通的最小读取电压和未使得所述各存储器单元导通的最大读取电压，则将所述本次施加的读取电压或所述之前施加的一个读取电压作为所述参考读取电压。

可选的，每次充电后向目标字线逐个施加的多个读取电压对应同一个page。

可选的，所述三维存储器包括三维NAND闪存存储器。

第三方面，提供了一种存储器系统，所述存储器系统包括：

一个或多个如第二方面所述的三维存储器；

耦合到所述三维存储器并被配置为控制所述三维存储器的存储器控制器。

本申请实施例提供的技术方案带来的有益效果是：

本申请在每次对待读取存储器单元层耦合的目标字线施加指定读取电压后，可以根据未确定读取结果的存储器单元在施加的读取电压下的导通状态，确定出部分存储器单元的读取结果。这样，当需要再次对位线进行充电时，可以不再对已确定出读取结果的存储器单元所耦合的目标位线进行充电，可以减少需要进行充电的位线个数，能够降低三维存储器的功耗。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种具有三维存储器的示例性系统的示意图；

图2是本申请实施例提供的一种具有三维存储器的示例性存储器卡的示图；

图3是本申请实施例提供的一种具有三维存储器的示例性固态驱动器的示意图；

图4是本申请实施例提供的一种包括外围电路的三维存储器的示意图；

图5是本申请实施例提供的一种包括NAND存储串的示例性存储器单元阵列的示意图；

图6是本申请实施例提供的一种包括存储器单元阵列和外围电路的示例性三维存储器的示意图；

图7是本申请实施例提供的一种三维存储器的读取方法示意图；

图8是本申请实施例提供的一种三维存储器的读取方法流程图；

图9是本申请实施例提供的一种三维存储器的读取方法流程图；

图10是本申请实施例提供的一种三维存储器的读取方法流程图；

图11是本申请实施例提供的一种位线的电压示意图；

图12是本申请实施例提供的一种位线的电压示意图；

图13是本申请实施例提供的一种位线的电压示意图；

图14是本申请实施例提供的一种位线的电压示意图；

图15是本申请实施例提供的一种位线的电压示意图；

图16是本申请实施例提供的一种位线的电压示意图；

图17是本申请实施例提供的一种位线的电压示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

图1示出了根据本公开的一些方面的具有三维存储器的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(Virtual Reality，VR)设备、增强现实(Augmented Reality，AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个三维存储器104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(central processing unit，CPU))或者片上系统(System on Chip，SOC)(例如，应用处理器(Application Processor，AP))。主机108可以被配置为将数据发送到三维存储器104或从三维存储器104接收数据。三维存储器104可以是本公开中公开的任何三维存储器。如下文详细公开的，三维存储器104(例如，NAND闪存存储器(例如，三维(3-dimension，3D)NAND闪存存储器))。

根据一些实施方式，存储器控制器106耦合到三维存储器104和主机108，并且被配置为控制三维存储器104。存储器控制器106可以管理存储在三维存储器104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(Secure Digital，SD)卡、紧凑型闪存(Compact Flash，CF)卡、通用串行总线(Universal Serial Bus，USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境固态硬盘(Solid State Disk，SSD)或嵌入式多媒体卡(Embedded MultiMedia Card，eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制三维存储器104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在三维存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从三维存储器104读取的或者被写入到三维存储器104的数据的纠错码(ErrorCorrecting Code，ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化三维存储器104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(Peripheral Component Interconnec，PCI)协议、PCI高速(PCIE)协议、高级技术附件(Advanced Technology Attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(Small Computer System Interface，SCSI)协议、增强型小型磁盘接口(Enhanced Small Drive Interface，ESDI)协议、集成驱动电子设备(Integrated Drive Electronic，IDE)协议、火线(Firewire)协议等。

存储器控制器106和一个或多个三维存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2中所示的一个示例中，存储器控制器106和单个三维存储器104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(Smart Media，SM)卡、存储器棒、多媒体卡(MMC、RS MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图3中所示的另一示例中，存储器控制器106和多个三维存储器104可以集成到SSD 306中。SSD 306还可以包括将SSD 306与主机(例如，图1中的主机108)耦合的SSD连接器308。在一些实施方式中，SSD 306的存储容量和/或操作速度大于存储器卡302的存储容量和/或操作速度。

图4示出了根据本公开的一些方面的包括外围电路的示例性三维存储器400的示意电路图。三维存储器400可以是图1中的三维存储器104的示例。三维存储器400可以包括存储器单元阵列器件401和耦合到存储器单元阵列器件401的外围电路402。存储器单元阵列器件401可以是NAND闪存存储器单元阵列，其中，存储器单元阵列器件401以NAND存储器串408的阵列的形式提供，每个NAND存储器串408在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串408包括串联耦合并且垂直地堆叠的多个存储器单元406。每个存储器单元406可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元406的区域内捕获的电子的数量。每个存储器单元406可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。

在一些实施方式中，每个存储器单元406是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(Single-Level Cell，SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，该第一电压范围是指能够使得第一存储器状态的存储器单元导通的阈值电压的分布范围，并且第二存储器状态“1”可以对应于第二电压范围，该第二电压范围是指能够使得第二存储器状态的存储器单元导通的阈值电压的分布范围。在一些实施方式中，每个存储器单元406是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(Multi-Level Cell，MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(Trinary-Level Cell，TLC))，或者每单元存储四位(又被称为四级单元(Quad-Level Cell，QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图4中所示，每个NAND存储器串408可以包括在其源极端处的源极选择栅极(SSG)410和在其漏极端处的漏极选择栅极(DSG)412。SSG410和DSG 412可以被配置为在读取和编程操作期间激活选定的NAND存储器串408(阵列的列)。在一些实施方式中，同一块404中的NAND存储器串408的源极通过同一源极线(source line，SL)414(例如，公共SL)耦合。换句话说，据一些实施方式，同一块404中的所有NAND存储器串408具有阵列公共源极(array common source，ACS)。根据一些实施方式，每个NAND存储器串408的DSG 412耦合到相应的位线416，可以经由输出总线(未示出)从位线416读取或写入数据。在一些实施方式中，每个NAND存储器串408被配置为通过经由一个或多个DSG线413将选择电压(例如，高于具有DSG 412的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 412和/或通过经由一个或多个SSG线415将选择电压(例如，高于具有SSG 410的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 410而被选择或被取消选择。

如图4中所示，NAND存储器串408可以被组织为多个块404，多个块404的每一个可以具有公共源极线414(例如，耦合到地)。在一些实施方式中，每个块404是用于擦除操作的基本数据单位，即，同一块404上的所有存储器单元406同时被擦除。为了擦除选定块404a中的存储器单元406，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块404a以及与选定块404a在同一面中的未选定块404b的源极线414。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储器串408的存储器单元406可以通过字线418耦合，字线418选择存储器单元406的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线418耦合到存储器单元406的页420，页420是用于编程操作的基本数据单位。以位为单位的一页420的大小可以与一个块404中由字线418耦合的NAND存储器串408的数量相关。每个字线418可以包括在相应页420中的每个存储器单元406处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。

图5示出了根据本公开的一些方面的包括NAND存储器串408的示例性存储器单元阵列401的截面的侧视图。如图5中所示，NAND存储器串408可以在衬底502上方垂直地延伸穿过存储器堆叠层504。衬底502可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。存储器堆叠层504可以包括交替的栅极导电层506和栅极到栅极电介质层508。存储器堆叠层504中的栅极导电层506和栅极到栅极电介质层508的对的数量可以确定存储器单元阵列401中的存储器单元406的数量。栅极导电层506可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层506包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层506包括掺杂多晶硅层。每个栅极导电层506可以包括围绕存储器单元406的控制栅极，并且可以在存储器堆叠层504的顶部处横向地延伸作为DSG线413、在存储器堆叠层504的底部处横向地延伸作为SSG线415、或者在DSG线413与SSG线415之间横向地延伸作为字线418。

如图5中所示，NAND存储器串408包括垂直地延伸穿过存储器堆叠层504的沟道结构512。在一些实施方式中，沟道结构512包括填充有(一种或多种)半导体材料(例如，作为半导体沟道520)和(一种或多种)电介质材料(例如，作为存储器膜518)的沟道孔。在一些实施方式中，半导体沟道520包括硅，例如，多晶硅。在一些实施方式中，存储器膜518是包括隧穿层526、存储层524(又称为“电荷捕获/存储层”)和阻挡层522的复合电介质层。沟道结构512可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道520、隧穿层526、存储层524和阻挡层522以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层526可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层522可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜518可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

根据一些实施方式，如图5中所示，阱514(例如，P阱和/或N阱)形成在衬底502中，并且NAND存储器串408的源极端与阱514接触。例如，源极线414可以耦合到阱514，以在擦除操作期间将擦除电压施加到阱514(即，NAND存储器串408的源极)。在一些实施方式中，NAND存储器串408还包括在NAND存储器串408的漏极端处的沟道插塞516。应当理解，尽管在图5中未示出，但是可以形成存储器单元阵列401的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。

返回参考图4，外围电路402可以通过位线416、字线418、源极线414、SSG线415和DSG线413耦合到存储器单元阵列401。外围电路402可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线416、字线418、源极线414、SSG线415和DSG线413将电压信号和/或电流信号施加到每个目标存储器单元406以及从每个目标存储器单元406感测电压信号和/或电流信号来促进存储器单元阵列401的操作。外围电路402可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图6示出了一些示例性外围电路，外围电路602包括页缓冲器/感测放大器604、列解码器/位线驱动器606、行解码器/字线驱动器608、电压发生器610、控制逻辑单元612、寄存器614、接口616和数据总线618。应当理解，在一些示例中，还可以包括图6中未示出的附加外围电路。

页缓冲器/感测放大器604可以被配置为根据来自控制逻辑单元612的控制信号从存储器单元阵列401读取数据以及向存储器单元阵列401编程(写入)数据。在一个示例中，页缓冲器/感测放大器604可以存储要被编程到存储器单元阵列401的一个页420中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线418的存储器单元406中。在又一示例中，页缓冲器/感测放大器604还可以感测来自位线416的表示存储在存储器单元406中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器606可以被配置为由控制逻辑单元612控制，并且通过施加从电压发生器610生成的位线电压来选择一个或多个NAND存储器串408。

行解码器/字线驱动器608可以被配置为由控制逻辑单元612控制，并且选择/取消选择存储器单元阵列401的块404并且选择/取消选择块404的字线418。行解码器/字线驱动器608还可以被配置为使用从电压发生器610生成的字线电压来驱动字线418。在一些实施方式中，行解码器/字线驱动器608还可以选择/取消选择并且驱动SSG线415和DSG线413。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线418的存储器单元406执行擦除操作。电压发生器610可以被配置为由控制逻辑单元612控制，并且生成要被供应到存储器单元阵列401的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元612可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦合到控制逻辑单元612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口616可以耦合到控制逻辑单元612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元612，以及缓冲从控制逻辑单元612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦合到列解码器/位线驱动器606，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列401或从存储器单元阵列401中继或缓冲数据。

存储器单元中存储不同数量的电子时具有不同的存储器状态，不同的存储器状态对应不同的存储数据，例如存储器单元为TLC类型时，具有8种存储器状态，分别对应“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。具有不同存储器状态的存储器单元对应有不同的阈值电压。当施加在一个存储器单元控制栅极的读取电压大于或等于该存储器单元的阈值电压时，可使该存储器单元处于导通的状态。这样，对于一个存储器单元，可以依次向该存储器单元施加不同的读取电压，然后根据该存储器单元在施加不同读取电压后的导通状态，确定该存储器单元中存储器状态，进而可以读取到该存储器单元中存储的数据。

在实际应用中，为了提高对三维存储器中各存储器单元存储数据的读取效率，可同时读取在同一存储器单元层(后简称“层”)的各存储器单元存储的数据。在读取任一层中各存储器单元存储的数据时，可以先将所有的位线充电至预设电压，然后向该层对应的字线施加读取电压，使施加在字线的读取电压作用在每个存储器单元的控制栅极。其中，对于该层中的任一存储器单元，如果施加在该存储器单元的读取电压大于或等于该存储器单元的阈值电压，则该存储器单元导通，进而与该存储器单元耦合的位线就会导通，进而导致位线的电压下降。如此可以通过检测位线的电压值，确定对应存储器单元的导通状态。

根据存储器单元的闪存类型不同，一个存储器单元中可存储数据的比特(bit)数不同。例如，MLC类型的存储器单元中可以存储2bit的数据，TLC类型的存储器单元中可以存储3bit的数据，QLC类型的存储器单元中可以存储4bit的数据等。本申请实施例提供的三维存储器的读取方法可应用于不同的闪存类型的存储器单元，在申请实施例中以三维存储器中的存储器单元为TLC类型为例，对方案进行详细说明，对于其他闪存类型的存储器单元处理与之类似，不再赘述。

根据存储器单元中可存储数据的比特数的不同，可以将三维存储器中一个层在逻辑上划分为多个页(page)。一个层在逻辑上可划分的page的个数与存储器单元存储数据的比特数相同。例如，存储器单元为TLC类型时，可以将三维存储器的层划分为3个page，包括low page、middle page和up page。其中，low page对应层中所有存储器单元存储数据的低位bit的数值，middle page对应层中所有存储器单元存储数据的中位bit的数值，up page对应层中所有存储器单元存储数据的高位bit的数值。如图7所示，图7为TLC类型的存储器单元存储不同数据时一种示例性的阈值电压分布图。其中，存储器单元在存储“111”时对应的阈值电压可表示为L0、存储“110”时对应的阈值电压可表示为L1、存储“100”时对应的阈值电压可表示为L2、存储“000”时对应的阈值电压可表示为L3、存储“010”时对应的阈值电压可表示为L4、存储“011”时对应的阈值电压可表示为L5、存储“001”时对应的阈值电压可表示为L6、存储“101”时对应的阈值电压可表示为L7。其中，L0-L7依次递增。low page对应的读取电压为P1和P5、middle page对应的读取电压为P2、P4和P6、up page对应的读取电压为P3和P7。其中，P1-P7依次递增。

在相关技术中，当存储器单元为TLC类型时，读取层中各存储器单元存储数据的处理包括：

将三维存储器中所有的位线充电至预设电压，然后依次向对应的字线施加P1和P5，根据每次施加读取电压后流经各位线的电流值，确定各位线的导通状态，进而确定该层中各存储器单元存储数据在低位bit的数值。参考图7，对于施加P1后导通的位线对应的存储器单元的低位bit数值为1；对于施加P1后未导通、施加P5后导通的位线对应的存储器单元的低位bit数值为0；对于施加P5未导通的位线对应的存储器单元的低位bit数值为1。

再次将三维存储器中所有的位线充电至预设电压，然后依次向对应的字线施加P2、P4和P6，根据每次施加读取电压后流经各位线的电流值，确定各位线的导通状态，进而确定该层的各存储器单元的中位bit的数值。参考图7，对于施加P2后导通的位线对应的存储器单元的中位bit的数值为1；对于施加P2后未导通、施加P4后导通的位线对应的存储器单元的中位bit的数值为0；对于施加P4后未导通、施加P6后导通的位线对应的存储器单元的中位bit的数值为1；对于施加P6未导通的位线对应的存储器单元的中位bit的数值为0。

再次将三维存储器中所有的位线充电至预设电压，然后依次向字线依次施加P3和P7，根据每次施加读取电压后流经各位线的电流值，确定各位线的导通状态，进而确定该层的各存储器单元的存储的数据在高位bit的数据。参考图7，对于施加P3后导通的位线对应的存储器单元的高位bit的数值为1；对于施加P3后未导通、施加P7后导通的位线对应的存储器单元的高位bit的数值为0；对于施加P7后未导通的位线对应的存储器单元的高位bit的数值为1。

这样在确定各page对应的数据后，可以根据各page对应的数据确定各存储器单元中存储的数据。但对一个层中的存储器单元数据的读取过程中，需要多次对三维存储器所有的位线进行充电，导致三维存储器的功耗较大。

本申请提供的三维存储器的读取方法，能够降低三维存储器的功耗，下面通过如下实施例对本申请提供的三维存储器的读取方法对应的读取原理进行介绍：

从图7中可以看出，可以根据施加一个或两个读取电压后，各存储器单元的导通状态，确定部分存储器单元中存储的数据。

在一种情况中，对于电压值最大的读取电压，如果任一存储器单元在施加该读取电压后未导通，则可以确定该存储器单元存储的数据为对应阈值电压最高的数据。参见图7，存储器单元为TLC类型时，如果存储器单元在施加P7后未导通，则可以确定该存储器单元存储的数据为“101”。或者，对于电压值最小的读取电压，如果任一存储器单元在施加该读取电压后导通，则可以确定该存储器单元存储的数据为对应阈值电压最低的数据。例如，存储器单元为TLC类型时，如果存储器单元在施加P1后导通，则可以确定该存储器单元存储的数据为“111”。

在第二种情况中，对于在电压值大小顺序上相邻的两个读取电压，如果确定任一存储器单元在施加该两个读取电压中较大的读取电压时导通，施加此两个读取电压中较小的读取电压时未导通，则可以唯一的确定出该存储器单元存储的数据。参见图7，存储器单元为TLC类型时，如果存储器单元在施加P2后未导通，且施加P3后导通，则可以确定出该存储器单元存储的数据为“100”。其中，P2为存储器单元存储“100”时对应的最大未导通读取电压，P3为存储器单元存储“100”时对应的最小导通读取电压。

因此，在本申请提供的三维存储器的读取方法中，可以在每次向字线施加读取电压后，记录每个存储器单元的导通状态。然后可以根据存储器单元的导通状态确定存储器单元中存储的数据，进而得到存储器单元的读取结果。而对于已确定读取结果的存储器单元对应的位线，后续可以不再进行充电，因此本申请在对层中的各存储器单元的读取过程中，从整体上减少需要进行充电的位线的个数，能够在一定程度上降低三维存储器的功耗。

图8是本申请实施例提供的一种三维存储器的读取方法的流程图，参见图8，该方法包括：

步骤801、对目标位线进行充电。

其中，目标位线为第一存储器单元组中的存储器单元耦合的位线，第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元。

在读取三维存储器的任一层中的存储器单元存储的数据的过程中，需要对三维存储器中的位线进行多次充电。在本申请实施例中，对于每次需要进行充电的位线可称为目标位线。目标位线是第一存储器单元组中的存储器单元耦合的位线，第一存储器单元组中的存储器单元为待读取存储器单元层(即需要进行读取操作的存储器单元层，后续可简称“待读取层”)中未确定读取结果的存储器单元。该读取结果是指存储器单元中各page对应的存储的数据。

应理解的，在对待读取层进行读取操作的过程中，第一次对位线进行充电时，待读取层中的各存储器单元均未确定出读取结果，因此，在第一次对位线进行充电时，目标位线为三维存储器的全部位线。随着对位线进行充电的次数增加，能够确定出读取结果的存储器单元越来越多，目标位线的个数呈现降低的趋势。

步骤802、向目标字线逐个施加多个读取电压，在施加多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果。

其中，目标字线为与待读取层耦合的字线，第二存储器单元组中各存储器单元为第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元。

指定读取电压是指存储器单元各个page对应的所有读取电压中对应电压值最大和对应电压值最小的读取电压。并且指定读取电压还指与已经施加在目标字线的读取电压中至少一个在电压值大小顺序上相邻的读取电压。例如对应TLC类型的存储器单元，lowpage、middle page和high page对应的各读取电压按照大小顺序排列为P1、P2、P3、P4、P5、P6、P7。则P1和P7分为别电压值最大和电压值最小的读取电压，因此P1和P7为指定读取电压。例如该P1-P7向字线对应的施加顺序为P1、P5、P2、P4、P6、P3、P7。这样在P2施加在目标位线时，P1和P5已在目标位线上施加过，且P2与P1在大小顺序上相邻，因此P2为指定读取电压。同样，在P3施加在目标位线时，P3在大小顺序上相邻的P2和P4已经施加过，因此P3也为指定读取电压。同理，指定读取电压还包括P4、和P6。

由上述读取原理介绍内容的情况一和情况二可知，在指定读取电压施加在目标字线后，对于每个未确定出读取结果的存储器单元，可以根据该存储器单元在指定读取电压(或在指定读取电压和该指定读取电压在大小顺序上相邻的读取电压)下的导通状态，确定读取结果。需要说明的是，在每次向目标字线施加指定读取电压后，并不一定能将确定出待读取层中所有未确定出读取结果的存储器单元。而对于根据存储器单元在指定读取电压下的导通状态，确定第二存储器单元组以及对应的读取结果的处理，此处先不进行详细介绍。

在对目标位线进行一次充电的过程中，该多个读取电压为同一个page对应的多个读取电压，该多个读取电压对应的施加顺序可以由技术人员预先设置，例如在对待读取层进行正向读取时，该多个读取电压按照电压值从小到大的顺序进行排列，在对待读取层进行反向读取时，该多个读取电压按照电压值从大到小的顺序进行排列。

另外，在目标位线进行充电的过程中，在每次向目标字线施加一次指定读取电压后，对于能够确定出读取结果的存储器单元，可以停止对相应存储器单元所耦合的位线进行充电。如此可进一步减少对位线进行充电的时长，能够在一定程度上降低三维存储器的功耗。

步骤803、如果确定待读取存储器单元层仍存在未确定读取结果的存储器单元，则转至执行对目标位线进行充电。

在执行完步骤802后，可以确定待读取层中是否存在案还存在未确定读取结果的存储器单元。

如果还存在未确定读取结果的存储器单元，则说明还需对待读取层进行读取操作，即继续对未确定读取结果的存储器单元所耦合的位线进行充电，向目标字线施加读取电压，以对剩余的未确定读取结果的存储器单元进行读取。也就是，可以继续转回至步骤801的处理。

由于之前已经对目标字线施加了多次读取电压，确定出了一部分存储器单元的读取结果，所以再次执行步骤801时，需要进行充电的目标位线就会减少。这样，相对于传统的每次都对所有位线进行充电的处理，能够降低三维存储器的功耗。另外，当执行步骤802的次数不同时，向目标字线逐个施加多个读取电压分别为不同的page对应的读取电压。

如果不存在未确定读取结果的存储器单元，则说明已经读取到了待读取层中所有存储器单元对应的读取结果。因此可以结束该方法流程的处理。

在一种可能的情况中，采用本方法流程提供对三维存储器的读取方法并不需要将存储器单元的各page对应的所有读取电压施加在目标字线中。以图7为例，如果在待读取层中存储的数据中存储的数据均为“111”，则可能在第一次向待读取层对应的目标字线施加P1后，便可以确定出待读取层中所有存储器单元对应的读取结果，这样只需要向目标字线一次读取电压，便完成了对待读取层的读取操作。或者，在待读取层中存储的数据中存储的数据包括“111”、“110”、“100”、“000”，则向目标字线施加P1、P2、P3、P4后，便可以完成确定出待读取层中所有存储器单元对应的读取结果。可见，本申请实施例提供的对三维存储器的读取方法，在一定情况下可以极大缩短了对待读取层进行读取操作的时长，降低了三维存储器的功耗，提高了三维存储器进行读取操作的效率。

可选的，还可以在步骤802中，每次向目标字线施加指定读取电压后，确定待读取存层是否存在未确定读取结果的存储器单元。这样，只要确定待读取存层不存在未确定读取结果的存储器单元，便可以结束对待读取层的读取操作。如此可以缩短对待读取层进行读取操作的时长，降低三维存储器的功耗，提高三维存储器进行读取操作的效率。

可选的，由于每次施加指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，可以确定出一部分存储器单元的读取结果，且该部分存储器单元的读取结果一致。因此可以根据存储器单元对应存储器状态的数目，设定数目阈值。其中，该数目阈值可以等于存储器状态的数目减一。这样，当确定已得到读取结果的种类达到数目阈值时，则说明仅剩下一种存储器状态未被确定。如果待读取层中还剩余未确定出读取结果的存储器单元，则该剩余的存储器单元对应的读取结果即为读取过程中未确定过的存储器状态。所以在步骤802中，每次向目标字线施加指定读取电压后，还可以确定已确定过的读取结果(存储器状态)的类别是否达到预设的数目阈值，在达到预设数目时，便可以结束对待读取层的读取操作，并将未确定过的存储器状态，确定为剩余存储器单元的读取结果。如此可以减少向目标字线和位线施加电压的次数，降低三维存储器的功耗，并提高三维存储器进行读取操作的效率。

下面对每次向目标位线施加指定读取电压后，确定第二存储器单元组的处理进行详细说明，参见图9，该处理包括：

步骤901、获取未确定读取结果的存储器单元在已施加的读取电压下的导通状态。

对于未确定出读取结果的存储器单元(后续可称为第一存储器单元)，在每次向目标字线施加读取电压后，可以记录每个第一存储器单元对应的导通状态。在施加指定读取电压后，获取每个第一存储器单元在已施加的读取电压下的导通状态，以根据各存储器单元在已施加的读取电压下的导通状态，确定能够得到对应读取结果的第二存储器单元组，以及对应的读取结果。其中，该已施加的读取电压可以是最近一次施加的指定读取电压，或者可以是最近一次施加的指定读取电压以及与该指定读取电压在大小顺序上相邻的读取电压。

步骤902、根据已施加的读取电压和导通状态，确定第二存储器单元组中各存储器单元对应的参考读取电压。

在获取第一存储器单元中在已施加的读取电压和导通状态后，可以在第一存储器单元中，确定出能够得到读取结果的第二存储器单元组，第二存储器单元组中各存储器单元可称为第二存储器单元。由上述读取原理的介绍内容可知，能够确定出读取结果的存储器单元分为两种情况：

情况一：对应阈值电压最小的存储器单元，向该类存储器单元施加最小的读取电压，也能使其导通。或，对应阈值电压最大的存储器单元，向该类存储器单元施加最大的读取电压，也不能使其导通。因此，在这种情况下，当确定最近一次施加的指定读取电压为最小读取电压时，可以将在指定读取电压下导通的第一存储器单元确定第二存储器单元。或，当确定最近一次施加的指定读取电压为最大读取电压时，可以将在最大读取电压未导通的第一存储器单元确定第二存储器单元。

情况二：对于对应阈值电压非最小和非最大的存储器单元，当向该类存储器单元施加两个在大小顺序上相邻的读取电压时，如果其中电压值较大的读取电压能使该存储器单元导通，电压值较小的读取电压不能使该存储器单元导通，则可以确定出该存储器单元的读取结果。因此，在这种情况下，当确定最近一次施加的指定读取电压非最小读取电压和最大读取电压时，可以获取第一存储器单元在该指定读取电压以及与该指定读取电压在大小顺序上相邻的读取电压下的导通状态，将较大读取电压下导通且在较小读取电压下未导通的第一存储器单元，确定为第二存储器单元。

因此，在每次向目标字线施加指定读取电压之后，可以根据第一存储器单元在已施加的读取电压下的导通状态，确定能够得到读取结果的第二存储器单元。以三维存储器中存储器单元的闪存类型为TLC为例，并参照图7，当向目标字线施加的读取电压为P1时，能够导通的存储器单元为第二存储器单元。当向目标字线施加的读取电压为P1、P2时，可以将施加P1未能导通、施加P2导通的存储器单元确定为第二存储器单元。

技术人员可以预先设置不同的读取电压与读取数据的对应关系，在确定第二存储器单元后，可根据使第二存储器单元导通的最小读取电压或未使第二存储器单元导通的最大读取电压，以及读取电压与读取数据的对应关系，确定第二存储器单元的读取结果。其中，用于确定读取数据的读取电压即为参考读取电压。

对应上述情况一，如果确定本次施加的读取电压为能够使得第二存储器单元导通的最小读取电压且施加的读取电压为可施加的读取电压中电压值最小的读取电压，或，确定本次施加的读取电压为未使得第二存储器单元导通的最大读取电压且施加的读取电压为可施加的读取电压中电压值最大的读取电压，则将本次施加的读取电压作为参考读取电压。

参照图7，如果向目标字线施加P1后，待读取层中存在一部分存储器单元导通，则该部分导通的存储器单元即为第二存储器单元，P1即为参考读取电压。如果向目标字线施加P7后，待读取层中存在一部分存储器单元未导通，则该部分导通的存储器单元即为第二存储器单元，P7即为参考读取电压。

对应上述情况二，如果本次施加的指定读取电压和之前施加的一个读取电压分别为使得第二存储器单元导通的最小读取电压和未使得第二存储器单元导通的最大读取电压，则将本次施加的读取电压或之前施加的一个读取电压作为参考读取电压。在实施中，如果设置的读取电压与读取数据的对应关系中，读取电压为未使存储器单元导通的最大读取电压，则可以将未使得第二存储器单元导通的最大读取电压确定为参考读取电压。反之，如果设置的读取电压与读取数据的对应关系中，读取电压为使存储器单元导通的最小读取电压，则可以将使得第二存储器单元导通的最小读取电压确定为参考读取电压。

需要说明的是，对于使得第二存储器单元导通的最小读取电压和未使得第二存储器单元导通的最大读取电压，为可施加的多个读取电压中在大小顺序上相邻的两个读取电压。继续参照图7，例如在向目标字线分别施加P1、P5、P2后，可以确定P1、P2为相邻的两个读取电压。因此对于施加P1未导通，施加P2导通的存储器单元，即为第二存储器单元。其中，P1或P2为存储器单元对应的参考读取电压。

步骤903、根据参考读取电压，得到参考读取电压对应的读取数据，将读取数据作为第二存储器单元组的读取结果。

在确定第二存储器单元对应的参考读取电压后，可以将读取电压与读取数据的对应关系，确定第二存储器单元对应的参考读取电压对应的读取数据，将确定的读取数据作为第二存储器单元的读取结果。

进一步的，针对步骤901提到的两种确定读取结果的情况，技术人员可以不同的参考读取电压与读取数据的对应关系。

针对上述情况一，可以设置参考读取电压为可施加的读取电压中最大读取电压和最小读取电压对应的读取数据。以图7为例，参考读取电压与读取数据的对应关系可如下表一：

表一

参考读取电压	读取数据
		P1	111
P7	101

例如，当确定向目标字线施加P1后，对于待读取层中导通的存储器单元即为第二存储器单元，P1即为参考读取电压，根据表一，可以得到第二存储器单元中的读取数据为“111”。

针对上述情况二，可以设置使第二存储器单元导通的最小读取电压和/或未使第二存储器单元导通的最大读取电压为参考读取电压，并设置对应的读取数据。以参考读取电压使第二存储器单元导通的最小读取电压为例，并参照图7，参考读取电压与读取数据的对应关系可如下表二：

表二

例如，当确定向目标字线施加P3、P4后，对于施加P3后未导通，对于施加P4后导通的存储器单元即为第二存储器单元。以参考读取电压使第二存储器单元导通的最小读取电压为例，第二存储器单元的参考读取电压为P4，根据表一，可以确定第二存储器单元的读取数据为“000”。

下面再以图7为例，对读取TLC类型的存储器单元每个存储器状态进行说明：

参见图10，图10为存储器单元中存储的数据为“111”时，该存储器单元所耦合位线(BL0)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL0进行充电，该BL0的电压为v0(一般v0等于0)。在t0-t1时间段内，对BL0进行充电，因此该BL0本应维持一个较高的电压，但由于t0-t1时间段内向WL0施加的P1可以使该存储器单元导通，因此会使该BL0的电压产生一定程度的降低，此时该BL0的电压可记为v1(v1>v0)。又由于在施加P1后，能够确定出该存储器单元对应的读取结果，因此在t1时刻之后可以不再对BL0进行充电，t1时刻之后再向WL0施加读取电压，该BL0对应的电压均为v0。可见，在存储器单元中存储的数据为“111”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t1，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。另外，需要说明的是v0、v1、v2并不一定是固定的电压值，还可以表示不同电压范围。

参见图11，图11为存储器单元中存储的数据为“110”时，该存储器单元所耦合位线(BL1)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL1进行充电，该BL1的电压为v0。在t0-t1时间段内，对BL0进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL1会保持一个较高的电压，此时BL1的电压可记为v2(v2>v1)。在t1-t2时间段内，继续保持对BL1进行充电，同时对WL0施加P5，由于P5能够使该存储器单元导通，因此BL1的电压会降低至v1。在t2-t3时间段内，会断开对BL1的充电，因此BL1的电压会降低至v0。在t3-t4时间段内，再次对BL1进行充电，同时对WL0施加P2，由于P2能够使该存储器单元导通，因此BL1的电压为v1。且由于P2和P1已经施加在WL0，已经能够确定出该存储器单元的读取结果。因此在t4时刻之后可以不再对BL1进行充电，t4时刻之后再向WL0施加读取电压，该BL1对应的电压均为v0。可见，在存储器单元中存储的数据为“110”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t4，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。

参见图12，图12为存储器单元中存储的数据为“100”时，该存储器单元所耦合位线(BL2)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL2进行充电，该BL2的电压为v0。在t0-t1时间段内，对BL2进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL2的为v2。在t1-t2时间段内，继续保持对BL2进行充电，同时对WL0施加P5，由于P5能够使该存储器单元导通，因此BL2的电压会降低至v1。在t2-t3时间段内，会断开对BL2的充电，因此BL2的电压会降低至v0。在t3-t4时间段内，再次对BL2进行充电，同时对WL0施加P2，由于P2不能使该存储器单元导通，因此BL2的电压为v2。在t4-t5时间段内，保持对BL2进行充电，同时向WL0施加P4，由于P4能够使该存储器单元导通，因此BL2的电压会下降为v1。在t5-t6时间段内，保持对BL2进行充电，同时向WL0施加P6，由于P6能够再次使该存储器单元导通，因此BL2的电压会下降为v0。在t6-t7时间段内，会断开对BL2的充电，BL2的电压会降低至v0。在t7-t8时间段内，再次对BL2进行充电，同时对WL0施加P3，由于P3能够使该存储器单元导通，因此BL2的电压为v1。且由于P2、P3已经施加在WL0，已经能够确定出该存储器单元的读取结果。因此在t8时刻之后可以不再对BL2进行充电，t8时刻之后再向WL0施加读取电压，该BL2对应的电压均为v0。可见，在存储器单元中存储的数据为“100”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t8，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。

参见图13，图13为存储器单元中存储的数据为“000”时，该存储器单元所耦合位线(BL3)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL3进行充电，该BL3的电压为v0。在t0-t1时间段内，对BL3进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL3的为v2。在t1-t2时间段内，继续保持对BL3进行充电，同时对WL0施加P5，由于P5能够使该存储器单元导通，因此BL3的电压会降低至v1。在t2-t3时间段内，会断开对BL3的充电，因此BL3的电压会降低至v0。在t3-t4时间段内，再次对BL3进行充电，同时对WL0施加P2，由于P2不能使该存储器单元导通，因此BL3的电压为v2。在t4-t5时间段内，保持对BL3进行充电，同时向WL0施加P4，由于P4能够使该存储器单元导通，因此BL3的电压会下降为v1。在t5-t6时间段内，保持对BL3进行充电，同时向WL0施加P6，由于P6能够再次使该存储器单元导通，因此BL3的电压会下降为v0。在t6-t7时间段内，会断开对BL3的充电，BL3的电压会降低至v0。在t7-t8时间段内，再次对BL3进行充电，同时对WL0施加P3，由于P3不能使该存储器单元导通，因此BL3的电压为v2。且由于P3、P4已经施加在WL0，已经能够确定出该存储器单元的读取结果。因此在t8时刻之后可以不再对BL3进行充电，t8时刻之后再向WL0施加读取电压，该BL3对应的电压均为v0。可见，在存储器单元中存储的数据为“000”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t8，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。

参见图14，图14为存储器单元中存储的数据为“010”时，该存储器单元所耦合位线(BL4)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL4进行充电，该BL4的电压为v0。在t0-t1时间段内，对BL4进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL4的为v2。在t1-t2时间段内，继续保持对BL4进行充电，同时对WL0施加P5，由于P5能够使该存储器单元导通，因此BL4的电压会降低至v1。在t2-t3时间段内，会断开对BL4的充电，因此BL4的电压会降低至v0。在t3-t4时间段内，再次对BL4进行充电，同时对WL0施加P2，由于P2不能使该存储器单元导通，因此BL4的电压为v2。在t4-t5时间段内，保持对BL4进行充电，同时向WL0施加P4，由于P4不能使该存储器单元导通，因此BL4的电压同样为v2。且由于P4、P5已经施加在WL0，已经能够确定出该存储器单元的读取结果。因此在t5时刻之后可以不再对BL4进行充电，t5时刻之后再向WL0施加读取电压，该BL4对应的电压均为v0。可见，在存储器单元中存储的数据为“010”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t5，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。

参见图15，图15为存储器单元中存储的数据为“011”时，该存储器单元所耦合位线(BL5)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL5进行充电，该BL5的电压为v0。在t0-t1时间段内，对BL5进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL5的为v2。在t1-t2时间段内，继续保持对BL5进行充电，同时对WL0施加P5，由于P5也不能使该存储器单元导通，因此BL5的电压同样为v2。在t2-t3时间段内，会断开对BL5的充电，因此BL5的电压会降低至v0。在t3-t4时间段内，再次对BL5进行充电，同时对WL0施加P2，由于P2不能使该存储器单元导通，因此BL5的电压为v2。在t4-t5时间段内，保持对BL5进行充电，同时向WL0施加P4，由于P4不能使该存储器单元导通，因此BL5的电压同样为v2。在t5-t6时间段内，保持对BL5进行充电，同时向WL0施加P6，由于P6能够使该存储器单元导通，因此BL5的电压为v1。且由于P5、P6已经施加在WL0，已经能够确定出该存储器单元的读取结果。因此在t6时刻之后可以不再对BL5进行充电，t6时刻之后再向WL0施加读取电压，该BL5对应的电压均为v0。可见，在存储器单元中存储的数据为“011”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t6，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。

参见图16，图16为存储器单元中存储的数据为“001”时，该存储器单元所耦合位线(BL6)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL6进行充电，该BL6的电压为v0。在t0-t1时间段内，对BL6进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL6的为v2。在t1-t2时间段内，继续保持对BL6进行充电，同时对WL0施加P5，由于P5也不能使该存储器单元导通，因此BL6的电压同样为v2。在t2-t3时间段内，会断开对BL6的充电，因此BL6的电压会降低至v0。在t3-t4时间段内，再次对BL6进行充电，同时对WL0施加P2，由于P2不能使该存储器单元导通，因此BL6的电压为v2。在t4-t5时间段内，保持对BL6进行充电，同时向WL0施加P4，由于P4不能使该存储器单元导通，因此BL6的电压同样为v2。在t5-t6时间段内，保持对BL6进行充电，同时向WL0施加P6，由于P6不能使该存储器单元导通，因此BL6的电压同样为v2。且由于P5、P6已经施加在WL0，已经能够确定出该存储器单元的读取结果。因此在t8时刻之后可以不再对BL6进行充电，t8时刻之后再向WL0施加读取电压，该BL6对应的电压均为v0。可见，在存储器单元中存储的数据为“001”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t8，相对于传统的读取方法，不需要一直对该存储器单元耦合位线进行充电，因此可以降低三维存储器的功耗。

参见图17，图17为存储器单元中存储的数据为“101”时，该存储器单元所耦合位线(BL7)随施加在目标字线(WL0)读取电压的不同，对应的电压示意图。

在t0之前未对BL7进行充电，该BL7的电压为v0。在t0-t1时间段内，对BL7进行充电，同时对WL0施加P1，由于P1无法使该存储器单元导通，因此BL7的为v2。在t1-t2时间段内，继续保持对BL7进行充电，同时对WL0施加P5，由于P5也不能使该存储器单元导通，因此BL7的电压同样为v2。在t2-t3时间段内，会断开对BL7的充电，因此BL7的电压会降低至v0。在t3-t4时间段内，再次对BL7进行充电，同时对WL0施加P2，由于P2不能使该存储器单元导通，因此BL7的电压为v2。在t4-t5时间段内，保持对BL7进行充电，同时向WL0施加P4，由于P4不能使该存储器单元导通，因此BL7的电压同样为v2。在t5-t6时间段内，保持对BL7进行充电，同时向WL0施加P6，由于P6不能使该存储器单元导通，因此BL7的电压同样为v2。在t6-t7时间段内，会断开对BL7的充电，BL7的电压会降低至v0。在t7-t8时间段内，再次对BL7进行充电，同时对WL0施加P3，由于P3不能使该存储器单元导通，因此BL7的电压为v2。在t8-t9时间段内，继续对BL7进行充电，同时对WL0施加P7，由于P7也不能使该存储器单元导通，因此BL7的电压为v1。在由于P7施加之后，已经能够确定出该存储器单元的读取结果。虽然在存储器单元中存储的数据为“101”时，需要对该存储器单元耦合位线进行充电的时间段仅为t0-t9，相对于传统的读取方法，并没有降低三维存储器的功耗。但是，由于本申请实施例提供的三维存储器的读取方法，是每次向目标字线施加指定读取电压后，确定出一部分存储器单元的读取结果。因此，在图16中确定存储器单元中存储的数据为“001”后，待读取层中剩余未确定出读取结果的存储器单元存储的数据即为“101”。因此该图17对应的处理可以不执行。所以在读取存储的数据为“101”的存储器单元时，仍然可以降低三维存储器的功耗。

本申请实施例在每次对待读取存储器单元层耦合的目标字线施加指定读取电压后，可以根据未确定读取结果的存储器单元在已施加的读取电压下的导通状态，确定出部分存储器单元的读取结果。这样，当需要对位线进行充电时，可以不对确定出读取结果的存储器单元所耦合的目标位线进行充电，可以减少需要进行充电的位线个数，能够降低三维存储器的功耗。

上述所有可选技术方案，可以采用任意结合形成本公开的可选实施例，在此不再一一赘述。

本申请实施例还提供了一种三维存储器，该三维存储器可以为上述实施例中的三维存储器，该三维存储器包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元层；多个字线，所述多个字线分别耦合到所述多个存储器单元层；多个位线，所述多个位线分别耦合到任一存储器单元层中的多个存储器单元；以及外围电路，所述外围电路耦合到所述多个字线以及所述多个位线，并且被配置为对所述多个存储器单元层中的选定存储器单元层执行读取操作，所述选定存储器单元层耦合到选定字线，其中，为了执行所述读取操作，所述外围电路被配置为：

对目标位线进行充电，所述目标位线为第一存储器单元组中的存储器单元耦合的位线，所述第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元；

向目标字线逐个施加多个读取电压，在施加所述多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，并停止对所述第二存储器单元组中各存储器单元耦合的位线进行充电，其中，所述目标字线为与所述待读取存储器单元层耦合的字线，所述第二存储器单元组中各存储器单元为所述第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元；

如果确定所述待读取存储器单元层仍存在未确定读取结果的存储器单元，则转至执行所述对目标位线进行充电。

可选的，所述外围电路被配置为：

获取所述第一存储器单元在所述已施加的读取电压下的导通状态；

根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，所述参考读取电压为使所述各存储器单元导通的最小读取电压或未使所述各存储器单元导通的最大读取电压；

根据所述参考读取电压，得到所述参考读取电压对应的读取数据，将所述读取数据作为所述第二存储器单元组对应的读取结果。

可选的，所述外围电路被配置为：

如果本次施加的读取电压为能够使得所述各存储器单元导通的最小读取电压且在可施加的读取电压中电压值最小，或，本次施加的读取电压为未使得所述各存储器单元导通的最大读取电压且在可施加的读取电压中电压值最大，则将所述本次施加的读取电压作为所述参考读取电压；

如果本次施加的读取电压和之前施加的一个读取电压分别为使得所述各存储器单元导通的最小读取电压和未使得所述各存储器单元导通的最大读取电压，则将所述本次施加的读取电压或所述之前施加的一个读取电压作为所述参考读取电压。

可选的，每次充电后向目标字线逐个施加的多个读取电压对应同一个page。

可选的，所述三维存储器包括三维NAND闪存存储器。

本申请实施例在每次对待读取存储器单元层耦合的目标字线施加指定读取电压后，可以根据未确定读取结果的存储器单元在已施加的读取电压下的导通状态，确定出部分存储器单元的读取结果。这样，当需要对位线进行充电时，可以不对确定出读取结果的存储器单元所耦合的目标位线进行充电，可以减少需要进行充电的位线个数，能够降低三维存储器的功耗。

对于三维存储器实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开三维存储器实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。

本申请实施例还提供了一种存储器系统，可以是上述如图1中的存储器系统，该存储器系统中可以包括本申请提供的三维存储器，以及耦合到三维存储器并被配置为控制三维存储器的存储器控制器。

对于存储器系统实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开存储器系统实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。

在本申请中，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“至少一个”是指一个或多个，术语“多个”指两个或两个以上，除非另有明确的限定。

以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种三维存储器的读取方法，其特征在于，所述方法包括：

对目标位线进行充电，所述目标位线为第一存储器单元组中的存储器单元耦合的位线，所述第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元；

向目标字线逐个施加多个读取电压，在施加所述多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，并停止对所述第二存储器单元组中各存储器单元耦合的位线进行充电，其中，所述目标字线为与所述待读取存储器单元层耦合的字线，所述第二存储器单元组中各存储器单元为所述第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元；

如果确定所述待读取存储器单元层仍存在未确定读取结果的存储器单元，则转至执行所述对目标位线进行充电。

2.根据权利要求1所述的方法，其特征在于，所述根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，包括：

获取所述未确定读取结果的存储器单元在所述已施加的读取电压下的导通状态；

根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，所述参考读取电压为使所述各存储器单元导通的最小读取电压或未使所述各存储器单元导通的最大读取电压；

根据所述参考读取电压，得到所述参考读取电压对应的读取数据，将所述读取数据作为所述第二存储器单元组对应的读取结果。

3.根据权利要求2所述的方法，其特征在于，所述根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，包括：

如果本次施加的读取电压为能够使得所述各存储器单元导通的最小读取电压且在可施加的读取电压中电压值最小，或，本次施加的读取电压为未使得所述各存储器单元导通的最大读取电压且在可施加的读取电压中电压值最大，则将所述本次施加的读取电压作为所述参考读取电压；

如果本次施加的读取电压和之前施加的一个读取电压分别为使得所述各存储器单元导通的最小读取电压和未使得所述各存储器单元导通的最大读取电压，则将所述本次施加的读取电压或所述之前施加的一个读取电压作为所述参考读取电压。

4.根据权利要求1所述的方法，其特征在于，每次充电后向目标字线逐个施加的多个读取电压对应同一个page。

5.根据权利要求1所述的方法，其特征在于，所述三维存储器包括三维NAND闪存存储器。

6.一种三维存储器，其特征在于，所述三维存储器包括：

存储器单元阵列，所述存储器单元阵列包括多个存储器单元层；

多个字线，所述多个字线分别耦合到所述多个存储器单元层；

多个位线，所述多个位线分别耦合到任一存储器单元层中的多个存储器单元；以及

外围电路，所述外围电路耦合到所述多个字线以及所述多个位线，并且被配置为对所述多个存储器单元层中的选定存储器单元层执行读取操作，所述选定存储器单元层耦合到选定字线，其中，为了执行所述读取操作，所述外围电路被配置为：

对目标位线进行充电，所述目标位线为第一存储器单元组中的存储器单元耦合的位线，所述第一存储器单元组中的存储器单元为待读取存储器单元层中未确定读取结果的存储器单元；

向目标字线逐个施加多个读取电压，在施加所述多个读取电压中的指定读取电压后，根据未确定读取结果的存储器单元在读取电压下的导通状态，确定第二存储器单元组对应的读取结果，并停止对所述第二存储器单元组中各存储器单元耦合的位线进行充电，其中，所述目标字线为与所述待读取存储器单元层耦合的字线，所述第二存储器单元组中各存储器单元为所述第一存储器单元组中，能够根据在读取电压下的导通状态确定出读取结果的存储器单元；

如果确定所述待读取存储器单元层仍存在未确定读取结果的存储器单元，则转至执行所述对目标位线进行充电。

7.根据权利要求6所述的三维存储器，其特征在于，所述外围电路被配置为：

获取所述未确定读取结果的存储器单元在所述已施加的读取电压下的导通状态；

根据所述已施加的读取电压和所述导通状态，确定所述第二存储器单元组中各存储器单元对应的参考读取电压，所述参考读取电压为使所述各存储器单元导通的最小读取电压或未使所述各存储器单元导通的最大读取电压；

根据所述参考读取电压，得到所述参考读取电压对应的读取数据，将所述读取数据作为所述第二存储器单元组对应的读取结果。

8.根据权利要求7所述的三维存储器，其特征在于，所述外围电路被配置为：

如果本次施加的读取电压为能够使得所述各存储器单元导通的最小读取电压且在可施加的读取电压中电压值最小，或，本次施加的读取电压为未使得所述各存储器单元导通的最大读取电压且在可施加的读取电压中电压值最大，则将所述本次施加的读取电压作为所述参考读取电压；

如果本次施加的读取电压和之前施加的一个读取电压分别为使得所述各存储器单元导通的最小读取电压和未使得所述各存储器单元导通的最大读取电压，则将所述本次施加的读取电压或所述之前施加的一个读取电压作为所述参考读取电压。

9.根据权利要求6所述的三维存储器，其特征在于，每次充电后向目标字线逐个施加的多个读取电压对应同一个page。

10.根据权利要求6所述的三维存储器，其特征在于，所述三维存储器包括三维NAND闪存存储器。

11.一种存储器系统，其特征在于，所述存储器系统包括：

一个或多个如权利要求6-10所述的三维存储器；

耦合到所述三维存储器并被配置为控制所述三维存储器的存储器控制器。

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