JP2023531214A - メモリデバイスおよびその非同期マルチプレーン独立読み出し動作 - Google Patents

メモリデバイスおよびその非同期マルチプレーン独立読み出し動作 Download PDF

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Abstract

いくつかの態様において、メモリデバイスを動作させるための方法が開示される。メモリデバイスは複数のメモリプレーンを含む。命令が非同期マルチプレーン独立(AMPI)読み出し命令であるか非AMPI読み出し命令であるかが判定される。命令がAMPI読み出し命令であることに応じて、AMPI読み出し命令に基づいてAMPI読み出し制御信号が生成され、AMPI読み出し制御信号はこれらのメモリプレーンの対応するメモリプレーンに向かわされる。命令が非AMPI読み出し命令であることに応じて、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号が生成され、非AMPI読み出し制御信号はこれらのメモリプレーンの各メモリプレーンに向かわされる。

Description

本開示はメモリデバイスおよびその動作に関する。
フラッシュメモリは、電気的に消去および再プログラムされることができる、低コスト、高密度、不揮発性のソリッドステート記憶媒体である。フラッシュメモリはNORフラッシュメモリおよびNANDフラッシュメモリを含む。各メモリセルの閾値電圧を所望のレベルに変更するため、読み出し、プログラム(書き込み)、および消去のような、さまざまな動作をフラッシュメモリによって行うことができる。NANDフラッシュメモリについては、消去動作をブロックレベルで行うことができ、プログラム動作または読み出し動作をページレベルで行うことができる。
一態様において、メモリデバイスは、Nが1より大きい整数である、N個のメモリプレーンと、第1のマイクロコントローラユニット(MCU)と、N-1個のAMPI読み出しユニットと、N個のメモリプレーン、第1のMCU、およびN-1個のAMPI読み出しユニットに結合された多重化回路と、を含む。第1のMCUは、N個のメモリプレーンのうちの１つに対し非同期マルチプレーン独立(AMPI)読み出し制御信号を提供してメモリプレーン上でのAMPI読み出し動作を制御するよう、および、N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成されている。各AMPI読み出しユニットは、N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供してそれぞれのメモリプレーン上でのAMPI読み出し動作を制御するよう構成されている。多重化回路は、非AMPI読み出し動作において、第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせ、および、AMPI読み出し動作において、第1のMCUまたはN-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットからそれぞれのメモリプレーンへN個のAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるよう構成されている。
他の一態様において、システムが、データを格納するよう構成されたメモリデバイスと、メモリデバイスに結合され、メモリデバイスにAMPI読み出し命令または非AMPI読み出し命令を送信して、格納されたデータに対するメモリデバイスの動作を制御するよう構成されたメモリコントローラと、を含む。メモリデバイスは、Nが1より大きい整数である、N個のメモリプレーンと、第1のMCUと、N-1個のAMPI読み出しユニットと、N個のメモリプレーン、第1のMCU、およびN-1個のAMPI読み出しユニットに結合された多重化回路と、多重化回路に結合されたインターフェイスを含む。第1のMCUは、N個のメモリプレーンのうちの１つに対しAMPI読み出し制御信号を提供してメモリプレーン上でのAMPI読み出し動作を制御し、および、N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成されている。各AMPI読み出しユニットは、N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供してそれぞれのメモリプレーン上でのAMPI読み出し動作を制御するよう構成されている。多重化回路は、第1のMCUまたはN-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットのいずれかからN個のメモリプレーンの対応するメモリプレーンへ制御信号を向かわせるよう構成されている。インターフェイスは、非AMPI読み出し動作において、第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせ、AMPI読み出し動作において、第1のMCUまたは対応するAMPI読み出しユニットからそれぞれのメモリプレーンへN個のAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるように多重化回路を制御するよう構成されている。
さらに他の一態様において、メモリデバイスを動作させるための方法が開示される。メモリデバイスは複数のメモリプレーンを含む。命令がAMPI読み出し命令か非AMPI読み出し命令かが判定される。命令がAMPI読み出し命令であることに応じて、AMPI読み出し命令に基づいてAMPI読み出し制御信号が生成され、AMPI読み出し制御信号はこれらのメモリプレーンの対応するメモリプレーンに向かわされる。命令が非AMPI読み出し命令であることに応じて、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号が生成され、非AMPI読み出し制御信号はこれらのメモリプレーンの各メモリプレーンに向かわされる。
本明細書に組み込まれて明細書の一部を形成する添付の図面は、本開示の態様を例示するものであり、説明とともに、本開示を説明するのに、そして関連技術における当業者が本開示を作成および使用することを可能にするのにさらに役立つものである。
本開示のいくつかの態様による、メモリデバイスを有する例示的なシステムのブロック図を示す。 本開示のいくつかの態様による、メモリデバイスを有する例示的なメモリカードの図を示す。 本開示のいくつかの態様による、メモリデバイスを有する例示的なソリッドステートドライブ(SSD)の図を示す。 本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、NANDメモリストリングを含む例示的なメモリセルアレイの断面の側面図を示す。 本開示のいくつかの態様による、メモリセルアレイおよび周辺回路を含む例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、複数のメモリプレーンを含む例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、例示的なAMPI読み出し動作のタイミング図を示す。 本開示のいくつかの態様による、複数のプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、複数のプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの図8におけるメモリデバイスの例示的な制御論理の詳細なブロック図を示す。 本開示のいくつかの態様による、複数のプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの図8におけるメモリデバイスの例示的な制御論理の詳細なブロック図を示す。 本開示のいくつかの態様による、複数のプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの他の例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、メモリデバイスを動作させるための例示的な方法の流れ図を示す。
本開示の態様は、添付の図面を参照して記載される。
具体的な構成および配置が議論されているが、これは例示のみを目的として行われていることが理解されるべきである。したがって、本開示の範囲から逸脱することなく、他の構成および配置を使用することができる。また、本開示はさまざまな他の用途にも採用することができる。本開示に記載されたような機能的および構造的特徴を互いに、そして図面に具体的に描かれていない方法で、組み合わせ、調整、および修正することができ、そのためこれらの組み合わせ、調整、および修正は本開示の範囲内にある。
一般に、文脈での用法から少なくとも部分的に用語を理解することができる。たとえば、本明細書で使用されるような「1つまたは複数」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、または特性を単数の意味で説明するために使用することができ、または特徴、構造または特性の組み合わせを複数の意味で説明するために使用することができる。同様に、「a」、「an」、または「the」のような用語も、少なくとも部分的に文脈に応じて、単数の用法を伝える、または複数の用法を伝えるように理解することができる。加えて、「に基づく」という用語も、排他的な一組の要因を伝えるように必ずしも意図されないと理解することができ、代わりに、少なくとも部分的に文脈に応じて、必ずしも明示的に説明されていない追加の要因の存在を許容することができる。
NANDフラッシュメモリデバイスのような、いくつかのメモリデバイスは、ページレベルで読み出し動作を実行し、すなわち、同じ選択されたページ内のすべてのメモリセルを同時に読み出すことができる。NANDフラッシュメモリはページのブロックで構成され、これはメモリプレーンへグループ化することもできる。デバイスの種類に応じて、プレーンは原則として相互に独立している。1つのプレーンが読み出しおよびプログラムデータについてのローカルバッファリングをカバーし、動作を並行して処理することができ、これによって動作速度が増加する。
いくつかの既知のNANDフラッシュメモリデバイスでは、マルチプレーン読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作として知られる、異なるメモリプレーン間の同期方式で実行しなければならない。しかしながら、SMPI読み出し動作では、メモリデバイスがビジーのとき(たとえば、Ready/Busy(R/B_n)信号がゼロに設定されているとき)、ホストはメモリデバイスに読み出し命令を発行することができない。結果として、システム性能は限定される。
1つまたは複数の前述の問題に対処するため、本開示は、メインMCU、およびそれぞれのメモリプレーンのAMPI読み出し動作を制御する役割をそれぞれが担う複数のAMPI読み出しユニットを有するアーキテクチャを使用してAMPI読み出し動作を実装することができる解決策を導入する。AMPI読み出し動作では、メモリデバイスがビジーのとき、ホストがメモリデバイスに読み出し命令を発行することが可能になるため、システム性能を向上させることができる。本明細書で開示されるアーキテクチャは、異なるタイプの動作を実行するとき、AMPI読み出し制御信号および他の動作のための制御信号(または、非AMPI読み出し制御信号)を同じメモリプレーンに異なる時間で多重化し、これによって複数のプレーンを制御するために使用される制御ユニットの数(およびその結果のダイサイズおよび電力消費)を低減することが可能になる多重化ユニットを含むことができる。いくつかの実装形態において、AMPI読み出しユニットは、ランダムアクセスメモリ(RAM)のようなメモリに格納されたファームウェアを実装するMCUを含み、これは高い柔軟性およびフォールトトレランスを有するとともに、ポストシリコン試験段階で柔軟な修正能力を提供して製品の反復をスピードアップする。いくつかの実装形態において、AMPI読み出しユニットは、高性能、低電力消費、および小さなダイサイズを有する有限状態機械(FSM)を実装している、特定用途向けIC(ASIC)のような専用集積回路(IC)を含む。
本開示の範囲と一致して、単一のメインMCUは、複数のメモリプレーンの任意の非AMPI読み出し動作(たとえば、SMPI読み出し、プログラム、または消去)を同期方式で制御する汎用性および柔軟性を有する。メインMCUに基づくアーキテクチャのさまざまな設計が本明細書で開示される。本開示のいくつかの態様によれば、メインMCUは、1つのメモリプレーンのAMPI読み出し動作もまた制御するよう構成され、これによってAMPI読み出しユニットの数を低減することができる。本開示のいくつかの態様によれば、メインMCUは、その機能を簡素化するように1つのメモリプレーンのAMPI読み出し動作専用ではなく、同じ数のAMPI読み出しユニットおよびメモリプレーンがそれぞれ、AMPI読み出し動作に使用される。
図1は、本開示のいくつかの態様による、メモリデバイスを有する例示的なシステム100のブロック図を示す。システム100は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車載コンピュータ、ゲーム機、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実(VR)デバイス、拡張現実(AR)デバイス、または中にストレージを有する任意の他の適切な電子デバイスとすることができる。図1に示すように、システム100は、ホスト108と、1つまたは複数のメモリデバイス104およびメモリコントローラ106を有するメモリシステム102と、を含むことができる。ホスト108は、中央処理ユニット(CPU)のような、電子デバイスのプロセッサ、またはアプリケーションプロセッサ(AP)のようなシステムオンチップ(SoC)とすることができる。ホスト108は、データをメモリデバイス104へ送信またはこれから受信するよう構成することができる。
メモリデバイス104は、読み出し、プログラム、および消去のようなメモリ動作を独立して実行することができる複数のメモリプレーンを含む、NANDフラッシュメモリデバイス、たとえば、三次元(3D)フラッシュメモリデバイスのような、本開示で開示される任意のメモリデバイスとすることができる。本開示の範囲と一致して、メモリデバイス104は、メインMCU、および複数のメモリプレーン上でAMPI読み出し動作を扱うことができる複数のAMPI読み出しユニットを含む周辺回路を含むことができる。いくつかの実装形態において、メモリデバイス104の周辺回路は、インターフェイスからのAMPIイネーブル信号に応じて、AMPI読み出し制御信号または非AMPI読み出し制御信号のいずれかを各メモリプレーンへ向かわせるよう構成された多重化回路をさらに含む。
いくつかの実装形態によれば、メモリコントローラ106はメモリデバイス104およびホスト108に結合され、メモリデバイス104を制御するよう構成されている。メモリコントローラ106は、メモリデバイス104に格納されたデータを管理し、ホスト108と通信することができる。いくつかの実装形態において、メモリコントローラ106は、セキュアデジタル(SD)カード、コンパクトフラッシュ(登録商標)(CF)カード、ユニバーサルシリアルバス(USB)フラッシュドライブ、またはパーソナルコンピュータ、デジタルカメラ、携帯電話などのような電子デバイスで使用するための他の媒体のような低デューティサイクル環境で動作するために設計されている。いくつかの実装形態において、メモリコントローラ106は、スマートフォン、タブレット、ラップトップコンピュータなどのようなモバイルデバイス、およびエンタープライズストレージアレイのためのデータストレージとして使用されるSSDまたは組み込み型マルチメディアカード(eMMC)のような高デューティサイクル環境で動作するために設計されている。メモリコントローラ106は、SMPI読み出し命令、AMPI読み出し命令、消去命令、およびプログラム命令のような命令をメモリデバイス104に送信することによって、読み出し、消去、およびプログラム動作のような、メモリデバイス104の動作を制御するよう構成することができる。メモリコントローラ106はまた、不良ブロック管理、ガベージコレクション、論理から物理アドレスへの変換、ウェアレベリングなどを含むが、これらに限定されない、メモリデバイス104に格納された、または格納されるべきデータに関するさまざまな機能を管理するよう構成することができる。いくつかの実装形態において、メモリコントローラ106は、メモリデバイス104から読み出された、またはこれに書き込まれたデータに関して誤り訂正符号(ECC)を処理するようにさらに構成されている。たとえば、メモリデバイス104をフォーマットするなど、任意の他の適切な機能もメモリコントローラ106によって実行することができる。
メモリコントローラ106は、特定の通信プロトコルにしたがって外部デバイス(たとえば、ホスト108)と通信することができる。たとえば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、ペリフェラルコンポーネントインターコネクション(PCI)プロトコル、PCIエクスプレス(PCI-E)プロトコル、アドバンスドテクノロジーアタッチメント(ATA)プロトコル、シリアルATAプロトコル、パラレルATAプロトコル、スモールコンピュータシステムインターフェイス(SCSI)プロトコル、エンハンスドスモールディスクインターフェイス(ESDI)プロトコル、インテグレーティドドライブエレクトロニクス(IDE)プロトコル、ファイアワイアプロトコルなどのような、さまざまなインターフェイスプロトコルの少なくとも1つを通して外部デバイスと通信することができる。
メモリコントローラ106および1つまたは複数のメモリデバイス104は、たとえば、ユニバーサルフラッシュストレージ(UFS)パッケージまたはeMMCパッケージのような、同じパッケージに含まれているさまざまなタイプのストレージデバイスに統合することができる。すなわち、メモリシステム102は、異なるタイプの最終電子製品に実装およびパッケージ化することができる。図2Aに示すような一例において、メモリコントローラ106および単一のメモリデバイス104をメモリカード202に統合することができる。メモリカード202は、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM)カード、メモリスティック、マルチメディアカード(MMC、RS-MMC、MMCmicro)、SDカード(SD、miniSD、microSD、SDHC)、UFSなどを含むことができる。メモリカード202は、メモリカード202をホスト(たとえば、図1におけるホスト108)と結合するメモリカードコネクタ204をさらに含むことができる。図2Bに示すような他の一例において、メモリコントローラ106および複数のメモリデバイス104をSSD206に統合することができる。SSD206は、SSD206をホスト(たとえば、図1におけるホスト108)と結合するSSDコネクタ208をさらに含むことができる。いくつかの実装形態において、SSD206のストレージ容量および/または動作速度はメモリカード202のものより大きい。
図3は、本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイス300の概略回路図を示す。メモリデバイス300は図1におけるメモリデバイス104の一例とすることができる。メモリデバイス300は、メモリセルアレイ301と、メモリセルアレイ301に結合された周辺回路302と、を含むことができる。メモリセルアレイ301は、基板(図示せず)の上方に垂直にそれぞれ延在するNANDメモリストリング308のアレイの形態でメモリセル306が提供されているNANDフラッシュメモリセルアレイとすることができる。いくつかの実装形態において、各NANDメモリストリング308は、直列に結合されて垂直に積み重ねられた複数のメモリセル306を含む。各メモリセル306は、メモリセル306の領域内に捕捉された電子の数に依存する、電圧または電荷のような、連続的、アナログ値を保持することができる。各メモリセル306は、フローティングゲートトランジスタを含むフローティングゲートタイプのメモリセルまたは電荷トラップトランジスタを含む電荷トラップタイプのメモリセルのいずれかとすることができる。
いくつかの実装形態において、各メモリセル306は、2つの可能なメモリ状態を有し、したがって1ビットのデータを格納することができるシングルレベルセル(SLC)である。たとえば、第1のメモリ状態「0」は電圧の第1の範囲に対応することができ、第2のメモリ状態「1」は電圧の第2の範囲に対応することができる。いくつかの実装形態において、各メモリセル306は、4つより多くのメモリ状態で1ビットより多くのデータを格納することができるマルチレベルセル(MLC)である。たとえば、MLCはセルあたり2ビット、セルあたり3ビット(トリプルレベルセル(TLC)としても知られる)、またはセルあたり4ビット(クワッドレベルセル(QLC)としても知られる)を格納することができる。各MLCは、可能な公称ストレージ値の範囲を想定するようにプログラムすることができる。一例において、各MLCが2ビットのデータを格納すれば、MLCは、3つの可能な公称ストレージ値の1つをセルに書き込むことによって、消去された状態から3つの可能なプログラミングレベルの1つを想定するようにプログラムすることができる。第4の公称ストレージ値を消去された状態に使用することができる。
図3に示すように、各NANDメモリストリング308は、そのソース端にソース選択ゲート(SSG)トランジスタ310を、そのドレイン端にドレイン選択ゲート(DSG)トランジスタ312を含むことができる。SSGトランジスタ310およびDSGトランジスタ312は、読み出しおよびプログラム動作中、選択されたNANDメモリストリング308(アレイの列)を作動させるよう構成することができる。いくつかの実装形態において、同じブロック304内のNANDメモリストリング308のソースは、同じソースライン(SL)314、たとえば共通SLを通して結合されている。換言すれば、いくつかの実装形態によれば、同じブロック304内のすべてのNANDメモリストリング308がアレイ共通ソース(ACS)を有する。いくつかの実装形態によれば、各NANDメモリストリング308のDSGトランジスタ312のドレインはそれぞれのビットライン316に結合され、これから出力バス(図示せず)を介してデータを読み書きすることができる。いくつかの実装形態において、各NANDメモリストリング308は、1つまたは複数のDSGライン313を通してそれぞれのDSGトランジスタ312のゲートに選択電圧(たとえば、DSGトランジスタ312の閾値電圧の上方)または選択解除電圧(たとえば、0V)を印加することによって、および/または1つまたは複数のSSGライン315を通してそれぞれのSSGトランジスタ310のゲートに選択電圧(たとえば、SSGトランジスタ310の閾値電圧の上方)または選択解除電圧(たとえば、0V)を印加することによって、選択または選択解除されるよう構成されている。
図3に示すように、NANDメモリストリング308は複数のブロック304へ編成することができ、これらのそれぞれが、たとえば、ACSに結合された、共通ソースライン314を有することができる。いくつかの実装形態において、各ブロック304は消去動作のための基本データ単位であり、すなわち、同じブロック304上のすべてのメモリセル306が同時に消去される。選択されたブロック304内のメモリセル306を消去するため、選択されたブロック304ならびに選択されたブロック304と同じプレーン内の選択されていないブロック304に結合されたソースライン314を、高正電圧(たとえば、20V以上)のような消去電圧(Vers)でバイアスすることができる。隣接するNANDメモリストリング308のメモリセル306は、メモリセル306のどの行が読み出しおよびプログラム動作によって影響されるかを選択するワードライン318を通して結合することができる。いくつかの実装形態において、各ワードライン318はメモリセル306のページ320に結合され、これはプログラムおよび読み出し動作のための基本データ単位である。1つのページ320のビットでのサイズは、1つのブロック304内のワードライン318によって結合されたNANDメモリストリング308の数に関連し得る。各ワードライン318は、それぞれのページ320内の各メモリセル306で複数の制御ゲート(ゲート電極)、および制御ゲートを結合するゲートラインを含むことができる。
図4は、本開示のいくつかの態様による、NANDメモリストリング308を含む例示的なメモリセルアレイ301の断面の側面図を示す。図4に示すように、NANDメモリストリング308は基板402の上方のメモリスタック404を通って垂直に延在することができる。基板402は、シリコン(たとえば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウム砒素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレータ(SOI)、ゲルマニウムオンインシュレータ(GOI)、または任意の他の適切な材料を含むことができる。
メモリスタック404は、交互配置されたゲート導電層406およびゲート間誘電体層408を含むことができる。メモリスタック404におけるゲート導電層406およびゲート間誘電体層408の対の数により、メモリセルアレイ301におけるメモリセル306の数を決定することができる。ゲート導電層406は、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ポリシリコン、ドープドシリコン、ケイ化物、またはこれらの任意の組み合わせを含むが、これらに限定されない導電材料を含むことができる。いくつかの実装形態において、各ゲート導電層406は、タングステン層のような金属層を含む。いくつかの実装形態において、各ゲート導電層406はドープドポリシリコン層を含む。各ゲート導電層406は、メモリセル306を取り囲む制御ゲート、DSGトランジスタ312のゲート、またはSSGトランジスタ310のゲートを含むことができ、メモリスタック404の頂部でDSGライン313、メモリスタック404の底部でSSGライン315、またはDSGライン313とSSGライン315との間のワードライン318として横方向に延在することができる。
図4に示すように、NANDメモリストリング308は、メモリスタック404を通って垂直に延在するチャネル構造412を含む。いくつかの実装形態において、チャネル構造412は、半導体材料(たとえば、半導体チャネル420として)および誘電体材料(たとえば、メモリフィルム418として)で充填されたチャネルホールを含む。いくつかの実装形態において、半導体チャネル420は、ポリシリコンのようなシリコンを含む。いくつかの実装形態において、メモリフィルム418は、トンネリング層426、蓄積層424(「電荷トラップ/蓄積層」としても知られる)、およびブロッキング層422を含む複合誘電体層である。チャネル構造412は円筒形状(たとえば、柱形状)を有することができる。いくつかの実装形態によれば、半導体チャネル420、トンネリング層426、蓄積層424、ブロッキング層422は、柱の中心から外側表面に向かってこの順序で放射状に配置されている。トンネリング層426は、酸化シリコン、酸窒化シリコン、またはこれらの任意の組み合わせを含むことができる。蓄積層424は、窒化シリコン、酸窒化シリコン、シリコン、またはこれらの任意の組み合わせを含むことができる。ブロッキング層422は、酸化シリコン、酸窒化シリコン、高誘電率(high-k)誘電体、またはこれらの任意の組み合わせを含むことができる。一例において、メモリフィルム418は、酸化シリコン/酸窒化シリコン/酸化シリコン(ONO)の複合層を含むことができる。
図4に示すように、いくつかの実装形態によれば、ウェル414(たとえば、Pウェルおよび/またはNウェル)が基板402に形成され、NANDメモリストリング308のソース端がウェル414と接触している。たとえば、ソースライン314をウェル414に結合して、消去動作中、ウェル414、すなわち、NANDメモリストリング308のソースに消去電圧を印加することができる。いくつかの実装形態において、NANDメモリストリング308は、NANDメモリストリング308のドレイン端にチャネルプラグ416をさらに含む。
図3に戻ると、周辺回路302は、ビットライン316、ワードライン318、ソースライン314、SSGライン315、およびDSGライン313を通してメモリセルアレイ301に結合することができる。周辺回路302は、ビットライン316、ワードライン318、ソースライン314、SSGライン315、およびDSGライン313を通して各ターゲットメモリセル306へおよびここから電圧信号および/または電流信号を印加および感知することによってメモリセルアレイ301の動作を促進するための任意の適切なアナログ、デジタル、および混合信号回路を含むことができる。周辺回路302は、金属酸化物半導体(MOS)技術を使用して形成されたさまざまなタイプの周辺回路を含むことができる。たとえば、図5は、ページバッファ/センス増幅器504、コラムデコーダ/ビットラインドライバ506、ローデコーダ/ワードラインドライバ508、電圧発生器510、制御論理512、レジスタ514、インターフェイス516、およびデータバス518を含むいくつかの例示的な周辺回路を示す。いくつかの例において、図5に示されていない追加の周辺回路を含むこともできるということが理解される。
ページバッファ/センス増幅器504は、制御論理512からの制御信号にしたがってデータをメモリセルアレイ301から読み出すおよびここへプログラムする(書き込む)よう構成することができる。一例において、ページバッファ/センス増幅器504は、メモリセルアレイ301の1ページ320内へプログラムされるべきプログラムデータ(書き込みデータ)の1ページを格納することができる。他の一例において、ページバッファ/センス増幅器504は、選択されたワードライン318に結合されたメモリセル306内へデータが適切にプログラムされたことを保証するプログラム検証動作を実行することができる。さらに他の一例において、ページバッファ/センス増幅器504は、メモリセル306に格納されたデータビットを表すビットライン316からの低電力信号を感知し、読み出し動作において認識可能な論理レベルまで小さな電圧スイングを増幅することもできる。コラムデコーダ/ビットラインドライバ506は、制御論理512からの制御信号にしたがって制御論理512によって制御され、電圧発生器510から生成されたビットライン電圧を印加することによって1つまたは複数のNANDメモリストリング308を選択するよう構成することができる。
ローデコーダ/ワードラインドライバ508は、制御論理512からの制御信号にしたがって制御論理512によって制御され、メモリセルアレイ301のブロック304を選択/選択解除するとともにブロック304のワードライン318を選択/選択解除するよう構成することができる。ローデコーダ/ワードラインドライバ508は、電圧発生器510から生成されたワードライン電圧を使用してワードライン318を駆動するようにさらに構成することができる。いくつかの実装形態において、ローデコーダ/ワードラインドライバ508はSSGライン315およびDSGライン313も選択/選択解除および駆動することもできる。電圧発生器510は、制御論理512からの制御信号にしたがって制御論理512によって制御され、メモリセルアレイ301に供給されるべきワードライン電圧(たとえば、読み出し電圧、プログラム電圧、パス電圧、ローカル電圧、検証電圧など)、ビットライン電圧、およびソースライン電圧を生成するよう構成することができる。
制御論理512は、上述の各周辺回路に結合され、さまざまな制御信号を生成および送信することによって各周辺回路の動作を制御するよう構成することができる。以下で詳細に説明するように、制御論理512は、複数のメモリプレーンのAMPI読み出し動作および非AMPI読み出し動作を独立して制御するためにメインMCUおよび複数のAMPI読み出しユニットを異なるアーキテクチャおよび実装形態で含むことができる。レジスタ514は、制御論理512に結合され、ステータスレジスタ、コマンドレジスタ、およびステータス情報、コマンドオペレーションコード(OPコード)、および各周辺回路の動作を制御するためのコマンドアドレスを格納するためのアドレスレジスタを含むことができる。たとえば、レジスタは、メモリデバイス104がレディ状態にあるかビジー状態にあるかを示すR/B_nのステータスレジスタを含むことができる。
インターフェイス516は、制御論理512に結合され、命令フェッチャ/バッファ、ならびにメモリコントローラ(たとえば、図1における106)から受け取られた命令をデコードしてデコードされた命令を制御論理512に中継する命令デコーダとして作用することができる。以下で詳細に説明するように、インターフェイス516は、AMPIイネーブル信号のような追加の制御信号を生成して、制御論理512が他の周辺回路を制御するのを支援することもできる。インターフェイス516は、制御論理512から受信されたステータス情報をメモリコントローラ(たとえば、図1における106)へバッファおよび中継することもできる。インターフェイス516は、データバス518を介してコラムデコーダ/ビットラインドライバ506に結合され、データ入力/出力(I/O)インターフェイスおよびメモリセルアレイ301へおよびここからデータをバッファおよび中継するデータバッファとしてさらに作用することができる。
図6は、本開示のいくつかの態様による、複数のメモリプレーンを含む例示的なメモリデバイス300のブロック図を示す。いくつかの実装形態において、メモリデバイス300は複数のメモリプレーン602、すなわち、N個のメモリプレーンを含み、Nは1より大きい整数(たとえば、図6において4)である。メモリプレーン602は、読み出し動作、プログラム動作、または消去動作を実行する際に相互に独立していることができる。たとえば、各メモリプレーン602は、制御論理512からの読み出し制御信号の受信に応じて独立して読み出し動作を実行するよう構成することができる。いくつかの実装形態において、各メモリプレーン602は、読み出しおよびプログラムデータのためのローカルバッファリングをカバーし、並行して動作を処理し、これによって動作速度を増加させることができる。その独立した動作を可能にするため、各メモリプレーン602は、一組のメモリセルアレイ301のブロック304、およびページバッファ/センス増幅器504、コラムデコーダ/ビットラインドライバ506、およびローデコーダ/ワードラインドライバ508のような一組の周辺回路を含むことができる。
メモリデバイス300を独立したメモリプレーン602に分離することによって、複数のプレーン独立(MPI)読み出し動作を同期方式(すなわち、SMPI読み出し動作)または非同期方式(すなわち、AMPI読み出し動作)で複数のメモリプレーン602上で実行して読み出し速度を増加させることができる。たとえば、図7は、本開示のいくつかの態様による、例示的なAMPI読み出し動作のタイミング図を示す。図7に示すように、DQ[7:0]は、読み出し動作またはプログラム動作においてメモリセルアレイ301からまたはここへデータを送信する8ビット双方向データバス(たとえば、図5におけるデータバス518)を表す。MPI読み出し動作において、MPI読み出し命令(00h、30h)は、対応するメモリプレーン(プレーン0、1、2など)からデータを読み出すことを示す。R/B_nは、メモリデバイス300が読み出し状態(ハイに設定)にあるかビジー状態(ローに設定)にあるかを示す信号を表す。
AMPI読み出し動作について、異なるメモリプレーン602からの読み出しのためのAMPI読み出し命令は、メモリコントローラ(例えば、図1におけるメモリコントローラ106)によってメモリデバイス300へと連続的に送信され得る。図7に示されているように、R/B_n信号は、プレーン0のためのAMPI読み出し命令を受信するときにメモリデバイス300がビジーになることを指示する低に設定され得るが、AMPI読み出し動作が、同期的に取り扱われるSMPI読み出し動作とは対照的に、非同期的に取り扱われるため、他のメモリプレーン1および2を読み出すための追加のAMPI読み出し命令が、メモリコントローラによってなおも発行され、メモリデバイス300によって取り扱われてもよい。したがって、AMPI読み出し動作は、メモリデバイス300がビジーであるときであっても、任意の適切なときにAMPI読み出し動作をメモリデバイス300に発行することができるため、ホスト(例えば、図1におけるホスト108)およびメモリコントローラ(例えば、図1におけるメモリコントローラ106)により高い柔軟性を提供することができ、それによって、メモリデバイス300がビジーでないときに同時に発行されることに限定されるSMPI読み出し動作と比較して、ホストの性能を向上させることできる。
図8は、本開示のいくつかの態様による、複数のメモリプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行することができる例示的なメモリデバイス800のブロック図を示す。メモリデバイス800は、図3～図6におけるメモリデバイス300の一例であり得る。メモリデバイス800は、制御論理512、インターフェイス516、レジスタ514、および多重化回路(MUX)808を含む周辺回路と、複数のメモリプレーン602とを備え得る。図8に示されているように、いくつかの実施では、複数のメモリプレーン602でAMPI読み出し動作および非AMPI読み出し動作を実行するとき、制御論理512は、メインMCU802(本明細書では、「第1のMCU」とも称される)と、複数のAMPI読み出しユニット804とを備え、インターフェイス516は、命令デコーダ810と、命令フェッチャ812と、データI/O814とを備える。
ある実施では、図8に示されているように、メモリデバイス800は4個のメモリプレーン602(プレーン0、1、2、および3)を備える。本明細書に記載されているように、メモリプレーン602の数は、概してNとして表すことができ、Nは、例えば2、3、4、5、6など、1より大きい整数である。図6を参照して先に記載されているように、各メモリプレーン602は、メモリプレーン602におけるメモリセルにおいて、読み出し動作、プログラム動作、および/または消去動作など、個々のメモリ動作を可能とする周辺回路(例えば、ページバッファ/センス増幅器504、コラムデコーダ/ビット線ドライバ506、およびローデコーダ/ワード線ドライバ508)のセットを備え得る。
対応するように、制御論理512は、N-1個のAMPI読み出しユニット804を備え得る。つまり、AMPI読み出しユニット804の数は、いくつかの実施によれば、メモリプレーン602の数より1つ少ない。例えば、図8に示されているように、制御論理512は、3個のAMPI読み出しユニット804(AMPIユニット1、2、および3)を備え得る。他方で、制御論理512は、図8に示されているように、メインMCU802とAMPI読み出しユニット804との全体の数(4)がメモリプレーン602の数(4)と同じとなるように、メインMCU802も備える。つまり、図8におけるメモリデバイス800の制御論理512は、N個のメモリプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの一般的な「1+(N-1)」のアーキテクチャの例を表しており、ここで、「1」は単一のメインMCU802を表しており、「N-1」は複数のAMPI読み出しユニット804の数を表している。後で詳細に記載されているように、AMPI読み出し動作を実行するとき、AMPI読み出しユニット804およびメインMCU802の各々1つが、いくつかの実施によれば、それぞれのメモリプレーン602のAMPI読み出し動作を制御する役割を担う。例えば、メインMCU802はプレーン0の役割を担うことができ、AMPIユニット1はプレーン1の役割を担うことができ、AMPIユニット2はプレーン2の役割を担うことができ、AMPIユニット3はプレーン3の役割を担うことができる。1対1の関係がN個のメモリプレーン602と「1+(N-1)」個のメインMCU802およびAMPI読み出しユニット804との間に存在する限り、図8に示されたマッピングが例示の目的だけのためであることは、理解される。
いくつかの実施では、メインMCU802は、メモリプレーン602のうちの1つ(例えば、プレーン0)に対しAMPI読み出し制御信号を提供してメモリプレーン602(例えば、プレーン0)上でのAMPI読み出し動作を制御し、および、各メモリプレーン602(例えば、プレーン0、1、2、または3)に対し非AMPI読み出し制御信号を提供して各メモリプレーン602上での非AMPI読み出し動作を制御するよう構成される。制御信号は、例えば、データをロード/アンロードするためのページバッファ/センス増幅器504への信号、ビット線の選択および駆動を制御するためのコラムデコーダ/ビット線ドライバ506への信号、および、ワード線を選択および駆動するためのローデコーダ/ワード線ドライバ508への信号を含み得る。非AMPI読み出し動作は、例えば、SMPI読み出し動作、プログラム動作、または消去動作を含め、AMPI読み出し動作以外の任意の適切なメモリ動作を含み得る。つまり、メインMCU802は、少なくとも2つの役割、すなわち、(1)例えばプレーン0といったそれぞれのメモリプレーン602のAMPI読み出し動作制御を取り扱う役割を担うAMPI読み出しユニットとして作用すること、例えばプレーン0、1、2、または3といった各メモリプレーン602のいれずかの非AMPI読み出し動作制御を取り扱うための制御ユニットとして作用することとを有し得る。制御論理512の包括的な処理ユニットとして、メインMCU802が、AMPI読み出し動作および非AMPI読み出し動作の制御を除いて、制御論理512の任意の他の適切な機能を実行してもよいことは、理解される。
前述の機能を実施するために、メインMCU802は、メインMCU802に結合された、またはMCU802の一部であるメモリ806に格納されたファームウェアコードおよび/またはソフトウェアコードを実行することができる1つまたは複数の処理コア(例えば、演算論理回路(ALU))を備え得る。メインMCU802が任意の適切な種類のプロセッサを備え得る。メモリ806は、本明細書に記載されているメインMCU802の機能を実施するファームウェアコードおよび/またはソフトウェアコードを格納するための任意の適切な読み出し専用メモリ(ROM)および/またはランダムアクセスメモリ(RAM)を備え得る。メモリ806におけるファームウェアコードおよび/またはソフトウェアコードは、例えば、バグを直すために、または、追加の特徴をメインMCU802に追加するために、チップのテープアウトの後に新たなファームウェアコードおよび/またはソフトウェアコードをRAMへとロードすることなどで、ソフト修復を介して更新またはパッチされ得る。
いくつかの実施では、各AMPI読み出しユニット804は、それぞれのメモリプレーン602(例えば、プレーン1、2、または3)に対しAMPI読み出し制御信号を提供してそれぞれのメモリプレーン602上でのAMPI読み出し動作を制御するよう構成される。つまり、非AMPI読み出し動作(および、同じくいくつかの他の機能)も取り扱うメインMCU802と異なり、AMPI読み出しユニット804は、いくつかの実施によれば、対応するメモリプレーン602のAMPI読み出し動作を制御するための専用とされる。制御信号は、例えば、データをロード/アンロードするためのページバッファ/センス増幅器504への信号、ビット線の選択および駆動を制御するためのコラムデコーダ/ビット線ドライバ506への信号、および、ワード線を選択および駆動するためのローデコーダ/ワード線ドライバ508への信号を含み得る。
前述の機能を実施するために、AMPI読み出しユニット804は、MCU、または、例えばASICなどのICといった専用のハードウェアモジュールのいずれかを備え得る。メインMCU802と同様に、AMPI読み出しユニット804のMCUは、MCUに結合されたメモリ、またはMCUの一部としてのメモリに格納されたファームウェアコードおよび/またはソフトウェアコードを実行することができる1つまたは複数の処理コア(例えば、ALU)を備え得る。AMPI読み出しユニット804の前述の機能はファームウェアコードおよび/またはソフトウェアコードによって実施され得る。AMPI読み出しユニット804のASICに関して、前述の機能を達成するためにFSMを実施することができる。いくつかの例では、AMPI読み出しユニット804におけるICは、ASICの他に、フィールドプログラマブルゲートアレイ(FPGA)または任意の他の種類のICであり得ることが理解される。
図9Aに示されているように、いくつかの実施では、各AMPI読み出しユニット804は、MCU902(本明細書では「第2のMCU」とも称される副MCU1、2、または3)と、MCU902に結合されたメモリ904とを備える。つまり、各メモリプレーン602は、いくつかの実施によれば、AMPI読み出し動作を実行するとき、それぞれのMCU802または902に結合され、それぞれのMCU802または902によって制御される。各MCU902は、複数のメモリプレーン602のAMPI読み出し動作を制御するとき、制御ユニット同士の間に統一性を確保するために、メインMCU802と同じハードウェア設計を有し得る。メモリ806およびメモリ904に格納され、メインMCU802および副MCU902によって実行されるファームウェアコードおよび/またはソフトウェアコードは、先に詳細に検討されているように、AMPI読み出し動作の観点において、メインMCU802および副MCU902に異なる機能を持たせるために、異なる可能性がある。
図9Bに示されているように、いくつかの実施では、各AMPI読み出しユニット804は、本明細書で開示されているAMPI読み出し機能を実行する専用とされたASIC906を備える。例えば、メモリプレーン602のプレーン0は、メインMCU802に結合され、メインMCU802によって制御され得る一方で、メモリプレーン602のプレーン1、2、または3は、AMPI読み出し動作を実行するとき、ASIC906のASIC1、2、または3にそれぞれ結合され、ASIC1、2、または3によってそれぞれ制御され得る。ASIC906は、それらの専用とされたプロセスの性質のため、MCU902に対して、より低い電力消費およびより高い速度を有することができる。いくつかの例では、AMPI読み出しユニット804のうちの少なくとも1つが、AMPI読み出しユニット804を実施するために、ASIC906と副MCU902との組み合わせを許容するASIC906を備えてもよいことは、理解される。
図9Aは、すべての制御ユニット(メインMCU802およびAMPI読み出しユニット804)についてMCUを使用するAMPI読み出し動作制御のための制御ユニットの均一な実施の例を示しているが、図9Bは、制御ユニットについてASIC906およびMCU802または902の組み合わせを使用する、AMPI読み出し動作制御のための制御ユニットの不均一な実施の例を示している。均一な実施について、いくつかの例では、1つまたは複数の副MCU902は、電力消費を低減するために、例えばメインMCU802が非AMPI読み出し動作を実行しているときといった稼働していない状態の間に無効にされる。例えば、副MCU902は非AMPI動作において無効にされてもよい。いくつかの実施では、構成計算(例えば、次の動作局面のためのビット線またはワード線の電圧高さを決定する)などの副MCU902の特定のプロセスが、AMPI読み出し動作の処理速度を増加させるために、信号ランピング(例えば、電圧のランプアップまたはランプダウン)または保持段内へ隠される。例えば、副MCU902は、信号ランピングまたは保持段内へプロセスを隠すよう構成され得る。プロセスは構成計算を含み得る。不均一な実施について、いくつかの実施では、ASIC906とMCU802または902との間での性能変化および品質変化は、制御ユニットをAMPI読み出し動作のために設計するときに考慮される。
図8に戻って参照すると、レジスタ514は、制御論理512、または制御論理512の一部に結合でき、例えば、R/B_n信号状況、ビット線電圧またはワード線電圧の電圧高さなど、AMPI読み出し動作によって使用される情報を格納するために、AMPI読み出し動作を実行するとき、メインMCU802および各AMPI読み出しユニット804によって共用され得る。いくつかの実施では、レジスタ514は、メインMCU802および各AMPI読み出しユニット804によってアクセスされ得る1つまたは複数のレジスタファイルとして編成される。
図8に示されているように、メモリデバイス800は、メモリプレーン602(例えば、N=4、プレーン0、1、2、および3)と、メインMCU802と、AMPI読み出しユニット804(例えば、N-1=3、AMPIユニット1、2、および3)とに結合され、制御信号を、メインMCU802またはAMPI読み出しユニット804のいずれかから、対応するメモリプレーン602へと向かわせるよう構成された多重化回路808も備え得る。メインMCU802が、対応するメモリプレーン602(例えば、プレーン0)のAMPI読み出し動作および非AMPI読み出し動作を制御することができるため、いくつかの実施では、多重化回路808は、メインMCU802と対応するメモリプレーン602(例えば、プレーン0)との間の1対1の接続を含む。他の3個のメモリプレーン602(例えば、プレーン1、2、および3)に関して、多重化回路808は、3つのAMPI読み出しユニット804を3つのメモリプレーン602にそれぞれ結合する3つのマルチプレクサ(MUX)を備えることができる。各MUXは、メインMCU802を、対応するメモリプレーン602に結合することもできる。つまり、各MUXは、それぞれのメモリプレーン602(例えば、プレーン1、2、または3)に結合された出力と、メインMCU802から非AMPI読み出し制御信号を受信する第1の入力と、それぞれのAMPI読み出しユニット804からAMPI読み出し制御信号を受信する第2の入力とを含み得る。例えば、1つのMUXの2つの入力は、メモリプレーン602および対応するAMPI読み出しユニット804(例えば、AMPIユニット1)にそれぞれ結合でき、MUXの出力は、AMPI読み出しユニット804によって提供されるAMPI読み出し制御信号またはメインMCU802によって提供される非AMPI読み出し制御信号が、選択/有効とされ、対応するメモリプレーン602に出力されるように、対応するメモリプレーン602(例えば、プレーン1)に結合され得る。
図8に示されているように、多重化回路808の各MUXは、その2つの入力の一方を選択/有効とするために、制御信号(AMPI_EN)を受信するようにも構成される。例えば、制御信号が高に設定されるとき(例えば、AMPI-ENが有効とされるとき)、多重化回路808の各MUXは、第2の入力からの対応するAMPI読み出し制御信号を、対応するメモリプレーン(例えば、プレーン1、2、または3)に出力することを可能にすることができ、制御信号が低に設定されるとき(例えば、AMPI-ENが無効とされるとき)、多重化回路808の各MUXは、第1の入力からの同じ非AMPI読み出し制御信号を、対応するメモリプレーン(例えば、プレーン1、2、または3)に出力することを可能にすることができる。いくつかの実施によれば、制御信号(AMPI_EN)は、AMPI読み出し制御信号と非AMPI読み出し制御信号とを、1対1の接続を通じてメインMCU802に結合されるメモリプレーン602の1つ(例えば、プレーン0)へと切り替えることはせず、メインMCU802自体が、そのメモリプレーン602(例えば、プレーン0)へのAMPI読み出し制御信号と非AMPI読み出し制御信号との間の切り替えを制御する。
いくつかの実施では、インターフェイス516は、命令デコーダ810および命令フェッチャ812を通じての命令/制御インターフェイス(集合的に、命令処理ユニット(IPU)としても知られている)と、データI/O814を通じてのインターフェイスとの両方として機能することができる。いくつかの実施では、データI/O814はホスト(例えば、図1におけるホスト108)および/またはメモリコントローラ(例えば、図1におけるメモリコントローラ106)に結合され、メモリプレーン602に格納されるデータを受信し、プログラム動作においてデータをデータバス518へと中継し、AMPI読み出し動作またはSMPI読み出し動作においてメモリプレーン(2)602から読み出されたデータをデータバス518から受信し、読み出されたデータをホストおよび/またはメインコントローラへと中継するよう構成される。他方で、命令フェッチャ812は、いくつかの実施によれば、AMPI読み出し命令および非AMPI読み出し命令(例えば、SMPI読み出し命令、プログラム命令、または消去命令)を含め、ホスト(例えば、図1におけるホスト108)および/またはメモリコントローラ(例えば、図1におけるメモリコントローラ106)から命令を受信するよう構成される。次に、命令フェッチャ812は命令を命令デコーダ810へと転送することができる。
いくつかの実施では、命令デコーダ810は、各命令を復号し、復号された命令に基づいて制御論理512および多重化回路808の動作を制御するよう構成される。復号された命令に基づいて、命令デコーダ810は、制御論理512によるAMPI読み出し制御信号および非AMPI読み出し制御信号の生成を制御することができる。いくつかの実施では、復号においてAMPI読み出し命令の取得に応じて、命令デコーダ810は、復号されたAMPI読み出し命令に基づいて対応するAMPI読み出し制御信号を生成するようにメインMCU802、またはAMPI読み出しユニット804の1つを制御する。いくつかの実施では、復号において非AMPI読み出し命令の取得に応じて、命令デコーダ810は、復号された非AMPI読み出し命令に基づいて非AMPI読み出し制御信号を生成するようにメインMCU802を制御する。先に記載されているように、一例では、AMPI読み出しユニット804は、命令デコーダ810がAMPI読み出し命令を取得するときだけAMPI読み出し制御信号を生成するように有効とされ得る。他方で、メインMCU802は、命令デコーダ810によって復号された命令の種類に基づいて、AMPI読み出し制御信号を生成することと、非AMPI読み出し制御信号を生成することとの間で切り替えることができる。
復号された命令に基づいて、命令デコーダ810は、MUXへの制御信号(例えば、AMPI_EN)を有効または無効にすることで、多重化回路808のMUXを制御することもできる。いくつかの実施では、復号においてAMPI読み出し命令の取得に応じて、命令デコーダ810は、制御信号を有効にすることで、対応するAMPI読み出しユニット804から対応するAMPI読み出し制御信号を出力することができるように多重化回路808の各MUXを制御する。いくつかの実施では、復号において非AMPI読み出し命令の取得に応じて、命令デコーダ810は、制御信号を無効にすることで、メインMCU802から非AMPI読み出し制御信号を出力することができるように多重化回路808の各MUXを制御する。つまり、非AMPI読み出し動作(非AMPI読み出し命令を復号する)を実行するとき、命令デコーダ810によって、メインMCU802は各メモリプレーン602に対し非AMPI読み出し制御信号を提供することができ、AMPI読み出し動作(AMPI読み出し命令を復号する)を実行するとき、命令デコーダ810によって、メインMCU802またはAMPI読み出しユニット804は対応するメモリプレーン602に対しAMPI読み出し制御信号を提供することができる。結果として、いくつかの実施では、インターフェイス516は、多重化回路808に結合され、非AMPI読み出し動作において、メインMCU802から各メモリプレーン602に非AMPI読み出し制御信号を向かわせ、AMPI読み出し動作において、メインMCU802または対応するAMPI読み出しユニット804からそれぞれのメモリプレーン602にAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるように多重化回路808を制御するよう構成される。
各メモリプレーン602は、メインMCU802または対応するAMPI読み出しユニット804からそれぞれのAMPI読み出し制御信号の受信に応じて、読み出し動作を独立して非同期的に実行するよう構成され得る。各メモリプレーン602は、メインMCU802からSMPI読み出し制御信号の受信に応じて、読み出し動作を独立して同期的に実行するよう構成されてもよい。
先に記載されているように、図8におけるメモリデバイス800の制御論理512は、N個のメモリプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの一般的な「1+(N-1)」のアーキテクチャの例を表しており、ここで、「1」は単一のメインMCU802を表しており、「N-1」は複数のAMPI読み出しユニット804の数を表している。制御論理512が、N個のメモリプレーンにおいてAMPI読み出し動作および非AMPI読み出し動作を実行するときに他のアーキテクチャを有してもよいことは、理解される。例えば、図10は、本開示のいくつかの態様による、複数のプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの他の例示的なメモリデバイス1000のブロック図を示す。メモリデバイス1000は、図3～図6におけるメモリデバイス300の他の例であり得る。メモリデバイス800の制御論理512と異なり、図10におけるメモリデバイス1000の制御論理512は、N個のメモリプレーンでAMPI読み出し動作および非AMPI読み出し動作を実行するときの一般的な「1+N」のアーキテクチャの例を表しており、ここで、「1」は単一のメインMCU1002を表しており、「N」は、後で詳細に記載されているように、複数のAMPI読み出しユニット804の数を表している。記載の容易性のために、メモリデバイス800および1000における同じ構成要素は繰り返されない可能性がある。
メインMCU1002は、4つ(例えば、N=4)のメモリプレーン602の各メモリプレーン602に対し非AMPI読み出し制御信号を提供して各メモリプレーン602上での非AMPI読み出し動作を制御するよう構成され得る。AMPI読み出しユニットとしても作用することができるメモリデバイス800におけるメインMCU802と異なり、メモリデバイス1000のメインMCU1002は、いくつかの実施によれば、任意のメモリプレーン602のAMPI読み出し動作を制御するためにAMPI読み出し制御信号を生成および提供することがない。別の言い方をすれば、メインMCU1002は非AMPI読み出し動作を制御することに専念することができる。メインMCU802と同様に、メインMCU1002は、メモリ1004に結合させることができ、本明細書で開示されている機能を実行するために、メモリ1004に格納されたファームウェアコード/ソフトウェアコードを実行することができる。いくつかの例では、メインMCU802とメインMCU1002とは、同じハードウェア設計および構造を有し得るが、本明細書に開示されている異なる機能を達成するために、異なるファームウェアコード/ソフトウェアコードを実行することができる。
図10において示されているように、メモリデバイス800と異なり、メモリデバイス1000の制御論理512は、メモリプレーン602と同じ数(4)のAMPI読み出しユニット804を有し得る。つまり、N個のAMPI読み出しユニット804は、N個のメモリプレーン602のそれぞれのメモリプレーン602に対しAMPI読み出し制御信号を提供してそれぞれのメモリプレーン602上でのAMPI読み出し動作を制御するようそれぞれ構成される。同様に、メモリデバイス800の多重化回路808と異なり、メモリデバイス1000の多重化回路1006は、AMPI読み出しユニット804およびメモリプレーン602と同じ数(4)のMUXを有し得る。いくつかの実施では、多重化回路1006は、N個のAMPI読み出しユニット804をN個のメモリプレーン602にそれぞれ結合するN個のMUXを備える。例えば、各メモリプレーン602が、多重化回路1006のそれぞれのMUXを通じて、対応するAMPI読み出しユニット804に結合され得る。逆に言えば、多重化回路1006は、いくつかの実施によれば、メインMCU1002と任意のメモリプレーン602との間の1対1の接続を含まない。
インターフェイス516の命令デコーダ810に関して、AMPI読み出し命令の取得に応じて、命令デコーダ810は、AMPI読み出し制御信号に基づいて対応するAMPI読み出し制御信号を生成するようにAMPI読み出しユニット804の1つを制御することができるが、メインMCU1002を制御することができない。非AMPI読み出し命令の取得に応じて、命令デコーダ810は、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号を生成するようにメインMCU1002を制御することができる。いくつかの実施では、メモリデバイス1000のインターフェイス516は、多重化回路1006に結合され、非AMPI読み出し動作において、メインMCU802から各メモリプレーン602へ非AMPI読み出し制御信号を向かわせ、AMPI読み出し動作において、対応するAMPI読み出しユニット804からそれぞれのメモリプレーン602にAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるように多重化回路1006を制御するよう構成される。
各メモリプレーン602は、対応するAMPI読み出しユニット804からそれぞれのAMPI読み出し制御信号の受信に応じて、読み出し動作を独立して非同期的に実行するよう構成され得る。各メモリプレーン602は、メインMCU802からSMPI読み出し制御信号の受信に応じて、読み出し動作を独立して同期的に実行するよう構成されてもよい。
メモリデバイス800と同様に、メモリデバイス1000におけるAMPI読み出し動作制御のための制御ユニットは、各AMPI読み出しユニット804がMCU(例えば、図9Aにおける副MCU)を備える均一な実施を有し得るか、または、ASIC(例えば、図9BにおけるASIC906)とMCUとの組み合わせを使用する不均一な実施のいずれかを有し得る。
図11は、本開示のいくつかの態様による、メモリデバイスを動作させるための方法1100の流れ図を示す。メモリデバイスは、メモリデバイス800および1000など、本明細書で開示されている任意の適切なメモリデバイスであり得る。方法1100は、メモリプレーン602、制御論理512、多重化回路808または1006、およびインターフェイス516によって実施され得る。方法1100に示されている動作が包括的でない可能性があることと、他の動作も、図示されている動作のいずれかの前、後、または動作同士の間に実行され得ることとは、理解される。さらに、動作のうちのいくつかは、同時に、または、図11に示されている順番と異なる順番で、実行されてもよい。
図11を参照すると、方法1100は動作1102において開始し、動作1102では、命令がAMPI読み出し命令であるか非AMPI読み出し命令であるかが判定される。非AMPI読み出し命令は、SMPI読み出し動作、プログラム動作、または消去動作を含み得る。例えば、メモリデバイス800または1000におけるインターフェイス516の命令デコーダ810は、ホストまたはメモリコントローラからの命令を復号することで、命令がAMPI読み出し命令であるか非AMPI読み出し命令であるかを判定することができる。
命令がAMPI読み出し命令であることに応じて、方法1100は、図11に示されているように動作1102から動作1104へと進み、動作1104では、AMPI読み出し命令に基づいてAMPI読み出し制御信号が生成される。一例では、メモリデバイス800における制御論理512のメインMCU802またはAMPI読み出しユニット804は、AMPI読み出し命令に基づいてAMPI読み出し制御信号を生成することができる。非AMPI読み出し制御信号およびAMPI読み出し制御信号の1つは、メインMCU802によって生成され得る。AMPI読み出し制御信号がメインMCU802によって生成されるか、AMPI読み出しユニット804によって生成されるかは、AMPI読み出し動作が復号されたAMPI読み出し命令に従って実行される対応するメモリプレーン602に基づいて判定され得る。他の例では、メモリデバイス1000における制御論理512のメインMCU1002ではなくAMPI読み出しユニット804が、AMPI読み出し命令に基づいてAMPI読み出し制御信号を生成することができる。非AMPI読み出し制御信号はメインMCU1002によって生成され得るが、AMPI読み出し制御信号は生成されない。AMPI制御信号を生成するための特定のAMPI読み出しユニット804は、AMPI読み出し動作が復号されたAMPI読み出し命令に従って実行される対応するメモリプレーン602に基づいて決定され得る。
方法1100は、図11に示されているように動作1106へと進み、動作1106では、AMPI読み出し制御信号がメモリプレーンのうちの対応するメモリプレーンに向かわされる。例えば、メモリデバイス800における多重化回路808またはメモリデバイス1000における多重化回路1006は、対応するメモリプレーン602にAMPI読み出し制御信号を向かわせることができる。いくつかの実施では、対応するMUXは、AMPI読み出し制御信号を第2の入力から対応するメモリプレーンへと出力することができるように制御される。例えば、メモリデバイス1000における多重化回路1006のMUXが、AMPI読み出し制御信号を対応するAMPI読み出しユニット804から対応するメモリプレーン602へと出力することができるように、インターフェイス516によって制御されてもよい。方法1100は、図11に示されているように動作1108へと進み、動作1108において、読み出し動作が、AMPI読み出し制御信号の受信に応じて、対応するメモリプレーン(例えば、メモリプレーン602)によって独立して非同期的に実行される。
命令が非AMPI読み出し命令であることに応じて、方法1100は、図11に示されているように動作1102から動作1110へと進み、動作1110では、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号が生成される。例えば、メモリデバイス800のメインMCU802またはメモリデバイス1000のメインMCU1002は、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号(例えば、SMPI読み出し制御信号)を生成することができる。
方法1100は、図11に示されているように動作1112へと進み、動作1112では、非AMPI読み出し制御信号が各メモリプレーンに向かわされる。例えば、メモリデバイス800における多重化回路808またはメモリデバイス1000における多重化回路1006は、各メモリプレーン602に非AMPI読み出し制御信号を向かわせることができる。いくつかの実施では、MUXの各MUXは、非AMPI読み出し制御信号をそれぞれの第1の入力からそれぞれのメモリプレーンへと出力することができるように制御される。例えば、メモリデバイス1000における多重化回路1006の各MUXが、非AMPI読み出し制御信号をメインMCU1002から各メモリプレーン602へと出力することができるように、インターフェイス516によって制御されてもよい。いくつかの実施では、読み出し動作は、SMPI読み出し制御信号の受信に応じて、各メモリプレーンによって独立して非同期的に実行される。
本開示の一態様によれば、メモリデバイスは、Nが1より大きい整数である、N個のメモリプレーンと、第1のMCUと、N-1個のAMPI読み出しユニットと、N個のメモリプレーン、第1のMCU、およびN-1個のAMPI読み出しユニットに結合された多重化回路とを含む。第1のメインMCUは、N個のメモリプレーンのうちの１つに対しAMPI読み出し制御信号を提供してそのメモリプレーン上でのAMPI読み出し動作を制御するよう、および、N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成される。各AMPI読み出しユニットは、N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供してそれぞれのメモリプレーン上でのAMPI読み出し動作を制御するよう構成される。多重化回路は、非AMPI読み出し動作において、第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせ、AMPI読み出し動作において、第1のMCUまたはN-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットからそれぞれのメモリプレーンへN個のAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるよう構成される。
いくつかの実施では、メモリデバイスは、多重化回路に結合され、非AMPI読み出し動作において、第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせ、AMPI読み出し動作において、第1のMCUまたは対応するAMPI読み出しユニットからそれぞれのメモリプレーンへ各AMPI読み出し制御信号を向かわせるように多重化回路を制御するよう構成されたインターフェイスをさらに含む。
いくつかの実施では、各メモリプレーンは、それぞれのAMPI読み出し制御信号の受信に応じて独立して非同期的に読み出し動作を実行するよう構成される。
いくつかの実施では、非AMPI読み出し動作は、SMPI読み出し動作、プログラム動作、または消去動作を含む。
いくつかの実施では、各メモリプレーンは、SMPI読み出し制御信号の受信に応じて独立して同期的に読み出し動作を実行するよう構成される。
いくつかの実施では、多重化回路は、N-1個のAMPI読み出しユニットをN-1個のメモリプレーンにそれぞれ結合するN-1個のMUXを含み、N-1個のMUXの各MUXは、N-1個のメモリプレーンのそれぞれのメモリプレーンに結合された出力と、第1のMCUから非AMPI読み出し制御信号を受信する第1の入力と、それぞれのAMPI読み出しユニットからAMPI読み出し制御信号を受信する第2の入力とを備える。
いくつかの実施では、インターフェイスは、AMPI読み出し命令の取得に応じて、第2の入力から対応するAMPI読み出し制御信号を出力することができるようにMUXの1つを制御するよう構成された命令デコーダを含む。
いくつかの実施では、命令デコーダは、非AMPI読み出し命令の取得に応じて、第1の入力から非AMPI読み出し制御信号を出力することができるように各MUXを制御するようにさらに構成される。
いくつかの実施では、インターフェイスは、AMPI読み出し命令の取得に応じて、AMPI読み出し命令に基づいて対応するAMPI読み出し制御信号を生成するように第1のMCUまたはAMPI読み出しユニットの1つを制御し、非AMPI読み出し命令の取得に応じて、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号を生成するように第1のMCUを制御するよう構成された命令デコーダを含む。
いくつかの実施では、多重化回路は、第1のMCUと対応するメモリプレーンとの間の1対1の接続を含む。
いくつかの実施では、N-1個のAMPI読み出しユニットの各AMPI読み出しユニットは第2のMCUを含む。
いくつかの実施では、第2のMCUは非AMPI読み出し動作では無効である。
いくつかの実施では、第2のMCUは、信号ランピングまたは保持段内へプロセスを隠すよう構成される。いくつかの実施では、プロセスは構成計算を含む。
いくつかの実施では、N-1個のAMPI読み出しユニットの少なくとも1つがASCIを含む。
いくつかの実施では、メモリデバイスは3Dフラッシュメモリデバイスを含む。
本開示の他の態様によれば、システムが、データを格納するよう構成されたメモリデバイスと、メモリデバイスに結合され、AMPI読み出し命令または非AMPI読み出し命令をメモリデバイスに送信して、格納されたデータに対するメモリデバイスの動作を制御するよう構成されたメモリコントローラとを含む。メモリデバイスは、Nが1より大きい整数である、N個のメモリプレーンと、第1のMCUと、N-1個のAMPI読み出しユニットと、N個のメモリプレーン、第1のMCU、およびN-1個のAMPI読み出しユニットに結合された多重化回路と、多重化回路に結合されたインターフェイスとを含む。第1のメインMCUは、N個のメモリプレーンのうちの１つに対しAMPI読み出し制御信号を提供してそのメモリプレーン上でのAMPI読み出し動作を制御するよう、および、N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成される。各AMPI読み出しユニットは、N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供してそれぞれのメモリプレーン上でのAMPI読み出し動作を制御するよう構成される。多重化回路は、第1のMCUまたはN-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットのいずれかからN個のメモリプレーンの対応するメモリプレーンへ制御信号を向かわせるよう構成される。インターフェイスは、非AMPI読み出し動作において、第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせ、AMPI読み出し動作において、第1のMCUまたは対応するAMPI読み出しユニットからそれぞれのメモリプレーンへN個のAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるように多重化回路を制御するよう構成されている。
いくつかの実施では、各メモリプレーンは、それぞれのAMPI読み出し制御信号の受信に応じて独立して非同期的に読み出し動作を実行するよう構成される。
いくつかの実施では、非AMPI読み出し動作は、SMPI読み出し動作、プログラム動作、または消去動作を含む。
いくつかの実施では、各メモリプレーンは、SMPI読み出し制御信号の受信に応じて独立して同期的に読み出し動作を実行するよう構成される。
いくつかの実施では、多重化回路は、N-1個のAMPI読み出しユニットをN-1個のメモリプレーンにそれぞれ結合するN-1個のMUXを含み、N-1個のMUXの各MUXは、N-1個のメモリプレーンのそれぞれのメモリプレーンに結合された出力と、第1のMCUから非AMPI読み出し制御信号を受信する第1の入力と、それぞれのAMPI読み出しユニットからAMPI読み出し制御信号を受信する第2の入力とを備える。
いくつかの実施では、インターフェイスは、AMPI読み出し命令の取得に応じて、第2の入力から対応するAMPI読み出し制御信号を出力することができるようにMUXの1つを制御するよう構成された命令デコーダを含む。
いくつかの実施では、命令デコーダは、非AMPI読み出し命令の取得に応じて、第1の入力から非AMPI読み出し制御信号を出力することができるように各MUXを制御するようにさらに構成される。
いくつかの実施では、インターフェイスは、AMPI読み出し命令の取得に応じて、AMPI読み出し命令に基づいて対応するAMPI読み出し制御信号を生成するように第1のMCUまたはAMPI読み出しユニットの1つを制御し、非AMPI読み出し命令の取得に応じて、非AMPI読み出し命令に基づいて非AMPI読み出し制御信号を生成するように第1のMCUを制御するよう構成された命令デコーダを含む。
いくつかの実施では、多重化回路は、第1のMCUと対応するメモリプレーンとの間の1対1の接続を含む。
いくつかの実施では、N-1個のAMPI読み出しユニットの各AMPI読み出しユニットはMCUを含む。
いくつかの実施では、N-1個のAMPI読み出しユニットの少なくとも1つがASCIを含む。
いくつかの実施では、システムは、メモリコントローラに結合され、データを送信または受信するよう構成されたホストをさらに含む。
本開示のなおも他の態様によれば、メモリデバイスを動作させるための方法が開示されている。メモリデバイスは複数のメモリプレーンを含む。命令がAMPI読み出し命令であるか非AMPI読み出し命令であるかが判定される。命令がAMPI読み出し命令であることに応じて、AMPI読み出し制御信号がAMPI読み出し命令に基づいて生成され、AMPI読み出し制御信号はメモリプレーンの対応するメモリプレーンに向かわされる。命令が非AMPI読み出し命令であることに応じて、非AMPI読み出し制御信号が非AMPI読み出し命令に基づいて生成され、非AMPI読み出し制御信号はメモリプレーンの各メモリプレーンに向かわされる。
いくつかの実施では、命令がAMPI読み出し命令であることに応じて、N個のAMPI読み出し制御信号が、AMPI読み出し命令に基づいて、MCUおよびN-1個のAMPI読み出しユニットによって生成され、N個のAMPI読み出し制御信号は、複数のメモリプレーンに向かわされる。Nは複数のメモリプレーンの数であり得る。いくつかの実施では、命令が非AMPI読み出し命令であることに応じて、非AMPI読み出し制御信号が非AMPI読み出し命令に基づいて生成され、非AMPI読み出し制御信号はメモリプレーンの各メモリプレーンに向かわされる。命令が非AMPI読み出し命令であることに応じて、非AMPI読み出し制御信号が、非AMPI読み出し命令に基づいて、MCUによって生成され、非AMPI読み出し制御信号はメモリプレーンの各メモリプレーンに向かわされる。
いくつかの実施では、読み出し動作が、AMPI読み出し制御信号の受信に応じて対応するメモリプレーンによって独立して非同期的に実行される。
いくつかの実施では、非AMPI読み出し動作は、SMPI読み出し動作、プログラム動作、または消去動作を含む。
いくつかの実施では、読み出し動作は、SMPI読み出し制御信号の受信に応じて、各メモリプレーンによって独立して非同期的に実行される。
いくつかの実施では、メモリデバイスはMCUを含み、非AMPI読み出し制御信号およびAMPI読み出し制御信号の1つはMCUによって生成される。
特定の実施の前述の記載は、様々な用途に向けて容易に変更および/または適合され得る。そのため、このような適合および変更は、本明細書で開示されている教示および案内に基づいて、開示されている実施の均等の意味および範囲の中にあるように意図されている。
本開示の広がりおよび範囲は、先に記載された例示の実施のいずれかによって限定されるべきではなく、以下の請求項およびそれらの均等物のみに従って定義されるべきである。
100 システム
102 メモリシステム
104 メモリデバイス
106 メモリコントローラ
108 ホスト
202 メモリカード
204 メモリカードコネクタ
206 SSD
208 SSDコネクタ
300 メモリデバイス
301 メモリセルアレイ
302 周辺回路
304 ブロック
306 メモリセル
308 NANDメモリストリング
310 ソース選択ゲート(SSG)トランジスタ
312 ドレイン選択ゲート(SSG)トランジスタ
313 DSGライン
314 ソースライン
315 SSGライン
316 ビットライン
318 ワードライン
320 ページ
402 基板
404 メモリスタック
406 ゲート導電層
408 ゲート間誘電体層
412 チャネル構造
414 ウェル
416 チャネルプラグ
418 メモリフィルム
420 半導体チャネル
422 ブロッキング層
424 蓄積層
426 トンネリング層
504 ページバッファ/センス増幅器
506 コラムデコーダ/ビットラインドライバ
508 ローデコーダ/ワードラインドライバ
510 電圧発生器
512 制御論理
514 レジスタ
516 インターフェイス
518 データバス
602 メモリプレーン
800 メモリデバイス
802 メインMCU
804 AMPI読み出しユニット
806 メモリ
808 多重化回路(MUX)
810 命令デコーダ
812 命令フェッチャ
814 データI/O
902 副MCU
904 メモリ
906 ASIC
1000 メモリデバイス
1002 メインMCU
1004 メモリ
1006 多重化回路

Claims (34)

  1. Nが1より大きい整数である、N個のメモリプレーンと、
    前記N個のメモリプレーンのうちの１つに対し非同期マルチプレーン独立(AMPI)読み出し制御信号を提供して前記メモリプレーン上でのAMPI読み出し動作を制御するよう、および、前記N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成された第1のマイクロコントローラユニット(MCU)と、
    前記N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供して前記それぞれのメモリプレーン上でのAMPI読み出し動作を制御するようそれぞれ構成されたN-1個のAMPI読み出しユニットと、
    前記N個のメモリプレーン、前記第1のMCU、および前記N-1個のAMPI読み出しユニットに結合され、非AMPI読み出し動作において、前記第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせるよう、および、AMPI読み出し動作において、前記第1のMCUまたは前記N-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットから前記それぞれのメモリプレーンへN個のAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるよう構成されている多重化回路と、
    を含むメモリデバイス。
  2. 前記多重化回路に結合され、前記非AMPI読み出し動作において、前記第1のMCUから各メモリプレーンへ前記非AMPI読み出し制御信号を向かわせ、および、前記AMPI読み出し動作において、前記第1のMCUまたは前記対応するAMPI読み出しユニットから前記それぞれのメモリプレーンへ各AMPI読み出し制御信号を向かわせるように前記多重化回路を制御するよう構成されたインターフェイス
    をさらに含む、請求項1に記載のメモリデバイス。
  3. 各メモリプレーンは、前記それぞれのAMPI読み出し制御信号の受信に応じて独立して非同期的に読み出し動作を実行するよう構成されている、請求項1または2に記載のメモリデバイス。
  4. 前記非AMPI読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作、プログラム動作、または消去動作を含む、請求項1から3のいずれか一項に記載のメモリデバイス。
  5. 各メモリプレーンは、SMPI読み出し制御信号の受信に応じて独立して同期的に読み出し動作を実行するよう構成されている、請求項4に記載のメモリデバイス。
  6. 前記多重化回路は、前記N-1個のAMPI読み出しユニットを前記N-1個のメモリプレーンにそれぞれ結合するN-1個のマルチプレクサ(MUX)を含み、
    前記N-1個のMUXの各MUXは、前記N-1個のメモリプレーンのそれぞれのメモリプレーンに結合された出力と、前記第1のMCUから前記非AMPI読み出し制御信号を受信する第1の入力と、前記それぞれのAMPI読み出しユニットから前記AMPI読み出し制御信号を受信する第2の入力と、を含む、
    請求項2に記載のメモリデバイス。
  7. 前記インターフェイスは、AMPI読み出し命令の取得に応じて、前記第2の入力から前記対応するAMPI読み出し制御信号を出力することができるように前記MUXの1つを制御するよう構成された命令デコーダを含む、請求項6に記載のメモリデバイス。
  8. 前記命令デコーダは、非AMPI読み出し命令の取得に応じて、前記第1の入力から前記非AMPI読み出し制御信号を出力することができるように各MUXを制御するようにさらに構成されている、請求項7に記載のメモリデバイス。
  9. 前記インターフェイスは、
    AMPI読み出し命令の取得に応じて、前記AMPI読み出し命令に基づいて前記対応するAMPI読み出し制御信号を生成するように前記第1のMCUまたは前記AMPI読み出しユニットの1つを制御し、
    非AMPI読み出し命令の取得に応じて、前記非AMPI読み出し命令に基づいて前記非AMPI読み出し制御信号を生成するように前記第1のMCUを制御する
    よう構成された命令デコーダを含む、請求項2に記載のメモリデバイス。
  10. 前記多重化回路は、前記第1のMCUと前記対応するメモリプレーンとの間の1対1の接続を含む、請求項1から9のいずれか一項に記載のメモリデバイス。
  11. 前記N-1個のAMPI読み出しユニットの各AMPI読み出しユニットは第2のMCUを含む、請求項1から10のいずれか一項に記載のメモリデバイス。
  12. 前記第2のMCUは前記非AMPI読み出し動作では無効である、請求項11に記載のメモリデバイス。
  13. 前記第2のMCUは、信号ランピングまたは保持段内へプロセスを隠すよう構成されている、請求項11または12に記載のメモリデバイス。
  14. 前記プロセスは構成計算を含む、請求項13に記載のメモリデバイス。
  15. 前記N-1個のAMPI読み出しユニットの少なくとも1つが特定用途向け集積回路(ASCI)を含む、請求項1から10のいずれか一項に記載のメモリデバイス。
  16. 前記メモリデバイスは三次元(3D)フラッシュメモリデバイスを含む、請求項1から15のいずれか一項に記載のメモリデバイス。
  17. データを格納するよう構成されたメモリデバイスと、
    前記メモリデバイスに結合され、非同期マルチプレーン独立(AMPI)読み出し命令または非AMPI読み出し命令を前記メモリデバイスに送信して、前記格納されたデータに対する前記メモリデバイスの動作を制御するよう構成されたメモリコントローラと、
    を含むシステムであって、前記メモリデバイスは、
    Nが1より大きい整数である、N個のメモリプレーンと、
    前記N個のメモリプレーンのうちの１つに対しAMPI読み出し制御信号を提供して前記メモリプレーン上でのAMPI読み出し動作を制御するよう、および、前記N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成された第1のマイクロコントローラユニット(MCU)と、
    前記N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供して前記それぞれのメモリプレーン上でのAMPI読み出し動作を制御するようそれぞれ構成されたN-1個のAMPI読み出しユニットと、
    前記N個のメモリプレーン、前記第1のMCU、および前記N-1個のAMPI読み出しユニットに結合され、前記第1のMCUまたは前記N-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットのいずれかから前記N個のメモリプレーンの対応するメモリプレーンへ制御信号を向かわせるよう構成されている多重化回路と、
    前記多重化回路に結合され、非AMPI読み出し動作において、前記第1のMCUから各メモリプレーンへ前記非AMPI読み出し制御信号を向かわせ、および、AMPI読み出し動作において、前記第1のMCUまたは前記対応するAMPI読み出しユニットから前記それぞれのメモリプレーンへ各AMPI読み出し制御信号を向かわせるように前記多重化回路を制御するよう構成されたインターフェイスと、
    を含む、システム。
  18. 各メモリプレーンは、前記それぞれのAMPI読み出し制御信号の受信に応じて独立して非同期的に読み出し動作を実行するよう構成されている、請求項17に記載のシステム。
  19. 前記非AMPI読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作、プログラム動作、または消去動作を含む、請求項17または18に記載のシステム。
  20. 各メモリプレーンは、SMPI読み出し制御信号の受信に応じて独立して同期的に読み出し動作を実行するよう構成されている、請求項19に記載のシステム。
  21. 前記多重化回路は、前記N-1個のAMPI読み出しユニットを前記N-1個のメモリプレーンにそれぞれ結合するN-1個のマルチプレクサ(MUX)を含み、
    前記N-1個のMUXの各MUXは、前記N-1個のメモリプレーンのそれぞれのメモリプレーンに結合された出力と、前記第1のMCUから前記非AMPI読み出し制御信号を受信する第1の入力と、前記それぞれのAMPI読み出しユニットから前記AMPI読み出し制御信号を受信する第2の入力と、を含む、
    請求項17から20のいずれか一項に記載のシステム。
  22. 前記インターフェイスは、AMPI読み出し命令の取得に応じて、前記第2の入力から前記対応するAMPI読み出し制御信号を出力することができるように前記MUXの1つを制御するよう構成された命令デコーダを含む、請求項21に記載のシステム。
  23. 前記命令デコーダは、非AMPI読み出し命令の取得に応じて、前記第1の入力から前記非AMPI読み出し制御信号を出力することができるように各MUXを制御するようにさらに構成されている、請求項22に記載のシステム。
  24. 前記インターフェイスは、
    AMPI読み出し命令の取得に応じて、前記AMPI読み出し命令に基づいて前記対応するAMPI読み出し制御信号を生成するように前記第1のMCUまたは前記AMPI読み出しユニットの1つを制御し、
    非AMPI読み出し命令の取得に応じて、前記非AMPI読み出し命令に基づいて前記非AMPI読み出し制御信号を生成するように前記第1のMCUを制御する
    よう構成された命令デコーダを含む、請求項17から23のいずれか一項に記載のシステム。
  25. 前記多重化回路は、前記第1のMCUと前記対応するメモリプレーンとの間の1対1の接続を含む、請求項17から24のいずれか一項に記載のシステム。
  26. 前記N-1個のAMPI読み出しユニットの各AMPI読み出しユニットは第2のMCUを含む、請求項17から25のいずれか一項に記載のシステム。
  27. 前記N-1個のAMPI読み出しユニットの少なくとも1つが特定用途向け集積回路(ASCI)を含む、請求項17から25のいずれか一項に記載のシステム。
  28. 前記メモリコントローラに結合され、前記データを送信または受信するよう構成されたホストをさらに含む、請求項17から27のいずれか一項に記載のシステム。
  29. 複数のメモリプレーンを含むメモリデバイスを動作させるための方法であって、
    命令が非同期マルチプレーン独立(AMPI)読み出し命令であるか非AMPI読み出し命令であるかを判定するステップと、
    前記命令がAMPI読み出し命令であることに応じて、前記AMPI読み出し命令に基づいてAMPI読み出し制御信号を生成し、前記メモリプレーンの対応するメモリプレーンに前記AMPI読み出し制御信号を向かわせるステップと、
    前記命令が非AMPI読み出し命令であることに応じて、前記非AMPI読み出し命令に基づいて非AMPI読み出し制御信号を生成し、前記メモリプレーンの各メモリプレーンに前記非AMPI読み出し制御信号を向かわせるステップと、
    を含む、方法。
  30. 前記命令が前記AMPI読み出し命令であることに応じて、前記AMPI読み出し命令に基づいて、マイクロコントローラユニット(MCU)およびN-1個のAMPI読み出しユニットによってN個のAMPI読み出し制御信号が生成され、前記N個のAMPI読み出し制御信号は、それぞれ、前記複数のメモリプレーンに向かわされ、Nは前記複数のメモリプレーンの数であり、
    前記命令が前記非AMPI読み出し命令であることに応じて、前記非AMPI読み出し命令に基づいて、前記MCUによって前記非AMPI読み出し制御信号が生成され、前記非AMPI読み出し制御信号は前記メモリプレーンの各メモリプレーンに向かわされる、
    請求項29に記載の方法。
  31. 前記AMPI読み出し制御信号の受信に応じて前記対応するメモリプレーンによって独立して非同期的に読み出し動作を実行するステップをさらに含む、請求項29または30に記載の方法。
  32. 前記非AMPI読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作、プログラム動作、または消去動作を含む、請求項29から31のいずれか一項に記載の方法。
  33. SMPI読み出し制御信号の受信に応じて各メモリプレーンによって独立して同期的に読み出し動作を実行するステップをさらに含む、請求項32に記載の方法。
  34. 前記メモリデバイスはMCUを含み、前記非AMPI読み出し制御信号および前記AMPI読み出し制御信号の1つは前記MCUによって生成される、請求項29から33のいずれか一項に記載の方法。
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