JP2023531214A - メモリデバイスおよびその非同期マルチプレーン独立読み出し動作 - Google Patents
メモリデバイスおよびその非同期マルチプレーン独立読み出し動作 Download PDFInfo
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Abstract
Description
102 メモリシステム
104 メモリデバイス
106 メモリコントローラ
108 ホスト
202 メモリカード
204 メモリカードコネクタ
206 SSD
208 SSDコネクタ
300 メモリデバイス
301 メモリセルアレイ
302 周辺回路
304 ブロック
306 メモリセル
308 NANDメモリストリング
310 ソース選択ゲート(SSG)トランジスタ
312 ドレイン選択ゲート(SSG)トランジスタ
313 DSGライン
314 ソースライン
315 SSGライン
316 ビットライン
318 ワードライン
320 ページ
402 基板
404 メモリスタック
406 ゲート導電層
408 ゲート間誘電体層
412 チャネル構造
414 ウェル
416 チャネルプラグ
418 メモリフィルム
420 半導体チャネル
422 ブロッキング層
424 蓄積層
426 トンネリング層
504 ページバッファ/センス増幅器
506 コラムデコーダ/ビットラインドライバ
508 ローデコーダ/ワードラインドライバ
510 電圧発生器
512 制御論理
514 レジスタ
516 インターフェイス
518 データバス
602 メモリプレーン
800 メモリデバイス
802 メインMCU
804 AMPI読み出しユニット
806 メモリ
808 多重化回路(MUX)
810 命令デコーダ
812 命令フェッチャ
814 データI/O
902 副MCU
904 メモリ
906 ASIC
1000 メモリデバイス
1002 メインMCU
1004 メモリ
1006 多重化回路
Claims (34)
- Nが1より大きい整数である、N個のメモリプレーンと、
前記N個のメモリプレーンのうちの1つに対し非同期マルチプレーン独立(AMPI)読み出し制御信号を提供して前記メモリプレーン上でのAMPI読み出し動作を制御するよう、および、前記N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成された第1のマイクロコントローラユニット(MCU)と、
前記N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供して前記それぞれのメモリプレーン上でのAMPI読み出し動作を制御するようそれぞれ構成されたN-1個のAMPI読み出しユニットと、
前記N個のメモリプレーン、前記第1のMCU、および前記N-1個のAMPI読み出しユニットに結合され、非AMPI読み出し動作において、前記第1のMCUから各メモリプレーンへ非AMPI読み出し制御信号を向かわせるよう、および、AMPI読み出し動作において、前記第1のMCUまたは前記N-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットから前記それぞれのメモリプレーンへN個のAMPI読み出し制御信号の各AMPI読み出し制御信号を向かわせるよう構成されている多重化回路と、
を含むメモリデバイス。 - 前記多重化回路に結合され、前記非AMPI読み出し動作において、前記第1のMCUから各メモリプレーンへ前記非AMPI読み出し制御信号を向かわせ、および、前記AMPI読み出し動作において、前記第1のMCUまたは前記対応するAMPI読み出しユニットから前記それぞれのメモリプレーンへ各AMPI読み出し制御信号を向かわせるように前記多重化回路を制御するよう構成されたインターフェイス
をさらに含む、請求項1に記載のメモリデバイス。 - 各メモリプレーンは、前記それぞれのAMPI読み出し制御信号の受信に応じて独立して非同期的に読み出し動作を実行するよう構成されている、請求項1または2に記載のメモリデバイス。
- 前記非AMPI読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作、プログラム動作、または消去動作を含む、請求項1から3のいずれか一項に記載のメモリデバイス。
- 各メモリプレーンは、SMPI読み出し制御信号の受信に応じて独立して同期的に読み出し動作を実行するよう構成されている、請求項4に記載のメモリデバイス。
- 前記多重化回路は、前記N-1個のAMPI読み出しユニットを前記N-1個のメモリプレーンにそれぞれ結合するN-1個のマルチプレクサ(MUX)を含み、
前記N-1個のMUXの各MUXは、前記N-1個のメモリプレーンのそれぞれのメモリプレーンに結合された出力と、前記第1のMCUから前記非AMPI読み出し制御信号を受信する第1の入力と、前記それぞれのAMPI読み出しユニットから前記AMPI読み出し制御信号を受信する第2の入力と、を含む、
請求項2に記載のメモリデバイス。 - 前記インターフェイスは、AMPI読み出し命令の取得に応じて、前記第2の入力から前記対応するAMPI読み出し制御信号を出力することができるように前記MUXの1つを制御するよう構成された命令デコーダを含む、請求項6に記載のメモリデバイス。
- 前記命令デコーダは、非AMPI読み出し命令の取得に応じて、前記第1の入力から前記非AMPI読み出し制御信号を出力することができるように各MUXを制御するようにさらに構成されている、請求項7に記載のメモリデバイス。
- 前記インターフェイスは、
AMPI読み出し命令の取得に応じて、前記AMPI読み出し命令に基づいて前記対応するAMPI読み出し制御信号を生成するように前記第1のMCUまたは前記AMPI読み出しユニットの1つを制御し、
非AMPI読み出し命令の取得に応じて、前記非AMPI読み出し命令に基づいて前記非AMPI読み出し制御信号を生成するように前記第1のMCUを制御する
よう構成された命令デコーダを含む、請求項2に記載のメモリデバイス。 - 前記多重化回路は、前記第1のMCUと前記対応するメモリプレーンとの間の1対1の接続を含む、請求項1から9のいずれか一項に記載のメモリデバイス。
- 前記N-1個のAMPI読み出しユニットの各AMPI読み出しユニットは第2のMCUを含む、請求項1から10のいずれか一項に記載のメモリデバイス。
- 前記第2のMCUは前記非AMPI読み出し動作では無効である、請求項11に記載のメモリデバイス。
- 前記第2のMCUは、信号ランピングまたは保持段内へプロセスを隠すよう構成されている、請求項11または12に記載のメモリデバイス。
- 前記プロセスは構成計算を含む、請求項13に記載のメモリデバイス。
- 前記N-1個のAMPI読み出しユニットの少なくとも1つが特定用途向け集積回路(ASCI)を含む、請求項1から10のいずれか一項に記載のメモリデバイス。
- 前記メモリデバイスは三次元(3D)フラッシュメモリデバイスを含む、請求項1から15のいずれか一項に記載のメモリデバイス。
- データを格納するよう構成されたメモリデバイスと、
前記メモリデバイスに結合され、非同期マルチプレーン独立(AMPI)読み出し命令または非AMPI読み出し命令を前記メモリデバイスに送信して、前記格納されたデータに対する前記メモリデバイスの動作を制御するよう構成されたメモリコントローラと、
を含むシステムであって、前記メモリデバイスは、
Nが1より大きい整数である、N個のメモリプレーンと、
前記N個のメモリプレーンのうちの1つに対しAMPI読み出し制御信号を提供して前記メモリプレーン上でのAMPI読み出し動作を制御するよう、および、前記N個のメモリプレーンの各メモリプレーンに対し非AMPI読み出し制御信号を提供して各メモリプレーン上での非AMPI読み出し動作を制御するよう構成された第1のマイクロコントローラユニット(MCU)と、
前記N-1個のメモリプレーンのそれぞれのメモリプレーンに対しAMPI読み出し制御信号を提供して前記それぞれのメモリプレーン上でのAMPI読み出し動作を制御するようそれぞれ構成されたN-1個のAMPI読み出しユニットと、
前記N個のメモリプレーン、前記第1のMCU、および前記N-1個のAMPI読み出しユニットに結合され、前記第1のMCUまたは前記N-1個のAMPI読み出しユニットの対応するAMPI読み出しユニットのいずれかから前記N個のメモリプレーンの対応するメモリプレーンへ制御信号を向かわせるよう構成されている多重化回路と、
前記多重化回路に結合され、非AMPI読み出し動作において、前記第1のMCUから各メモリプレーンへ前記非AMPI読み出し制御信号を向かわせ、および、AMPI読み出し動作において、前記第1のMCUまたは前記対応するAMPI読み出しユニットから前記それぞれのメモリプレーンへ各AMPI読み出し制御信号を向かわせるように前記多重化回路を制御するよう構成されたインターフェイスと、
を含む、システム。 - 各メモリプレーンは、前記それぞれのAMPI読み出し制御信号の受信に応じて独立して非同期的に読み出し動作を実行するよう構成されている、請求項17に記載のシステム。
- 前記非AMPI読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作、プログラム動作、または消去動作を含む、請求項17または18に記載のシステム。
- 各メモリプレーンは、SMPI読み出し制御信号の受信に応じて独立して同期的に読み出し動作を実行するよう構成されている、請求項19に記載のシステム。
- 前記多重化回路は、前記N-1個のAMPI読み出しユニットを前記N-1個のメモリプレーンにそれぞれ結合するN-1個のマルチプレクサ(MUX)を含み、
前記N-1個のMUXの各MUXは、前記N-1個のメモリプレーンのそれぞれのメモリプレーンに結合された出力と、前記第1のMCUから前記非AMPI読み出し制御信号を受信する第1の入力と、前記それぞれのAMPI読み出しユニットから前記AMPI読み出し制御信号を受信する第2の入力と、を含む、
請求項17から20のいずれか一項に記載のシステム。 - 前記インターフェイスは、AMPI読み出し命令の取得に応じて、前記第2の入力から前記対応するAMPI読み出し制御信号を出力することができるように前記MUXの1つを制御するよう構成された命令デコーダを含む、請求項21に記載のシステム。
- 前記命令デコーダは、非AMPI読み出し命令の取得に応じて、前記第1の入力から前記非AMPI読み出し制御信号を出力することができるように各MUXを制御するようにさらに構成されている、請求項22に記載のシステム。
- 前記インターフェイスは、
AMPI読み出し命令の取得に応じて、前記AMPI読み出し命令に基づいて前記対応するAMPI読み出し制御信号を生成するように前記第1のMCUまたは前記AMPI読み出しユニットの1つを制御し、
非AMPI読み出し命令の取得に応じて、前記非AMPI読み出し命令に基づいて前記非AMPI読み出し制御信号を生成するように前記第1のMCUを制御する
よう構成された命令デコーダを含む、請求項17から23のいずれか一項に記載のシステム。 - 前記多重化回路は、前記第1のMCUと前記対応するメモリプレーンとの間の1対1の接続を含む、請求項17から24のいずれか一項に記載のシステム。
- 前記N-1個のAMPI読み出しユニットの各AMPI読み出しユニットは第2のMCUを含む、請求項17から25のいずれか一項に記載のシステム。
- 前記N-1個のAMPI読み出しユニットの少なくとも1つが特定用途向け集積回路(ASCI)を含む、請求項17から25のいずれか一項に記載のシステム。
- 前記メモリコントローラに結合され、前記データを送信または受信するよう構成されたホストをさらに含む、請求項17から27のいずれか一項に記載のシステム。
- 複数のメモリプレーンを含むメモリデバイスを動作させるための方法であって、
命令が非同期マルチプレーン独立(AMPI)読み出し命令であるか非AMPI読み出し命令であるかを判定するステップと、
前記命令がAMPI読み出し命令であることに応じて、前記AMPI読み出し命令に基づいてAMPI読み出し制御信号を生成し、前記メモリプレーンの対応するメモリプレーンに前記AMPI読み出し制御信号を向かわせるステップと、
前記命令が非AMPI読み出し命令であることに応じて、前記非AMPI読み出し命令に基づいて非AMPI読み出し制御信号を生成し、前記メモリプレーンの各メモリプレーンに前記非AMPI読み出し制御信号を向かわせるステップと、
を含む、方法。 - 前記命令が前記AMPI読み出し命令であることに応じて、前記AMPI読み出し命令に基づいて、マイクロコントローラユニット(MCU)およびN-1個のAMPI読み出しユニットによってN個のAMPI読み出し制御信号が生成され、前記N個のAMPI読み出し制御信号は、それぞれ、前記複数のメモリプレーンに向かわされ、Nは前記複数のメモリプレーンの数であり、
前記命令が前記非AMPI読み出し命令であることに応じて、前記非AMPI読み出し命令に基づいて、前記MCUによって前記非AMPI読み出し制御信号が生成され、前記非AMPI読み出し制御信号は前記メモリプレーンの各メモリプレーンに向かわされる、
請求項29に記載の方法。 - 前記AMPI読み出し制御信号の受信に応じて前記対応するメモリプレーンによって独立して非同期的に読み出し動作を実行するステップをさらに含む、請求項29または30に記載の方法。
- 前記非AMPI読み出し動作は、同期マルチプレーン独立(SMPI)読み出し動作、プログラム動作、または消去動作を含む、請求項29から31のいずれか一項に記載の方法。
- SMPI読み出し制御信号の受信に応じて各メモリプレーンによって独立して同期的に読み出し動作を実行するステップをさらに含む、請求項32に記載の方法。
- 前記メモリデバイスはMCUを含み、前記非AMPI読み出し制御信号および前記AMPI読み出し制御信号の1つは前記MCUによって生成される、請求項29から33のいずれか一項に記載の方法。
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