CN117079690A - 存储器器件及其异步多面独立读取操作 - Google Patents

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Abstract

本公开涉及存储器器件及其异步多面独立读取操作。在某些方面中，公开了一种用于操作存储器器件的方法。存储器器件包括存储器面和多路复用器(MUX)。每个MUX包括耦合到存储器面中的相应一个存储器面的输出、接收非异步多面独立(AMPI)读取控制信号的第一输入和接收AMPI读取控制信号的第二输入。确实指令是AMPI读取指令还是非AMPI读取指令。响应于指令是AMPI读取指令，基于AMPI读取指令生成AMPI读取控制信号，并且控制对应MUX，以使能将AMPI读取控制信号从第二输入输出到对应存储器面。响应于指令是非AMPI读取指令，基于非AMPI读取指令生成非AMPI读取控制信号，并且控制每个MUX，以使能将非AMPI读取控制信号从相应第一输入输出到相应存储器面。

Description

存储器器件及其异步多面独立读取操作
本申请是申请日为2021年3月29日、发明名称为“存储器器件及其异步多面独立读取操作”的专利申请202180001092.3的分案申请。
技术领域
本公开涉及存储器器件及其操作。
背景技术
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，并且可以在页级执行编程操作或读取操作。
发明内容
在一个方面中，一种存储器器件包括N个存储器面(其中，N是大于1的整数)、N个异步多面独立(AMPI)读取单元、第一微控制器单元(MCU)以及耦合到N个存储器面、N个AMPI读取单元和第一MCU的多路复用电路。每个AMPI读取单元被配置为提供用于N个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。主MCU被配置为提供用于N个存储器面中的每个存储器面的非AMPI读取控制信号，以控制对每个存储器面的非AMPI读取操作。多路复用电路被配置为在非AMPI读取操作中，将非AMPI读取控制信号从第一MCU引导到每个存储器面，并且在AMPI读取操作中，将N个AMPI读取控制信号中的每个AMPI读取控制信号从N个AMPI读取单元中的对应AMPI读取单元引导到相应存储器面。
在另一方面中，一种系统包括被配置为存储数据的存储器器件和耦合到存储器器件的存储器控制器，存储器控制器被配置为将AMPI读取指令或非AMPI读取指令发送到存储器器件，以控制存储器器件对所存储的数据的操作。存储器器件包括N个存储器面(其中，N是大于1的整数)、N个AMPI读取单元、第一MCU、耦合到N个存储器面、N个AMPI读取单元和第一MCU的多路复用电路以及耦合到多路复用电路的接口。每个AMPI读取单元被配置为提供用于N个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。第一MCU被配置为提供用于N个存储器面中的每个存储器面的非AMPI读取控制信号，以控制对每个存储器面的非AMPI读取操作。多路复用电路被配置为将控制信号从第一MCU或者N个AMPI读取单元中的对应AMPI读取单元引导到N个存储器面中的对应存储器面。接口被配置为控制多路复用电路，以在非AMPI读取操作中，将非AMPI读取控制信号从第一MCU引导到每个存储器面，并且在AMPI读取操作中，将N个AMPI读取控制信号中的每个AMPI读取控制信号从对应AMPI读取单元引导到相应存储器面。
在又一方面中，公开了一种用于操作存储器器件的方法。存储器器件包括多个存储器面和多个多路复用器(MUX)。每个MUX包括耦合到存储器面中的相应一个存储器面的输出、接收非AMPI读取控制信号的第一输入和接收AMPI读取控制信号的第二输入。确实指令是AMPI读取指令还是非AMPI读取指令。响应于指令是AMPI读取指令，基于AMPI读取指令生成AMPI读取控制信号，并且控制MUX中的对应MUX，以使能将AMPI读取控制信号从第二输入输出到对应存储器面。响应于指令是非AMPI读取指令，基于非AMPI读取指令生成非AMPI读取控制信号，并且控制MUX中的每个MUX，以使能将非AMPI读取控制信号从相应第一输入输出到相应存储器面。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
图2A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件的示意图。
图4示出了根据本公开的一些方面的包括NAND存储器串的示例性存储器单元阵列的截面的侧视图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的示例性存储器器件的块图。
图6示出了根据本公开的一些方面的包括多个存储器面的示例性存储器器件的块图。
图7示出了根据本公开的一些方面的示例性AMPI读取操作的时序图。
图8示出了根据本公开的一些方面的在多个面上执行AMPI读取操作和非AMPI读取操作时的示例性存储器器件的块图。
图9A和图9B示出了根据本公开的一些方面的在多个面上执行AMPI读取操作和非AMPI读取操作时的图8中的存储器器件的示例性控制逻辑的详细块图。
图10示出了根据本公开的一些方面的在多个面上执行AMPI读取操作和非AMPI读取操作时的另一示例性存储器器件的块图。
图11示出了根据本公开的一些方面的用于操作存储器器件的示例性方法的流程图。
将参考附图描述本公开的各个方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
一些存储器器件(例如，NAND闪存存储器器件)可以在页级执行读取操作，即同时读取同一选定页中的所有存储器单元。NAND闪存存储器由页的块组成，页的块可以被分组到存储器面中。根据器件的种类，面原则上是相互独立的。单个面覆盖用于读取数据和编程数据的局部缓冲，并且可以并行处理操作，由此提高操作速度。
对于一些已知的NAND闪存存储器器件，必须在不同存储器面之间以同步方式执行多面读取操作，其被称为同步多面独立(SMPI)读取操作。然而，当存储器器件忙时(例如，当就绪/繁忙(R/B_n)信号被设置为零时)，SMPI读取操作不允许主机向存储器器件发出读取指令。结果，系统性能受到限制。
为了解决一个或多个上述问题，本公开介绍了一种解决方案，其中，AMPI读取操作可以使用具有主MCU和多个AMPI读取单元的架构来实施，每个AMPI读取单元负责控制相应存储器面的AMPI读取操作。由于AMPI读取操作允许主机在存储器器件忙时向存储器器件发出读取指令，因此可以提高系统性能。本文公开的架构可以包括多路复用单元，多路复用单元允许在执行不同类型的操作时在不同的时间将AMPI读取控制信号和用于其他操作的控制信号(也称为非AMPI读取控制信号)多路复用到相同的存储器面，由此减少用于控制多个面的控制单元的数量(以及所产生的管芯尺寸和功耗)。在一些实施方式中，AMPI读取单元包括实施存储在存储器(例如，随机存取存储器(RAM))中的固件的MCU，MCU具有高灵活性和容错性，以及在硅后测试阶段中提供软修复能力并且加快产品迭代。在一些实施方式中，AMPI读取单元包括实施有限状态机(FSM)的专门集成电路(IC)(例如，专用IC(ASIC))，其具有高性能、低功耗和小管芯尺寸。
与本公开的范围一致，单个主MCU具有以同步方式控制多个存储器面的任何非AMPI读取操作(例如，SMPI读取、编程或擦除)通用性和灵活性。本文公开了基于主MCU的架构的各种设计。根据本公开的一些方面，主MCU还可以被配置为还控制一个存储器面的AMPI读取操作，由此减少了AMPI读取单元的数量。根据本公开的一些方面，主MCU不专用于一个存储器面的AMPI读取操作，以便简化其功能，并且相同数量的AMPI读取单元和存储器面分别用于AMPI读取操作。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器器件104或从存储器器件104接收数据。
存储器器件104可以是本公开中公开的任何存储器器件(例如，NAND闪存存储器器件(例如，三维(3D)闪存存储器器件))，其包括可以独立地执行存储器操作(例如，读取、编程和擦除)的多个存储器面。与本公开的范围一致，存储器器件104可以包括外围电路，外围电路包括能够处理对多个存储器面的AMPI读取操作的主MCU和多个AMPI读取单元。在一些实施方式中，存储器器件104的外围电路还包括多路复用电路，多路复用电路被配置为响应于来自接口的AMPI使能信号，将AMPI读取控制信号或者非AMPI读取控制信号引导到每个存储器面。
根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为通过向存储器器件104发送指令(例如，SMPI读取指令、AMPI读取指令、擦除指令和编程指令)来控制存储器器件104的操作(例如，读取、擦除和编程操作)。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。
存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的外围电路302。存储器单元阵列器件301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308可以包括在其源极端处的源极选择栅极(SSG)晶体管310和在其漏极端处的漏极选择栅极(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)进行耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的DSG晶体管312的漏极耦合到相应位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个DSG线313将选择电压(例如，高于DSG晶体管312的阈值电压)或取消选择电压(例如，0V)施加到相应DSG晶体管312的栅极和/或通过经由一个或多个SSG线315将选择电压(例如，高于SSG晶体管310的阈值电压)或取消选择电压(例如，0V)施加到相应SSG晶体管310的栅极而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选定块304中的存储器单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块304以及与选定块304在同一面中的未选定块304的源极线314。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储器单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合该控制栅极的栅极线。
图4示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的截面的侧视图。如图4中所示，NAND存储器串308可以在衬底402上方垂直地延伸穿过存储器堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
存储器堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储器堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储器单元阵列301中的存储器单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括围绕存储器单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以在存储器堆叠层404的顶部处横向地延伸作为DSG线313、在存储器堆叠层404的底部处横向地延伸作为SSG线315、或者在DSG线313与SSG线315之间横向地延伸作为字线318。
如图4中所示，NAND存储器串308包括垂直地延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图4中所示，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储器串308的源极端与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，NAND存储器串308的源极)。在一些实施方式中，NAND存储器串308还包括在NAND存储器串308的漏极端处的沟道插塞416。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个目标存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到与选定字线318耦合的存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑512根据来自控制逻辑512的控制信号来控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。
行解码器/字线驱动器508可以被配置为由控制逻辑512根据来自控制逻辑512的控制信号来控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动SSG线315和DSG线313。电压发生器510可以被配置为由控制逻辑512根据来自控制逻辑512的控制信号来控制，并且生成要被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置为通过生成和发送各种控制信号来控制每个外围电路的操作。如下文详细描述的，控制逻辑512可以以不同架构和实施方式包括主MCU和多个AMPI读取单元，以独立地控制多个存储器面的AMPI读取操作和非AMPI读取操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。例如，寄存器可以包括指示存储器器件104是处于就绪状态还是繁忙状态的R/B_n的状态寄存器。
接口516可以耦合到控制逻辑512，并且充当指令提取器/缓冲器以及指令解码器，以对从存储器控制器(例如，图1中的106)接收的指令进行解码并且将解码后的指令中继到控制逻辑512。如下文详细描述的，接口516还可以生成附加控制信号，例如，AMPI使能信号，以辅助控制逻辑512控制其他外围电路。接口516还可以缓冲从控制逻辑512接收的状态信息并且将其中继到存储器控制器(例如，图1中的106)。接口516可以经由数据总线518耦合到列解码器/位线驱动器506，并且进一步充当数据输入/输出(I/O)接口和数据缓冲器，以缓冲数据并且将数据中继到存储器单元阵列301或从存储器单元阵列301中继数据。
图6示出了根据本公开的一些方面的包括多个存储器面的示例性存储器器件300的块图。在一些实施方式中，存储器器件300包括多个存储器面602，即，N个存储器面，其中，N是大于1的整数(例如，图6中的4)。存储器面602在执行读取操作、编程操作或擦除操作时可以相互独立。例如，每个存储器面602可以被配置为响应于从控制逻辑512接收到读取控制信号而独立地执行读取操作。在一些实施方式中，每个存储器面602覆盖用于读取和编程数据的局部缓冲，并且可以并行处理操作，由此提高操作速度。为了使能每个存储器面602独立操作，每个存储器面602可以包括存储器单元阵列301的一组块304和一组外围电路，例如页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508。
通过将存储器器件300分离为独立的存储器面602，可以在多个存储器面602上以同步方式执行多面独立(MPI)读取操作(即，SMPI读取操作)或以异步方式执行多面独立(MPI)读取操作(即，AMPI读取操作)，以提高读取速度。例如，图7示出了根据本公开的一些方面的示例性AMPI读取操作的时序图。如图7中所示，DQ[7:0]表示在读取操作或编程操作中从或向存储器单元阵列301传输数据的8位双向数据总线(例如，图5中的数据总线518)。在MPI读取操作中，MPI读取指令(00h、30h)指示来自对应存储器面(面0、面1、面2等)的读取数据。R/B_n表示指示存储器器件300是处于读取状态(设置为高)还是繁忙状态(设置为低)的信号。
对于AMPI读取操作，用于从不同存储器面602读取的AMPI读取指令可以由存储器控制器(例如，图1中的存储器控制器106)依次发送到存储器器件300。如图7中所示，尽管在接收到用于面0的AMPI读取指令时，R/B_n信号可以被设置为低从而指示存储器器件变为繁忙，但是用于读取其他存储器面1和2的附加AMP读取指令仍然可以由存储器控制器发出并且由存储器器件300处理，因为AMPI读取操作被异步地处理，与被同步地处理的SMPI操作相反。因此，AMPI读取操作可以向主机(例如，图1中的主机108)和存储器控制器(例如，图1中的存储器控制器106)提供更高的灵活性，因为其可以在任何合适的时间向存储器器件300发出AMPI读取操作，即使在存储器器件300繁忙时，由此与被限制为在存储器器件300不繁忙时同时发出的SMPI读取操作相比，提高了主机的性能。
图8示出了根据本公开的一些方面的能够在多个存储器面上执行AMPI读取操作和非AMPI读取操作的示例性存储器器件800的块图。存储器器件800可以是图3-图6中的存储器器件300的一个示例。存储器器件800可以包括外围电路以及多个存储器面602，外围电路包括控制逻辑512、接口516、寄存器514和多路复用电路(MUX)808。如图8中所示，在一些实施方式中，在多个存储器面602上执行AMPI读取操作和非AMPI读取操作时，控制逻辑512包括主MCU 802(本文又称为“第一MCU”)和多个AMPI读取单元804，并且接口516包括指令解码器810、指令提取器812和数据I/O 814。
在一些实施方式中，如图8中所示，存储器器件800包括4个存储器面602(面0、面1、面2和面3)。如本文描述的，存储器面602的数量可以被一般地表示为N，其中，N是大于1的整数，例如，2、3、4、5、6等。如上文关于图6描述的，每个存储器面602可以包括一组外围电路(例如，页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508)，该组外围电路允许对存储器面602中的存储器单元的独立的存储器操作(例如，读取、编程和/或擦除操作)。
对应地，控制逻辑512可以包括N-1个AMPI读取单元804。也就是说，根据一些实施方式，AMPI读取单元804的数量比存储器面602的数量少一。例如，如图8中所示，控制逻辑512可以包括3个AMPI读取单元804(AMPI单元1、AMPI单元2和AMPI单元3)。另一方面，控制逻辑512还包括主MCU 802，使得主MCU 802和AMPI读取单元804的总数(4)与如图8中所示的存储器面602的数量(4)相同。也就是说，图8中的存储器器件800的控制逻辑512表示在N个存储器面上执行AMPI读取操作和非AMPI读取操作时的一般“1+(N-1)”架构的示例，其中，“1”表示单个主MCU 802，并且“N-1”表示多个AMPI读取单元804的数量。如下文详细描述的，根据一些实施方式，在执行AMPI读取操作时，AMPI读取单元804中的每一个和主MCU 802负责控制相应存储器面602的AMPI读取操作。例如，主MCU 802可以负责面0，AMPI单元1可以负责面1，AMPI单元2可以负责面2，并且AMPI单元3可以负责面3。应当理解，图8中所示的映射仅用于说明性目的，只要在N个存储器面602与“1+(N-1)”个主MCU 802和AMPI读取单元804之间存在一对一的关系。
在一些实施方式中，主MCU 802被配置为提供用于存储器面602中的一个存储器面602(例如，面0)的AMPI读取控制信号，以控制对存储器面602(例如，面0)的AMPI读取操作，并且提供用于每个存储器面602(例如，面0、面1、面2或面3)的非AMPI读取控制信号，以控制对每个存储器面602的非AMPI读取操作。控制信号可以包括例如到页缓冲器/感测放大器504以控制数据加载/卸载的信号、到列解码器/位线驱动器506以控制位线的选择和驱动的信号、到行解码器/字线驱动器508以控制字线的选择和驱动的信号。非AMPI读取操作可以包括除了AMPI读取操作之外的任何合适的存储器操作，包括例如SMPI读取操作、编程操作或擦除操作。也就是说，主MCU 802可以至少具有双重作用：(1)充当AMPI读取单元，负责处理相应存储器面602(例如，面0)的AMPI读取操作控制，以及(2)充当控制单元，用于处理每个存储器面602(例如，面0、面1、面2或面3)的任何非AMPI读取操作控制。应当理解，作为控制逻辑512的通用处理单元，主MCU 802可以执行除了AMPI读取操作控制和非AMPI读取操作控制之外的控制逻辑512的任何其他合适的功能。
为了实施上文所述的功能，主MCU 802可以包括一个或多个处理核心(例如，算术逻辑(ALU))，一个或多个处理核心可以执行存储在耦合到主MCU 802的或者作为主MCU 802部分的存储器806中的固件和/或软件代码。应当理解，主MCU 802可以包括任何合适类型的处理器。存储器806可以包括用于存储实施本文描述的主MCU 802的功能的固件和/或软件代码的任何合适的只读存储器(ROM)和/或随机存取存储器(RAM)。存储器806中的固件和/或软件代码可以经由软修复来更新或修补，例如，通过在芯片下线之后将新的固件和/或软件代码加载到RAM中以修正漏洞或向主MCU 802添加附件特征。
在一些实施方式中，每个AMPI读取单元804被配置为提供用于相应存储器面602(例如，面1、面2或面3)的AMPI读取控制信号，以控制对相应存储器面602的AMPI读取操作。也就是说，根据一些实施方式，不同于还处理非AMPI读取操作(以及一些其他功能)的主MCU802，AMPI读取单元804专用于控制对应存储器面602的AMPI读取操作。控制信号可以包括例如到页缓冲器/感测放大器504以控制数据加载/卸载的信号、到列解码器/位线驱动器506以控制位线的选择和驱动的信号、到行解码器/字线驱动器508以控制字线的选择和驱动的信号。
为了实施上文所述的功能，AMPI读取单元804可以包括MCU或者专用硬件模块，例如，IC(例如，ASIC)。与主MCU 802类似，AMPI读取单元804的MCU可以包括一个或多个处理核心(例如，ALU)，一个或多个处理核心可以执行存储在耦合到MCU的或者作为MCU的部分的存储器中的固件和/或软件代码。AMPI读取单元804的上文所述的功能可以通过固件和/或软件代码来实施。至于AMPI读取单元804的ASIC，其可以实施FSM，以实现上文所述的功能。应当理解，在一些示例中，AMPI读取单元804中的IC可以是现场可编程门阵列(FPGA)或者除了ASIC之外的任何其他类型的IC。
如图9A中所示，在一些实施方式中，每个AMPI读取单元804包括MCU 902(协MCU 1、协MCU 2或协MCU 3，本文又称为“第二MCU”)以及耦合到MCU 902的存储器904。也就是说，根据一些实施方式，在执行AMPI读取操作时，每个存储器面602耦合到相应MCU 802或MCU902，并且由相应MCU 802或MCU 902控制。每个MCU 902可以具有与主MCU 802相同的硬件设计，与在控制多个存储器面602的AMPI读取操作时确保控制单元之间的一致性。存储在存储器806和存储器904中并且由主MCU 802和协MCU 902执行的固件和/或软件代码可以不同，以使主MCU 802和协MCU 902在AMPI读取操作方面具有不同功能，如下文详细描述的。
如图9B中所示，在一些实施方式中，每个AMPI读取单元804包括专用于执行本文公开的AMPI读取功能的ASIC 906。例如，在执行AMPI读取操作时，存储器面602的面0可以耦合到主MCU 802并且由主MCU 802控制，而存储器面602的面1、面2或面3可以分别耦合到ASIC906的ASIC 1、ASIC 2或ASIC 3并且由ASIC 906的ASIC 1、ASIC 2或ASIC控制。ASIC 906由于其专用的处理性质而可以具有比MUC 902更低的功耗和更高的速度。应当理解，在一些示例中，AMPI读取单元804中的至少一个可以包括ASIC 906，其允许(一个或多个)ASIC 906与(一个或多个)协MCU 902的混合来实施AMPI读取单元804。
图9A示出了用于AMPI读取操作控制的控制单元的同构实施方式的示例，其使用MCU用于所有控制单元(主MCU 802和AMPI读取单元804)，而图9B示出了用于AMPI读取操作控制的控制单元的异构实施方式的示例，其使用(一个或多个)ASIC 906与(一个或多个)MCU 802或902的混合用于控制单元。对于同构实施方式，在一些示例中，在空闲状态期间(例如，在主MCU 802正在执行非AMPI读取操作时)禁用一个或多个协MCU 902，以降低功耗。例如，可以在非AMPI操作中禁用协MCU 902。在一些实施方式中，将协MCU 902的某些过程(例如，配置计算(例如，确定用于下一操作阶段的位线或字线电压的电压电平))隐藏到信号斜坡变化(例如，电压斜坡上升或斜坡下降)或保持阶段中，以提高AMPI读取操作的处理速度。例如，协MCU 902可以被配置为将过程隐藏到信号斜坡变化或保持阶段中。过程可以包括配置计算。对于异构实施方式，在一些实施方式中，在设计用于AMPI读取操作的控制单元时，考虑(一个或多个)ASIC 906与(一个或多个)MCU 802或902之间的性能和质量变化。
返回参考图8，寄存器514可以耦合到控制逻辑512或者控制逻辑512的部分，并且可以在执行AMPI读取操作时由主MCU 802和每个AMPI读取单元804共享，例如，用于存储AMPI读取操作所使用的信息，例如R/B_n信号状态、位线电压或字线电压的电压电平等。在一些实施方式中，寄存器514被组织为一个或多个寄存器文件，一个或多个寄存器文件可以由主MCU 802和每个AMPI读取单元804存取。
如图8中所示，存储器器件800还可以包括多路复用电路808，多路复用电路808耦合到存储器面602(例如，N＝4，面0、面1、面2和面3)、主MCU 802和AMPI读取单元804(例如，N-1＝3，AMPI单元1、AMPI单元2和AMPI单元3)，并且被配置为将控制信号从主MCU 802或者对应AMPI读取单元804引导到对应存储器面602。由于主MCU 802可以控制对应存储器面602(例如，面0)的AMPI读取操作和非AMPI读取操作，因此在一些实施方式中，多路复用电路808包括主MCU 802与对应存储器面602(例如，面0)之间的一对一连接。至于其他3个存储器面602(例如，面1、面2和面3)，多路复用电路808可以包括分别将3个AMPI读取单元804耦合到3个存储器面602的3个多路复用器(MUX)。每个MUX还可以将主MCU 802耦合到对应存储器面602。也就是说，每个MUX可以包括耦合到相应存储器面602(例如，面1、面2和面3)的输出、从MCU 802接收非AMPI读取控制信号的第一输入、以及从相应AMPI读取单元804接收AMPI读取控制信号的第二输入。例如，一个MUX的两个输入可以分别耦合到主MCU 802和对应AMPI读取单元804(例如，AMPI单元1)，并且MUX的输出可以耦合到对应存储器面602(例如，面1)，使得由AMPI读取单元804提供的AMPI读取控制信号或者由主MCU 802提供的非AMPI读取控制信号可以被选择/使能，并且被输出到对应存储器面602。
如图8中所示，多路复用电路808的每个MUX还被配置为接收控制信号(AMPI_EN)，以选择/使能其两个输入中的一个输入。例如，在控制信号被设置为高(例如，AMPI-EN被使能)时，多路复用电路808的每个MUX可以使能将对应AMPI读取控制信号从第二输入输出到对应存储器面(例如，面1、面2或面3)；在控制信号被设置为低(例如，AMPI-EN被禁用)时，多路复用电路808的每个MUX可以使能将相同的非AMPI读取控制信号从第一输入输出到对应存储器面(例如，面1、面2或面3)。根据一些实施方式，控制信号(AMPI_EN)不将AMPI读取控制信号和非AMPI读取控制信号切换到通过一对一连接耦合到主MCU 802的存储器面中602的一个存储器面(例如，面0)，并且主MCU 802自身控制AMPI读取控制信号与非AMPI读取控制信号之间到该存储器面602(例如，面0)的切换。
在一些实施方式中，接口516既可以用作通过指令解码器810和指令提取器812(统称为指令处理单元(IPU))的指令/控制接口，又可以用作通过数据I/O 814的数据接口。在一些实施方式中，数据I/O 814耦合到主机(例如，图1中的主机108)和/或存储器控制器(例如，图1中的存储器控制器106)，并且被配置为在编程操作中接收要存储到存储器面602中的数据并将该数据中继到数据总线518，并且在AMPI读取操作或SMPI读取操作中从数据总线518接收从存储器面(2)602读取的数据，并且将读取的数据中继到主机和/或存储器控制器。另一方面，根据一些实施方式，指令提取器812被配置为从主机(例如，图1中的主机108)和/或存储器控制器(例如，图1中的存储器控制器106)接收指令，指令包括AMPI读取指令和非AMPI读取指令(例如，SMPI读取指令、编程指令或擦除指令)。然后，指令提取器812可以将指令转发到指令解码器810。
在一些实施方式中，指令解码器810被配置为解码每个指令，并且基于解码的指令控制控制逻辑512和多路复用电路808的操作。基于解码的指令，指令解码器810可以控制由控制逻辑512的AMPI读取控制信号和非AMPI读取控制信号的生成。在一些实施方式中，响应于在解码时获得AMPI读取指令，指令解码器810控制主MCU 802或者AMPI读取单元804中的一个，以基于解码的AMPI读取指令生成对应AMPI读取控制信号。在一些实施方式中，响应于在解码时获得非AMPI读取指令，指令解码器810控制主MCU 802，以基于解码的非AMPI读取指令生成非AMPI读取控制信号。如上文描述的，在一个示例中，AMPI读取单元804可以被使能以仅在指令解码器810获得AMPI读取指令时才生成AMPI读取控制信号。另一方面，主MCU802可以基于由指令解码器810解码的指令的类型在生成AMPI读取控制信号与生成非AMPI读取控制信号之间切换。
基于解码的指令，指令解码器810还可以通过使能或禁用到MUX的控制信号(例如，AMPI_EN)来控制多路复用电路808的MUX。在一些实施方式中，响应于在解码时获得AMPI读取指令，指令解码器810控制多路复用电路808的每个MUX，以通过使能控制信号来使能从对应AMPI读取单元804输出对应AMPI读取控制信号。在一些实施方式中，响应于在解码时获得非AMPI读取指令，指令解码器810控制多路复用电路808的每个MUX，以通过禁用控制信号来使能从主MCU 802输出非AMPI读取控制信号。也就是说，在执行非AMPI读取操作(解码非AMPI读取指令)时，指令解码器810可以使主MCU 802向每个存储器面602提供非AMPI读取控制信号；在执行AMPI读取操作(解码AMPI读取指令)时，指令解码器810可以使主MCU 802或AMPI读取单元804向对应存储器面602提供AMPI读取控制信号。结果，在一些实施方式中，接口516耦合到多路复用电路808，并且被配置为控制多路复用电路808，以在非AMPI读取操作中将非AMPI读取控制信号从主MCU 802引导到每个存储器面602，并且在AMPI读取操作中，将AMPI读取控制信号中的每个AMPI读取控制信号从主MCU 802或对应AMPI读取单元804引导到相应存储器面602。
每个存储器面602可以被配置为响应于从主MCU 802或者对应AMPI读取单元804接收到相应AMPI读取控制信号而独立地并且异步地执行读取操作。每个存储器面602还可以被配置为响应于从主MCU 802接收到SMPI读取控制信号而独立地并且同步地执行读取操作。
如上文描述的，图8中的存储器器件800的控制逻辑512表示在N个存储器面上执行AMPI读取操作和非AMPI读取操作时的一般“1+(N-1)”架构的示例，其中，“1”表示单个主MCU802，并且“N-1”表示多个AMPI读取单元804的数量。应当理解，控制逻辑512可以具有在N个存储器面上执行AMPI读取操作和非AMPI读取操作时的其他架构。例如，图10示出了根据本公开的一些方面的在多个存储器面上执行AMPI读取操作和非AMPI读取操作时的另一示例性存储器器件1000的块图。存储器器件1000可以是图3-图6中的存储器器件300的另一示例。不同于存储器器件800的控制逻辑512，图10中的存储器器件1000的控制逻辑512表示在N个存储器面上执行AMPI读取操作和非AMPI读取操作时的一般“1+N”架构，其中，“1”表示单个主MCU 1002，并且“N”表示多个AMPI读取单元804的数量，如下文详细描述的。为了便于描述，可能不重复存储器器件800和1000的相同部件。
主MCU 1002可以被配置为提供用于4个(例如，N＝4)存储器面602中的每个存储器面602的非AMPI读取控制信号，以控制对每个存储器面602的非AMPI读取操作。根据一些实施方式，不同于还充当AMPI读取单元的存储器器件800中的主MCU 802，存储器器件1000的主MCU 1002不生成并且提供用于控制任何存储器面602的AMPI读取操作的AMPI读取控制信号。换句话说，主MCU 1002可以专用于控制所有非AMPI读取操作。与主MCU 802类似，主MCU1002可以耦合到存储器1004，并且执行存储在存储器1004中的固件/软件代码，以执行本文公开的其功能。应当理解，在一些示例中，主MCU 802和主MCU 1002可以具有相同的硬件设计和结构，但是运行不同固件/软件代码，以实现本文公开的它们的不同功能。
如图10中所示，与存储器器件800不同，存储器器件1000的控制逻辑512可以具有与存储器面602相同数量(4)的AMPI读取单元804。也就是说，N个AMPI读取单元804均被配置为提供用于N个存储器面602中的相应存储器面602的AMPI读取控制信号，以控制对相应存储器面602的AMPI读取操作。类似地，不同于存储器器件800的多路复用电路808，存储器器件1000的多路复用电路1006可以具有与AMPI读取单元804和存储器面602相同数量(4)的MUX。在一些实施方式中，多路复用电路1006包括分别将N个AMPI读取单元804耦合到N个存储器面602的N个MUX。例如，每个存储器面602可以通过多路复用电路1006的相应MUX耦合到对应AMPI读取单元804。相反，根据一些实施方式，多路复用电路1006不包括主MCU 1002与任何存储器面602之间的任何一对一连接。
至于接口516的指令解码器810，响应于获得AMPI读取指令，指令解码器810可以控制AMPI读取单元804中的一个(而非主MCU 1002)，以基于AMPI读取指令生成对应AMPI读取控制信号。响应于获得非AMPI读取指令，指令解码器810仍然可以控制主MCU 1002，以基于非AMPI读取指令生成非AMPI读取控制信号。在一些实施方式中，存储器器件1000的接口516耦合到多路复用电路1006，并且被配置为控制多路复用电路1006，以在非AMPI读取操作中将非AMPI读取控制信号从主MCU 1002引导到每个存储器面602，并且在AMPI读取操作中，将AMPI读取控制信号中的每个AMPI读取控制信号从对应AMPI读取单元804引导到相应存储器面602。
每个存储器面602可以被配置为响应于从对应AMPI读取单元804接收到相应AMPI读取控制信号而独立地并且异步地执行读取操作。每个存储器面602还可以被配置为响应于从主MCU 802接收到SMPI读取控制信号而独立地并且同步地执行读取操作。
与存储器器件800类似，用于存储器器件1000中的AMPI读取操作控制的控制单元可以具有同构实施方式或者具有使用(一个或多个)ASIC(图9中的ASIC 906)与(一个或多个)MCU的混合的异构实施方式中的任何一种，在同构实施方式中，每个AMPI读取单元804包括MCU(例如，图9A中的协MCU)。
图11示出了根据本公开的一些方面的用于操作存储器器件的方法1100的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如存储器器件800和1000。方法1100可以由存储器面602、控制逻辑512、多路复用电路808或1006和接口516来实施。应当理解，方法1100中所示的操作可以不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时执行，或者以与图11中所示的不同的顺序执行。
参考图11，方法1100在操作1102处开始，其中，确定指令是AMPI读取指令还是非AMPI读取指令。非AMPI读取操作可以包括SMPI读取操作、编程操作或擦除操作。例如，在对来自主机或者存储器控制器的指令进行解码时，存储器器件800或1000中的接口516的指令解码器810可以确定指令是AMPI读取指令还是非AMPI读取指令。
响应于指令是AMPI读取指令，方法1100从操作1102进行至操作1104，如图11中所示，其中，基于AMPI读取指令生成AMPI读取控制信号。在一个示例中，存储器器件800中的控制逻辑512的主MCU 802或AMPI读取单元804可以基于AMPI读取指令生成AMPI读取控制信号。可以由主MCU 802生成非AMPI读取控制信号和AMPI读取控制信号中的一个AMPI读取控制信号。AMPI读取控制信号由主MCU 802还是由AMPI读取单元804生成可以基于对应存储器面602来确定，APMI读取操作将根据解码的AMPI读取指令在该存储器面602上执行。在另一个示例中，存储器器件1000中的控制逻辑512的AMPI读取单元804(而不是主MCU 1002)可以基于AMPI读取指令生成AMPI读取控制信号。可以由主MCU 1002生成非AMPI读取控制信号，而不是AMPI读取控制信号。用于生成AMPI控制信号的具体AMPI读取单元804可以基于对应存储器面602来确定，APMI读取操作将根据解码的指令在该存储器面602上执行。
方法1100进行至操作1106，如图11中所示，其中，将AMPI读取控制信号引导到存储器面中的对应存储器面。例如，存储器器件800中的多路复用电路808或者存储器器件1000中的多路复用电路1006可以将AMPI读取控制信号引导到对应存储器面602。在一些实施方式中，控制对应MUX，以使能将来自第二输入的AMPI读取控制信号输出到对应存储器面。例如，可以由接口516控制存储器器件1000中的多路复用电路1006的MUX，以使能将来自对应AMPI读取单元804的AMPI读取控制信号输出到对应存储器面602。方法1100进行至操作1108，如图11中所示，其中，响应于接收到AMPI读取控制信号而由对应存储器面(例如，存储器面602)独立地并且异步地执行读取操作。
响应于指令是非AMPI读取指令，方法1100从操作1102进行至操作1110，如图11中所示，其中，基于非AMPI读取指令生成非AMPI读取控制信号。例如，存储器器件800的主MCU802或者存储器器件1000的主MCU 1002可以基于非AMPI读取指令生成非AMPI读取控制信号(例如，SMPI读取控制信号)。
方法1100进行至操作1112，如图11中所示，其中，将非AMPI读取控制信号引导到每个存储器面。例如，存储器器件800中的多路复用电路808或者存储器器件1000中的多路复用电路1006可以将非AMPI读取控制信号引导到每个存储器面602。在一些实施方式中，控制MUX中的每个MUX，以使能将来自相应第一输入的非AMPI读取控制信号输出到相应存储器面。例如，可以由接口516控制存储器器件1000中的多路复用电路1006的每个MUX，以使能将来自主MCU 1002的非AMPI读取控制信号输出到每个存储器面602。在一些实施方式中，响应于接收到SMPI读取控制信号而由每个存储器面独立地并且同步地执行读取操作。
根据本公开的一个方面，一种存储器器件包括N个存储器面(其中，N是大于1的整数)、AMPI读取单元、第一MCU以及耦合到N个存储器面、N个AMPI读取单元、第一MCU的多路复用电路、以及耦合到多路复用电路的接口。每个AMPI读取单元被配置为提供用于N个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。第一MCU被配置为提供用于N个存储器面中的每个存储器面的非AMPI读取控制信号，以控制对每个存储器面的非AMPI读取操作。多路复用电路被配置为在非AMPI读取操作中，将非AMPI读取控制信号从第一MCU引导到每个存储器面，并且在AMPI读取操作中，将N个AMPI读取控制信号中的每个AMPI读取控制信号从N个AMPI读取单元中的对应AMPI读取单元引导到相应存储器面。
在一些实施方式中，存储器器件还包括接口，接口耦合到多路复用电路并且被配置为控制多路复用电路，以在非AMPI读取操作中，将非AMPI读取控制信号从第一MCU引导到每个存储器面，并且在AMPI读取操作中，将每个AMPI读取控制信号从对应AMPI读取单元引导到相应存储器面。
在一些实施方式中，每个存储器面被配置为响应于接收到相应AMPI读取控制信号而独立地并且异步地执行读取操作。
在一些实施方式中，非AMPI读取操作包括SMPI读取操作、编程操作或擦除操作。
在一些实施方式中，每个存储器面被配置为响应于接收到SMPI读取控制信号而独立地并且同步地执行读取操作。
在一些实施方式中，多路复用电路包括N个MUX，N个MUX分别将N个AMPI读取单元耦合到N个存储器面，并且N个MUX中的每个MUX包括耦合到N个存储器面中的相应存储器面的输出、从第一MCU接收非AMPI读取控制信号的第一输入、以及从相应AMPI读取单元接收AMPI读取控制信号的第二输入。
在一些实施方式中，接口包括指令解码器，指令解码器被配置为响应于获得AMPI读取指令，控制MUX中的一个MUX以使能从第二输入输出对应AMPI读取控制信号。
在一些实施方式中，指令解码器还被配置为响应于获得非AMPI读取指令，控制每个MUX以使能从第一输入输出非AMPI读取控制信号。
在一些实施方式中，接口包括指令解码器，指令解码器被配置为响应于获得AMPI读取指令，控制AMPI读取单元中的一个AMPI读取单元以基于AMPI读取指令来生成对应AMPI读取控制信号，并且响应于获得非AMPI读取指令，控制第一MCU以基于非AMPI读取指令来生成非AMPI读取控制信号。
在一些实施方式中，N个AMPI读取单元中的每个AMPI读取单元包括第二MCU。
在一些实施方式中，在非AMPI读取操作中禁用第二MCU。
在一些实施方式中，第二MCU被配置为将过程隐藏到信号斜坡变化或保持阶段中。在一些实施方式中，过程包括配置计算。
在一些实施方式中，N个AMPI读取单元中的至少一个包括ASIC。
在一些实施方式中，存储器器件包括3D闪存存储器器件。
根据本公开的另一方面，一种系统包括被配置为存储数据的存储器器件和耦合到存储器器件的存储器控制器，存储器控制器被配置为将AMPI读取指令或非AMPI读取指令发送到存储器器件，以控制存储器器件对所存储的数据的操作。存储器器件包括N个存储器面(其中，N是大于1的整数)、N个AMPI读取单元、第一MCU、耦合到N个存储器面、N个AMPI读取单元和第一MCU的多路复用电路以及耦合到多路复用电路的接口。每个AMPI读取单元被配置为提供用于N个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。第一MCU被配置为提供用于N个存储器面中的每个存储器面的非AMPI读取控制信号，以控制对每个存储器面的非AMPI读取操作。多路复用电路被配置为将控制信号从第一MCU或者N个AMPI读取单元中的对应AMPI读取单元引导到N个存储器面中的对应存储器面。接口被配置为控制多路复用电路，以在非AMPI读取操作中，将非AMPI读取控制信号从第一MCU引导到每个存储器面，并且在AMPI读取操作中，将N个AMPI读取控制信号中的每个AMPI读取控制信号从对应AMPI读取单元引导到相应存储器面。
在一些实施方式中，每个存储器面被配置为响应于接收到相应AMPI读取控制信号而独立地并且异步地执行读取操作。
在一些实施方式中，非AMPI读取操作包括SMPI读取操作、编程操作或擦除操作。
在一些实施方式中，每个存储器面被配置为响应于接收到SMPI读取控制信号而独立地并且同步地执行读取操作。
在一些实施方式中，多路复用电路包括N个MUX，N个MUX分别将N个AMPI读取单元耦合到N个存储器面，并且N个MUX中的每个MUX包括耦合到N个存储器面中的相应存储器面的输出、从第一MCU接收非AMPI读取控制信号的第一输入、以及从相应AMPI读取单元接收AMPI读取控制信号的第二输入。
在一些实施方式中，接口包括指令解码器，指令解码器被配置为响应于获得AMPI读取指令，控制MUX中的一个MUX以使能从第二输入输出对应AMPI读取控制信号。
在一些实施方式中，指令解码器还被配置为响应于获得非AMPI读取指令，控制每个MUX以使能从第一输入输出非AMPI读取控制信号。
在一些实施方式中，接口包括指令解码器，指令解码器被配置为响应于获得AMPI读取指令，控制AMPI读取单元中的一个AMPI读取单元以基于AMPI读取指令来生成对应AMPI读取控制信号，并且响应于获得非AMPI读取指令，控制第一MCU以基于非AMPI读取指令来生成非AMPI读取控制信号。
在一些实施方式中，N个AMPI读取单元中的每个AMPI读取单元包括第二MCU。
在一些实施方式中，N个AMPI读取单元中的至少一个包括ASIC。
在一些实施方式中，系统还包括耦合到存储器控制器并且被配置为发送或接收数据的主机。
根据本公开的又一方面，公开了一种用于操作存储器器件的方法。存储器器件包括多个存储器面和多个MUX。每个MUX包括耦合到存储器面中的相应一个存储器面的输出、接收非AMPI读取控制信号的第一输入和接收AMPI读取控制信号的第二输入。确实指令是AMPI读取指令还是非AMPI读取指令。响应于指令是AMPI读取指令，基于AMPI读取指令生成AMPI读取控制信号，并且控制MUX中的对应MUX，以使能将AMPI读取控制信号从第二输入输出到对应存储器面。响应于指令是非AMPI读取指令，基于非AMPI读取指令生成非AMPI读取控制信号，并且控制MUX中的每个MUX，以使能将非AMPI读取控制信号从相应第一输入输出到相应存储器面。
在一些实施方式中，响应于指令是AMPI读取指令，由N个AMPI读取单元基于AMPI读取指令生成N个AMPI读取控制信号，并且将N个AMPI读取控制信号分别引导到多个存储器面。N可以是多个存储器面的数量。在一些实施方式中，响应于指令是非AMPI读取指令，由MCU基于非AMPI读取指令生成非AMPI读取控制信号，并且将非AMPI读取控制信号引导到存储器面中的每个存储器面。
在一些实施方式中，响应于接收到AMPI读取控制信号，由对应存储器面独立地并且异步地执行读取操作。
在一些实施方式中，非AMPI读取操作包括同步多面独立(SMPI)读取操作、编程操作或擦除操作。
在一些实施方式中，响应于接收到SMPI读取控制信号，由每个存储器面独立地并且同步地执行读取操作。
在一些实施方式中，存储器器件包括MCU，并且由MCU生成非AMPI读取控制信号，但非AMPI读取控制信号。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (19)

1.一种存储器器件，包括：
N个存储器面，其中，N是大于1的整数；
N个异步多面独立(AMPI)读取单元，每个所述异步多面独立读取单元耦接到所述N个存储器面中的一个存储器面；
主微控制器单元(MCU)，所述第一微控制器单元耦接到所述N个存储器面中的每一个存储器面；以及
多路复用电路，所述多路复用电路耦合到所述N个存储器面、所述主MCU和所述N个AMPI读取单元。
2.根据权利要求1所述的存储器器件，其中，还包括：
接口，所述接口耦合到所述多路复用电路并且被配置为控制所述多路复用电路。
3.根据权利要求1所述的存储器器件，其中，所述多路复用电路包括N个多路复用器，每个所述多路复用器包括耦接到所述主MCU的第一输入、耦接到所述N个AMPI读取单元中的一个AMPI读取单元的第二输入、耦接到所述N个存储器面中的一个存储器面的输出。
4.根据权利要求1所述的存储器器件，其中，所述AMPI读取单元被配置为控制耦接的所述存储器面的AMPI读取操作；
所述主MCU被配置为控制所述N个存储器面的非AMPI读取操作。
5.根据权利要求1-4所述的存储器器件，其中，每个所述AMPI读取单元包括协MCU和耦接到所述协MCU的存储器。
6.根据权利要求5所述的存储器器件，其中，在所述非AMPI读取操作中禁用所述协MCU。
7.根据权利要求1所述的存储器器件，其中，
所述存储器器件还包括：寄存器，所述寄存器耦接到所述主MCU和每个所述AMPI读取单元。
8.根据权利要求2所述的存储器器件，其中，所述接口包括指令解码器，所述指令解码器耦接到所述多路复用电路的每个多路复用器，所述指令解码器被配置为解码指令，和基于解码的指令使能每个所述多路复用器的第一输入或每个所述多路复用器的第二输入。
9.根据权利要求8所述的存储器器件，其中，所述接口还包括耦接到所述指令解码器的指令提取器，所述指令提取器被配置为接收所述指令，并将所述指令转发给所述指令解码器。
10.根据权利要求5所述的存储器器件，其中，所述主MCU的硬件设计和所述协MCU的硬件设计相同。
11.根据权利要求1-10中的任何一项所述的存储器器件，其中，所述N个AMPI读取单元中的至少一个包括专用集成电路(ASIC)。
12.根据权利要求1-11中的任何一项所述的存储器器件，其中，所述存储器器件包括三维(3D)闪存存储器器件。
13.一种存储系统，包括：
权利要求1-12任一项所述的存储器器件；以及
存储器控制器，被配置为控制所述存储器器件。
14.一种系统，包括：
权利要求13所述的存储系统；以及
耦合到所述存储系统并且被配置为发送或接收数据的主机。
15.一种存储器器件的操作方法，其中，所述存储器器件包括多个存储器面和多个多路复用器(MUX)，每个MUX包括耦合到所述存储器面中的一个存储器面的输出、，所述方法包括：
确定指令是AMPI读取指令还是非AMPI读取指令；
响应于所述指令是AMPI读取指令，基于所述AMPI读取指令生成AMPI读取控制信号，并且控制所述多个MUX中的对应MUX，以将所述AMPI读取控制信号输出到对应存储器面；以及
响应于所述指令是非AMPI读取指令，基于所述非AMPI读取指令生成非AMPI读取控制信号，并且控制所述多个MUX中的每个MUX，以将所述非AMPI读取控制信号输出到所述相应存储器面。
16.根据权利要求15所述的方法，其中
响应于所述指令是所述AMPI读取指令，由N个AMPI读取单元基于所述AMPI读取指令生成N个AMPI读取控制信号，并且将所述N个AMPI读取控制信号分别引导到所述多个存储器面，其中，N是所述多个存储器面的数量；并且
响应于所述指令是所述非AMPI读取指令，由微控制器单元(MCU)基于所述非AMPI读取指令生成所述非AMPI读取控制信号，并且将所述非AMPI读取控制信号引导到所述存储器面中的每个存储器面。
17.根据权利要求15所述的方法，还包括响应于接收到所述AMPI读取控制信号，由所述对应存储器面独立地并且异步地执行读取操作。
18.根据权利要求15到17中的任何一项所述的方法，其中，所述非AMPI读取操作包括同步多面独立(SMPI)读取操作、编程操作或擦除操作。
19.根据权利要求18所述的方法，还包括响应于接收到SMPI读取控制信号，由每个存储器面独立地并且同步地执行读取操作。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117079690A (zh) * 2021-03-29 2023-11-17 长江存储科技有限责任公司 存储器器件及其异步多面独立读取操作
KR20230117281A (ko) * 2022-01-28 2023-08-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리, 메모리의 제어 방법 및 메모리 시스템

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US7149119B2 (en) 2004-09-30 2006-12-12 Matrix Semiconductor, Inc. System and method of controlling a three-dimensional memory
US7574611B2 (en) 2005-11-28 2009-08-11 Atmel Corporation Command decoder for microcontroller based flash memory digital controller system
US8068365B2 (en) 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
WO2009145923A1 (en) * 2008-05-30 2009-12-03 Aplus Flash Technology, Inc. Nand string based flash memory device, array and circuit having parallel bit lines and source lines
US7920431B2 (en) * 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
TWI553641B (zh) * 2013-12-09 2016-10-11 慧榮科技股份有限公司 資料儲存裝置及其模式偵測方法
US9910594B2 (en) * 2015-11-05 2018-03-06 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
US9792995B1 (en) 2016-04-26 2017-10-17 Sandisk Technologies Llc Independent multi-plane read and low latency hybrid read
JP6753746B2 (ja) * 2016-09-15 2020-09-09 キオクシア株式会社 半導体記憶装置
US10381066B2 (en) 2016-11-30 2019-08-13 SK Hynix Inc. Semiconductor memory device with burst mode
US10331345B2 (en) * 2017-09-29 2019-06-25 Intel Corporation Method and apparatus for reducing silent data errors in non-volatile memory systems
JP2020004465A (ja) * 2018-06-26 2020-01-09 キオクシア株式会社 半導体記憶装置
JP2020016954A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 メモリシステム
KR20200063833A (ko) 2018-11-28 2020-06-05 삼성전자주식회사 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10685722B1 (en) 2019-01-24 2020-06-16 Western Digital Technologies, Inc. Method and system for improving performance of a storage device using asynchronous independent plane read functionality
US10877696B2 (en) * 2019-03-28 2020-12-29 Intel Corporation Independent NAND memory operations by plane
US10957393B2 (en) 2019-06-27 2021-03-23 Micron Technology, Inc. Apparatus and methods for performing concurrent access operations on different groupings of memory cells
CN112513988A (zh) * 2020-11-06 2021-03-16 长江存储科技有限责任公司 伪异步多平面独立读取
CN117079690A (zh) * 2021-03-29 2023-11-17 长江存储科技有限责任公司 存储器器件及其异步多面独立读取操作
JP7392180B2 (ja) * 2021-03-29 2023-12-05 長江存儲科技有限責任公司 メモリデバイスおよびその非同期マルチプレーン独立読み出し動作

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