CN114640343A

CN114640343A - 计数电路、存储器件及系统

Info

Publication number: CN114640343A
Application number: CN202210126463.7A
Authority: CN
Inventors: 许聪
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2022-02-10
Filing date: 2022-02-10
Publication date: 2022-06-17

Abstract

本公开实施例提供一种计数电路，包括：时钟源、时钟控制单元和N个输出单元；其中，N为正整数。时钟控制单元根据接收的时钟源输出的时钟信号、以及第一个输出单元的输出值至第M个输出单元的输出值，生成时钟控制信号并输出至第M+1个输出单元至第N个输出单元的时钟输入端，时钟控制信号具有信号值不同的第一信号值和第二信号值。第M+1个输出单元至第N个输出单元在接收的时钟控制信号从第二信号值切换为第一信号值时，进行锁存；在接收的时钟控制信号为第二信号值时，保持当前状态值不变。

Description

计数电路、存储器件及系统

技术领域

本公开涉及半导体技术领域，尤其涉及一种计数电路、存储器件及系统。

背景技术

在地址产生电路或计数电路中，可以通过时钟信号触发一触发器链路进行地址自动增加或计数。按照时钟输入方式的不同，可分为同步计数和异步计数。随着工艺不断发展，功耗问题制约着计数电路性能进一步提高。

发明内容

根据本公开实施例的第一方面，提供了一种计数电路，所述计数电路包括：时钟源、时钟控制单元和N个输出单元；其中，N为正整数；

所述时钟源的输出端，分别耦接所述时钟控制单元的输入端、第一个所述输出单元的时钟输入端至第M个所述输出单元的时钟输入端，用于提供时钟信号；其中，M为小于N的正整数；

所述时钟控制单元的输入端，还分别耦接第一个所述输出单元的输出端至第M个所述输出单元的输出端；

所述时钟控制单元的输出端，分别耦接第M+1个所述输出单元的时钟输入端至第N个所述输出单元的时钟输入端；

所述时钟控制单元，被配置为根据接收的所述时钟信号、以及第一个所述输出单元的输出值至第M个所述输出单元的输出值，生成时钟控制信号，并将所述时钟控制信号输出至第M+1个所述输出单元至第N个所述输出单元的时钟输入端；其中，所述时钟控制信号具有信号值不同的第一信号值和第二信号值；

第M+1个所述输出单元至第N个所述输出单元，被配置为在接收的所述时钟控制信号从所述第二信号值切换为所述第一信号值时，进行锁存；

第M+1个所述输出单元至第N个所述输出单元，还被配置在接收的所述时钟控制信号为所述第二信号值时，保持当前状态值不变。

在一些实施例中，所述时钟控制单元，具体被配置为在接收的所述时钟信号的上升沿，且第一个所述输出单元的输出值至第M个所述输出单元的输出值均为逻辑高电平时，生成具有所述第一信号值的所述时钟控制信号；

所述时钟控制单元，具体还被配置为在接收的所述时钟信号的上升沿，且第一个所述输出单元的输出值至第M个所述输出单元的输出值中至少存在一个逻辑低电平时，生成具有所述第二信号值的所述时钟控制信号。

在一些实施例中，所述时钟控制单元包括：反相器、第一逻辑电路、使能触发器和第二逻辑电路；其中，

所述反相器的输入端耦接所述时钟源的输出端，所述反相器的输出端耦接所述使能触发器的时钟输入端；

所述第一逻辑电路的输入端耦接第一个所述输出单元的输出端至第M个所述输出单元的输出端，所述第一逻辑电路的输出端耦接所述使能触发器的数据输入端；所述使能触发器的输出端耦接所述第二逻辑电路的第一输入端；

所述第二逻辑电路的第二输入端耦接所述时钟源的输出端，所述第二逻辑电路的输出端耦接第M+1个所述输出单元至第N个所述输出单元的时钟输入端；

所述反相器，被配置为根据接收的所述时钟信号，输出反相时钟信号；

所述第一逻辑电路，被配置为在第一个所述输出单元的输出端至第M个所述输出单元的输出端输出的均为逻辑高电平时，生成第一逻辑信号；

所述第一逻辑电路，还被配置为在第一个所述输出单元的输出端至第M个所述输出单元的输出端输出至少一个逻辑低电平时，生成信号值不同于所述第一逻辑信号的第二逻辑信号；

所述使能触发器，被配置为根据在所述反相时钟信号的上升沿，根据接收的所述第一逻辑信号，生成第一使能信号；

所述使能触发器，还被配置为在所述反相时钟信号的上升沿，根据接收的所述第二逻辑信号，生成信号值不同于所述第一使能信号的第二使能信号；

所述第二逻辑电路，被配置为在所述时钟信号的上升沿，根据接收的所述第一使能信号生成具有所述第一信号值的所述时钟控制信号；

所述第二逻辑电路，还被配置为在所述时钟信号的上升沿，根据接收的所述第二使能信号生成具有所述第二信号值的所述时钟控制信号。

在一些实施例中，所述第一逻辑电路包括：第一与门；

所述第二逻辑电路包括：第二与门。

在一些实施例中，所述输出单元包括：触发器。

在一些实施例中，所述触发器包括：D型触发器。

在一些实施例中，所述计数电路还包括：

加法器，所述加法器的输入端分别耦接所述N个输出单元的输出端，所述加法器的输出端分别耦接所述N个输出单元的输入端。

在一些实施例中，所述加法器包括N个加法单元；

第k个所述加法单元的输入端，耦接第1个所述输出单元至第k个所述输出单元的输出端；

第k个所述加法单元的输出端，耦接第k个所述输出单元的输入端；其中，k为小于等于N的正整数。

根据本公开实施例的第二方面，提供了一种存储器件，包括：

存储单元阵列，包括多个存储单元行；

外围电路，与所述存储单元阵列耦接，包括如上述实施例所述的计数电路。

根据本公开实施例的第三方面，提供了一种存储系统，包括：

如上述实施例所述的存储器件；以及

存储器控制器，耦合到所述存储器件并且被配置为控制所述存储器件。

本公开实施例中，时钟控制单元根据接收的时钟源输出的时钟信号、以及第一个输出单元的输出值至第M个输出单元的输出值，生成时钟控制信号，并将时钟控制信号输出至第M+1个输出单元至第N个输出单元的时钟输入端。

一般而言，功耗与计数电路中输出单元的锁存次数正相关。相较于在时钟源输出的时钟信号每个时钟沿处，每个输出单元都发生一次锁存，本公开实施例中，第M+1输出单元至第N输出单元在接收的时钟控制信号从第二信号值切换为第一信号值时进行锁存，在时钟控制信号的一个周期内，时钟控制信号从第二信号值切换为第一信号值的次数少于时钟信号的时钟沿的数量，则第M+1输出单元至第N输出单元的锁存次数减少，因而有效地减少了计数电路的功耗。

附图说明

图1是根据一示例性实施例示出的一种计数电路的电路结构示意图；

图2是图1中一种计数电路的时序示意图；

图3是根据一示例性实施例示出的另一种计数电路的框图；

图4a是根据一示例性实施例示出的另一种计数电路的电路结构第一示意图；

图4b是根据一示例性实施例示出的另一种计数电路的电路结构第二示意图；

图5是图4b中另一种计数电路的时序示意图；

图6是根据本公开实施例示出的一种存储器的示意图；

图7是根据本公开实施例示出的一种包括NAND存储串的存储单元阵列的局部截面图；

图8是根据本公开实施例示出的包括存储单元阵列和外围电路的存储器的块图；

图9是根据本公开实施例示出的一种存储器系统的示意图；

图10a是根据本公开实施例示出的一种存储器卡的示意图；

图10b是根据本公开实施例示出的一种固态驱动器(SSD)的示意图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

计数电路的应用十分广泛，它不仅能用于对时钟脉冲个数进行计数，还可以用作分频、定时、产生节拍脉冲，以满足实现数字测量、运算、程序控制、事件统计及系统定时等应用的需要。

本公开实施例以存储器的计数电路进行说明。然而，本公开并不限于此。

图1是根据一示例性实施例示出的一种计数电路的电路结构示意图。参照图1所示，计数电路100包括：时钟源和n+1个触发器；其中，n为正整数。时钟源的输出端，分别耦接n+1个触发器的时钟输入端，用于提供时钟信号Clk。计数电路100还包括：组合逻辑单元，组合逻辑单元的输入端分别耦接n+1个触发器的输出端，组合逻辑单元的输出端分别耦接n+1个触发器的输入端。

该计数电路100的工作原理为：n+1个触发器可以记为D0、D1、D2、……、Dn。以D0、D1、D2、……、Dn为上升沿触发器进行说明。触发器D0至触发器Dn，被配置为在接收的时钟源输出的时钟信号为第一电平时，在第一电平的上升沿进行锁存；触发器D0至触发器Dn，还被配置在接收的时钟信号为第二电平时，保持当前状态值不变；其中，第二电平不同于第一电平。

这里，n+1个触发器的输出端依次连接，输出n+1位二进制序列CA<n：0>至组合逻辑单元的输入端，组合逻辑单元对序列CA<n：0>进行逻辑运算后，输出n+1位二进制序列CA1<n：0>，并将n+1位二进制序列CA1<n：0>从第零位开始对应分别输入至D0、D1、D2、……、Dn的输入端。例如，输出的二进制序列CA1<n：0>可以为0000…0110(共n+1位)，则输出第零位0至触发器D0的输入端，输出第一位1至触发器D1的输入端，输出第二位1至触发器D2的输入端，输出第三位0至触发器D3的输入端，直至输出第n+1位0至触发器Dn的输入端。

图2是根据一示例性实施例示出的一种计数电路的时序示意图。参照图2，在各触发器的初始输出值为0时，在时钟源输出的时钟信号Clk的每个时钟上升沿处，每个触发器D0、D1、D2、……、Dn都发生一次锁存，n+1个触发器的输出端最后输出n+1位二进制序列CA<n：0>至组合逻辑单元。组合逻辑单元可以为“加1”逻辑电路，组合逻辑单元的输入序列与输出序列满足逻辑运算式CA1<n：0>＝CA<n：0>+1。组合逻辑单元对序列CA<n：0>进行“加1”逻辑运算后，得到CA1<n：0>。

需要强调的是，CA<n：0>的计数值以及CA1<n：0>的计数值均为0和1构成的n+1位二进制序列，此处为了便于阅读，将n+1位二进制序列转换为十进制得到CA<n：0>的计数值以及CA1<n：0>的计数值。具体地，CA<n：0>的计数值遵从序列0，1，2，3，4，5，6，……，2ⁿ⁺¹-1，CA1<n：0>的计数值遵从序列1，2，3，4，5，6，……，2ⁿ⁺¹，计数值在此以十进制表示。

一般而言，功耗与计数电路中触发器的锁存次数正相关。该计数电路100中，在时钟源输出的时钟信号每个时钟沿处，每个触发器都发生一次锁存，导致每个时钟周期内计数电路中所有的触发器都会产生大量功耗，从而极大地限制了存储器件的性能。

有鉴于此，本公开实施例提供另一种计数电路。

图3是根据一示例性实施例示出的另一种计数电路的框图。参照图3所示，计数电路包括：时钟源301、时钟控制单元302和N个输出单元303；其中，N为正整数；

时钟源301的输出端，分别耦接时钟控制单元302的输入端、第一个输出单元的时钟输入端至第M个输出单元的时钟输入端，用于提供时钟信号；其中，M为小于N的正整数；

时钟控制单元302的输入端，还分别耦接第一个输出单元的输出端至第M个输出单元的输出端；

时钟控制单元302的输出端，分别耦接第M+1个输出单元的时钟输入端至第N个输出单元的时钟输入端；

时钟控制单元302，被配置为根据接收的时钟信号、以及第一个输出单元的输出值至第M个输出单元的输出值，生成时钟控制信号，并将时钟控制信号输出至第M+1个输出单元至第N个输出单元的时钟输入端；其中，所述时钟控制信号具有信号值不同的第一信号值和第二信号值；

第M+1个输出单元至第N个输出单元，被配置为在接收的时钟控制信号从所述第二信号值切换为所述第一信号值时，进行锁存；

第M+1个输出单元至第N个输出单元，还被配置在接收的时钟控制信号为所述第二信号值时，保持当前状态值不变。

本实施例中，N个输出单元303的输出端并行输出。计数电路通过N个输出单元303对时钟源301输入时钟信号中第一信号值或者第二信号值逐一进行计数，以输出计数值实现计数功能。此外，计数电路中N个输出单元303还可以采用其他连接方式，可以实现正计数或倒计数，本公开并不限于此。

在一些实施例中，参照图3，时钟控制单元302的输入端，还分别耦接第一个输出单元的输出端至第M个输出单元的输出端，时钟控制单元302可以接收第一个输出单元的输出值至第M个输出单元的输出值，其中，M为小于N的正整数，M的取值可以为1、2、3至N-1。本实施例以M＝2，N＝8进行说明。然而，本公开并不限于此。

这里，时钟控制单元302生成的时钟控制信号具有第一信号值和第二信号值两种状态，以第一信号值为逻辑高电平、第二信号值为逻辑低电平进行说明。然而，本公开并不限于此。以下从两个方面分别说明时钟控制信号的具体生成过程。

第一方面，时钟控制单元302接收第一个输出单元和第二个输出单元的输出值，该输出值均为逻辑高电平时，生成第一逻辑信号。时钟控制单元302根据接收的时钟信号以及第一逻辑信号生成具有第一信号值的时钟控制信号。第三个输出单元至第八个输出单元的时钟输入端在接收的时钟控制信号从第二信号值切换为第一信号值时进行锁存。即在时钟控制信号的上升沿进行锁存。其中，上升沿为从逻辑低电平(例如0)切换为逻辑高电平(例如1)的过程。

第二方面，时钟控制单元302接收第一个输出单元和第二个输出单元的输出值，该输出值中包括至少一个逻辑低电平时，生成信号值不同于第一逻辑信号的第二逻辑信号。时钟控制单元302根据接收的时钟信号以及第二逻辑信号生成具有第二信号值的时钟控制信号。第三个输出单元至第八个输出单元的时钟输入端在接收的时钟控制信号为第二信号值即逻辑低电平时，保持当前状态值不变。具体地，第三个输出单元至第八个输出单元在接收到逻辑低电平的时钟控制信号时，没有触发锁存，此时，第三个输出单元至第八个输出单元的输出不随输出单元的数据输入端的输入信号发生变化，保持在前一时钟控制信号从第二信号值切换为第一信号值操作时输入的状态值不变。

需要强调的是，N个输出单元303可以为具有记忆功能的，具有两个稳定状态的信息存储器件，即0和1，在外部输入信号的作用下，可以从一个稳定状态翻转到另一个稳定状态。在第一个输出单元和第二个输出单元的输出值均为逻辑高电平时，时钟控制单元302才会产生具有第一信号值的时钟控制信号，以使输出单元在时钟控制信号从第二信号值切换为第一信号值时进行锁存。

参照图5，例如在M＝2，N＝8时，时钟控制单元302输出的时钟控制信号Clk_gate的时钟周期记为T1，时钟源301输出的时钟信号Clk的时钟周期记为T2，在M＝2时，时钟周期T1为时钟周期T2的4倍。如图5所示在时钟控制信号Clk_gate的一个时钟周期T1内，时钟控制单元302输出的时钟控制信号Clk_gate中从第二信号值切换为第一信号值的次数少于时钟信号Clk的时钟沿的数量。

本公开实施例中，在计数电路中增设时钟控制单元302。相较于在时钟源301输出的时钟信号每个时钟沿处，每个输出单元都发生一次锁存。本公开实施例中，第M+1输出单元至第N输出单元在接收的时钟控制信号从第二信号值切换为第一信号值时进行锁存，在时钟控制信号的一个周期T1内，时钟控制信号从第二信号值切换为第一信号值的次数少于时钟信号Clk的时钟沿的数量，则第M+1输出单元至第N输出单元的锁存次数减少，因而有效地减少了计数电路的功耗。

在一些实施例中，时钟控制单元，具体被配置为在接收的时钟信号的上升沿，且第一个输出单元的输出值至第M个输出单元的输出值均为逻辑高电平时，生成具有第一信号值的时钟控制信号；

时钟控制单元，具体还被配置为在接收的时钟信号的上升沿，且第一个输出单元的输出值至第M个输出单元的输出值中至少存在一个逻辑低电平时，生成具有第二信号值的时钟控制信号。

具体地，在M＝2，N＝8时，时钟控制单元根据第一个输出单元的输出端和第二个输出单元的输出端的两个输出值生成逻辑高电平的第一逻辑信号或逻辑低电平的第二逻辑信号。其中，第一个输出单元至第N个输出单元的输出端分别为第零位至第N-1位，设8个输出单元的初始状态Q7……Q1Q0＝00000000。

第一个输出单元的输出端、第二个输出单元的输出端以及时钟控制信号的信号值包括以下四种情况：第一个输出单元的输出端的初始输出值为0，第二个输出单元的输出端的初始输出值为0，则此时时钟控制单元对0和0进行逻辑运算生成逻辑低电平的第二逻辑信号；第一个输出单元的输出端的输出值为0，第二个输出单元的输出端的输出值为1，则此时时钟控制单元对0和1进行逻辑运算生成逻辑低电平的第二逻辑信号；第一个输出单元的输出端的输出值为1，第二个输出单元的输出端的输出值为0，则此时时钟控制单元对1和0进行逻辑运算生成逻辑低电平的第二逻辑信号；第一个输出单元的输出端的输出值为1，第二个输出单元的输出端的输出值为1，则此时时钟控制单元对1和1进行逻辑运算生成逻辑高电平的第一逻辑信号。

第一个输出单元和第二个输出单元的输出可包括四种输出情况：第一个输出单元的输出值为0和第二个输出单元的输出值为0；第一个输出单元的输出值为0和第二个输出单元的输出值为1；第一个输出单元的输出值为1和第二个输出单元的输出值为0；第一个输出单元的输出值为1和第二个输出单元的输出值为1。第一输出单元和第二输出单元的输出可按照上述四种情况依次循环发生。

本公开实施例中，时钟控制单元对来自输出单元中的若干个输出单元的输出执行逻辑运算，得到第一逻辑信号或者第二逻辑信号。然后，时钟控制单元根据接收的第一逻辑信号或者第二逻辑信号生成时钟控制信号。相较于增设多个触发器来实现减少输出单元的锁存次数，本公开实施例复用用于计数的第一个输出单元至第M个输出单元，可以减少时钟控制单元所需输出单元的个数，最终减少计数电路在芯片上的占用面积、节约成本。

图4a是根据一示例性实施例示出的存储器的另一种计数电路的电路结构第一示意图，图4b是根据一示例性实施例示出的存储器的另一种计数电路的电路结构第二示意图。参照图4a和图4b，时钟控制单元包括：反相器41、第一逻辑电路42、使能触发器43和第二逻辑电路44；其中，

反相器41的输入端耦接时钟源的输出端，反相器41的输出端耦接使能触发器43的时钟输入端；

第一逻辑电路42的输入端耦接第一个输出单元的输出端至第M个输出单元的输出端，第一逻辑电路42的输出端耦接使能触发器43的数据输入端；使能触发器43的输出端耦接第二逻辑电路44的第一输入端；

第二逻辑电路44的第二输入端耦接时钟源的输出端，第二逻辑电路44的输出端耦接第M+1个输出单元至第N个输出单元的时钟输入端；

反相器41，被配置为根据接收的时钟信号，输出反相时钟信号；

第一逻辑电路42，被配置为在第一个输出单元的输出端至第M个输出单元的输出端输出的均为逻辑高电平时，生成第一逻辑信号；

第一逻辑电路42，还被配置为在第一个输出单元的输出端至第M个输出单元的输出端输出至少一个逻辑低电平时，生成信号值不同于第一逻辑信号的第二逻辑信号；

使能触发器43，被配置为根据在反相时钟信号的上升沿，根据接收的第一逻辑信号，生成第一使能信号；

使能触发器43，还被配置为在反相时钟信号的上升沿，根据接收的第二逻辑信号，生成信号值不同于第一使能信号的第二使能信号；

第二逻辑电路44，被配置为在时钟信号的上升沿，根据接收的第一使能信号生成具有第一信号值的时钟控制信号；

第二逻辑电路44，还被配置为在时钟信号的上升沿，根据接收的第二使能信号生成具有第二信号值的时钟控制信号。

具体地，参考图4b，在M＝2，N＝8时，八个输出单元的输出端依次连接，最终输出8位二进制序列CA<7：0>至组合逻辑单元的输入端，组合逻辑单元对序列CA<7：0>进行逻辑运算后，输出8位二进制序列CA1<7：0>，并将8位二进制序列CA1<7：0>从第零位开始分别输入至D0、D1、D2、……、D7的输入端。

图5是图4b中另一种计数电路的时序示意图。结合图4b和图5，设8个输出单元的初始状态Q7……Q1Q0＝00000000，第一逻辑电路42对来自输出单元中的两个触发器D0和D1的输出执行逻辑与运算，D0的初始输出值为0，D1的初始输出值为0，则此时第一逻辑电路42生成信号值为逻辑低电平的第二逻辑信号。然后，组合逻辑单元对序列00000000进行逻辑运算后，输出八位二进制序列00000001，并将8位二进制序列00000001从第零位开始分别输入至D0、D1、D2、……、D7的数据输入端，则此时D0的输出值为1，D1的输出值为0，对D0和D1的输出值进行逻辑与运算得到结果为0，则此时第一逻辑电路生成信号值为逻辑低电平的第二逻辑信号。

类似地，组合逻辑单元对序列00000001进行逻辑运算后，输出8位二进制序列00000010，并将8位二进制序列00000010从第零位开始分别输入至D0、D1、D2、……、D7的数据输入端，则D0的输出值为0，D1的输出值为1，对D0和D1的输出值进行逻辑与运算得到结果为0，则此时第一逻辑电路生成信号值为逻辑低电平的第二逻辑信号。然后，组合逻辑单元对序列00000010进行逻辑运算后，输出8位二进制序列00000011，并将8位二进制序列00000011从第零位开始分别输入至D0、D1、D2、……、D7的数据输入端，D0的输出值为1，D1的输出值为1，对D0和D1的输出值进行逻辑与运算得到结果为1，则此时第一逻辑电路生成信号值为逻辑高电平的第二逻辑信号。第一逻辑电路的输出CA_0m按照上述00、01、10、11进行循环。

参照图5，反相器41输出反相时钟信号Clk_n至使能触发器43的时钟输入端。第一逻辑电路的输出CA_0m在D0的输出值为1，D1的输出值为1时产生一逻辑高电平的第一逻辑信号输入至使能触发器43的数据输入端。使能触发器43在时钟信号Clk_n的上升沿根据接收的CA_0m的第一逻辑信号，生成逻辑高电平的第一使能信号en_gate。第二逻辑电路44，被配置为对时钟信号Clk和使能触发器43输出的信号en_gate进行逻辑与运算，得到时钟控制信号Clk_gate。

结合图4b和图5，如图5所示在时钟控制信号Clk_gate的一个计数电路的时钟周期T1内，时钟控制单元302输出的时钟控制信号Clk_gate中从第二信号值切换为第一信号值的次数少于时钟信号Clk的时钟沿的数量处于第一信号值的信号数量小于时钟源301输出的时钟信号中处于第一信号值的信号数量。

相较于在时钟源301输出的时钟信号Clk每个时钟沿处，每个输出单元都发生一次锁存。本公开实施例中，第M+1输出单元至第N输出单元在接收的时钟控制信号Clk_gate从第二信号值切换为第一信号值时进行锁存，在时钟控制信号Clk_gate的一个周期T1内，时钟控制信号Clk_gate从第二信号值切换为第一信号值的次数少于时钟信号Clk的时钟沿的数量，则第M+1输出单元至第N输出单元的锁存次数减少。

需要强调的是，以上示例中的反相器41、第一逻辑电路42、使能触发器43和第二逻辑电路44，仅为时钟控制单元的一种组成示意，用以向本领域技术人员传达本公开。然而，本公开并不限于此。还可以采用使能触发器结合不同逻辑电路组成的时钟控制单元来实现输出时钟控制信号Clk_gate至第M+1个输出单元至第N个输出单元的时钟输入端。

应当理解的是，在实际的时钟控制单元中可包括多个逻辑电路。使能触发器的数量也可根据实际存储器中计数电路包括的输出单元数量而设置。

本公开实施例中，第M+1输出单元至第N输出单元在接收的时钟控制信号Clk_gate从第二信号值切换为第一信号值时进行锁存，在时钟控制信号Clk_gate的一个周期T1内，时钟控制信号Clk_gate从第二信号值切换为第一信号值的次数少于时钟信号Clk的时钟沿的数量，则第M+1输出单元至第N输出单元的锁存次数减少，因而有效地减少了计数电路的功耗。并且，相较于增设多个触发器和多个逻辑电路，本公开实施例中通过反相器41、第一逻辑电路42、使能触发器43和第二逻辑电路44构成简单的时钟控制单元，减少计数电路在芯片上的占用面积并且节约成本。

在一些实施例中，第一逻辑电路42包括：第一与门A1；第二逻辑电路44包括：第二与门A2。

本公开实施例中，通过第一与门对来自输出单元中的若干个相邻的输出单元的输出执行与运算，得到第一逻辑信号或者第二逻辑信号。然后，时钟控制单元通过使能触发器根据接收的逻辑信号生成使能信号。通过第二与门对时钟信号和使能信号执行与运算，得到时钟控制信号。

相较于增设多个触发器和多个逻辑门来实现减少输出单元的锁存次数，本公开实施例中采用与门来实现第一逻辑电路和第二逻辑电路的功能，可以减少计数电路在芯片上的占用面积、节约成本。

在一些实施例中，输出单元包括：触发器。

这里，计数电路由触发器组成，计数电路通过N个触发器对时钟源输入时钟信号中第一信号值或者第二信号值逐一进行计数，以输出计数值实现计数功能。

在一些实施例中，触发器包括：D型触发器。

这里，N个输出单元中每一输出单元可以包括一个D型触发器。D型触发器的端口包括时钟输入端Clk，数据输入端D、输出端Q以及反相输出端Q。D型触发器的触发方式可以包括电平触发和边沿触发，其中，电平触发在时钟脉冲为逻辑高电平时即可触发，边沿触发可以为在时钟信号的上升沿触发，具体触发方式不限。

可以理解的是，输出单元中各触发器可以根据计数需求以及输出变化逻辑可对应设置不同的触发器类型和个数，具体结构不限。输出单元可以由具有存储信息功能的各类触发器构成，触发器还可以包括RS触发器、T触发器及JK触发器等。

在一些实施例中，计数电路还包括：

加法器(adder)，加法器的输入端分别耦接N个输出单元的输出端，加法器的输出端分别耦接N个输出单元的输入端。

这里，参照图4b，以N＝8，且D0、D1、D2、……、D7为上升沿触发器为例进行说明。设各触发器的初始状态Q₇……Q₁Q₀＝00……0，8个触发器的输出端依次连接并行输出，输出8位二进制序列CA<7：0>至加法器的输入端，加法器对8位二进制序列序列CA<7：0>进行逻辑运算后，输出8位二进制序列CA1<7：0>，并将8位二进制序列CA1<7：0>从低位开始分别输入至D0、D1、D2、……、D7的数据输入端。

结合图4a、图4b和图5，在各触发器的初始输出值为0时，在时钟源输出的时钟信号Clk的每个时钟上升沿处，每个触发器D0、D1、D2、……、D7都发生一次锁存，8个触发器的输出端最后输出8位二进制序列CA<7：0>至加法器。加法器可以为“加1”逻辑电路，加法器的输入序列与输出序列满足逻辑运算式CA1<7：0>＝CA<7：0>+1。加法器对序列CA<7：0>进行“加1”逻辑运算后，得到CA1<7：0>。CA<7：0>的计数值遵从序列0，1，2，3，4，5，6，……，2⁸-1，CA1<7：0>的计数值遵从序列1，2，3，4，5，6，……，2⁸，计数值在此以十进制表示。

本公开实施例中，计数电路还包括加法器，加法器作为计数电路中的组合逻辑单元，用于配合计数电路完成递增计数。

在一些实施例中，加法器包括N个加法单元；

第k个加法单元的输入端，耦接第1个所述输出单元至第k个输出单元的输出端；

第k个加法单元的输出端，耦接第k个输出单元的输入端；其中，k为小于等于N的正整数。

在一些实施例中，计数电路100还包括组合逻辑单元，组合逻辑单元可以包括加法器，加法器可以包括N个加法单元。

这里，以N＝8进行说明，参照图4b，8个触发器的输出端并行输出，输出8位二进制序列CA<7：0>。

具体地，8个加法单元可分别记为A0至A7。第k个加法单元的输入端，耦接第1个触发器至第k个触发器的输出端。以下对加法单元的逻辑运算进行举例说明。例如，加法单元A4根据触发器D0、D1、D2、D3至D4的输出端输出的序列CA<4：0>进行逻辑运算，输出逻辑运算后的序列CA1<4>至触发器D4的输入端。加法单元A5根据触发器D0、D1、D2、D3、D4至D5的输出端输出的序列CA<5：0>进行逻辑运算，输出逻辑运算后的序列CA1<5>至触发器D5的输入端。

此外，计数电路中的组合逻辑单元可以根据计数需求以及输出变化逻辑对应设置不同的组合逻辑电路类型和个数，具体结构不限。

图6是根据本公开实施例示出的一种存储器400的示意图。参照图6所示，存储器400包括：

存储单元阵列401，存储单元阵列401包括多个存储单元行；

多个字线418，多个字线418分别耦接到多个存储单元行；

外围电路300，外围电路300耦接到多个字线418，包括如上述实施例所述的计数电路，被配置为控制存储单元阵列。

存储单元阵列401可以是NAND闪存存储器单元阵列，其中，存储单元阵列401以NAND存储串408的阵列的形式提供，每个NAND存储串408在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储串408包括串联耦接并且垂直地堆叠的多个存储单元406。每个存储单元406可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元406的区域内捕获的电子的数量。每个存储单元406可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。

在一些实施方式中，每个存储单元406是具有两种可能的存储状态并且因此可以存储一位数据的单级单元。例如，第一存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于第二电压范围。

在一些实施方式中，每个存储单元406是能够在多于四个的存储状态中存储多于单个位的数据的单元。例如，可以每单元存储两位(又被称为多级单元)，可以每单元存储三位(又被称为三级单元)，或者可以每单元存储四位(又被称为四级单元)。每个多级单元可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个多级单元存储两位数据，则多级单元可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图6中所示，每个NAND存储串408可以包括在其源极端处的源极选择栅极(SSG)410和在其漏极端处的漏极选择栅极(DSG)412。源极选择栅极410和漏极选择栅极412可以被配置为在读取和编程操作期间激活选定的NAND存储串408(阵列的列)。

在一些实施方式中，同一块404中的NAND存储串408的源极通过同一源极线(SL)414(例如，公共SL)耦接。换句话说，根据一些实施方式，同一块404中的所有NAND存储串408具有阵列公共源极(ACS)。

根据一些实施方式，每个NAND存储串408的漏极选择栅极412耦接到相应的位线416，可以经由输出总线(未示出)从位线416读取或写入数据。

在一些实施方式中，每个NAND存储串408被配置为通过经由一个或多个DSG线413将选择电压(例如，高于具有漏极选择栅极412的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的漏极选择栅极412。和/或，在一些实施方式中，每个NAND存储串408被配置为通过经由一个或多个SSG线415将选择电压(例如，高于具有源极选择栅极410的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的源极选择栅极410而被选择或被取消选择。

如图6中所示，NAND存储串408可以被组织为多个块404，多个块404的每一个可以具有公共源极线414(例如，耦接到地)。在一些实施方式中，每个块404是用于擦除操作的基本数据单位，即，同一块404上的所有存储单元406同时被擦除。为了擦除选定块中的存储单元406，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦接到选定块以及与该选定块在同一面中的未选定块的源极线。

应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储串408的存储单元406可以通过字线418耦接，字线418选择存储单元406的哪一行受读取和编程操作的影响。

在一些实施方式中，每个字线418耦接到存储单元406的页420，页420是用于编程操作的基本数据单位。以位为单位的一页420的大小，可以与一个块404中由字线418耦接的NAND存储串408的数量相关。每个字线418可以包括在相应页420中的每个存储单元406处的多个控制栅极(栅极电极)以及耦接控制栅极的栅极线。可以理解的是，一个存储单元行即为位于同一页420的多个存储单元406。

图7示出了根据本公开的一些方面的包括NAND存储串408的示例性存储单元阵列401的截面的侧视图。如图7中所示，NAND存储串408可以在衬底502上方垂直地延伸穿过存储堆叠层504。衬底502可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。

存储堆叠层504可以包括交替的栅极导电层506和栅极电介质层508。存储堆叠层504中的栅极导电层506和栅极电介质层508的对的数量可以确定存储单元阵列401中的存储单元406的数量。

栅极导电层506可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层506包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层506包括掺杂多晶硅层。每个栅极导电层506可以包括围绕存储单元406的控制栅极，并且可以在存储堆叠层504的顶部处横向地延伸作为DSG线413、在存储堆叠层504的底部处横向地延伸作为SSG线415、或者在DSG线413与SSG线415之间横向地延伸作为字线418。

如图7中所示，NAND存储串408包括垂直地延伸穿过存储器堆叠层504的沟道结构512。在一些实施方式中，沟道结构512包括填充有(一种或多种)半导体材料(例如，作为半导体沟道520)和(一种或多种)电介质材料(例如，作为存储膜518)的沟道孔。在一些实施方式中，半导体沟道520包括硅，例如，多晶硅。在一些实施方式中，存储膜518是包括隧穿层526、存储层524(又称为“电荷捕获/存储层”)和阻挡层522的复合电介质层。沟道结构512可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道520、隧穿层526、存储层524和阻挡层522以此顺序从圆柱的中心朝向圆柱的外表面径向布置。隧穿层526可以包括氧化硅、氮氧化硅或其任何组合。存储层524可以包括氮化硅、氮氧化硅或其任何组合。阻挡层522可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜518可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

根据一些实施方式，如图7中所示，阱514(例如，P阱和/或N阱)形成在衬底502中，并且NAND存储串408的源极端与阱514接触。例如，源极线414可以耦接到阱514，以在擦除操作期间将擦除电压施加到阱514(即，NAND存储串408的源极)。在一些实施方式中，NAND存储串408还包括在NAND存储串408的漏极端处的沟道插塞516。应当理解，尽管在图7中未示出，但是可以形成存储单元阵列401的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。

返回参考图6，外围电路300可以通过位线416、字线418、源极线414、SSG线415和DSG线413耦接到存储单元阵列401。外围电路300可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线416、字线418、源极线414、SSG线415和DSG线413将电压信号和/或电流信号施加到每个目标存储单元406以及从每个目标存储单元406感测电压信号和/或电流信号来促进存储单元阵列401的操作。

外围电路300可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图8示出了一些示例性外围电路300，外围电路300包括页缓冲器/感测放大器604、列解码器/位线(BL)驱动器606、行解码器/字线(WL)驱动器608、电压产生电路310、控制逻辑单元612、寄存器614、接口616和数据总线618。应当理解，在一些示例中，还可以包括图8中未示出的附加外围电路。

具体地，本公开计数电路可以位于寄存器614中，或者本公开计数电路可以位于列解码器/位线(BL)驱动器606和行解码器/字线(WL)驱动器608中。

可以理解的是，这里，页缓冲器/感测放大器604、列解码器/位线(BL)驱动器606、行解码器/字线(WL)驱动器608可表示图3中与电压产生电路310电连接的多个驱动电路。

页缓冲器/感测放大器604可以被配置为根据来自控制逻辑单元612的控制信号从存储单元阵列401读取数据以及向存储单元阵列401编程(写入)数据。在一个示例中，页缓冲器/感测放大器604可以存储要被编程到存储单元阵列401的一个页420中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器604可以执行编程验证操作，以确保数据已经被正确地编程到耦接到选定字线418的存储单元406中。在又一示例中，页缓冲器/感测放大器604还可以感测来自位线416的表示存储在存储单元406中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器606可以被配置为由控制逻辑单元612控制，并且通过施加从电压产生电路310生成的位线电压来选择一个或多个NAND存储串408。

行解码器/字线驱动器608可以被配置为由控制逻辑单元612控制，并且选择/取消选择存储单元阵列401的块404并且选择/取消选择块404的字线418。行解码器/字线驱动器608还可以被配置为使用从电压产生电路310生成的字线电压(V_WL)来驱动字线418。在一些实施方式中，行解码器/字线驱动器608还可以选择/取消选择并且驱动SSG线415和DSG线413。如下文详细描述的，行解码器/字线驱动器608被配置为对耦接到(一个或多个)选定字线418的存储单元406执行擦除操作。电压产生电路310可以被配置为由控制逻辑单元612控制，并且生成要被供应到存储单元阵列401的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元612可以耦接到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器614可以耦接到控制逻辑单元612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口616可以耦接到控制逻辑单元612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元612，以及缓冲从控制逻辑单元612接收的状态信息并且将其中继到主机。接口616还可以经由数据总线618耦接到列解码器/位线驱动器606，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储单元阵列401或从存储单元阵列401中继或缓冲数据。

需要强调的是，外围电路300被配置为对多个存储器单元行中的选定存储器单元行执行本公开实施例提供的读取操作。

图9是根据本公开实施例示出的一种存储器系统700的示意图。参照图9所示，存储器系统700，包括：

一个或多个如上述任一实施例中的存储器400；

耦接到存储器400并且被配置为控制存储器400执行如上述任一实施例中读取方法的存储器控制器706。

系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。

如图9中所示，系统700可以包括主机708和存储子系统702，存储子系统702具有一个或多个存储器400，存储子系统还包括存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为将数据发送到存储器400。或者，主机708可以被配置为从存储器400接收数据。

存储器400可以是本公开中公开的任何存储器器件。存储器400(例如，NAND闪存存储器器件(例如，三维(3D)NAND闪存存储器器件))可以在擦除操作期间具有来自耦接到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。

根据一些实施方式，存储器控制器706还耦接到主机708。存储器控制器706可以管理存储在存储器400中的数据，并且与主机708通信。

在一些实施方式中，存储器控制器706被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。

在一些实施方式中，存储器控制器706被设计为用于在高占空比环境固态硬盘(SSD)或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器706可以被配置为控制存储器400的操作，例如读取、擦除和编程操作。存储器控制器706还可以被配置为管理关于存储在或要存储在存储器400中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器706还被配置为处理关于从存储器400读取的或者被写入到存储器400的数据的纠错码(ECC)。

存储器控制器706还可以执行任何其他合适的功能，例如，格式化存储器400。存储器控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器706和一个或多个存储器400可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统700可以实施并且封装到不同类型的终端电子产品中。

在如图10a中所示的一个示例中，存储器控制器706和单个存储器400可以集成到存储器卡802中。存储器卡802可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡802还可以包括将存储器卡802与主机(例如，图9中的主机708)耦接的存储器卡连接器804。

在如图10b中所示的另一示例中，存储器控制器706和多个存储器400可以集成到固态驱动器(SSD)806中。固态驱动器806还可以包括将固态驱动器806与主机(例如，图9中的主机708)耦接的固态驱动器连接器808。在一些实施方式中，固态驱动器806的存储容量和/或操作速度大于存储器卡802的存储容量和/或操作速度。

可以理解的是，存储器控制器706可以执行如本公开任一实施例提供的读取方法。

应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦接、或直接耦接、或通信连接可以是通过一些接口，设备或单元的间接耦接或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本公开各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims

1.一种计数电路，其特征在于，所述计数电路包括：时钟源、时钟控制单元和N个输出单元；其中，N为正整数；

2.根据权利要求1所述的计数电路，其特征在于，

所述时钟控制单元，具体被配置为在接收的所述时钟信号的上升沿，且第一个所述输出单元的输出值至第M个所述输出单元的输出值均为逻辑高电平时，生成具有所述第一信号值的所述时钟控制信号；

3.根据权利要求1或2所述的计数电路，其特征在于，所述时钟控制单元包括：反相器、第一逻辑电路、使能触发器和第二逻辑电路；其中，

4.根据权利要求3所述的计数电路，其特征在于，

所述第一逻辑电路包括：第一与门；

所述第二逻辑电路包括：第二与门。

5.根据权利要求1所述的计数电路，其特征在于，所述输出单元包括：触发器。

6.根据权利要求5所述的计数电路，其特征在于，所述触发器包括：D型触发器。

7.根据权利要求1所述的计数电路，其特征在于，所述计数电路还包括：

8.根据权利要求7所述的计数电路，其特征在于，所述加法器包括N个加法单元；

9.一种存储器件，其特征在于，包括：

存储单元阵列，包括多个存储单元行；

外围电路，与所述存储单元阵列耦接，包括如权利要求1至8中任意一项所述的计数电路。

10.一种存储系统，其特征在于，包括：

如权利要求9所述的存储器件；以及