CN117636961A - 存储器器件和在其编程操作暂停期间的读取操作 - Google Patents

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Abstract

在某些方面中，一种存储器器件包括：存储器单元阵列，包括第一存储器单元和第二存储器单元；以及外围电路。外围电路包括页缓冲器电路和控制逻辑。控制逻辑被配置为：响应于接收到暂停命令而暂停对第一存储器单元的编程操作；控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息；控制页缓冲器电路以通过将来自暂停的编程信息的一条编程信息存储在存储器控制器中来将页缓冲器电路的感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来；以及使用感测存储单元和高速缓存存储单元发起对第二存储器单元的读取操作。

Description

存储器器件和在其编程操作暂停期间的读取操作
技术领域
本公开涉及存储器器件及其操作方法。
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。闪存存储器可以执行各种操作(例如，读取、编程(写入)和擦除)，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，并且可以在页级执行编程操作或读取操作。
发明内容
在一个方面中，一种存储器器件包括存储器单元阵列和耦合到存储器单元阵列的外围电路。存储器单元阵列包括第一存储器单元和第二存储器单元。外围电路包括页缓冲器和控制逻辑。页缓冲器至少包括分别耦合到第一存储器单元和第二存储器单元的页缓冲器电路。页缓冲器电路包括感测存储单元和高速缓存存储单元。控制逻辑耦合到页缓冲器并且被配置为：响应于接收到指示对第二存储器单元执行读取操作的暂停命令，而暂停对第一存储器单元的编程操作；控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息；控制页缓冲器电路以通过将来自暂停的编程信息的一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来；以及使用感测存储单元和高速缓存存储单元发起对第二存储器单元的读取操作。
在另一方面中，一种系统包括：存储器器件，其被配置为存储数据；以及耦合到存储器器件的存储器控制器。存储器器件包括存储器单元阵列和耦合到存储器单元阵列的外围电路。存储器单元阵列包括第一存储器单元和第二存储器单元。外围电路包括页缓冲器和耦合到页缓冲器的控制逻辑。页缓冲器至少包括分别耦合到第一存储器单元和第二存储器单元的页缓冲器电路。页缓冲器电路包括感测存储单元和高速缓存存储单元。控制逻辑被配置为：响应于接收到指示对第二存储器单元执行读取操作的暂停命令，暂停对第一存储器单元的编程操作；控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息；以及控制页缓冲器电路以将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来用于对第二存储器单元的读取操作。存储器控制器被配置为存储来自暂停的编程信息的一条编程信息，使得感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来。
在又一方面中，提供了一种用于操作包括存储器单元阵列的存储器器件的方法。存储器单元阵列包括耦合到页缓冲器中的页缓冲器电路的第一存储器单元和第二存储器单元。页缓冲器电路包括感测存储单元和高速缓存存储单元。响应于接收到指示对第二存储器单元执行读取操作的暂停命令，而暂停对第一存储器单元的编程操作。控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息。控制页缓冲器电路以通过将来自暂停的编程信息的一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来。使用感测存储单元和高速缓存存储单元发起对第二存储器单元的读取操作。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的系统的框图。
图2A示出了根据本公开的一些方面的具有存储器器件的存储器卡的图。
图2B示出了根据本公开的一些方面的具有存储器器件的固态驱动器(SSD，solid-state drive)的图。
图3示出了根据本公开的一些方面的包括外围电路的存储器器件的示意图。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储器串的存储器单元阵列的截面的侧视图和平面图。
图5A示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的存储器器件的框图。
图5B示出了展示根据本公开的一些方面的用于一条3位数据的示例性三位二进制值的图形表示。
图6A示出了根据本公开的一些方面的页缓冲器的示例性结构的详细框图。
图6B示出了根据本公开的一些方面的存储器控制器的示例性结构的详细框图。
图7A是示出根据本公开的一些方面的在执行读取操作之前存储在页缓冲器电路中的示例性暂停的编程信息的图形表示。
图7B-图7C是示出根据本公开的一些方面的在执行读取操作期间存储在页缓冲器电路中的暂停的编程信息的剩余部分的示例的图形表示。
图8示出了根据本公开的一些方面的用于操作存储器器件的示例性方法的流程图。
图9是示出根据本公开的一些方面的在存储器控制器中的高速缓存资源消耗在破坏模式与非破坏模式之间的示例性比较的图形表示。
图10示出了根据本公开的一些方面的页缓冲器的另一示例性结构的详细框图。
图11A示出了根据本公开的一些方面的页缓冲器电路的另一示例性结构的详细框图。
图11B示出了根据本公开的一些方面的图11A中的页缓冲器电路的一部分的电路图。
图12A和图12B是示出根据本公开的一些方面的在执行读取操作之前或期间存储在页缓冲器电路中的示例性暂停的编程信息的图形表示。
图13示出了根据本公开的一些方面的用于操作存储器器件的另一示例性方法的流程图。
图14示出了根据本公开的一些方面的用于操作存储器器件的另一示例性方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他配置和布置。此外，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
NAND闪存存储器器件可以在页/字线级执行编程(写入)操作，即同时对耦合到同一选择字线的所有存储器单元进行编程。由于每个编程操作花费相对长的时间(例如，数百微秒(μS))(因为每个编程操作可能涉及多个遍(pass)，每个遍具有施加编程脉冲和验证脉冲的多个周期)，因此NAND闪存存储器器件通常支持在对一页的编程操作期间的中断，以暂停正在进行的编程操作并且切换到另一操作(例如，对另一页的读取操作)。一旦完成其他操作，就可以继续(resume)暂停的编程操作，以对初始页进行编程。在这种情况下，NAND闪存存储器器件可以支持编程操作暂停特征。
在编程操作的暂停周期期间(例如，在编程操作暂停的时间与编程操作继续的时间之间)，NAND闪存存储器器件可以以破坏模式或非破坏模式实施。例如，如果NAND闪存存储器器件以破坏模式实施，则与暂停的编程操作相关联的暂停的编程信息不会存储在NAND闪存存储器器件中。在这种情况下，为了支持NAND闪存存储器器件中的编程操作暂停特征，所有暂停的编程信息都需要存储在控制NAND闪存存储器器件的存储器控制器中。结果，存储器控制器的高速缓存资源和带宽资源被存储器控制器中的暂停的编程信息的存储所消耗或占用。如果编程操作暂停频繁发生，则存储器控制器的性能可能会随着暂停的编程信息在存储器控制器中的频繁存储而降低。
在另一示例中，如果NAND闪存存储器器件以非破坏模式实施，则所有暂停的编程信息可以存储在NAND闪存存储器器件中。然而，对于当前的三级单元(TLC，riple-levelcell)NAND闪存存储器器件(在通过位线耦合到相应存储器串的每个页缓冲器电路中具有5个锁存器)或当前的四级单元(QLC，quad-level cell)NAND闪存存储器器件(在通过位线耦合到相应存储器串的每个页缓冲器电路中具有6个锁存器)，由于有限数量的锁存器包括在每个页缓冲器电路中，因此在非破坏模式下难以支持存储器器件中的编程操作暂停特征。
具体地，如果编程操作被读取操作中断，并且对同一存储器串执行编程操作和读取操作，则使用相同的页缓冲器电路来执行编程操作和读取操作。关于每个页缓冲器电路中具有5个锁存器的TLC NAND闪存存储器器件，暂停的编程信息可以包括需要存储在页缓冲器电路的4个锁存器中的4条编程信息(例如，如图7A的表2所示)。在这种情况下，只有一个锁存器处于空闲状态，并且只有一个锁存器可以在编程操作的暂停期间用于读取操作。由于执行读取操作需要至少两个锁存器(例如，感测锁存器和另一锁存器)，因此由于页缓冲器电路中缺少一个锁存器而不能由页缓冲器电路执行读取操作。
类似地，关于在每个页缓冲器电路中具有6个锁存器的QLC NAND闪存存储器器件，暂停的编程信息可以包括需要存储在页缓冲器电路的5个锁存器中的5条编程信息(例如，如图7A的表3所示)。在这种情况下，只有一个锁存器处于空闲状态，并且只有一个锁存器可以在编程操作的暂停期间用于读取操作。因此，由于页缓冲器电路中缺少一个锁存器，因此需要至少两个空闲锁存器的读取操作不能由页缓冲器电路执行。
为了解决上述存储器器件中的锁存器短缺问题，可以将一个多的锁存器添加到TLC NAND闪存存储器器件或QLC NAND闪存存储器器件的每个页缓冲器电路，使得存储器器件可以在非破坏模式下支持编程操作暂停特征。然而，在每个页缓冲器电路中多添加一个多的锁存器可能会大大增加页缓冲器的电路面积，这可能会对存储器器件的设计和制造产生影响。存储器器件的成本也可能增加。
为了解决一个或多个上述问题，本公开引入了一种解决方案，该解决方案将两个存储单元(例如，两个锁存器)从存储器器件的页缓冲器电路释放以在编程操作的暂停期间发起读取操作。可以通过页缓冲器电路执行对存储器器件的第一选择存储器单元的编程操作和对存储器器件的第二选择存储器单元的读取操作。
例如，本文公开的解决方案可以从与编程操作相关联的暂停的编程信息中选择一条编程信息，并且可以将该条编程信息存储在存储器控制器中。结果，页缓冲器电路中的两个存储单元可以被配置处于空闲状态，以用于在编程操作暂停期间执行读取操作。在读取操作完成之后，可以通过从存储器控制器接收该条编程信息来在页缓冲器电路中恢复所有暂停的编程信息，并且然后可以通过页缓冲器电路继续编程操作。因此，通过将该条编程信息存储在存储器控制器中，存储器器件可以在非破坏模式下支持编程操作暂停特征。可以在非破坏模式下对存储器器件中的编程操作暂停特征的支持与存储器控制器的存储(或高速缓存)资源和带宽资源的使用(例如，由于该条编程信息存储在存储器控制器中)之间实现权衡。
在另一示例中，本文公开的解决方案可以利用动态存储单元来存储来自暂停的编程信息的一条编程信息。虽然动态存储单元仅可以将该条编程信息存储有限的时间，但动态存储单元可以在预定的时间间隔内进行刷新，使得不会丢失该条编程信息。结果，在页缓冲器电路中的两个存储单元可以被配置为处于空闲状态，以用于在编程操作暂停期间执行读取操作。在读取操作完成之后，所有暂停的编程信息都可以在页缓冲器电路中恢复，并且然后可以通过页缓冲器电路继续编程操作。因此，在编程操作暂停期间，通过使用动态存储单元，存储器器件可以在非破坏模式下支持编程操作暂停特征。每次刷新动态存储单元时，都会消耗额外的时间(例如，大约400ns)，这可能会对读取操作的读取时间产生影响(例如，读取操作可能会延迟)。然而，读取操作仍然可以作为正常读取操作执行(例如，像没有编程操作的暂停的读取操作一样)。读取操作的失败位计数(FBC，failed bit count)不受动态存储单元的使用的影响，即使读取操作是在编程操作暂停期间执行的(例如，读取操作的FBC可以像正常读取操作的FBC一样)。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统100的框图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，virtual reality)设备、增强现实(AR，argument reality)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU，central processing unit))或者片上系统(SoC，system-on-chip)(例如，应用处理器(AP，application processor))。主机108可以被配置为将数据发送到存储器器件104或从存储器器件104接收数据。为了将数据发送到存储器器件104或从存储器器件104接收数据，主机108可以将除数据以外的指令发送到存储器系统102。
存储器器件104可以是本公开中公开的任何存储器器件。如以下详细公开的，存储器器件104(例如，NAND闪存存储器器件)可以支持由中断触发的编程操作暂停。存储器器件104可以包括例如在NAND存储器串中的存储器单元。
与本公开的一些方面一致，在一些实施方式中，存储器器件104可以响应于对存储器器件104的读取操作的中断而暂停正在进行的编程操作。存储器器件104可以存储与编程操作相关联的暂停的编程信息，其中来自暂停的编程信息的一条编程信息可以存储在存储器控制器106(或存储器器件104中的动态存储单元)中。结果，存储器器件104的足够存储单元可以从被编程操作暂停占用中释放出来以执行读取操作。当读取操作完成时，存储器器件104可以恢复暂停的编程信息，并且可以使用暂停的编程信息来继续暂停的编程操作。
根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD，secure digital)卡、紧凑型闪存(CF，compact Flash)卡、通用串行总线(USB，universal serial bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC，embedded multi-media-card)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器器件104的操作(例如，读取、擦除和编程操作)。例如，基于从主机108接收的指令，存储器控制器106可以将各种命令(例如，编程命令、读取命令、擦除命令等)传输到存储器器件104，以控制存储器器件104的操作。
与本公开的一些方面一致，在一些实施方式中，存储器控制器106将编程命令发送到存储器器件104，以发起由存储器器件104执行的编程操作。在正在进行的编程操作期间，可能例如从主机108发生中断/暂停，并且存储器控制器106可以被配置为将一个或多个暂停命令传输到存储器器件104，以在编程操作期间引起一个或多个暂停。在一些实施方式中，一旦由每个暂停触发的其他操作(例如，读取操作)完成，存储器控制器106就可以进一步被配置将继续命令传输到存储器器件104以继续暂停的编程操作。下面参考图6B更详细地描述存储器控制器106。
存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC，error correction code)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，peripheral component interconnection)协议、PCI高速(PCI-E)协议、高级技术附件(ATA，advanced technology attachment)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，small computer small interface)协议、增强型小型磁盘接口(ESDI，enhanced small disk interface)协议、集成驱动电子设备(IDE，integrated driveelectronics)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS，universal Flash storage)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA(personal computer memory cardinternational association)，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM，smartmedia)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括被配置为将存储器卡202耦合到主机(例如，图1中的主机108)的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括被配置为将SSD 206耦合到主机(例如，图1中的主机108)的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路302的示例性存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列301和耦合到存储器单元阵列301的外围电路302。存储器单元阵列301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，所述连续模拟值取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC，single-level cell)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够以多于四个的存储器状态存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为TLC)，或者每单元存储四位(QLC)。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个标称存储值写入到该单元而从擦除状态采取三个可能的编程级中的一个编程级。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308还可以包括在其源极端处的源极选择栅极(SSG，source select gate)晶体管310和在其漏极端处的漏极选择栅极(DSG，drainselect gate)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选择的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL，source line)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS，arraycommon source)。根据一些实施方式，每个NAND存储器串308的漏极耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一条或多条DSG线313将DSG选择电压或DSG取消选择电压施加到相应的DSG晶体管312的栅极和/或通过经由一条或多条SSG线315将SSG选择电压或SSG取消选择电压施加到相应的SSG晶体管310的栅极而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每个块可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选择块304中的存储器单元306，可以利用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选择块304以及与选择块304在同一面中的未选择块304的源极线314。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取操作和编程操作的影响。在一些实施方式中，每条字线318耦合到存储器单元306的页320，页320是用于编程操作和读取操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每条字线318可以包括在相应的页320上的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的截面的侧视图和平面图。如图4A中所示，NAND存储器串308可以在衬底402上方垂直地延伸穿过存储器堆叠体404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI，silicon on insulator)、绝缘体上锗(GOI，germanium on insulator)或者任何其他合适的材料。应当注意，x轴、y轴和z轴包括在图4A中以进一步示出存储器器件中的部件的空间关系。衬底402包括在x-y平面中横向地延伸的两个横向表面：在晶片的正侧上的顶表面(存储器器件形成在顶表面上)，以及在与晶片的正侧相对的背侧上的底表面。z轴垂直于x轴和y轴两者。如本文所用，当衬底402在z方向(垂直于x-y平面的垂直方向)上定位在存储器器件的最低平面中时，在z方向上相对于存储器器件的衬底402来确定存储器器件的一个部件(例如，层或者器件)是在另一部件(例如，层或者器件)“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
存储器堆叠体404可以包括交错的栅极导电层406和栅极到栅极电介质层408。存储器堆叠体404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储器单元阵列301中的存储器单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括存储器单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以在存储器堆叠体404的上部部分中横向地延伸作为DSG线313、在存储器堆叠体404的下部部分中横向地延伸作为SSG线315、或者在DSG线313与SSG线315之间横向地延伸作为字线318。应当理解，尽管图4A中示出了一条SSG线315和一条DSG线313，但是在其他示例中SSG线315的数量和DSG线313的数量(以及分别耦合到SSG线315和DSG线313的SSG晶体管310和DSG晶体管312的数量)可以变化。
如图4A中所示，NAND存储器串308包括垂直地延伸穿过存储器堆叠体404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道开口。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
根据一些实施方式，如图4A中所示，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储器串308的源极与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，NAND存储器串308的源极)。
如图4B的平面图中所示，存储器单元阵列301的NAND存储器串308可以由缝隙结构430(例如，栅极线缝隙(GLS，gate line slit))布置为块304，缝隙结构430在相邻的块304之间电分离字线318，使得可以在读取操作、编程操作和擦除操作中单独地控制每个块304。在一个示例中，每个缝隙结构430可以沿着x方向(例如，字线方向)延伸，并且多个块304可以沿着y方向(例如，位线方向)布置。在一些实施方式中，每个块304还可以由DSG切口432划分为更小的区域(例如，指状物434)，DSG切口432在相邻的指状物434之间电分离DSG线313，使得可以在读取操作和编程操作中单独地控制不同指状物434中的DSG线313。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标(选择)存储器单元306以及从每个目标(选择)存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS，metal-oxide-semiconductor)技术形成的各种类型的外围电路。例如，图5A示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5A中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选择字线318的选择存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。
行解码器/字线驱动器508可以被配置为由控制逻辑512根据控制信号来控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以使用从电压发生器510生成的SSG电压和DSG电压来选择/取消选择并且驱动SSG线315和DSG线313。
电压发生器510可以被配置为由控制逻辑512来控制，并且生成要供应到存储器单元阵列301的各种字线电压(例如，读取电压、编程电压、通过电压、验证电压)、SSG电压(例如，选择/取消选择电压)、DSG电压(例如，选择/取消选择电压)、位线电压(例如，地电压)和源极线电压(例如，地电压)。
控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。
在一些实施方式中，控制逻辑512可以接收由存储器控制器(例如，图1中的存储器控制器106)发出的编程命令，并且将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以发起对耦合到选择字线318的选择存储器单元306的编程操作。响应于正在进行的编程操作期间接收到由存储器控制器发出的暂停命令，控制逻辑512可以将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以暂停编程操作并且发起由暂停命令触发的另一操作(例如，读取操作)。在一些实施方式中，寄存器514被配置为存储暂停的编程操作的信息，例如编程页、编程遍和暂停编程操作的编程/验证周期等，这些信息对于继续暂停的编程操作是所需要的。在一些实施方式中，控制逻辑512被配置为检查来自寄存器514的状态寄存器的其他操作的状态。根据一些实施方式，响应于其他操作(例如，读取操作)的完成，控制逻辑512还被配置为检索存储在寄存器514中的暂停的编程操作的信息，并且将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以基于从寄存器514检索的信息而继续暂停的读取操作。下文参考图6A、图7A-7C、图8和图10-14更详细地描述控制逻辑512。
接口516可以耦合到控制逻辑512，并且充当控制缓冲器以将从存储器控制器(例如，图1中的存储器控制器106)接收到的控制命令(例如，编程命令和暂停命令)缓冲并且中继到控制逻辑512，并且将从控制逻辑512接收到的信息(例如，一条编程信息)缓冲并且中继到存储器控制器。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器以缓冲并且中继去往/来自存储器单元阵列301的数据。
在存储器单元阵列301中的每个存储器单元306可以被配置为以处于2N个电平中的一个电平存储一条N位数据，其中N是大于1的整数(例如，对于MLC，N＝2；对于TLC，N＝3；对于QLC，N＝4等)。N位数据可以分别包括2N个电平的2N条数据。每个电平可以对应于存储器单元306的2N个阈值电压(Vth)范围中的一个范围。以TLC为例，其中N＝3，存储器单元306可以被编程为8个电平中的一个电平，该8个电平包括擦除状态的1个电平和编程状态的7个电平。每个电平可以对应于存储器单元306的相应阈值电压(Vth)范围。例如，对应于最低阈值电压范围的电平可以被认为是电平0，对应于次低阈值电压范围的电平可以是被认为是电平1，依此类推，直到对应于最高阈值电压范围的电平7。
另一方面，每个电平可以对应于要存储在选择存储器单元306中的2N条N位数据中的一条N位数据。在一些实施方式中，2N条N位数据可以表示为格雷码(形式)。格雷码(也称为反射二进制码(RBC，reflected binary code)或反射二进制(RB reflected binary))是二进制数字系统的排序，使得两个连续值仅在一位(二进制数字)上不同。例如，以下的表1示出了表示在8个电平(LV0至LV7)和8条3位数据之间的一对一映射的二进制码的示例。如图5B的表1所示，每条3位数据可以包括三位二进制值(b1、b2和b3)。在一个示例中，电平1可以对应于具有值000的一条3位数据。在另一示例中，电平7可以对应于具有值101的另一条3位数据。
还参考图5A，在编程操作中，具有N页(也称为N条)的N位数据的数据页可以用于对耦合到选择字线318的存储器单元306的选择行进行编程。换句话说，外围电路302可以被配置为基于当前数据页对存储器单元306的选择行进行编程，该当前数据页具有N条N位数据。在一些实施方式中，用户数据通过数据总线518被传输到页缓冲器/感测放大器504，并且页缓冲器/感测放大器504被配置为基于预设格雷码将用户数据转换成每个数据页，以被编程到存储器单元306的相应行中。基于定义每个编程电平和相应条的N位数据的映射的预设格雷码，控制逻辑512被配置为向页缓冲器/感测放大器504发送控制信号(例如，使能信号)，以允许页缓冲器/感测放大器504为相应编程操作生成对应的数据页。在正在进行的编程操作期间，当前数据页可以临时存储在页缓冲器/感测放大器504中，并且页缓冲器/感测放大器504可以被配置为通过对应位线316向每个存储器单元306(耦合到选择字线318)提供对应条的N位数据。对应条的N位数据可以包括页数据的N个部分(例如，来自当前数据页的N位，其中页数据的每个部分对应于来自当前数据页的N位的相应位)。
例如，对于N＝3，存储器单元306的选择行(例如，页)可以包括耦合到选择字线318的3个选择存储器单元306。当前数据页可以包括3条3位数据，包括例如110(第一条3位数据)、001(第二条3位数据)和101(第三条3位数据)。在对存储器单元306的选择行进行的编程操作期间，对应于110的电平5、对应于001的电平4和对应于101的电平7分别被编程到3个选择存储器单元306中。在该示例中，第一条、第二条或第三条3位数据中的每一条3位数据可以包括页数据的3个部分，其中页数据的每个部分对应于来自第一条、第二或条或第三条3位数据的对应的3位中的相应位。
还参考图5A，在读取操作中，可以通过对应的位线316从存储器单元306的选择行中读出具有存储在耦合到选择字线318的存储器单元306的选择行中的N条N位数据的数据页。例如，控制逻辑512被配置为向页缓冲器/感测放大器504(和任何其他合适的外围电路)发送控制信号(例如，使能信号)，以允许页缓冲器/感测放大器504从存储器单元306的选择行读取数据页并且将数据页输出到I/O 516。
图6A示出了根据本公开的一些方面的页缓冲器(例如，页缓冲器/感测放大器504)的示例性结构的详细框图。在一些实施方式中，图6A中的页缓冲器包括多个页缓冲器电路602，每个页缓冲器电路602耦合到位线316中的相应一条位线。换句话说，每个页缓冲器电路602可以通过对应位线316耦合到存储器单元306(例如，NAND存储器串308)的相应列，并且被配置为临时存储用于在编程操作中编程相应的选择存储器单元306(耦合到选择字线318和对应的位线316)的一条N位数据。所有页缓冲器电路602一起可以临时存储整个当前数据页(例如，N条N位数据)，该当前数据页用于在编程操作中编程耦合到选择字线318的存储器单元306的选择行(例如，存储器单元306的页320)。如上所述，在一些实施方式中，每个页缓冲器电路602还被配置为预处理从数据总线518接收到的用户数据的相应部分，并且基于预设格雷码将其转换为对应条的N位数据。对应条的N位数据可以包括页数据的N个部分(例如，来自当前数据页的N位)。例如，对于其中N＝3的TLC，每个页缓冲器电路602可以被配置为临时存储如以上的表1所示的分别对应8个电平的当前数据页的8组3位中的相应组。
在一些实施方式中，每个页缓冲器电路602可以包括多个存储单元和偏置电路604。多个存储单元可以包括N-1个数据存储单元(D1，...，DN-1)606、高速缓存存储单元(DC)608、位线(BL)存储单元(DL)610和感测存储单元(DS)612。
在基于当前数据页对存储器单元306的选择行进行编程的当前正在进行的编程操作期间，N-1个数据存储单元606中的每一个数据存储单元可以被配置为存储来自一条N位数据的页数据的相应部分(例如，来自当前数据页的对应N位的相应位)。结果，N-1个数据存储单元606可以存储来自一条N位数据的页数据的N-1个部分(例如，来自当前数据页的对应N位的N-1位)。
根据一些实施方式，为了减少存储单元的数量和页缓冲器电路602的大小，高速缓存存储单元608的数量被限制为一，即，单个高速缓存存储单元608同时只能存储单个位的数据。现有的多高速缓存数据加载方案可能要求每个页缓冲器电路602中的数据存储单元的数量至少与用于编程对应的选择存储器单元306的一条N位数据中的位数相同，即N个数据存储单元，因为单个高速缓存存储单元专用于高速缓存下一数据页的数据。与现有方案不同并且与本公开的范围一致，图6A中的页缓冲器电路602中的单个高速缓存存储单元608还可以被配置为存储来自当前数据页的对应N位中的一位。也就是说，根据一些实施方式，高速缓存存储单元608被配置为顺序地存储来自当前数据页的对应N位中的一位和来自下一数据页的对应N位中的每一位。换句话说，高速缓存存储单元608可以以时分方式充当数据存储单元和高速缓存存储单元，以替换每个页缓冲器电路602中的数据存储单元606中的一个数据存储单元。在一些实施方式中，如图6A所示，每个页缓冲器电路602中的数据存储单元606的数量因此变为N-1(D1至DN-1)。与现有的多高速缓存数据加载方案相比，数据存储单元606和高速缓存存储单元608的总数可以从N+1减少到N。
应当理解，总共N个数据存储单元606和高速缓存存储单元608可以通过基于当前数据页编程存储器单元的当前选择行时高速缓存下一数据页的N位的N-1位来减少数据加载窗口，但不能完全避免数据加载窗口。因此，与本公开的范围一致，在一些实施方式中，每个页缓冲器电路602中用于存储非数据页信息的另一存储单元被配置为顺序存储非数据页信息和下一数据页的N位中的一位，由此使得能够高速缓存当前编程操作中下一数据页的所有N-1位，以避免数据加载窗口。也就是说，页缓冲器电路602可以包括多用途存储单元，该存储单元可以存储非数据页信息并且以时分方式高速缓存下一数据页的数据。
在一些实施方式中，感测存储单元(DS)612和BL存储单元(DL)610可以被配置为存储非数据页信息，即，除了数据页中的数据位之外的任何信息。例如，感测存储单元(DS)612可以被配置为存储指示由页缓冲器/感测放大器504执行的当前操作是读取操作还是编程操作的信息。BL存储单元(DL)610(例如，3BL存储单元)可以被配置为存储耦合到页缓冲器电路602的相应位线316的偏置信息。在一些实施方式中，BL存储单元610可以是多用途存储单元，它以时分方式充当BL存储单元和高速缓存存储单元。偏置电路604可以耦合到相应的位线316，并且被配置为在编程操作中将位线电压施加到耦合到相应位线316的对应选择存储器单元306。根据用于编程选择存储器单元306的N位数据，取决于对应选择存储器单元306是否通过相应电平的验证，例如，高电压电平和低电压电平可以用作位线电压以偏置相应的位线316。在一些实施方式中，为了优化阈值电压分布，例如，扩大相邻电平之间的读取余量并且减小每个电平的宽度，中电压电平也用于偏置位线电压。也就是说，三个电压电平(例如，高、中和低)可以被施加到相应的位线316(本文称为3BL)。在一些实施方式中，施加到相应位线316的电压电平(例如，3BL偏压)是存储在BL存储单元610中的非数据页信息。
应当理解，虽然本文将BL存储单元610描述为多用途存储单元的示例，但是页缓冲器电路602中的任何合适的非数据页存储单元(例如，感测存储单元612或图6A中未示出的任何其他非数据页存储单元)在一些示例中可以用作多用途存储单元，而无需将额外的存储单元添加到页缓冲器电路602。还应当理解，页缓冲器电路602中的每个存储单元(包括每个数据存储单元606、高速缓存存储单元608、BL存储单元610和感测存储单元612)可以是具有用于存储单个数据位的两个稳定状态的任何电路，例如锁存器或触发器。在一个示例中，数据存储单元606、高速缓存存储单元608、BL存储单元610和感测存储单元612中的每一个可以包括锁存器。在一些实施方式中，页缓冲器电路602具有5锁存器配置，该配置包括一个高速缓存锁存器、两个数据锁存器、一个3BL锁存器和一个用于TLC存储器器件的感测锁存器。在一些实施方式中，页缓冲器电路602具有6锁存器配置，该配置包括一个高速缓存锁存器、三个数据锁存器、一个3BL锁存器和一个用于QLC存储器器件的感测锁存器。
本文参考图6A示出了用于在非破坏模式下编程操作的暂停期间发起读取操作的示例性过程。最初，控制逻辑512可以从存储器控制器106接收编程命令以发起对存储器单元306(包括第一存储器单元306)的第一选择行的编程操作。如果发出对存储器单元306(包括第二存储器单元306)的第二选择行执行读取操作的读取命令以中断编程操作，则控制逻辑512可以接收由存储器控制器106发出的暂停命令。暂停命令可以指示暂停对存储器单元(包括第一存储器单元306)的第一选择行的正在进行的编程操作，并且发起对存储器单元(包括第二存储器单元306)的第二选择行306的读取操作。第一存储器单元和第二存储器单元306可以在相同的NAND存储器串308中，并且通过相同的位线316耦合到相同的页缓冲器电路602。然后，控制逻辑512可以将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以暂停编程操作并且发起由暂停命令触发的读取操作。
具体地，控制逻辑512可以被配置为响应于接收到指示对存储器单元306(包括第二存储器单元306)的第二选择行执行读取操作的暂停命令而暂停对存储器单元306(包括第一存储器单元306)的第一选择行的编程操作。控制逻辑512可以控制页缓冲器电路602来存储与暂停的编程操作相关联的暂停的编程信息。
例如，编程操作可以被配置为将处于2N个电平中的一个电平的一条N位数据写入第一存储器单元306中，其中所述一条N位数据包括页数据的N个部分(例如，来自当前数据页中的N位)。暂停的编程信息可以包括与编程操作相关联的N+1条编程信息(例如，包括禁止信息和页数据的N个部分)。禁止信息可以包括与编程操作相关联的任何非数据页信息，并且可以用于在读取操作完成时继续对第一存储器单元306的编程操作。例如，禁止信息可以指示对第一存储器单元306的编程验证是否已经通过。控制逻辑512可以控制页缓冲器电路602以将页数据的N个部分和禁止信息分别存储在页缓冲器电路602的N+1个存储单元中。N+1个存储单元是从感测存储单元612、BL存储单元610、N-1个数据存储单元606和高速缓存存储单元608中选择的存储单元。在下文参考图7A更详细地示出了存储在页缓冲器电路602中的示例性暂停的编程信息。
接下来，控制逻辑512可以被配置为通过将一条编程信息存储在存储器控制器106中来控制页缓冲器电路602以将感测存储单元612和高速缓存存储单元608从被暂停的编程操作占用中释放出来，其中该一条编程信息来自暂停的编程信息。该一条编程信息可以包括要存储在存储器控制器106中的禁止信息和页数据的N个部分中的一个。暂停的编程信息的剩余部分(例如，禁止信息和页数据的N个部分中的剩余部分)可以包括禁止信息和页数据的N个部分，除了存储在存储器控制器106中的那一条编程信息。
例如，控制逻辑512可以选择禁止信息和页数据的N个部分中的一个作为要存储在存储器控制器106中的一条编程信息。控制逻辑512可以控制页缓冲器电路602以将该条编程信息发送到存储器控制器106进行存储。控制逻辑512还可以控制页缓冲器电路602以将禁止信息和页数据的N个部分的剩余部分分别存储在BL存储单元610和N-1个数据存储单元606中。
在另一示例中，存储器控制器106可以被配置为预先存储该条编程信息(例如，在编程操作暂停之前)。在这种情况下，页缓冲器电路602不需要将该条编程信息发送到存储器控制器106进行存储。相反，控制逻辑512可以确定预先存储在存储器控制器106中的该条编程信息，并且可以确定要存储在页缓冲器电路602中的禁止信息和页数据的N个部分的剩余部分。控制逻辑512可以控制页缓冲器电路602以将禁止信息和页数据的N个部分的剩余部分分别存储在BL存储单元610和N-1个数据存储单元606中。
在任一示例中，如果该条编程信息包括页数据的N个部分中的一个部分，则控制逻辑512可以控制页缓冲器电路602以将禁止信息存储在BL存储单元610中。控制逻辑512还可以控制页缓冲器电路602以分别将页数据的N-1个剩余部分存储在N-1个数据存储单元606中。另一方面，如果该条编程信息包括禁止信息，则控制逻辑512可以控制页缓冲器电路602以将页数据的N个部分分别存储在BL存储单元610和N-1个数据存储单元606中。结果，感测存储单元612和高速缓存存储单元608被释放为处于空闲状态，使得可以通过感测存储单元612和高速缓存存储单元608执行读取操作。下面参考图7B-7C更详细地示出存储在页缓冲器电路602中的示例性暂停的编程信息的剩余部分。
此外，响应于感测存储单元612和高速缓存存储单元608从被编程操作的暂停所占用中释放出来，控制逻辑512可以被配置为使用感测存储单元612和高速缓存存储单元608发起对第二存储器单元306的读取操作。在一些实施方式中，感测存储单元612可以耦合到NAND存储器串308(例如，包括第一存储器单元和第二存储器单元306)，并且可以被优化用于感测存储在NAND存储器串308的相应存储器单元306中的数据(例如，电压电平)。高速缓存存储单元608可以耦合到接口516以从接口516接收数据或向接口516发送数据。因此，感测存储单元612可以用于感测存储在NAND存储器串308的相应存储器单元306中的数据，并且将感测到的数据转发到高速缓存存储单元608，从而使高速缓存存储单元608将感测到的数据输出到接口516。
例如，控制逻辑512可以控制感测存储单元612以感测存储在第二存储器单元306中的数据并且相应地生成读取信号。控制逻辑512可以控制页缓冲器电路602以将来自第二存储器单元306的读取信号存储在感测存储单元612中。然后，控制逻辑512可以控制页缓冲器电路602以将来自感测存储单元612的读取信号发送到高速缓存存储单元608。控制逻辑512还可以控制页缓冲器电路602以将读取信号从高速缓存存储单元608发送到存储器器件300的接口516。
当对第二存储器单元306的读取操作完成时，控制逻辑512还可以被配置为控制页缓冲器电路602以基于从存储器控制器106接收的一条编程信息来恢复暂停的编程操作。例如，控制逻辑512可以控制页缓冲器电路602以从存储器控制器106接收该条编程信息，从而恢复在页缓冲器电路602中的禁止信息和页数据的N个部分。控制逻辑512可以控制页缓冲器电路602以重新保存分别来自感测存储单元612、BL存储单元610、N-1个数据存储单元606和高速缓存存储单元608的N+1个存储单元中的页数据的N个部分和禁止信息。然后，在基于从存储器控制器106接收到的一条信息恢复暂停的编程信息之后，控制逻辑512可以控制页缓冲器电路602以使用暂停编程信息来继续对第一存储器单元306的编程操作。
图6B示出了根据本公开的一些方面的存储器控制器(例如，存储器控制器106)的示例性结构的详细框图。存储器控制器106可以包括处理器620、存储器622、控制器存储单元624、主机输入/输出(I/O)接口626、暂停处理单元628或器件I/O接口630中的至少一个。下文将结合参考图6A描述图6B。
处理器620可以是任何合适类型的处理器，例如中央处理单元(CPU)、微处理器、片上系统(SoC)或应用处理器(AP)等。处理器620可以包括各种计算架构，包括复杂指令集计算机(CISC，complex instruction set computer)架构、精简指令集计算机(RISC，reducedinstruction set computer)架构或实施指令集组合的架构。虽然在图6B中只示出了一个处理器，但可以包括多个处理器。处理器620可被配置为向存储器722发送数据或从存储器622接收数据。例如，处理器620可以被配置为从存储器622接收指令并且执行该指令以提供本文所述的功能。
存储器622存储可以包括用于执行本文所述技术的部分或全部的代码或例程的数据。存储器622可以是动态随机存取存储器(DRAM dynamic random access memory，)器件、静态随机存取存储器(SRAM，static random access memory)器件、硬盘驱动器、软盘驱动器、CD ROM器件、DVD ROM器件、DVD RAM器件、DVD RW器件、闪存存储器器件(例如，NAND闪存存储器器件)、或一些其他合适的存储器器件。
控制器存储单元624可以是包括在存储器控制器106中的任何合适的存储单元。例如，控制器存储单元624可以是高速缓存存储单元或数据存储单元。在另一示例中，控制器存储单元624可以是锁存器或触发器。在一些实施方式中，控制器存储单元624可以被配置为存储与暂停的编程操作相关联的一条编程信息。替代地，该条编程信息可以存储在存储器622中。虽然在图6B中示出了单个控制器存储单元，但可以理解存储器控制器106可以包括多个控制器存储单元。
主机I/O接口626可以是将存储器控制器106耦合到主机108的接口。例如，主机I/O接口626可以包括网络接口、通用串行总线(USB)、雷电接口(thunderbolt)或能够向主机108输出数据或从主机108接收数据的任何其他合适类型的接口中的一个或多个。类似地，器件I/O接口630可以是将存储器控制器106耦合到存储器器件104的接口。例如，器件I/O接口630可以包括能够向存储器器件104输出数据或从存储器器件104接收数据的任何合适类型的接口。
暂停处理单元628可以分别耦合到存储器控制器106的其他部件。在一些实施方式中，暂停处理单元628可以被配置为通过器件I/O接口630将从主机108接收到的命令(例如，编程命令、读取命令或暂停命令)发送到存储器器件104的控制逻辑512。在一些实施方式中，暂停处理单元628可以被配置为响应于通过主机I/O接口626从主机108接收到暂停命令来处理编程操作的暂停。
具体地，暂停处理单元628可以将暂停命令发送到存储器器件104的控制逻辑512以暂停对第一存储器单元306的正在进行的编程操作，并且发起对第二存储器单元306的读取操作。第一存储器单元和第二存储器单元306通过相同的位线316耦合到相同的页缓冲器电路602。暂停处理单元628可以被配置为将一条编程信息存储在存储器622或控制器存储单元624中，使得页缓冲器电路602的感测存储单元612和高速缓存存储单元608可以从被编程操作的暂停占用中释放出来，并且用于读取操作。该条编程信息可以包括与暂停的编程操作相关联的禁止信息或来自将被编程到第一存储器单元306中的页数据的N个部分的页数据的一部分。
例如，暂停处理单元628可以通过器件I/O接口630从存储器器件104接收该条编程信息，并且将该条编程信息存储在存储器622或控制器存储单元624中。在这种情况下，在编程操作暂停发生期间或之后，可以由存储器器件104的控制逻辑512确定该条编程信息的内容。在另一示例中，暂停处理单元628可以选择页数据的N个部分和禁止信息中的一个作为该条编程信息，并且可以将该条信息存储在存储器622或控制器存储单元624中。在这种情况下，该条编程信息的内容可以由暂停处理单元628确定，不需要将该条编程信息从存储器器件104发送到存储器控制器106。如果该条编程信息是来自页数据的N个部分的页数据的一部分，则暂停处理单元628可以在编程操作暂停发生之前预先存储该条编程信息。
此外，响应于对第二存储器单元306的读取操作的完成，暂停处理单元628可以被配置为通过器件I/O接口630将该条编程信息发送到存储器器件104的页缓冲器电路602。该条编程信息可以用于恢复页缓冲器电路602中的暂停的编程信息，使得可以通过页缓冲器电路602继续编程操作。
在一些实施方式中，暂停处理单元628可以包括被配置为提供本文描述的功能的可编程逻辑器件(PLD，programmable logic device)(例如，现场可编程逻辑阵列(FPGA，field-programmable logic array))。在一些实施方式中，响应于执行存储在存储器622中的指令或其他数据，处理器620可以被配置为实施暂停处理单元628的功能。
图7A是示出根据本公开的一些方面的在执行读取操作之前存储在页缓冲器电路(例如，页缓冲器电路602)中的示例性暂停的编程信息的图形表示。暂停的编程信息与对第一存储器单元306的编程操作相关联，其中编程操作被对第二存储器单元306的读取操作中断。第一存储器单元和第二存储器单元306都通过同一位线316耦合到页缓冲器电路602。
图7A中的表2示出了在执行关于TLC存储器器件的读取操作之前存储在页缓冲器电路602中的暂停的编程信息，其中页缓冲器电路602具有5锁存器配置。在表2中，编程操作被配置为将8个电平中的一个电平的一条3位数据编程到第一存储器单元306，其中该条3位数据包括页数据的3个部分(例如，来自当前数据页的3位)。作为示例，与编程操作相关联的禁止信息存储在感测存储单元612中，并且页数据的3个部分(分别表示为上页(UP)数据、中间页(MP)数据和下页(LP)数据)分别存储在BL存储单元610、数据存储单元(D2)606和数据存储单元(D1)606中。
图7A中的表3示出了在执行关于QLC存储器器件的读取操作之前存储在页缓冲器电路602中的暂停的编程信息，其中页缓冲器电路602具有6锁存器配置。在表3中，编程操作被配置为将16个电平中的一个电平的一条4位数据编程到第一存储器单元306，其中该条4位数据包括页数据的4个部分(例如，来自当前数据页的4位)。作为示例，与编程操作相关联的禁止信息存储在感测存储单元612中，并且页数据的4个部分(分别表示为LP数据、MP数据、UP数据和额外页(XP)数据)分别存储在数据存储单元(D1)606、数据存储单元(D2)606、数据存储单元(D3)606和BL存储单元610中。
根据表2和表3可以注意到，只有一个存储单元(例如，高速缓存存储单元608)处于空闲状态，并且可以在编程操作的暂停期间用于读取操作。由于需要至少两个存储单元来执行读取操作，因此需要释放被编程操作的暂停所占用的存储单元中的一个存储器单元(例如，感测存储单元612)以进行读取操作，如下文在图7B-7C中所示。
图7B是示出根据本公开的一些方面在执行图7A的读取操作期间存储在页缓冲器电路602中的暂停的编程信息的剩余部分的示例的图形表示。图7B中的表4示出了关于TLC存储器器件的暂停的编程信息的剩余部分。图7B的表4可以基于图7A的表2生成。
在第一示例中，响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个：(1)将存储在BL存储单元610中的UP数据(如表2所示)复制到高速缓存存储单元608；(2)将UP数据从高速缓存存储单元608发送到存储器控制器106进行存储，使得UP数据可以存储在存储器控制器106中，并且高速缓存存储单元608再次处于空闲状态；或者(3)将禁止信息从感测存储单元612复制到BL存储单元610，使得感测存储单元612处于空闲状态。在这种情况下，所选择的存储在存储器控制器106中的一条编程信息是UP数据。
在第二示例中，存储器控制器106(例如，存储器控制器106的暂停处理单元628)可以被配置为将该条编程信息(例如，UP数据)存储在存储器622或控制器存储单元624中，而不管是否发生编程操作的暂停。然后，响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602以将禁止信息从感测存储单元612复制到BL存储单元610，使得感测存储单元612和高速缓存存储单元608处于空闲状态。在这种情况下，不需要将UP数据发送到存储器控制器106。
在任一示例中，存储在页缓冲器电路602中的暂停的编程信息的剩余部分包括禁止信息、LP数据和MP数据，它们可以分别存储在BL存储单元610、数据存储单元(D1)606和数据存储单元(D2)606中，如表4所示。在比较上述第一示例和第二示例时，第一示例消耗了存储器控制器106的更多的通信带宽，因为该条编程信息需要从页缓冲器电路602发送到存储器控制器106进行存储。另一方面，第二示例消耗了存储器控制器106的更多的存储资源，因为存储器控制器106存储该条编程信息而不管编程操作是否被读取操作中断。第一示例或第二示例的应用表示在通信带宽与存储器控制器106中的存储资源之间的折中。
在暂停的编程信息的剩余部分存储在页缓冲器电路602中之后，控制逻辑512可以使用感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。如果读取操作完成，则存储器控制器106可以将该条编程信息(例如，UP数据)发送到页缓冲器电路602的高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个以恢复暂停的编程信息：(1)将禁止信息从BL存储单元610复制到感测存储单元612；或者(2)将UP数据从高速缓存存储单元608复制到BL存储单元610。然后，高速缓存存储单元608再次处于空闲状态。暂停的编程信息在页缓冲器电路602中被恢复，同样如图7A的表2所示。然后，控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
图7B中的表5示出了在执行关于QLC存储器器件的读取操作期间存储在页缓冲器电路602中的暂停的编程信息的剩余部分。图7B的表5可以基于图7A的表3生成。例如，响应于接收到暂停命令，控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个：(1)将存储在BL存储单元610(如表3所示)中的XP数据复制到高速缓存存储单元608；(2)将XP数据从高速缓存存储单元608发送到存储器控制器106，使得XP数据可以存储在存储器控制器106中，并且高速缓存存储单元608处于空闲状态；或者(3)将禁止信息从感测存储单元612复制到BL存储单元610，使得感测存储单元612处于空闲状态。在这种情况下，存储在存储器控制器106中的一条编程信息是XP数据。
在另一示例中，存储器控制器106可以存储该条编程信息(例如，XP数据)，而不管是否发生编程操作的暂停。然后，响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602以将禁止信息从感测存储单元612复制到BL存储单元610，使得感测存储单元612和高速缓存存储单元608处于空闲状态。无需将XP数据发送到存储器控制器106。
在任一示例中，存储在页缓冲器电路602中的暂停的编程信息的剩余部分包括禁止信息、LP数据、MP数据和UP数据，它们可以分别存储在BL存储单元610、数据存储单元(D1)606、数据存储单元(D2)606和数据存储单元(D3)606中，如表5所示。感测存储单元612和高速缓存存储单元608处于空闲状态。
接下来，控制逻辑512可以使用感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。在读取操作完成之后，存储器控制器106可以将该条编程信息(例如，XP数据)发送到页缓冲器电路602的高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个来恢复暂停的编程信息：(1)将禁止信息从BL存储单元610复制到感测存储单元612；或者(2)将XP数据从高速缓存存储单元608复制到BL存储单元610。高速缓存存储单元608再次处于空闲状态。因此，暂停的编程信息在页缓冲器电路602中被恢复，同样如图7A的表3所示。控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
图7C是示出根据本公开的一些方面的在执行图7A的读取操作期间存储在页缓冲器电路602中的暂停的编程信息的剩余部分的另一示例的图形表示。图7C中的表6示出了关于TLC存储器器件的暂停的编程信息的剩余部分。所选择的存储在存储器控制器106中的一条编程信息是禁止信息。存储在页缓冲器电路602中的暂停的编程信息的剩余部分包括UP数据、LP数据和MP数据，它们分别存储在BL存储单元610、数据存储单元(D1)606和数据存储单元(D2)606中，如表6所示。
在一些实施方式中，图7C的表6可以基于图7A的表2生成。例如，响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个：(1)将禁止信息从感测存储单元612复制到高速缓存存储单元608，使得感测存储单元612处于空闲状态；或者(2)将来自高速缓存存储单元608的禁止信息发送到存储器控制器106进行存储，使得高速缓存存储单元608处于空闲状态，并且可以将禁止信息存储在存储器控制器106中。然后，控制逻辑512可以使用处于空闲状态的感测存储单元612和高速缓存存储单元608来发起第二存储器单元306的读取操作。在读取操作完成之后，存储器控制器106可以将该条编程信息(例如，禁止信息)发送到页缓冲器电路602的高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602以将禁止信息从高速缓存存储单元608复制到个感测存储单元612以恢复暂停的编程信息，同样如图7A的表2所示。因此，控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
在一些实施方式中，暂停的编程信息(包括禁止信息、LP数据、MP数据和UP数据)分别存储在感测存储单元612、数据存储单元(Dl)606、数据存储单元(D2)606和高速缓存存储单元608中，这与图7A的表2不同。在这种情况下，BL存储单元610处于空闲状态。响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602执行以下操作中的至少一个：(1)将存储在高速缓存数据存储单元608中的UP数据复制到BL存储单元610；(2)将禁止信息从感测存储单元612复制到高速缓存存储单元608，使得感测存储单元612处于空闲状态；或者(3)将禁止信息从高速缓存存储单元608发送到存储器控制器106进行存储，使得高速缓存存储单元608处于空闲状态，并且禁止信息可以存储在存储器控制器106中。然后，控制逻辑512可以使用处于空闲状态的感测存储单元612和高速缓存存储单元608发起对第二存储器单元306的读取操作。在读取操作完成之后，存储器控制器106可以将该条编程信息(例如，禁止信息)发送到页缓冲器电路602的高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602执行以下操作中的至少一个以恢复暂停的编程信息：(1)将禁止信息从高速缓存存储单元608复制到感测存储单元612；或者(2)将UP数据从BL存储单元610复制到高速缓存存储单元608。因此，控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
图7C中的表7示出了关于QLC存储器器件存储在页缓冲器电路602中的暂停的编程信息的剩余部分。暂停的编程信息的剩余部分包括XP数据、LP数据、MP数据和UP数据，它们分别存储在BL存储单元610、数据存储单元(D1)606、数据存储单元(D2)606和数据存储单元(D3)606中，如表7所示。所选择的存储在存储器控制器106中的一条编程信息是禁止信息。
在一些实施方式中，图7C的表7可以基于图7A的表3生成。例如，响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602执行以下操作中的至少一个：(1)将禁止信息从感测存储单元612复制到高速缓存存储单元608，使得感测存储单元612处于空闲状态；以及(2)将禁止信息从高速缓存存储单元608发送到存储器控制器106，使得高速缓存存储单元608处于空闲状态，并且禁止信息可以存储在存储器控制器106中。然后，控制逻辑512可以使用感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。在读取操作完成之后，存储器控制器106可以将该条编程信息(例如，禁止信息)发送到页缓冲器电路602的高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602以将禁止信息从高速缓存存储单元608复制到感测存储单元612以恢复暂停的编程信息，同样如图7A的表3所示。因此，控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
在一些实施方式中，暂停的编程信息(包括禁止信息、LP数据、MP数据、UP数据和XP数据)分别存储在感测存储单元612、数据存储单元(D1)606、数据存储单元(D2)606、数据存储单元(D3)606和高速缓存存储单元608中，这不同于图7A的表3。在这种情况下，BL存储单元610处于空闲状态。响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602执行以下操作中的至少一个：(1)将存储在高速缓存数据存储单元608中的XP数据复制到BL存储单元610；(2)将禁止信息从感测存储单元612复制到高速缓存存储单元608，使得感测存储单元612处于空闲状态；以及(3)将禁止信息从高速缓存存储单元608发送到存储器控制器106，使得高速缓存存储单元608处于空闲状态，并且禁止信息可以存储在存储器控制器106中。然后，控制逻辑512可以使用感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。在读取操作完成之后，存储器控制器106可以将该条编程信息(例如，禁止信息)发送到页缓冲器电路602的高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个来恢复暂停的编程信息：(1)将禁止信息从高速缓存存储单元608复制到感测存储单元612；或者(2)将XP数据从BL存储单元610复制到高速缓存存储单元608。因此，控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
图8示出了根据本公开的一些方面的用于操作存储器器件的示例性方法800的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如存储器器件300。方法800可以由外围电路302(例如，控制逻辑512)来实施。应当理解，方法800中所示的操作可能不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图8所示不同的顺序执行。
在一些实施方式中，存储器器件可以包括存储器单元306阵列，包括例如第一存储器单元306和第二存储器单元306。第一存储器单元和第二存储器单元306可以在耦合到页缓冲器/感测放大器504中的页缓冲器电路(例如，页缓冲器电路602)的NAND存储器串308中。
参考图8，方法800开始于操作802，其中响应于接收到指示对第二存储器单元306执行读取操作的暂停命令而暂停对第一存储器单元306的编程操作。例如，如果编程操作被对第二存储器单元306的读取操作中断，则控制器逻辑512可以暂停对第一存储器单元306的程序操作。
方法800进行到操作804，如图8所示，其中控制页缓冲器电路602以存储与编程操作的暂停相关联的暂停的编程信息。例如，编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入第一存储器单元306，其中该条N位数据包括页数据的N个部分。然后，暂停的编程信息包括例如与编程操作相关联的页数据的N个部分和禁止信息。控制逻辑512可以控制页缓冲器电路602以将页数据的N个部分和禁止信息分别存储在来自页缓冲器电路602的感测存储单元612、BL存储单元610、N-1个数据存储单元606和高速缓存存储单元608中的N+1个存储单元中。
方法800进行到操作806，如图8所示，其中控制页缓冲器电路602以通过在存储器控制器106中存储来自暂停的编程信息的一条编程信息，来将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。例如，控制逻辑512可以选择禁止信息和页数据的N个部分中的一个作为要存储在存储器控制器106中的一条编程信息。控制逻辑512可以控制页缓冲器电路602以将该条编程信息发送到存储器控制器106进行存储。控制逻辑512可以控制页缓冲器电路602以将禁止信息和页数据的N个部分的剩余部分分别存储在BL存储单元610和N-1个数据存储单元606中。在另一示例中，控制逻辑512可以确定预先存储在存储器控制器106中的那条编程信息。控制逻辑512可以控制页缓冲器电路602以将禁止信息和页数据的N个部分的的剩余部分分别存储在BL存储单元610和N-1个数据存储单元606。
方法800进行到操作808，如图8所示，其中使用感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。例如，控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个：(1)将来自第二存储器单元306的读取信号存储在感测存储单元612中；(2)将读取信号从感测存储单元612发送到高速缓存存储单元608；或者(3)将读取信号从高速缓存存储单元608发送到存储器器件的接口(例如接口516)。
图9是示出根据本公开的一些方面在存储器控制器(例如，存储器控制器106)中的高速缓存资源消耗在破坏模式与非破坏模式之间的示例性比较的图形表示。关于表8的列902，当在存储器器件(例如，存储器器件300或本文公开的任何其他存储器器件)中应用破坏模式时，与编程操作相关联的暂停的编程信息不存储在存储器器件中。因此，为了由存储器器件支持编程操作暂停特征，需要将暂停的编程信息存储在存储器控制器106的存储资源(例如，高速缓存资源)中。例如，对于TLC(或QLC)存储器器件，需要来自存储器控制器106的3个(或4个)存储单元来存储暂停的编程信息。
关于表8的列904，当在存储器器件中应用非破坏模式时，与编程操作相关联的暂停的编程信息存储在存储器器件中。然而，如上所述，在页缓冲器电路中将没有足够的可用存储单元来执行中断编程操作的读取操作。如果存储器控制器106中没有存储资源(例如，没有高速缓存资源)用于存储至少部分暂停的编程信息，则存储器器件不能支持编程操作暂停特征。也就是说，在没有控制器进行高速缓存的非破坏模式中，存储器器件不能支持编程操作暂停特征。
关于表8的列906，当在存储器器件中应用非破坏模式时，与编程操作相关联的至少部分暂停的编程信息存储在存储器器件中。通过参考图5A-图8应用本文公开的技术，来自存储器控制器106的存储单元可以用于存储来自暂停的编程信息的一条编程信息，使得可以释放页缓冲器电路中的足够存储单元来执行中断编程操作的读取操作。例如，对于TLC或QLC存储器器件，需要来自存储器控制器106的1个存储单元来存储该条编程信息。在这种情况下，在具有控制器进行高速缓存的非破坏模式中，存储器器件可以支持编程操作暂停特征。
从表8中注意到，为了支持具有控制器进行高速缓存的非破坏模式中的编程操作暂停特征(对应于列906)，存储器控制器106的通信带宽可能会受到存储器控制器106中的一条编程信息的存储的影响。然而，当与破坏模式(对应于列902)相比时，需要更少的存储资源来支持编程操作暂停特征。参考图5A-8在本文公开的技术(对应于列906)对读取操作的读取时间没有影响(例如，不向读取操作添加延迟)，并且可以在存储器控制器106中的存储资源的消耗与编程操作暂停特征的支持之间提供平衡。
图10示出了根据本公开的一些方面的页缓冲器(例如，页缓冲器/感测放大器504)的另一示例性结构的详细框图。图10的页缓冲器可以包括类似于以上针对图6A的页缓冲器描述的那些部件，类似的描述在此不再重复。
在一些实施方式中，图10中的每个页缓冲器电路602可以附加地包括耦合到BL存储单元(DL)610的动态存储单元(DM)1002。与可以永久存储数据(例如，时间量大于预定阈值)的其他存储单元606、608、610和612不同，动态存储单元1002可以具有有限的时间量来存储数据(例如，20微秒(μs)或小于40μs的其他时间量)。结果，动态存储单元1002可能需要定期刷新，使得存储在动态存储单元1002中的数据不会丢失。下面更详细地描述动态存储单元1002的刷新。
本文参考图10示出了用于在非破坏模式中的编程操作的暂停期间发起读取操作的另一示例性过程。最初，控制逻辑512可以发起对存储器单元306(包括第一存储器单元306)的第一选择行的编程操作。如果发起对存储器单元306(包括第二存储器单元306)的第二选择行的读取操作以中断编程操作，则控制逻辑512可以接收由存储器控制器106发出的暂停命令。暂停命令可以指示暂停对存储器单元(包括第一存储器单元306)的第一选择行306的正在进行的编程操作，并且发起对存储器单元(包括第二存储器单元306)的第二选择行306的读取操作。第一存储器单元和第二存储器单元306可以在NAND存储器串308中，NAND存储器串308通过相同位线316耦合到相同页缓冲器电路602。然后，控制逻辑512可以将控制信号发送到各种外围电路(例如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以暂停编程操作并且发起由暂停命令触发的读取操作。
具体地，控制逻辑512可以被配置为响应于接收到指示对存储器单元(包括第二存储器单元306)的第二选择行执行读取操作的暂停命令而暂停对存储器单元(包括第一存储器单元306)的第一选择行306的编程操作306。控制逻辑512可以控制页缓冲器电路602以存储与编程操作的暂停相关联的暂停的编程信息。
例如，编程操作可以被配置为将处于2N个电平中的一个电平的一条N位数据写入到第一存储器单元306，其中该条N位数据包括页数据的N个部分(例如，来自当前数据页的N位)。暂停的编程信息可以包括与编程操作相关联的N+1条编程信息(例如，包括禁止信息和页数据的N个部分)。控制逻辑512可以控制页缓冲器电路602以将页数据的N个部分和禁止信息分别存储在来自感测存储单元612、BL存储单元610、N-1个数据存储单元606和高速缓存存储单元的N+1个存储单元中。下面参考图12A更详细地示出关于QLC存储器器件存储在页缓冲器电路602中的示例性暂的停编程信息。
接下来，控制逻辑512可以被配置为控制页缓冲器电路602以通过在编程操作的暂停期间使用动态存储单元1002来将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。例如，控制逻辑512可以控制页缓冲器电路602以将暂停的编程信息(例如，包括禁止信息和页数据的N个部分)分别存储在动态存储单元1002、BL存储单元610和N-1个数据存储单元606中。具体地，控制逻辑512可以控制动态存储单元1002以存储来自暂停的编程信息的第一条编程信息。控制逻辑512可以控制BL存储单元610以存储来自暂停的编程信息的第二条编程信息。控制逻辑512可以控制N-1个数据存储单元606以分别存储来自暂停的编程信息的剩余N-1条编程信息。结果，感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。也就是说，感测存储单元612和高速缓存存储单元608处于空闲状态。
在一些实施方式中，控制逻辑512可以控制动态存储单元1002和BL存储单元610在预定时间间隔内交换第一条编程信息和第二条编程信息，使得可以以预定的时间间隔刷新动态存储单元1002。例如，在动态存储单元1002与BL存储单元610之间交换第一条编程信息和第二条编程信息可以由控制逻辑512生成的逻辑信号触发。下面参考图11B更详细地描述第一条编程信息和第二条编程信息的交换。
响应于感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来，控制逻辑512可以被配置为使用感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。例如，控制逻辑512可以控制感测存储单元612以感测存储在第二存储器单元306中的数据并且对应地生成读取信号。控制逻辑512可以控制页缓冲器电路602以将来自第二存储器单元306的读取信号存储在感测存储单元612中。控制逻辑512可以控制页缓冲器电路602以将读取信号从感测存储单元612发送到高速缓存存储单元608。控制逻辑512还可以控制页缓冲器电路602以将读取信号从高速缓存存储单元608发送到存储器器件300的接口516。
当对第二存储器单元306的读取操作完成时，控制逻辑512还可以被配置为控制页缓冲器电路602以恢复暂停的编程操作。例如，控制逻辑512可以控制页缓冲器电路602以将页数据的N个部分和禁止信息分别重新存储到来自感测存储单元612、BL存储单元610、N-1个数据存储单元606和高速缓存存储单元608的N+1个存储单元中。控制逻辑512可以控制页缓冲器电路602以使用暂停的编程信息来继续对第一存储器单元306的编程操作。
图11A示出了根据本公开的一些方面的页缓冲器电路(例如，页缓冲器电路602)的示例性结构的详细框图。在图11A中，偏置电路604的输出耦合到感测出(SO，sense out)节点。N-1个数据存储单元606、高速缓存存储单元608、感测存储单元612和BL存储单元610分别耦合到SO节点。图11A的页缓冲器电路602包括刷新电路1102，刷新电路1102被配置为在控制逻辑512的控制下刷新动态存储单元1002。BL存储单元610经由传输门(pass gate)1104耦合到动态存储单元1002。下面参考图11B更详细地示出图11A的页缓冲器电路602的一部分1100(包括感测存储单元612、BL存储单元610、传输门1104、动态存储单元1002和刷新电路1102)。
图11B示出了根据本公开的一些方面在图11A中的页缓冲器电路602的一部分(例如，部分1100)的电路图。感测存储单元612、BL存储单元(DL)610、传输门1104、动态存储单元(DM)1002和刷新电路1102的示例性电路结构在图11B中示出。BL存储单元(DL)610和动态存储单元(DM)1002通过传输门1104彼此耦合。传输门1104可以包括由信号PASS_L控制的第一晶体管和由信号PASS_L_B控制的第二晶体管，其中第一晶体管和第二晶体管并联连接。动态存储单元(DM)1002可以包括将传输门1104连接到刷新电路1102的连接线。连接线的电压电平(或电流电平、电位电平)可以被配置为表示存储在动态存储单元(DM)1002中的第一条编程信息或第二条编程信息。
如上所述，动态存储单元(DM)1002和BL存储单元(DL)610可以分别存储第一条编程信息和第二条编程信息。为了控制动态存储单元(DM)1002和BL存储单元(DL)610以交换第一条编程信息和第二条编程信息，控制逻辑512可以控制页缓冲器电路602以通过SO节点执行信息交换过程。例如，信息交换过程可以包括以下操作中的至少一个：(1)切换施加到刷新电路1102的信号RD_L和EN_4BL_B，使得存储在动态存储单元(DM)1002中的第一条编程信息转移到SO节点(例如，S＝DM)；(2)切换信号PASS_L，使得传输门1104开启，并且存储在BL存储单元(DL)610中的第二条编程信息转移到动态存储单元(DM)1002(例如，DM＝DL)；(3)设置信号SET_L和RST_SA_LATCH，使得BL存储单元(DL)610被配置为具有值“1”(例如，DL＝“1”)；或者(4)设置信号RST_L，使得存储在SO节点中的第一条编程信息转移到BL存储单元(DL)610(例如，DL＝SO)。结果，完成在动态存储单元(DM)1002与BL存储单元(DL)610之间交换第一条编程信息的信息和第二条编程信息的信息交换过程。例如，该信息交换过程可能需要大约400纳秒(ns)。每当在动态存储单元(DM)1002与BL存储单元(DL)610之间交换第一条编程信息和第二条编程信息时，可以刷新动态存储单元(DM)1002一次。因此，即使动态存储单元(DM)1002如上所述只能在有限的时间量内存储数据，动态存储单元(DM)1002也可以由于信息交换过程而用于存储第一条编程信或第二条编程信息。
图12A是示出根据本公开的一些方面的在关于QLC存储器器件执行读取操作之前存储在页缓冲器电路(例如，图10、图11A或图11B页缓冲器电路602)中的示例性暂停的编程信息的图形表示。暂停的编程信息与对第一存储器单元306的编程操作相关联，其中编程操作被对第二存储器单元306的读取操作中断。第一选择存储器单元和第二选择存储器单元306都在通过同一位线316耦合到页缓冲器电路602的NAND存储器串308中。
在表9中，编程操作被配置为将16个电平中的一个电平的一条4位数据编程到第一存储器单元306，其中该条4位数据包括页数据的4个部分(例如，来自当前数据页的4位)。通过示例，与编程操作相关联的禁止信息存储在BL存储单元610中，并且页数据的4个部分(例如，LP数据、MP数据、UP数据和XP数据)分别存储在数据存储单元(D1)606、数据存储单元(D2)606、数据存储单元(D3)606和高速缓存存储单元608中。在表9中注意到，感测存储单元612处于空闲状态并且可以在编程操作的暂停期间用于读取操作。然而，高速缓存存储单元608被编程操作的暂停占用。因此，高速缓存存储单元608需要被释放以用于读取操作，如以下图12B所示。
图12B是示出根据本公开的一些方面在执行图12A的读取操作期间存储在页缓冲器电路602中的暂停的编程信息的图形表示。表10示出存储在页缓冲器电路602中的暂停的编程信息，并且表10可以基于图12A的表9生成。具体地，响应于接收到暂停编程操作的暂停命令，控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个：(1)将存储在BL存储单元610中的禁止信息(如表9所示)复制到动态存储单元1002；或者(2)将存储在高速缓存存储单元608中的XP数据复制到BL存储单元610，使得高速缓存存储单元608处于空闲状态。然后，控制逻辑512可以使用处于空闲状态的感测存储单元612和高速缓存存储单元608来发起对第二存储器单元306的读取操作。在读取操作执行期间(例如，在编程操作的暂停期间)，可以在动态存储单元1002与BL存储单元610之间交换禁止信息和XP数据以刷新动态存储单元1002。
在读取操作完成之后，控制逻辑512可以控制页缓冲器电路602以执行以下操作中的至少一个来恢复暂停的编程信息：(1)将XP数据从BL存储单元610(或动态存储单元1002)复制到高速缓存存储单元608；或者(2)如果禁止信息存储在动态存储单元1002中，则将禁止信息从动态存储单元1002复制到BL存储单元610。结果，暂停的编程信息在页缓冲器电路602中被恢复，同样如图12A的表9所示。然后，控制逻辑512可以控制页缓冲器电路602以基于暂停的编程信息来继续编程操作。
图13示出了根据本公开的一些方面的用于操作存储器器件的另一示例性方法1300的流程图。存储器器件可以是本文所公开的任何合适的存储器器件，例如存储器器件300。方法1300可以由外围电路302(例如控制逻辑512)来实施。应当理解，方法1300中所示的操作可能不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图13所示不同顺序执行。
在一些实施方式中，存储器器件可以包括存储器单元306阵列，包括例如第一存储器单元306和第二存储器单元306。第一存储器单元和第二存储器单元306在NAND存储器串308中，NAND存储器串308耦合到页缓冲器/感测放大器504中的页缓冲器电路602。页缓冲器电路602可以包括感测存储单元612、高速缓存存储单元608和动态存储单元1002。
参考图13，方法1300开始于操作1302，其中响应于接收到指示对第二存储器单元306执行读取操作的暂停命令，而暂停对第一存储器单元306的编程操作。具体地，如果编程操作被读操作中断，则控制逻辑512可以暂停对第一存储器单元306的编程操作。控制逻辑512可以控制页缓冲器电路602以存储与编程操作相关联的暂停的编程信息。
例如，编程操作可以被配置为将处于2N个电平中的一个电平的一条N位数据写入到第一存储器单元306，其中该条N位数据可以包括页数据的N个部分。暂停的编程信息可以包括与编程操作相关联的页数据的N个部分和禁止信息。控制逻辑512可以控制页缓冲器电路602以将页数据的N个部分和禁止信息分别存储在来自感测存储单元612、BL存储单元610、N-1个数据存储单元606和高速缓存存储单元的N+1个存储单元中。
方法1300进行到操作1304，如图13所示，其中在编程操作的暂停期间，通过使用动态存储单元1002，控制页缓冲器电路602以将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。例如，控制逻辑512可以控制页缓冲器电路602以将暂停的编程信息(包括禁止信息和页数据的N个部分)分别存储在动态存储单元1002、BL存储单元610和N-1个数据存储单元606中，使得感测存储单元612和高速缓存存储单元608处于空闲状态。
在一些实施方式中，动态存储单元1002可以被配置为存储来自暂停的编程信息的第一条编程信息。BL存储单元610可以被配置为存储来自暂停的编程信息的第二条编程信息。动态存储单元1002和BL存储单元610可以被配置为在预定时间间隔内交换第一条编程信息和第二条编程信息，使得可以以预定时间间隔刷新动态存储单元1002。
方法1300进行到操作1306，如图13所示，其中使用感测存储单元612和高速缓存存储单元608对第二存储器单元306发起读取操作。例如，控制逻辑512可以控制页缓冲器电路602以将来自第二存储器单元306的读取信号存储在感测存储单元612中。控制逻辑512可以控制页缓冲器电路602以将读取信号从感测存储单元612发送到高速缓存存储单元608。控制逻辑512可以控制页缓冲器电路602以将读取信号从高速缓存存储单元608发送到存储器器件的接口516。
结合参考图10-13，注意，为了将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来，动态存储单元1002可以用于在编程操作的暂停期间存储一条编程信息。在这种情况下，可以执行上述信息交换过程，以预定时间间隔交换存储在动态存储单元1002和BL存储单元610中的信息，使得可以以预定时间间隔刷新动态存储单元1002。每次执行信息交换过程时，可能需要大约400ns才能完成信息交换过程，这可能会对读取操作的读取时间产生影响(例如，由于信息交换过程，读取操作可能需要更长的读取时间)。然而，读操作仍然可以作为正常读操作来执行(例如，像没有编程操作的暂停的读取操作一样)。读取操作的失败位计数(FBC)不受使用动态存储单元1002的影响，即使读取操作是在编程操作的暂停期间执行的(例如，读取操作的FBC可以类似于正常的读取操作)。
图14示出了根据本公开的一些方面的用于操作存储器器件的又一示例性方法1400的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如存储器器件300。方法1400可以由外围电路302(例如控制逻辑512)来实施。应当理解，方法1400中所示的操作可能不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图14所示不同顺序执行。
在一些实施方式中，存储器器件可以包括存储器单元306阵列，包括例如第一存储器单元306和第二存储器单元306。第一存储器单元和第二存储器单元306来自NAND存储器串308，NAND存储器串308耦合到页缓冲器/感测放大器504中的页缓冲器电路602。
参考图14，方法1400开始于操作1402，其中接收编程命令。例如，控制逻辑512可以接收指示对第一存储器单元306的执行编程操作的编程命令。
方法1400进行到操作1404，如图14所示，其中发起对第一存储器单元306的编程操作。例如，控制逻辑512可以发起对第一存储器单元306的编程操作。
在一些实施方式中，控制逻辑512通过接口516从存储器控制器106接收编程命令，并且作为响应，将控制信号至少发送到行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510以发起对耦合到选择字线318的第一存储器单元306的编程操作。取决于要编程的状态的数量(即，每个存储器单元306中的位数，例如SLC、MLC、TLC、QLC等)，可以执行一个或多个遍程遍(program passes)。在每个编程遍中，一个或多个编程/验证周期(例如，N-1、N、N+1、N+2、...)可以依次包括在编程操作中。在编程操作期间，在任何编程/验证周期中，通过字线驱动器508将编程电压(即，包括一个或多个编程脉冲(例如，Vpgm_n-1、Vpgm_n、Vpgm_n+1和Vpgm_n+2)的电压脉冲信号)施加到选择字线318以对耦合到选择字线318的第一存储器单元306进行编程。
方法1400进行到操作1406，如图14所示，其中接收暂停命令。例如，控制逻辑512可以接收指示对第一存储器单元306的编程操作被对第二存储器单元306的读取操作中断的暂停命令。
方法1400进行到操作1408，如图14所示，其中暂停对第一存储器单元306的编程操作。例如，控制逻辑512可以响应于接收到暂停命令而暂停编程操作。
在一些实施方式中，控制逻辑512可以被配置为在编程操作期间例如从存储器控制器106接收暂停命令。根据一些实施方式，当中断发生时，由存储器控制器106发出暂停命令。该中断可以是主机(例如，图1中的主机108)的任何请求，该请求需要中断由存储器器件300执行的正在进行的编程操作，使得可以以及时的方式处理事件。例如，在当前执行的编程操作完成之前，可能需要立即对存储单元阵列301的页320执行读取操作。在一些实施方式中，当在选择字线318上施加编程脉冲时发生中断。还应当理解，中断(以及暂停命令的接收)可以发生在任何编程/验证周期(包括第一周期、最后一个周期或者任何中间周期)或在单个编程/验证周期中。还应当理解，中断事件的数量和产生的暂停命令可以在不同的编程操作期间变化，例如，从0(即，正常的编程操作)到与编程脉冲相同的数量。响应于接收到暂停命令，外围电路302可以被配置为暂停正在进行的编程操作。在一些实施方式中，控制逻辑512被配置为将与编程操作相关联的暂停的编程信息存储于页缓冲器电路602中。
方法1400进行到操作1410，如图14所示，其中控制页缓冲器电路602以将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。例如，如图6A-图9所示，控制逻辑512可以通过在存储器控制器106中存储一条编程信息来控制页缓冲器电路602将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。该条编程信息是来自暂停的编程信息的N+1条编程信息中的一条编程信息。在另一示例中，如图10-图13所示，控制逻辑512可以控制页缓冲器电路602以在编程操作的暂停期间通过使用动态存储单元1002来将感测存储单元612和高速缓存存储单元608从被编程操作的暂停的占用中释放出来。
方法1400进行到操作1412，如图14所示，其中使用感测存储单元612和高速缓存存储单元608发起对第二存储器单元306的读取操作。例如，控制逻辑512可以将控制信号发送到其他外围电路302以执行读取操作，例如，将控制信号发送到行解码器/字线驱动器508、列解码器/位线驱动器506以及电压发生器510，以对第二存储器单元306执行读取操作。
方法1400进行到操作1414，如图14所示，其中响应于读取操作的完成，控制页缓冲器电路602以恢复与编程操作相关联的暂停的编程信息。
方法1400进行到操作1416，如图14所示，其中控制页缓冲器电路602以使用暂停的编程信息来继续对第一存储器单元306的编程操作。
例如，响应于读取操作的完成，包括控制逻辑512的外围电路302可以被配置为继续暂停的编程操作。在一些实施方式中，根据一些实施方式，控制逻辑512还被配置为恢复页缓冲器电路602中的暂停的编程信息，并且将控制信号至少发送到行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以基于暂停的编程信息来继续暂停的编程操作。
根据本公开的一个方面，一种存储器器件包括存储器单元阵列和耦合到存储器单元阵列的外围电路。存储器单元阵列包括第一存储器单元和第二存储器单元。外围电路包括页缓冲器和控制逻辑。页缓冲器至少包括分别耦合到第一存储器单元和第二存储器单元的页缓冲器电路。页缓冲器电路包括感测存储单元和高速缓存存储单元。控制逻辑耦合到页缓冲器并且被配置为：响应于接收到指示对第二存储器单元执行读取操作的暂停命令，而暂停对第一存储器单元的编程操作；控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息；控制页缓冲器电路以通过将来自暂停的编程信息的一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来；以及使用感测存储单元和高速缓存存储单元发起对第二存储器单元的读取操作。
在一些实施方式中，控制逻辑还被配置为：响应于读取操作的完成，控制页缓冲器电路以基于从存储器控制器接收到的一条编程信息来恢复暂停的编程操作；以及控制页缓冲器电路以使用暂停的编程信息来继续对第一存储器单元的编程操作。
在一些实施方式中，编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入到第一存储器单元，其中一条N位数据包括页数据的N个部分，并且N是大于1的整数。暂停的编程信息包括与编程操作相关联的页数据的N个部分和禁止信息。
在一些实施方式中，页缓冲器电路还包括位线存储单元和N-1个数据存储单元。为了控制页缓冲器电路以存储暂停的编程信息，控制逻辑被配置为：控制页缓冲器电路以将页数据的N个部分和禁止信息分别存储在N+1个存储单元中，N+1个存储单元中来自感测存储单元、位线存储单元、N-1个数据存储单元和高速缓存存储单元。
在一些实施方式中，为了控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来，控制逻辑被配置为：选择页数据的N个部分的禁止信息中的一个作为要存储在存储器控制器中的一条编程信息；控制页缓冲器电路以将一条编程信息发送到存储器控制器进行存储；以及控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，为了控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来，控制逻辑被配置为：确定预先存储在存储器控制器中的一条编程信息。该条编程信息包括页数据的N个部分的禁止信息中的一个。控制逻辑还被配置为控制页缓冲器电路以将禁止信息和页行数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，一条编程信息包括页数据的N个部分中的一个部分。为了控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中，控制逻辑被配置为：控制页缓冲器电路以将禁止信息存储在位线存储单元中；以及控制页缓冲器电路以将页数据的N-1个剩余部分分别存储在N-1个数据存储单元中。
在一些实施方式中，一条编程信息包括禁止信息。为了控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中，控制逻辑还被配置为：控制页缓冲器电路以将页数据的N个部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，为了响应于读取操作的完成来控制页缓冲器电路以恢复暂停的编程信息，控制逻辑被配置为：控制页缓冲器电路以从存储器控制器接收一条编程信息，以恢复页缓冲器电路中的禁止信息和页数据的N个部分；以及控制页缓冲器电路以将页数据的N个部分和禁止信息分别重新保存在N+1个存储单元中，N+1个存储单元来自感测存储单元、位线存储单元、N-1个数据存储单元和高速缓存存储单元。
在一些实施方式中，感测存储单元耦合到第二存储器单元。高速缓存存储单元耦合到感测存储单元以及存储器器件的接口。为了发起对第二存储器单元的读取操作，控制逻辑被配置为：控制页缓冲器电路以将来自第二存储器单元的读取信号存储在感测存储单元中；控制页缓冲器电路以将读取信号从感测存储单元发送到高速缓存存储单元；以及控制页缓冲器电路以将读取信号从高速缓存存储单元发送到存储器器件的接口。
在一些实施方式中，第一存储器单元和第二存储器单元在三维(3D)NAND存储器串中。
根据本公开的另一方面，一种系统包括：存储器器件，其被配置为存储数据；以及耦合到存储器器件的存储器控制器。存储器器件包括存储器单元阵列和耦合到存储器单元阵列的外围电路。存储器单元阵列包括第一存储器单元和第二存储器单元。外围电路包括页缓冲器和耦合到页缓冲器的控制逻辑。页缓冲器至少包括分别耦合到第一存储器单元和第二存储器单元的页缓冲器电路。页缓冲器电路包括感测存储单元和高速缓存存储单元。控制逻辑被配置为：响应于接收到指示对第二存储器单元执行读取操作的暂停命令，暂停对第一存储器单元的编程操作；控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息；以及控制页缓冲器电路以将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来用于对第二存储器单元的读取操作。存储器控制器被配置为存储来自暂停的编程信息的一条编程信息，使得感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来。
在一些实施方式中，响应于读取操作的完成，存储器控制器还被配置为将一条编程信息发送到页缓冲器电路。控制逻辑还被配置为：控制页缓冲器电路以基于从存储器控制器接收到的一条编程信息来恢复暂停的编程操作；以及控制页缓冲器电路以使用暂停的编程信息来继续对第一存储器单元的编程操作。
在一些实施方式中，编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入到第一存储器单元，其中一条N位数据包括页数据的N个部分，并且N是大于1的整数。暂停的编程信息包括与编程操作相关联的页数据的N个部分和禁止信息。
在一些实施方式中，页缓冲器电路还包括位线存储单元和N-1个数据存储单元。为了控制页缓冲器电路以存储暂停的编程信息，控制逻辑被配置为：控制页缓冲器电路以将页数据的N个部分和禁止信息分别存储在N+1个存储单元中，N+1个存储单元中来自感测存储单元、位线存储单元、N-1个数据存储单元和高速缓存存储单元。
在一些实施方式中，为了控制页缓冲器电路以将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来用于对第二存储器单元的读取，控制逻辑被配置为：控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来。
在一些实施方式中，控制逻辑还被配置为使用感测存储单元和高速缓存存储单元发起对第二存储器单元的读取操作。
在一些实施方式中，为了控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来，控制逻辑被配置为：选择页数据的N个部分和禁止信息中的一个作为要存储在存储器控制器中的一条编程信息；控制页缓冲器电路以将一条编程信息发送到存储器控制器进行存储；以及控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，存储器控制器被配置为在编程操作的暂停之前预先存储一条编程信息。
在一些实施方式中，为了控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来，控制逻辑被配置为：确定预先存储在存储器控制器中的一条编程信息，其中一条编程信息包括页数据的N个部分和禁止信息中的一个；以及控制页缓冲器电路以将禁止信息和页行数据的N个部分的剩余部分存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，一条编程信息包括页数据的N个部分中的一个部分。为了控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中，控制逻辑被配置为：控制页缓冲器电路以将禁止信息存储在位线存储单元中；以及控制页缓冲器电路以将页数据的N-1个剩余部分分别存储在N-1个数据存储单元中。
在一些实施方式中，一条编程信息包括禁止信息。为了控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中，控制逻辑被配置为：控制页缓冲器电路以将页数据的N个部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，为了控制页缓冲器电路以恢复暂停的编程信息，控制逻辑被配置为：控制页缓冲器电路以从存储器控制器接收一条编程信息，以恢复页缓冲器电路中的禁止信息和页数据的N个部分；以及控制页缓冲器电路以将页数据的N个部分和禁止信息分别重新保存在N+1个存储单元中，N+1个存储单元中来自感测存储单元、位线存储单元、N-1个数据存储单元和高速缓存存储。
在一些实施方式中，感测存储单元耦合到第二存储器单元。高速缓存存储单元耦合到感测存储单元及存储器器件的接口。为了发起对第二存储器单元的读取操作，控制逻辑被配置为：控制页缓冲器电路以将来自第二存储器单元的读取信号存储在感测存储单元中；控制页缓冲器电路以将读取信号从感测存储单元发送到高速缓存存储单元；以及控制页缓冲器电路以将读取信号从高速缓存存储单元发送到存储器器件的接口。
在一些实施方式中，第一存储器单元和第二存储器单元在3D NAND存储器串中。
根据本公开的又一方面，提供了一种用于操作包括存储器单元阵列的存储器器件的方法。存储器单元阵列包括耦合到页缓冲器中的页缓冲器电路的第一存储器单元和第二存储器单元。页缓冲器电路包括感测存储单元和高速缓存存储单元。响应于接收到指示对第二存储器单元执行读取操作的暂停命令，而暂停对第一存储器单元的编程操作。控制页缓冲器电路以存储与编程操作的暂停相关联的暂停的编程信息。控制页缓冲器电路以通过将来自暂停的编程信息的一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来。使用感测存储单元和高速缓存存储单元发起对第二存储器单元的读取操作。
在一些实施方式中，响应于读取操作的完成，控制页缓冲器电路以基于从存储器控制器接收到的一条编程信息来恢复暂停的编程操作。控制页缓冲器电路以使用暂停的编程信息来继续对第一存储器单元的编程操作。
在一些实施方式中，编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入第一存储器单元，其中一条N位数据包括页数据的N个部分，并且N是大于1的整数。暂停的编程信息包括与编程操作相关联的页数据的N个部分和禁止信息。
在一些实施方式中，页缓冲器电路还包括位线存储单元和N-1个数据存储单元。控制页缓冲器电路以存储暂停的编程信息包括：控制页缓冲器电路以将页数据的N个部分和禁止信息分别存储在N+1个存储单元中，N+1个存储单元中来自感测存储单元、位线存储单元、N-1个数据存储单元和高速缓存存储单元。
在一些实施方式中，控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来包括：选择页数据的N个部分和禁止信息中的一个作为要存储在存储器控制器中的一条编程信息；控制页缓冲器电路以将一条编程信息发送到存储器控制器进行存储；以及控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，控制页缓冲器电路以通过将一条编程信息存储在存储器控制器中来将感测存储单元和高速缓存存储单元从被编程操作的暂停的占用中释放出来包括：确定预先存储在存储器控制器中的一条编程信息，其中该条编程信息包括页数据的N个部分和禁止信息中的一个；以及控制页缓冲器电路以将禁止信息和页行数据的N个部分的剩余部分存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，一条编程信息包括页数据的N个部分的一个部分。控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中包括：控制页缓冲器电路以将禁止信息存储在位线存储单元中；以及控制页缓冲器电路以将页数据的N-1个剩余部分分别存储在N-1个数据存储单元中。
在一些实施方式中，一条编程信息包括禁止信息。控制页缓冲器电路以将禁止信息和页数据的N个部分的剩余部分分别存储在位线存储单元和N-1个数据存储单元中包括：控制页缓冲器电路以将页数据的N个部分分别存储在位线存储单元和N-1个数据存储单元中。
在一些实施方式中，响应于读取操作的完成来控制页缓冲器电路以恢复暂停的编程信息包括：控制页缓冲器电路以从存储器控制器接收一条编程信息，以恢复页缓冲器电路中的禁止信息和页数据的N个部分；以及控制页缓冲器电路以将页数据的N个部分和禁止信息分别重新保存在N+1个存储单元中，N+1个存储单元中来自感测存储单元、位线存储单元、N-1个数据存储单元和高速缓存存储。
在一些实施方式中，发起对第二存储器单元的读取操作包括：控制页缓冲器电路以将来自第二存储器单元的读取信号存储在感测存储单元中；控制页缓冲器电路以将读取信号从感测存储单元发送到高速缓存存储单元；以及控制页缓冲器电路以将读取信号从高速缓存存储单元发送到存储器器件的接口。
具体实施方式的前述描述可以容易地修改和/或适用于各种应用。因此，基于本文所呈现的教导和指导，此类适应和修改旨在落入所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同物来定义。

Claims (35)

1.一种存储器器件，包括：
存储器单元阵列，包括第一存储器单元和第二存储器单元；以及
外围电路，耦合到所述存储器单元阵列，并且包括：
页缓冲器，至少包括分别耦合到所述第一存储器单元和所述第二存储器单元的页缓冲器电路，所述页缓冲器电路包括感测存储单元和高速缓存存储单元；以及
控制逻辑，耦合到所述页缓冲器并且被配置为：
响应于接收到指示对所述第二存储器单元执行读取操作的暂停命令，而暂停对所述第一存储器单元的编程操作；
控制所述页缓冲器电路以存储与所述编程操作的暂停相关联的暂停的编程信息；
控制所述页缓冲器电路以通过将来自所述暂停的编程信息的一条编程信息存储在存储器控制器中，来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来；以及
使用所述感测存储单元和所述高速缓存存储单元发起对所述第二存储器单元的读取操作。
2.根据权利要求1所述的存储器器件，其中，所述控制逻辑还被配置为：
响应于所述读取操作的完成，控制所述页缓冲器电路以基于从所述存储器控制器接收到的所述一条编程信息来恢复所述暂停的编程操作；以及
控制所述页缓冲器电路以使用所述暂停的编程信息来继续对所述第一存储器单元的所述编程操作。
3.根据权利要求2所述的存储器器件，其中：
所述编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入到所述第一存储器单元，其中，所述一条N位数据包括页数据的N个部分，并且N是大于1的整数；并且
所述暂停的编程信息包括与所述编程操作相关联的所述页数据的N个部分和禁止信息。
4.根据权利要求3所述的存储器器件，其中：
所述页缓冲器电路还包括位线存储单元和N-1个数据存储单元；并且
为了控制所述页缓冲器电路以存储所述暂停的编程信息，所述控制逻辑被配置为：
控制所述页缓冲器电路以将所述页数据的N个部分和所述禁止信息分别存储在N+1个存储单元中，所述N+1个存储单元来自所述感测存储单元、所述位线存储单元、所述N-1个数据存储单元和所述高速缓存存储单元。
5.根据权利要求4所述的存储器器件，其中，为了控制所述页缓冲器电路以通过将所述一条编程信息存储在所述存储器控制器中，来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来，所述控制逻辑被配置为：
选择所述页数据的N个部分和所述禁止信息中的一个作为要存储在所述存储器控制器中的所述一条编程信息；
控制所述页缓冲器电路以将所述一条编程信息发送到所述存储器控制器以进行存储；以及
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
6.根据权利要求4所述的存储器器件，其中，为了控制所述页缓冲器电路以通过所述将一条编程信息存储在所述存储器控制器中，来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来，所述控制逻辑被配置为：
确定预先存储在所述存储器控制器中的所述一条编程信息，其中，所述一条编程信息包括所述页数据的N个部分和所述禁止信息中一个；以及
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
7.根据权利要求5或6所述的存储器器件，其中：
所述一条编程信息包括所述页数据的N个部分中的一个部分；并且
为了控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的所述剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中，所述控制逻辑被配置为：
控制所述页缓冲器电路以将所述禁止信息存储在所述位线存储单元中；以及
控制所述页缓冲器电路以将页数据的N-1个剩余部分分别存储在所述N-1个数据存储单元中。
8.根据权利要求5或6所述的存储器器件，其中：
所述一条编程信息包括所述禁止信息；并且
为了控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的所述剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中，所述控制逻辑还被配置为：
控制所述页缓冲器电路以将所述页数据的N个部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
9.根据权利要求4-8中任一项所述的存储器器件，其中，为了响应于所述读取操作的所述完成来控制所述页缓冲器电路以恢复所述暂停的编程信息，所述控制逻辑被配置为：
控制所述页缓冲器电路以从所述存储器控制器接收所述一条编程信息，以恢复所述页缓冲器电路中的所述禁止信息和所述页数据的N个部分；以及
控制所述页缓冲器电路以将所述页数据的N个部分和所述禁止信息分别重新保存在所述N+1个存储单元中，所述N+1个存储单元来自所述感测存储单元、所述位线存储单元、所述N-1个数据存储单元和所述高速缓存存储单元。
10.根据权利要求1-9中任一项所述的存储器器件，其中：
所述感测存储单元耦合到所述第二存储器单元；
所述高速缓存存储单元耦合到所述感测存储单元以及所述存储器器件的接口；并且
为了发起对所述第二存储器单元的所述读取操作，所述控制逻辑被配置为：
控制所述页缓冲器电路以将来自所述第二存储器单元的读取信号存储在所述感测存储单元中；
控制所述页缓冲器电路以将所述读取信号从所述感测存储单元发送到所述高速缓存存储单元；以及
控制所述页缓冲器电路以将所述读取信号从所述高速缓存存储单元发送到所述存储器器件的所述接口。
11.根据权利要求1-10中任一项所述的存储器器件，其中，所述第一存储器单元和所述第二存储器单元在三维(3D)NAND存储器串中。
12.一种存储器系统，包括：
存储器器件，被配置为存储数据，并且包括：
存储器单元阵列，包括第一存储器单元和第二存储器单元；以及
外围电路，耦合到所述存储器单元阵列，并且包括：
页缓冲器，至少包括分别耦合到所述第一存储器单元和所述第二存储器单元的页缓冲器电路，所述页缓冲器电路包括感测存储单元和高速缓存存储单元；以及
控制逻辑，耦合到所述页缓冲器并且被配置为：
响应于接收到指示对所述第二存储器单元执行读取操作的暂停命令，而暂停对所述第一存储器单元的编程操作；
控制所述页缓冲器电路以存储与所述编程操作的暂停相关联的暂停的编程信息；以及
控制所述页缓冲器电路以将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来，以用于对所述第二存储器单元的所述读取操作；以及
存储器控制器，耦合到所述存储器器件，并且被配置为存储来自所述暂停的编程信息的一条编程信息，使得所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来。
13.根据权利要求12所述的存储器系统，其中，响应于所述读取操作的完成：
所述存储器控制器还被配置为将所述一条编程信息发送到所述页缓冲器电路；并且
所述控制逻辑还被配置为：
控制所述页缓冲器电路以基于从所述存储器控制器接收到的所述一条编程信息来恢复所述暂停的编程操作；以及
控制所述页缓冲器电路以使用所述暂停的编程信息来继续对所述第一存储器单元的所述编程操作。
14.根据权利要求13所述的存储器系统，其中：
所述编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入到所述第一存储器单元，其中，所述一条N位数据包括页数据的N个部分，并且N是大于1的整数；并且
所述暂停的编程信息包括与所述编程操作相关联的所述页数据的N个部分和禁止信息。
15.根据权利要求14所述的存储器系统，其中：
所述页缓冲器电路还包括位线存储单元和N-1个数据存储单元；并且
为了控制所述页缓冲器电路以存储所述暂停的编程信息，所述控制逻辑被配置为：
控制所述页缓冲器电路以将所述页数据的N个部分和所述禁止信息分别存储在N+1个存储单元中，所述N+1个存储单元来自所述感测存储单元、所述位线存储单元、所述N-1个数据存储单元和所述高速缓存存储单元。
16.根据权利要求15所述的存储器系统，其中，为了控制所述页缓冲器电路以将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来以用于对所述第二存储器单元的所述读取操作，所述控制逻辑被配置为：
控制所述页缓冲器电路以通过将所述一条编程信息存储在所述存储器控制器中来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来。
17.根据权利要求16所述的存储器系统，其中，所述控制逻辑还被配置为使用所述感测存储单元和所述高速缓存存储单元发起对所述第二存储器单元的所述读取操作。
18.根据权利要求16或17所述的存储器系统，其中，为了控制所述页缓冲器电路以通过将所述一条编程信息存储在所述存储器控制器中，来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来，所述控制逻辑被配置为：
选择所述页数据的N个部分和所述禁止信息中的一个作为要存储在所述存储器控制器中的所述一条编程信息；
控制所述页缓冲器电路以将所述一条编程信息发送到所述存储器控制器以进行存储；以及
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
19.根据权利要求16-17中任一项所述的存储器系统，其中，所述存储器控制器被配置为在所述编程操作的所述暂停之前预先存储所述一条编程信息。
20.根据权利要求19所述的存储器系统，其中，为了控制所述页缓冲器电路以通过所述将一条编程信息存储在所述存储器控制器中，来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来，所述控制逻辑被配置为：
确定预先存储在所述存储器控制器中的所述一条编程信息，其中，所述一条编程信息包括所述页数据的N个部分和所述禁止信息中一个；以及
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
21.根据权利要求18或20所述的存储器系统，其中：
所述一条编程信息包括所述页数据的N个部分中的一个部分；并且
为了控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的所述剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中，所述控制逻辑被配置为：
控制所述页缓冲器电路以将所述禁止信息存储在所述位线存储单元中；以及
控制所述页缓冲器电路以将页数据的N-1个剩余部分分别存储在所述N-1个数据存储单元中。
22.根据权利要求18或20所述的存储器系统，其中：
所述一条编程信息包括所述禁止信息；并且
为了控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的所述剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中，所述控制逻辑还被配置为：
控制所述页缓冲器电路以将所述页数据的N个部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
23.根据权利要求15-22中任一项所述的存储器系统，其中，为了控制所述页缓冲器电路以恢复所述暂停的编程信息，所述控制逻辑被配置为：
控制所述页缓冲器电路以从所述存储器控制器接收所述一条编程信息，以恢复所述页缓冲器电路中的所述禁止信息和所述页数据的N个部分；以及
控制所述页缓冲器电路以将所述页数据的N个部分和所述禁止信息分别重新保存在所述N+1个存储单元中，所述N+1个存储单元来自所述感测存储单元、所述位线存储单元、所述N-1个数据存储单元和所述高速缓存存储单元。
24.根据权利要求16-23中任一项所述的存储器系统，其中：
所述感测存储单元耦合到所述第二存储器单元；
所述高速缓存存储单元耦合到所述感测存储单元以及所述存储器器件的接口；并且
为了发起对所述第二存储器单元的所述读取操作，所述控制逻辑被配置为：
控制所述页缓冲器电路以将来自所述第二存储器单元的读取信号存储在所述感测存储单元中；
控制所述页缓冲器电路以将所述读取信号从所述感测存储单元发送到所述高速缓存存储单元；以及
控制所述页缓冲器电路以将所述读取信号从所述高速缓存存储单元发送到所述存储器器件的所述接口。
25.根据权利要求12-24中任一项所述的存储器系统，其中，所述第一存储器单元和所述第二存储器单元在三维(3D)NAND存储器串中。
26.一种用于操作包括存储器单元阵列的存储器器件的方法，所述存储器单元阵列包括耦合到页缓冲器中的页缓冲器电路的第一存储器单元和第二存储器单元，所述页缓冲器电路包括感测存储单元和高速缓存存储单元，所述方法包括：
响应于接收到指示对所述第二存储器单元执行读取操作的暂停命令，而暂停对所述第一存储器单元的编程操作；
控制所述页缓冲器电路以存储与所述编程操作的暂停相关联的暂停的编程信息；
控制所述页缓冲器电路以通过将来自所述暂停的编程信息的一条编程信息存储在存储器控制器中来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来；以及
使用所述感测存储单元和所述高速缓存存储单元发起对第二存储器单元的所述读取操作。
27.根据权利要求26所述的方法，还包括：
响应于所述读取操作的完成，控制所述页缓冲器电路以基于从所述存储器控制器接收到的所述一条编程信息来恢复所述暂停的编程操作；以及
控制所述页缓冲器电路以使用所述暂停的编程信息来继续对所述第一存储器单元的所述编程操作。
28.根据权利要求27所述的方法，其中：
所述编程操作被配置为将处于2N个电平中的一个电平的一条N位数据写入到所述第一存储器单元，其中，所述一条N位数据包括页数据的N个部分，并且N是大于1的整数；并且
所述暂停的编程信息包括与所述编程操作相关联的所述页数据的N个部分和禁止信息。
29.根据权利要求28所述的方法，其中：
所述页缓冲器电路还包括位线存储单元和N-1个数据存储单元；并且
控制所述页缓冲器电路以存储所述暂停的编程信息包括：
控制所述页缓冲器电路以将所述页数据的N个部分和所述禁止信息分别存储在N+1个存储单元中，所述N+1个存储单元来自所述感测存储单元、所述位线存储单元、所述N-1个数据存储单元和所述高速缓存存储单元。
30.根据权利要求29所述的方法，其中，控制所述页缓冲器电路以通过将所述一条编程信息存储在所述存储器控制器中来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来包括：
选择所述页数据的N个部分和所述禁止信息中的一个作为要存储在所述存储器控制器中的所述一条编程信息；
控制所述页缓冲器电路以将所述一条编程信息发送到所述存储器控制器以进行存储；以及
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
31.根据权利要求29所述的方法，其中，控制所述页缓冲器电路以通过将所述一条编程信息存储在所述存储器控制器中来将所述感测存储单元和所述高速缓存存储单元从被所述编程操作的所述暂停的占用中释放出来包括：
确定预先存储在所述存储器控制器中的所述一条编程信息，其中，所述一条编程信息包括所述页数据的N个部分和所述禁止信息中一个；以及
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
32.根据权利要求30或31所述的方法，其中：
所述一条编程信息包括所述页数据的N个部分中的一个部分；并且
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的所述剩余部分分别存储在所述位线存储单元和所述N-1个数据存储单元中包括：
控制所述页缓冲器电路以将所述禁止信息存储在所述位线存储单元中；以及
控制所述页缓冲器电路以将页数据的N-1个剩余部分分别存储在所述N-1个数据存储单元中。
33.根据权利要求30或31所述的方法，其中：
所述一条编程信息包括所述禁止信息；并且
控制所述页缓冲器电路以将所述禁止信息和所述页数据的N个部分的所述剩余部分分别存储在所述位线所述存储单元和所述N-1个数据存储单元中包括：
控制所述页缓冲器电路以将所述页数据的N个部分分别存储在所述位线存储单元和所述N-1个数据存储单元中。
34.根据权利要求29-33中任一项所述的方法，其中，响应于所述读取操作的所述完成，来控制所述页缓冲器电路以恢复所述暂停的编程信息包括：
控制所述页缓冲器电路以从所述存储器控制器接收所述一条编程信息，以恢复所述页缓冲器电路中的所述禁止信息和所述页数据的N个部分；以及
控制所述页缓冲器电路以将所述页数据的N个部分和所述禁止信息分别重新保存在所述N+1个存储单元中，所述N+1个存储单元来自所述感测存储单元、所述位线存储单元、所述N-1个数据存储单元和所述高速缓存存储单元。
35.根据权利要求26-34中任一项所述的方法，其中，发起对所述第二存储器单元的所述读取操作包括：
控制所述页缓冲器电路以将来自所述第二存储器单元的读取信号存储在所述感测存储单元中；
控制所述页缓冲器电路以将所述读取信号从所述感测存储单元发送到所述高速缓存存储单元；以及
控制所述页缓冲器电路以将所述读取信号从所述高速缓存存储单元发送到所述存储器器件的所述接口。
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