KR20150017599A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 메모리 셀 어레이에 프로그램 데이터를 프로그램하거나 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 읽기 및 쓰기 회로 및 외부로부터 입력되는 명령어에 따라 상기 읽기 및 쓰기 회로를 제어하기 위한 제어 신호를 생성하기 위한 제어 로직을 포함하며, 상기 제어 로직은 프로그램 동작 중 독출 명령어가 입력될 경우, 상기 읽기 및 쓰기 회로가 수행중인 상기 프로그램 동작을 중단하고 상기 프로그램 동작 중 임시 저장된 상기 프로그램 데이터들 중 하위 비트 데이터들은 상기 읽기 및 쓰기 회로에 저장된 상태에서 상기 독출 동작을 수행하도록 상기 읽기 및 쓰기 회로를 제어한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명은 프로그램 동작 중 독출 명령어가 입력될 경우 독출 레이턴시를 감소시켜 빠른 동작을 수행할 수 있는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이에 프로그램 데이터를 프로그램하거나 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 읽기 및 쓰기 회로 및 외부로부터 입력되는 명령어에 따라 상기 읽기 및 쓰기 회로를 제어하기 위한 제어 신호를 생성하기 위한 제어 로직을 포함하며, 상기 제어 로직은 프로그램 동작 중 독출 명령어가 입력될 경우, 상기 프로그램 동작을 중단하고 상기 프로그램 데이터들 중 하위 비트 데이터들이 상기 읽기 및 쓰기 회로에 저장된 상태에서 상기 독출 동작을 수행하도록 상기 읽기 및 쓰기 회로를 제어한다.
본 발명에 따른 메모리 시스템은 데이터를 저장하거나 저장된 데이터를 독출하기 위한 반도체 메모리 장치 및 호스트로부터 명령어 및 프로그램 데이터를 입력받아 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 메모리 셀 어레이에 프로그램 데이터를 프로그램하거나 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 읽기 및 쓰기 회로 및 상기 컨트롤러로부터 제공되는 명령어에 따라 상기 읽기 및 쓰기 회로를 제어하기 위한 제어 신호를 생성하기 위한 제어 로직을 포함하며, 상기 제어 로직은 프로그램 동작 중 독출 명령어가 입력될 경우, 상기 프로그램 동작을 중단하고 상기 프로그램 데이터들 중 하위 비트 데이터들이 상기 읽기 및 쓰기 회로에 저장된 상태에서 상기 독출 동작을 수행하도록 상기 읽기 및 쓰기 회로를 제어한다.
본 발명에 따른 반도체 메모리 장치의 동작 방법은 프로그램 동작 중 독출 명령어가 입력되는 단계와, 상기 프로그램 동작 중 임시 저장된 하위 비트 데이터들은 상기 읽기 및 쓰기 회로에 저장한 상태에서 상기 독출 명령어에 따라 메모리 셀에 저장된 데이터를 읽기 및 쓰기 회로를 통해 독출하는 단계 및 상기 독출 동작이 완료되면, 외부로부터 상위 비트 데이터들을 재입력받아 상기 프로그램 동작이 중단된 시점부터 다시 프로그램 동작을 수행하는 단계를 포함한다.
본 발명에 따르면, 프로그램 동작 중 독출 명령어가 입력될 경우 하위 비트 데이터의 프로그램 동작에 관계없이 바로 프로그램 동작을 중단함으로써 독출 레이턴시가 감소될 수 있으며, 프로그램 동작 중이던 데이터를 따로 저장하기 위한 페이지 버퍼의 래치가 필요하지 않아 페이지 버퍼의 사이즈를 감소시킬 수 있다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 2의 반도체 메모리 장치를 좀 더 상세히 보여주는 블록도이다.
도 3은 도 2의 페이지 버퍼 중 어느 하나를 보여주는 블럭도이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell) 또는 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 프로그램 명령어 또는 독출 명령어가 수신되면 명령어와 함께 수시되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 프로그램 동작 또는 독출 동작을 수행하도록 구성된다.
예를 들면, 선택된 메모리 셀들에 대한 프로그램 동작 명령이 수신될 때, 반도체 메모리 장치(100)는 외부로부터 입력되어 컨트롤러(200)에 저장된 입력 데이터를 수신받아 선택된 메모리 셀들에 프로그램한다.
또한 선택된 메모리 셀들에 대한 독출 동작 명령이 수신될 때, 반도체 메모리 장치(100)는 선택된 메모리 셀들에 대한 독출 동작을 수행하여 독출된 데이터를 컨트롤러(200)에 제공한다.
또한 반도체 메모리 장치(100)는 프로그램 동작 중 컨트롤러(200)로부터 서스펜드(suspend) 명령어가 입력될 경우, 현재 수행중인 프로그램 동작을 바로 정지한다. 이후 독출 명령어가 수실될 경우, 프로그램 중인 입력 데이터 중 하위 비트 데이터를 읽기 및 쓰기 회로(130)의 일부 래치에 저장한 상태에서 선택된 메모리 셀들에 대한 독출 동작을 수행한다. 이 후 리쥼(resume) 명령어가 수신될 경우 컨트롤러(200)에 저장되어 있는 상위 비트 데이터를 읽기 및 쓰기 회로(130)로 제공하고, 읽기 및 쓰기 회로(130)의 일부 래치에 저장되어 있던 하위 비트 데이터와 컨트롤러(200)로부터 제공받은 상위 비트 데이터를 선택된 메모리 셀들에 프로그램하는 동작을 재개한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 읽기 또는 프로그램 동작 시에, 컨트롤러(200)는 호스트(Host)로부터 수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다. 또한 프로그램 동작 시에 호스트(Host)로부터 입력되는 입력 데이터를 프로그램 동작이 완료될 때 까지 임시 저장할 수 있다.
실시 예로서, 컨트롤러(200)는 에러 정정 블록(210)을 포함한다. 에러 정정 블록(210)은 반도체 메모리 장치(100)로부터 수신되는 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(210)이 수행하는 에러 정정 기능은 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수에 따라 제한된다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(210)은 에러 검출 및 정정 기능을 수행한다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다.
도 2는 도 2의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들을 구동하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 및 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm )을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작시 컨트롤러(200, 도 1 참조)로부터 제공된 상위 비트 데이터 및 하위 비트 데이터를 포함하는 입력 데이터(DATA)를 임시 저장하고, 임시 저장된 상위 비트 데이터 및 하위 비트 데이터에 따라 선택된 메모리 셀들을 프로그램한다. 또한 복수의 페이지 버퍼들(PB1~PBm)은 독출 동작시 선택된 메모리 셀들의 문턱 전압을 센싱하여 임시 저장한 후, 임시 저장된 독출 데이터(DATA)를 컨트롤러(200, 도 1 참조)로 전송한다.
복수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 중 서스펜드(suspend) 명령어가 입력될 경우, 현재 수행중인 프로그램 동작을 바로 정지한다. 이후 독출 명령어가 수실될 경우, 프로그램 중인 입력 데이터 중 하위 비트 데이터를 복수의 페이지 버퍼들(PB1~PBm) 각각에 포함된 일부 래치에 저장한 상태에서 나머지 래치들을 이용하여 선택된 메모리 셀들에 대한 독출 동작을 수행한다. 이 후 리쥼(resume) 명령어가 수신될 경우 컨트롤러(200)에 저장되어 있는 상위 비트 데이터를 다시 제공받아 임시 저장하고, 일부 래치에 저장되어 있던 하위 비트 데이터와 컨트롤러(200)로부터 제공받은 상위 비트 데이터를 이용하여 선택된 메모리 셀들에 프로그램 동작을 재개한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 프로그램 동작 시에, 제어 로직(140)의 제어에 응답하여 입력 데이터(DATA)를 수신하여 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL1 내지 BLm) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다. 또한 프로그램 검증 동작 시 메모리 셀들의 프로그램 상태를 읽어 프로그램완료되었는지를 확인한다. 독출 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL1 내지 BLm) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 메모리 셀들의 데이터를 읽어 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 출력한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD)를 수신한다. 명령어(CMD)는 컨트롤러(200, 도 1 참조)로부터 제공된다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 프로그램 동작 중 서스펜드 명령어가 입력될 경우 제어 로직(140)을 제어하여 상위 비트 프로그램 동작 및 하위 비트 프로그램 동작에 관계 없이 읽기 및 쓰기 회로(130)가 현재 수행 중인 프로그램 동작을 바로 중지시킨다. 또한 제어 로직(140)은 서스펜드 명령어 입력 후 독출 명령어가 입력될 경우 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터들 중 하위 비트 데이터를 후술하는 플래그 래치에 임시 저장하고, 나머지 메인 래치 및 캐시 래치를 이용하여 독출 동작을 수행한다.
도 3은 도 2의 페이지 버퍼 중 어느 하나를 보여주는 블럭도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 비트라인(BL1)과 입출력 데이터 라인(IO) 사이에 병렬 연결된 메인 래치(131), 캐시 래치(132) 및 플래그 래치(133)를 포함한다.
메인 래치(131), 캐시 래치(132) 및 플래그 래치(133)는 입출력 데이터 라인(IO)을 통해 전송되는 데이터를 래치하여 임시 저장할 수 있으며, 저장된 데이터에 따라 비트라인(BL1)의 전위를 제어하거나, 저장된 데이터를 다른 래치로 전송할 수 있다. 또한 메인 래치(131), 캐시 래치(132) 및 플래그 래치(133)는 비트라인(BL1)의 전위를 센싱하여 검증 데이터 또는 독출 데이터를 래치하여 임시 저장하고, 저장된 데이터를 입출력 데이터 라인(IO)을 통해 컨트롤러(200, 도 1 참조)로 출력할 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 1 내지 도 4를 참조하여 본 발명에 따른 동작 방법을 설명하면 다음과 같다.
1) 프로그램 동작(S41)
반도체 메모리 장치(100)는 컨트롤러(200)로부터의 프로그램 명령어가 수신되면 명령어와 함께 수시되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 프로그램 동작을 수행한다.
이를 좀더 상세하게 설명하면, 컨트롤러(200)는 외부로부터 프로그램 명령어와 어드레스를 입력받아 반도체 메모리 장치(100)로 제공한다. 반도체 메모리 장치(100)의 제어 로직(140)은 메모리 셀 어레이(110)의 메모리 셀들을 선택하고, 어드레스와 함께 입력되는 프로그램 데이터들을 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1 내지 PBm)로 전송되도록 읽기 및 쓰기 회로(130)를 제어한다. 이때 컨트롤러(200)는 프로그램 데이터들을 임시 저장한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 따라 전송된 프로그램 데이터들을 메모리 셀 어레이(110)에 프로그램한다.
컨트롤러(200)는 외부로부터 입력되는 프로그램 데이터를 하위 비트 데이터와 상위 비트 데이터로 구분하여 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1 내지 PBm)에 전송한다.
예를 들어 컨트롤러(200)가 수신한 프로그램 데이터 중 상위 비트 데이터가 페이지 버퍼들(PB1 내지 PBm)의 캐시 래치(132)로 전송되면, 페이지 버퍼들(PB1 내지 PBm)은 캐시 래치(132)에 임시 저장된 상위 비트 데이터를 플래그 래치(133)로 전송하여 임시 저장되도록 한다. 이 후, 컨트롤러(200)가 수신한 프로그램 데이터 중 하위 비트 데이터가 페이지 버퍼들(PB1 내지 PBm)의 캐시 래치(132)로 전송되어 임시 저장된다.
이 후, 하위 비트 데이터의 프로그램 동작 시 플래그 래치(133)에 임시 저장된 하위 비트 데이터를 메인 래치(131)로 전송하고, 메인 래치(131)는 저장된 하위 비트 데이터에 따라 대응하는 비트라인(BL1)의 전위 레벨을 조절하고, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램한다.
또한 상위 비트 데이터의 프로그램 동작 시 캐시 래치(132)에 임시 저장된 상위 비트 데이터를 메인 래치(131)로 전송하고, 메인 래치(131)는 저장된 하위 비트 데이터에 따라 대응하는 비트라인(BL1)의 전위 레벨을 조절하고, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램한다.
상기 하위 비트 데이터의 프로그램 동작 및 상위 비트 데이터의 프로그래 동작의 검증 동작을 수행할 경우, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들에 검증 전압을 인가하고, 페이지 버퍼들(PB1 내지 PBm)은 하위 비트 데이터 또는 상위 비트 데이터가 임시 저장된 메인 래치(131)를 이용하여 비트라인의 전위를 센싱하여 프로그램 동작을 검증한다.
2) 프로그램 동작 중 서스 펜드 명령어 입력(S42)
상술한 프로그램 동작 중 서스 펜드 명령어가 입력될 경우, 컨트롤러(200)는 제어 로직(140)을 제어하여 상위 비트 프로그램 동작 및 하위 비트 프로그램 동작에 관계 없이 읽기 및 쓰기 회로(130)가 현재 수행 중인 프로그램 동작을 바로 중지시킨다.
3)독출 동작(S43)
서스 펜드 명령어가 입력된 후 독출 명령어가 입력될 경우, 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 독출 명령어와 함께 수신되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 독출 동작을 수행한다.
이를 좀더 상세하게 설명하면, 제어 로직(140)은 읽기 및 쓰기 회로(130)을 제어하여 플래그 래치(133)를 초기화함으로써 프로그램 동작시 임시 저장된 상위 비트 데이터를 삭제한다. 이 후, 프로그램 동작시 캐시 래치(132)에 저장된 하위 비트 데이터를 플래그 래치(133)로 전송하여 임시 저장시킨다. 또한 하위 비트 데이터를 플래그 래치(133)로 전송한 후 캐시 래치(132)를 초기화시킨다.
이 후, 선택된 메모리 셀들의 워드라인에 독출 전압을 인가하여 메모리 셀들에 저장된 데이터에 따라 비트라인들(BL1 내지 BLm)의 전위가 변화하도록 제어하고, 메인 래치(131)를 이용하여 대응하는 비트라인들(BL1 내지 BLm)의 전위를 센싱하여 독출 데이터를 임시 저장한다. 이 후 메인 래치(131)에 임시 저장된 독출 데이터를 캐시 래치(132)로 전송하여 임시 저장한다.
페이지 버퍼들(PB1 내지 PBm)의 캐시 래치(132)에 임시 저장된 독출 데이터를 입출력 데이터 라인(IO)을 통해 컨트롤러(200)로 전송하여 외부로 출력한다.
4) 리쥼 명령어 입력(S44)
독출 동작이 완료되고 리쥼 명령어가 입력되면, 페이지 버퍼들(PB1 내지 PBm)의 메인 래치(131) 및 캐시 래치(132)를 초기화하여 독출 동작시 임시 저장된 독출 데이터를 삭제한다. 플래그 래치(133)에 저장된 하위 비트 데이터를 메인 래치(131)로 전송한 후, 플래그 래치(133)를 초기화한다.
이 후, 반도체 메모리 장치(100)는 컨트롤러(200)에 임시 저장된 프로그램 데이터들 중 상위 비트 데이터를 제공 받아 캐시 래치(132)에 임시 저장하고, 캐시 래치(132)에 저장된 상위 비트 데이터를 플래그 래치(133)로 전송하여 저장시킨다.
이 후, 메인 래치(131)에 저장된 하위 비트 데이터를 캐시 래치로 전송하여 임시 저장시킨다.
5) 프로그램 동작(S45)
상술한 리쥼 명령어 입력 동작(S44)시 페이지 버퍼들(PB1 내지 PBm)의 캐시 래치(132) 및 플래그 래치(133)에 하위 비트 데이터 및 상위 비트 데이터가 각각 저장되면, 상술한 프로그램 동작(S41)이 중지된 시점의 프로그램 동작부터 다시 시작한다.
상술한 바와 같이 본원 발명에 따르면, 프로그램 동작 중 서스펜드 명령어가 입력되어 독출 동작을 수행할 경우, 현재 진행중인 프로그램 동작이 하위 비트 프로그램 동작인지 또는 상위 비트 프로그램 동작인지에 상관 없이 바로 프로그램 동작을 정지시키고 독출 동작을 수행하고, 후속 리쥼 명령어가 입력될 때 컨트롤러에 임시 저장된 상위 비트 데이터를 다시 페이지 버퍼에 저장한 후 프로그램 동작을 수행함으로써, 독출 레이턴스가 개선된다.
도 5는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(2000)을 보여주는 블록도이다.
도 5를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(100) 및 컨트롤러(2100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(2100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2100)는 램(2110, Random Access Memory), 프로세싱 유닛(2120, processing unit), 호스트 인터페이스(2130, host interface), 메모리 인터페이스(2140, memory interface) 및 에러 정정 블록(2150)을 포함한다. 램(2110)은 프로세싱 유닛(2120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2120)은 컨트롤러(2100)의 제반 동작을 제어한다. 또한 컨트롤러(2100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(2130)는 호스트(Host) 및 컨트롤러(2100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(2140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(2150)은 도 1의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(2150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(2120)은 에러 정정 블록(2150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(2100)의 구성 요소로서 제공될 수 있다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 컨트롤러(3200)를 포함한다. 반도체 메모리 장치(3100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 컨트롤러(3200)는 도 6을 참조하여 설명된 컨트롤러(2100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(3100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 6에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(3000)이 변형될 수 있음이 이해될 것이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 7에서, 반도체 메모리 장치(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100) 및 램(4200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(3000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(3000)은 도 5를 참조하여 설명된 메모리 시스템(2000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(4000)은 도 6 및 도 5를 참조하여 설명된 메모리 시스템들(2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
200: 컨트롤러

Claims (20)

  1. 메모리 셀 어레이에 프로그램 데이터를 프로그램하거나 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 읽기 및 쓰기 회로; 및
    외부로부터 입력되는 명령어에 따라 상기 읽기 및 쓰기 회로를 제어하기 위한 제어 신호를 생성하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 프로그램 동작 중 독출 명령어가 입력될 경우, 상기 프로그램 동작을 중단하고 상기 프로그램 데이터들 중 하위 비트 데이터들이 상기 읽기 및 쓰기 회로에 저장된 상태에서 상기 독출 동작을 수행하도록 상기 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 읽기 및 쓰기 회로는 다수의 페이지 버퍼를 포함하며,
    상기 다수의 페이지 버퍼는 프로그램 동작 중 외부로부터 입력되는 상기 프로그램 데이터 중 하위 비트 데이터를 저장하기 위한 캐시 래치;
    상기 프로그램 데이터 중 상위 비트 데이터를 저장하기 위한 플래그 래치; 및
    상기 캐시 래치 또는 상기 플래그 래치에 저장된 데이터를 전송받아 상기 메모리 셀 어레이와 연결된 비트라인의 전위를 제어하기 위한 메인 래치를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 중 상기 상위 비트 데이터는 상기 캐시 래치를 통해 입력되어 상기 플래그 래치로 전송되어 임시 저장되며, 상기 하위 비트 데이터는 상기 캐시 래치를 통해 입력되어 임시 저장되도록 상기 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 프로그램 동작 중 서스펜드 명령어가 입력될 경우,
    상기 제어 로직은 상기 캐시 래치에 저장된 하위 비트 데이터는 상기 플래그 래치로 전송되어 저장되고, 상기 메인 래치와 상기 캐시 래치는 초기화되도록 상기 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제어 로직은 상기 독출 동작시 상기 메모리 셀 어레이 중 선택된 메모리 셀의 데이터를 독출하여 상기 메인 래치에 독출 데이터를 임시 저장하고, 상기 독출 데이터를 상기 캐시 래치로 전송하여 외부로 출력하도록 상기 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 독출 동작이 완료된 후 리쥼 명령어가 입력될 경우,
    상기 제어 로직은 상기 플래그 래치에 저장된 상기 하위 비트 데이터를 메인 래치로 전송하고, 외부로부터 재입력된 상위 비트 데이터를 플래그 래치에 저장하고, 메인 래치에 저장된 상기 하위 비트 데이터를 상기 캐시 래치로 전송하도록 상기 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 리쥼 명령어가 입력되어 상기 상위 비트 데이터 및 상기 하위 비트 데이터가 상기 읽기 및 쓰기 회로에 재차 임시 저장된 후, 상기 프로그램 동작이 중지된 시점의 프로그램 동작부터 다시 시작하도록 상기 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  8. 데이터를 저장하거나 저장된 데이터를 독출하기 위한 반도체 메모리 장치; 및
    호스트로부터 명령어 및 프로그램 데이터를 입력받아 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는,
    메모리 셀 어레이에 프로그램 데이터를 프로그램하거나 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 읽기 및 쓰기 회로; 및
    상기 컨트롤러로부터 제공되는 명령어에 따라 상기 읽기 및 쓰기 회로를 제어하기 위한 제어 신호를 생성하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 프로그램 동작 중 독출 명령어가 입력될 경우, 상기 프로그램 동작을 중단하고 상기 프로그램 데이터들 중 하위 비트 데이터들이 상기 읽기 및 쓰기 회로에 저장된 상태에서 상기 독출 동작을 수행하도록 상기 읽기 및 쓰기 회로를 제어하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는 다수의 페이지 버퍼를 포함하며,
    상기 다수의 페이지 버퍼는 프로그램 동작 중 상기 컨트롤러부터 입력되는 상기 프로그램 데이터 중 하위 비트 데이터를 저장하기 위한 캐시 래치;
    상기 프로그램 데이터 중 상위 비트 데이터를 저장하기 위한 플래그 래치; 및
    상기 캐시 래치 또는 상기 플래그 래치에 저장된 데이터를 전송받아 상기 메모리 셀 어레이와 연결된 비트라인의 전위를 제어하기 위한 메인 래치를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 중 상기 상위 비트 데이터는 상기 캐시 래치를 통해 입력되어 상기 플래그 래치로 전송되어 임시 저장되며, 상기 하위 비트 데이터는 상기 캐시 래치를 통해 입력되어 임시 저장되도록 상기 읽기 및 쓰기 회로를 제어하는 메모리 시스템.
  11. 제 9 항에 있어서,
    상기 프로그램 동작 중 서스펜드 명령어가 입력될 경우,
    상기 제어 로직은 상기 캐시 래치에 저장된 하위 비트 데이터는 상기 플래그 래치로 전송되어 저장되고, 상기 메인 래치와 상기 캐시 래치는 초기화되도록 상기 읽기 및 쓰기 회로를 제어하는 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 제어 로직은 상기 독출 동작시 상기 메모리 셀 어레이 중 선택된 메모리 셀의 데이터를 독출하여 상기 메인 래치에 독출 데이터를 임시 저장하고, 상기 독출 데이터를 상기 캐시 래치로 전송하여 상기 컨트롤러로 출력하도록 상기 읽기 및 쓰기 회로를 제어하는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 독출 동작이 완료된 후 리쥼 명령어가 입력될 경우,
    상기 제어 로직은 상기 플래그 래치에 저장된 상기 하위 비트 데이터를 메인 래치로 전송하고, 상기 컨트롤러로부터 재입력된 상위 비트 데이터를 플래그 래치에 저장하고, 메인 래치에 저장된 상기 하위 비트 데이터를 상기 캐시 래치로 전송하도록 상기 읽기 및 쓰기 회로를 제어하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 제어 로직은 상기 리쥼 명령어가 입력되어 상기 상위 비트 데이터 및 상기 하위 비트 데이터가 상기 읽기 및 쓰기 회로에 재차 임시 저장된 후, 상기 프로그램 동작이 중지된 시점의 프로그램 동작부터 다시 시작하도록 상기 읽기 및 쓰기 회로를 제어하는 메모리 시스템.
  15. 제 8 항에 있어서,
    상기 컨트롤러는 상기 프로그램 데이터를 임시 저장한 후 상기 읽기 및 쓰기 회로로 제공하는 메모리 시스템.
  16. 프로그램 동작 중 독출 명령어가 입력되는 단계;
    상기 프로그램 동작 중 임시 저장된 하위 비트 데이터들은 상기 읽기 및 쓰기 회로에 저장한 상태에서 상기 독출 명령어에 따라 메모리 셀에 저장된 데이터를 읽기 및 쓰기 회로를 통해 독출하는 단계; 및
    상기 독출 동작이 완료되면, 외부로부터 상위 비트 데이터들을 재입력받아 상기 프로그램 동작이 중단된 시점부터 다시 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 독출 명령어가 입력되기 이전에 서스펜드 명령어가 입력되어 상기 프로그램 동작을 중단시키는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 서스펜드 명령어가 입력될 경우, 상기 읽기 및 쓰기 회로의 캐시 래치에 저장된 상기 하위 비트 데이터를 플래그 래치로 전송하여 임시 저장하고, 상기 캐시 래치 및 메인 래치를 초기화시키는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 독출 동작시 상기 메인 래치를 이용하여 상기 메모리 셀에 저장된 데이터를 센싱하고, 센싱된 데이터를 상기 캐시 래치로 전송하는 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 프로그램 동작이 중단된 시점부터 다시 프로그램 동작을 수행하는 단계는
    상기 플래그 래치에 저장된 하위 비트 데이터를 상기 메인 래치로 전송하는 단계;
    상기 외부로부터 상기 상위 비트 데이터를 재입력받아 상기 플래그 래치에 전송하는 단계;
    상기 메인 래치에 저장된 상기 하위 비트 데이터를 상기 캐시 래치로 전송하는 단계; 및
    상기 캐시 래치에 저장된 상기 하위 비트 데이터 또는 상기 플래그 래치에 저장된 상기 상위 비트 데이터를 상기 메인 래치로 전송한 후 상기 메인 래치에 저장된 데이터에 따라 상기 메모리 셀에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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