KR102615659B1 - 메모리 시스템 및 이의 동작 방법 - Google Patents
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Abstract
본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 간결한 플래시 메모리 인터페이스를 갖는 메모리 시스템 및 그 동작 방법에 관한 것이다. 본 기술에 따른 본 반도체 메모리 장치는, 복수의 플레인들을 포함하는 메모리 셀 어레이, 외부 컨트롤러로부터 수신한 외부 커맨드들을 기초로 상기 복수의 플레인들 중 적어도 하나의 플레인이 수행할 내부 커맨드를 생성하는 커맨드 처리부, 상기 외부 커맨드에 포함된 태그에 따라 상기 외부 커맨드의 상태 정보를 저장하는 상태 레지스터 및 상기 복수의 플레인들 각각에 대응하는 복수의 페이지 버퍼들을 포함하는 읽기 및 쓰기 회로를 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 시스템 및 그 동작 방법에 관한 것이다.
메모리 시스템(MEMORY SYSTEM)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 반도체 메모리 장치와 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다. 디지털 기기들은 메모리 시스템의 호스트(host)로 동작하고, 컨트롤러는 호스트와 반도체 메모리 장치 사이에서 커맨드 및 데이터를 전송한다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 보다 간결한 플래시 메모리 인터페이스를 갖는 메모리 시스템 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수의 플레인들을 포함하는 메모리 셀 어레이, 외부 컨트롤러로부터 수신한 외부 커맨드들을 기초로 상기 복수의 플레인들 중 적어도 하나의 플레인이 수행할 내부 커맨드를 생성하는 커맨드 처리부, 상기 외부 커맨드에 포함된 태그에 따라 상기 외부 커맨드의 상태 정보를 저장하는 상태 레지스터 및 상기 복수의 플레인들 각각에 대응하는 복수의 페이지 버퍼들을 포함하는 읽기 및 쓰기 회로를 포함한다.
본 발명의 실시 예에 따른 복수의 플레인들로 구분되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법은, 컨트롤러로부터 수신한 외부 커맨드를 제1 커맨드 큐에 입력하는 단계, 상기 제1 커맨드 큐에 입력된 상기 외부 커맨드를 디코딩 하여 제2 커맨드 큐에 입력하는 단계, 상기 제2 커맨드 큐에 입력된 디코딩된 커맨드를 기초로 상기 복수의 플레인들 중 적어도 하나의 플레인에 대한 내부 커맨드를 생성하는 단계 및 생성된 상기 내부 커맨드에 따라 상기 적어도 하나의 플레인에 대한 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른, 복수의 플레인들로 구분되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 제어하는 컨트롤러는, 외부 호스트로부터 수신한 요청에 따라 상기 반도체 메모리 장치에 대한 커맨드를 생성하고 생성된 상기 커맨드를 식별하는 태그를 부가하는 커맨드 생성부, 생성된 상기 커맨드 및 태그를 입력하는 커맨드 큐 및 상기 커맨드 큐에 입력된 상기 커맨드 및 태그를 포함하는 외부 커맨드를 상기 반도체 메모리 장치로 전송하는 메모리 제어부를 포함한다.
본 발명의 실시 예에 따른, 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 호스트로부터 상기 반도체 메모리 장치에 대한 요청을 수신하는 단계, 상기 요청에 대응하는 커맨드를 생성하는 단계, 상기 커맨드를 식별하는 태그를 상기 커맨드에 부가한 외부 커맨드를 생성하는 단계, 생성된 외부 커맨드를 상기 반도체 메모리 장치에 전송하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 보다 간결한 플래시 메모리 인터페이스를 갖는 메모리 시스템 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템과 그에 포함된 컨트롤러의 구성을 나타낸 블록도이다.
도 2는 본 발명의 도 1의 반도체 메모리 장치의 구조 및 인터페이스를 설명하기 위한 도면이다.
도 3은 도 2의 커맨드 처리부의 구조를 나타낸 도면이다.
도 4는 도 2의 상태 레지스터의 구조와 저장되는 내용을 설명하기 위한 도면이다.
도 5는 도 2의 컨트롤 레지스터의 구조와 저장되는 내용을 설명하기 위한 도면이다.
도 6은 도 2의 읽기 및 쓰기 회로에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 9는 도 8의 내부커맨드를 생성하는 단계를 설명하는 순서도이다.
도 10은 도 2의 반도체 메모리 장치를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 11은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 12는 도 11의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 본 발명의 도 1의 반도체 메모리 장치의 구조 및 인터페이스를 설명하기 위한 도면이다.
도 3은 도 2의 커맨드 처리부의 구조를 나타낸 도면이다.
도 4는 도 2의 상태 레지스터의 구조와 저장되는 내용을 설명하기 위한 도면이다.
도 5는 도 2의 컨트롤 레지스터의 구조와 저장되는 내용을 설명하기 위한 도면이다.
도 6은 도 2의 읽기 및 쓰기 회로에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 9는 도 8의 내부커맨드를 생성하는 단계를 설명하는 순서도이다.
도 10은 도 2의 반도체 메모리 장치를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 11은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 12는 도 11의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템과 그에 포함된 컨트롤러의 구성을 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템은(10) 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다. 반도체 메모리 장치(100)는 불휘발성(nonvolatile) 메모리 장치이다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 채널(CH)을 통해 커맨드, 어드레스 및 데이터를 수신하고, 반도체 메모리 장치(100)에 포함된 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 수신된 커맨드에 해당하는 동작을 수행할 수 있다. 구체적으로, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 호스트의 요청에 따라 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트로부터의 요청에 응답하여 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트 사이에서 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 커맨드 생성부(210), 커맨드 큐(220), 메모리 제어부(230) 및 테그 정보 저장부(240)를 포함할 수 있다.
커맨드 생성부(210)는 컨트롤러(200)의 제반 동작을 제어하도록 구성된다. 커맨드 생성부(210)는 커맨드를 생성하고, 생성된 커맨드를 커맨드 큐(220)에 입력하도록 구성된다.
실시 예로서, 커맨드 생성부(210)는 호스트로부터 요청이 수신될 때, 요청에 대응하는 커맨드를 생성하고, 생성된 커맨드를 커맨드 큐(220)에 입력할 수 있다.
실시 예로서, 커맨드 생성부(210)는 호스트로부터의 요청 없이 커맨드를 생성하고, 그것을 커맨드 큐(220)에 입력할 수 있다. 예를 들면, 커맨드 생성부(210)는 반도체 메모리 장치(100)의 웨어 레벨링(wear leveling)을 위한 동작들, 반도체 메모리 장치(100)의 가비지 컬렉션(garbage collection)을 위한 동작들과 같은 배경(background) 동작들을 위해 커맨드를 생성할 수 있다.
실시 예로서, 커맨드 생성부(210)는 반도체 메모리 장치(100)를 제어하기 위함 펌웨어(firmware, FW)를 구동할 수 있다. 예를 들면, 커맨드 생성부(210)는 플래시 변환 레이어(Flash Translation Layer)와 같은 펌웨어를 운용하도록 구성될 수 있다. 커맨드 생성부(210)는 호스트로부터의 요청에 포함된 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환한다. 커맨드 생성부(210)는 물리 블록 어드레스를 컨트롤러(200) 내부의 램(미도시)에 해당 커맨드와 관련하여 저장할 수 있다.
커맨드 생성부(210)는 태그 생성부(211)를 더 포함할 수 있다. 태그 생성부(211)는 커맨드 생성부(210)가 호스트로부터 입력된 요청에 대응하는 커맨드를 생성하면, 생성된 커맨드에 태그(Tag)를 부가할 수 있다. 실시 예에서 커맨드 생성부(210)는 태그가 부가된 커맨드를 커맨드 큐(220)에 입력할 수 있다. 태그는 각 커맨드 별로 상이하게 부가될 수 있다. 실시 예에서 태그는 라운드 로빈 방식에 따라 커맨드에 순차적으로 부가될 수 있다. 따라서, 각 커맨드는 부가된 태그에 의해 식별될 수 있다.
실시 예에서, 커맨드 생성부(210)는 호스트와 통신하기 위한 호스트 인터페이스를 포함할 수 있다. 호스트 인터페이스는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 커맨드 생성부(210)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(smallcomputer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
커맨드 큐(220)는 커맨드 생성부(210) 및 메모리 제어부(230) 사이에 연결된다. 커맨드 큐(220)는 선입 선출(First In First Out) 방식에 따라 관리될 수 있다. 커맨드 큐(220)는 커맨드 생성부(210)로부터 커맨드를 수신하고, 메모리 제어부(230)로 커맨드를 출력한다. 커맨드 큐(220)는 커맨드(CMD) 및 각 커맨드에 대응되는 태그(Tag)를 함께 저장할 수 있다. 커맨드 큐(220)는 커맨드 및 각 커맨드에 대응하는 태그(Tag)를 함께 메모리 제어부(230)로 출력할 수 있다.
메모리 제어부(230)는 커맨드 큐(220)으로부터 커맨드 및 태그를 수신할 수 있다. 메모리 제어부(230)는 커맨드 생성부(210)의 제어에 따라 반도체 메모리 장치(100)와 통신하도록 구성된다. 메모리 제어부(230)는 커맨드 생성부(210)의 제어에 응답하여 동작한다. 메모리 제어부(230)는 커맨드 큐(220)로부터 수신된 커맨드 및 태그를 반도체 메모리 장치(100)로 전송함으로써 반도체 메모리 장치(100)를 커맨드할 것이다. 메모리 제어부(230)는 커맨드와 함께, 해당 커맨드에 대응하는 물리 블록 어드레스를 반도체 메모리 장치(100)에 전송할 것이다.
선택된 페이지에 대한 읽기 커맨드를 전송하는 것은, 읽기 커맨드, 그리고 선택된 페이지를 가리키는 물리 블록 어드레스를 전송함을 의미한다. 선택된 페이지에 대한 프로그램 커맨드를 전송하는 것은, 프로그램 커맨드, 선택된 페이지를 가리키는 물리 블록 어드레스, 그리고 프로그램 될 데이터를 전송함을 의미한다. 선택된 메모리 블록에 대한 소거 커맨드를 전송하는 것은, 소거 커맨드, 그리고 선택된 메모리 블록을 가리키는 물리 블록 어드레스를 전송함을 의미한다.
실시 예에서 반도체 메모리 장치(100)에 대한 프로그램 동작과 읽기 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)에 대한 소거 동작은 블록 단위로 수행될 수 있다.
실시 예에서, 메모리 제어부(230)는 반도체 메모리 장치(100)와 통신하기 위한 인터페이스를 제공하기 위한 프로토콜을 포함할 수 있다. 예를 들면, 메모리 제어부(230)는 낸드(NAND) 인터페이스, 노어(NOR) 인터페이스 등과 같은 플래시 인터페이스들 중 적어도 하나를 포함할 수 있다.
태그 정보 저장부(240)는 커맨드 생성부(210)의 제어에 따라 동작할 수 있다. 태그 정보 저장부(240)는 커맨드 생성부(210)의 태그 생성부(211)가 생성한 태그와 해당 태그가 부가된 커맨드에 관한 맵핑 정보를 저장할 수 있다.
실시 예에서, 태그 정보 저장부(240)는 임의의 태그에 대응하는 커맨드의 동작 상태에 관한 정보를 저장할 수 있다. 예를 들어, 컨트롤러(200)는 반도체 메모리 장치(100)에 대해서 상태 읽기 커맨드(read status)를 전송하고 그에 대한 응답을 수신함으로써, 컨트롤러(200)가 전송한 커맨드들의 패스 또는 페일 여부를 알 수 있다. 컨트롤러(200)는 상태 읽기 커맨드의 전송에 따라 수신한 커맨드의 패스 또는 페일 여부를 해당 커맨드의 태그에 따라 태그 정보 저장부(240)에 저장할 수 있다.
실시 예에서, 컨트롤러(200)는 버퍼 메모리(미도시)를 포함할 수 있다. 버퍼 메모리는 컨트롤러(200)의 동작 메모리로 이용될 수 있으며, 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리로 이용될 수 있다. 실시 예에서, 버퍼 메모리는 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리로 이용될 수 있다. 또는, 버퍼 메모리는 반도체 메모리 장치(100)로부터 입력된 데이터를 임시로 저장하는 버퍼로 사용될 수도 있다. 예시적으로, 버퍼 메모리는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), 노어 플래시 메모리 등과 같이, 랜덤 액세스가 가능한 다양한 메모리들 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치(100)는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 적어도 하나 이상의 플레인(Plane)으로 구분될 수 있다. 따라서, 반도체 메모리 장치(100)는 적어도 하나 이상의 플레인들을 포함할 수 있다. 실시 예에서 하나의 반도체 메모리 장치(100)에 1개, 2개, 4개 또는 8개의 플레인들이 포함될 수 있다.
반도체 메모리 장치(100)의 기본 동작인 프로그램 동작, 읽기 동작 및 소거 동작은 플레인 단위로 수행될 수 있다. 따라서, 반도체 메모리 장치(100)에 2 이상의 플레인이 포함되면, 동시에 적어도 2 이상의 플레인들에 대한 동작이 수행될 수 있다. 이를 멀티 플레인 동작이라고 한다.
실시 예에서, 컨트롤러(200)가 멀티 플레인 동작의 수행여부를 제어하고, 그에 따라 반도체 메모리 장치(100)를 제어하는 방식으로 싱글 플레인 동작 또는 멀티 플레인 동작을 수행할 수 있다. 그러나, 반도체 메모리 장치(100)는 싱글 플레인 동작과 멀티 플레인 동작 이외에도 다양한 동작들, 예를 들어 캐시 프로그램 동작(cache program), 캐시 읽기 동작(cache read)등을 수행할 수 있는데, 이들 동작의 수행을 모두 컨트롤러(200)가 제어하는 경우에는 컨트롤러(200)가 반도체 메모리 장치(100)가 지원하는 동작들에 따라 인터페이스가 서로 다르게 설계되어야 한다. 따라서, 본 발명의 실시 예에서는 컨트롤러(200)가 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드에 태그를 부가하여 반도체 메모리 장치(100)로 전송하면, 반도체 메모리 장치(100)가 싱글 플레인 동작, 멀티 플레인 동작 또는 그 외 다양한 동작들의 수행 여부를 제어하는 메모리 인터페이를 제공한다.
도 2는 본 발명의 도 1의 반도체 메모리 장치의 구조 및 인터페이스를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 처리부(120), 상태 레지스터(130), 컨트롤 레지스터(140) 및 읽기 및 쓰기 회로(150)을 포함할 수 있다.
메모리 셀 어레이(110)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 플레인들(Plane 0 내지 Plane L-1)로 구분될 수 있다. 각 플레인은 복수의 메모리 블록들(Block 0 내지 Block B-1)을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 메모리 셀들은 복수의 페이지들(Page 0 내지 Page P-1)로 구분될 수 있다. 동일한 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성한다.
반도체 메모리 장치(100)의 동작들 중 프로그램 동작과 읽기 동작은 페이지 단위로 수행되고, 소거 동작은 메모리 블록 단위로 수행될 수 있다.
커맨드 처리부(120)는 컨트롤러로부터 외부 커맨드를 수신한다. 커맨드 처리부(120)가 수신한 외부 커맨드는 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드 중 어느 하나일 수 있다. 커맨드 처리부(120)가 컨트롤러로부터 수신한 외부 커맨드에는 해당 커맨드에 대응하는 태그가 포함될 수 있다. 태그에 따라 컨트롤러로부터 수신된 외부 커맨드들이 식별될 수 있다. 커맨드 처리부(120)는 컨트롤러로부터 수신한 외부 커맨드들을 제1 커맨드 큐에 입력할 수 있다. 따라서 제1 커맨드 큐에는 외부 커맨드와 외부 커맨드 각각에 대응되는 태그가 입력될 수 있다. 커맨드 처리부(120)는 제1 커맨드 큐에 입력된 커맨드들을 디코딩 하여 내부에 포함된 제2 커맨드 큐에 입력할 수 있다. 제2 커맨드 큐에 입력된 디코딩된 외부 커맨드는, 태그, 커맨드, 플레인 어드레스 및 페이지 어드레스를 포함할 수 있다.
커맨드 처리부(120)는 제2 커맨드 큐에 입력된 커맨드들을 이용하여 메모리 셀 어레이(110)의 복수의 플레인들(Plane 0 내지 Plane L-1) 중 적어도 하나의 플레인에 대한 내부 커맨드들을 생성할 수 있다. 실시 예에서, 생성된 내부 커맨드들은 하나의 플레인인 싱글 플레인에 대한 커맨드일 수 있다. 또는 생성된 내부 커맨드들은 복수의 플레인들에 대한 동작인 멀티 플레인 동작 커맨드일 수 있다. 실시 예에서, 내부 커맨드들은 하나의 페이지에 대한 커맨드일 수 있다. 또는 내부 커맨드들은 복수의 페이지들에 대한 커맨드일 수 있다. 예를 들면, 내부 커맨드들은 싱글 플레인 소거 커맨드, 멀티 플레인 소거 커맨드, 싱글 플레인 프로그램 커맨드, 멀티 플레인 프로그램 커맨드, 캐시 프로그램 커맨드, 멀티 페이지 프로그램 커맨드(one-shot program), 싱글 플래인 읽기 커맨드, 멀티 플레인 읽기 커맨드, 캐시 읽기 커맨드(cache read), 랜덤 읽기 커맨드(random read), 멀티 페이지 읽기 커맨드, 하프 페이지 읽기 커맨드(half-page read), 포기-파인 프로그램 커맨드(foggy-fine program) 또는 카피백 동작(copyback operation)과 같이 반도체 메모리 장치의 구현과 관련된 커맨드들일 수 있다.
커맨드 처리부(120)는 제2 커맨드 큐에 입력된 커맨드들의 커맨드 종류, 플레인 어드레스 및 페이지 어드레스 중 적어도 하나 이상의 정보를 기초로 내부 커맨드를 생성할 수 있다. 컨트롤러로부터 수신된 외부 커맨드들에 포함된 태그는 커맨드 큐에 입력되고, 커맨드 처리부(120)에 의해 생성된 내부 커맨드는 커맨드 큐에 입력된 태그와 동일한 태그 값을 포함할 것이다. 커맨드 처리부(120)는 생성된 내부 커맨드를 반도체 메모리 장치(100)에 포함된 제어 로직(미도시)에 전송하고, 제어 로직은 수신된 커맨드에 대응되는 동작을 수행할 수 있다.
커맨드 처리부(120)의 상세한 동작에 대해서는 후술하는 도 3에 대한 설명에서 보다 상세하게 설명한다.
상태 레지스터(130)는 커맨드 처리부(120)가 생성한 내부 커맨드의 태그와 해당 커맨드의 상태 정보를 저장할 수 있다. 내부 커맨드의 상태 정보는 해당 커맨드의 수행 완료 여부와 패스 또는 페일 여부에 관한 정보일 수 있다. 컨트롤러는 상태 읽기 커맨드(read status)를 통해 상태 레지스터(130)에 저장된 정보를 획득할 수 있다. 상태 레지스터에 저장 가능한 엔트리들(entries)의 개수 즉, 상태 레지스터의 크기(depth)는 커맨드 처리부(120)에 포함된 제2 커맨드 큐의 엔트리들 개수 또는 크기(depth)와 같다.
상태 레지스터(130)의 구조에 대해서는 후술하는 도 4에 대한 설명에서 보다 상세하게 설명한다.
컨트롤 레지스터(140)는 반도체 메모리 장치(100)의 다양한 파라미터 정보를 저장할 수 있다. 파라미터 정보는 반도체 메모리 장치(100)에 포함된 페이지 정보, 플레인 정보, 메모리 셀의 타입, 프로그램 전압 정보, 소거 전압 정보, 읽기 전압 정보 등 반도체 메모리 장치와 관련된 여러가지 파라미터들의 정보일 수 있다.
컨트롤 레지스터(140)에 포함된 파라미터 정보는 컨트롤 레지스터 자체에 저장되어 있거나, 메모리 셀 어레이의 특정 영역에 저장되어 있을 수 있다. 실시 예에서, 파라미터 정보는 OTP블록에 저장될 수 있다. 실시 예에서, 파라미터 정보는 커맨드 처리부(120)의 제1 커맨드 큐의 크기, 제2 커맨드 큐의 크기 및 읽기 및 쓰기 회로(150)에 포함된 페이지 버퍼들의 크기에 관한 정보를 포함할 수 있다.
컨트롤 레지스터(140)에 저장된 파라미터 정보는 변경 가능한 파라미터들과 변경이 불가능한 파라미터들로 구분될 수 있다. 컨트롤러는 컨트롤 레지스터(140)의 값을 요청하는 컨트롤 정보 요청 커맨드를 전송하여 파라미터 정보를 획득할 수 있다. 여기서 컨트롤 정보 요청 커맨드는 GET FEATURES 커맨드일 수 있다. 컨트롤러는 컨트롤 레지스터(140)의 값을 변경하는 컨트롤 정보 설정 커맨드를 전송하여 파라미터 정보를 변경할 수 있다. 여기서 컨트롤 정보 설정 커맨드는 SET FEATURES 커맨드일 수 있다.
컨트롤 레지스터(140)의 구조에 대해서는 후술하는 도 5에 대한 설명에서 보다 상세하게 설명한다.
읽기 및 쓰기 회로(150)는 복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)을 포함한다. 페이지 버퍼들의 개수는 메모리 셀 어레이(110)의 플레인 수와 같을 것이다. 복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)은 복수의 비트 라인들을 통해 메모리 셀 어레이(110)에 연결된다.
복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)은 프로그램 시에, 컨트롤러로부터 프로그램 할 데이터를 입력 받을 수 있다. 복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)은 읽기 동작 시, 메모리 셀 어레이(110)로부터 독출한 데이터를 컨트롤러로 출력할 수 있다. 컨트롤러는 데이터 입력 커맨드(INPUT DATA)와 데이터 출력 커맨드(OUTPUT DATA)를 통해 페이지 버퍼로 데이터를 입력하거나 페이지 버퍼에 저장된 데이터를 획득할 수 있다.
복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)은 태그 및 해당 태그에 대응되는 데이터를 저장할 수 있다. 실시 예에서, 페이지 버퍼에 저장되는 태그는 해당 태그에 대응하는 커맨드와 동일한 값을 가질 수 있다. 태그를 이용하여 해당 데이터에 대한 커맨드가 식별될 수 있다. 예를 들면, 프로그램 커맨드의 태그와 같은 태그에 저장된 데이터는 해당 프로그램 커맨드에 의해 프로그램 될 데이터일 수 있다. 또는 읽기 커맨드의 태그와 같은 태그에 저장된 데이터는 해당 읽기 커맨드에 따라 독출된 데이터 일 수 있다.
페이지 버퍼들의 구조에 대해서는 후술하는 도 6에 대한 설명에서 보다 상세하게 설명한다.
도 3은 도 2의 커맨드 처리부(120)의 구조를 나타낸 도면이다.
도 3을 참조하면, 커맨드 처리부(120)는 제1 커맨드 큐(121), 디코더(122), 제2 커맨드 큐(123) 및 내부 커맨드 생성부(124)를 포함할 수 있다.
커맨드 처리부(120)는 컨트롤러로부터 외부 커맨드를 입력 받을 수 있다. 외부 커맨드는 읽기 커맨드(READ PAGE), 프로그램 커맨드(PROGRAM PAGE), 소거 커맨드(ERASE BLOCK), 데이터 입력 커맨드(INPUT DATA), 데이터 출력 커맨드(OUTPUT DATA), 컨트롤 정보 요청 커맨드(GET FEATURES), 컨트롤 정보 설정 커맨드(SET FEATURES) 및 리셋 커맨드(RESET) 중 어느 하나일 수 있다. 이들 중 읽기 커맨드(READ PAGE), 프로그램 커맨드(PROGRAM PAGE) 및 소거 커맨드(ERASE BLOCK)는 제1 커맨드 큐에 입력되고(Queued commands), 그 외의 데이터 입력 커맨드(INPUT DATA), 데이터 출력 커맨드(OUTPUT DATA), 컨트롤 정보 요청 커맨드(GET FEATURES), 컨트롤 정보 설정 커맨드(SET FEATURES) 및 리셋 커맨드(RESET)들은 제1 커맨드 큐(121)에 입력되지 않을 수 있다(Non-queued commands). 제1 커맨드 큐(121)는 선입 선출(First In First Out) 방식에 따라 관리될 수 있다. 제1 커맨드 큐(121)는 외부 커맨드와 해당 외부 커맨드에 대한 태그를 함께 입력할 수 있다.
실시 예에서, 반도체 메모리 장치가 외부 커맨드를 수행 완료했는지 여부와 무관하게, 제1 커맨드 큐(121)에 비어있는 엔트리가 존재하면, 컨트롤러는 외부 커맨드를 전송할 수 있다. 즉, 본 발명의 실시 예에 따르면, 컨트롤러가 외부 커맨드를 전송하였더라고, 해당 커맨드을 어떤 연산을 통해 수행할지는 반도체 메모리 장치(100)의 내부 커맨드 생성부(124)에서 제어하므로, 제1 커맨드 큐(121)에 빈 엔트리가 발생하면, 반도체 메모리 장치의 동작 여부와 무관하게 외부 커맨드가 입력될 수 있다.
디코더(122)는 제1 커맨드 큐(121)에 입력된 외부 커맨드를 디큐하여, 디코딩할 수 있다. 디코더(122)는 제1 커맨드 큐(121)에 입력된 외부 커맨드를 디코딩 한 뒤, 디코딩 한 결과를 제2 커맨드 큐(123)에 제공할 수 있다.
제2 커맨드 큐(123)는 디코딩된 외부 커맨드를 입력 받을 수 있다. 제2 커맨드 큐는 태그(Tag), 커맨드(Command), 해당 커맨드를 수행할 메모리 셀 어레이(110)의 플레인 어드레스(Plane addr) 및 페이지 어드레스(Page addr)를 포함할 수 있다.
실시 예에서, 반도체 메모리 장치는 캐시 동작, 멀티 페이지 동작 및 멀티 플레인 동작을 수행할 수 있다. 따라서, 제2 커맨드 큐(123)에 입력될 수 있는 커맨드들의 개수(entries) 즉, 크기(depth)는 메모리 셀이 트리플 레벨 셀(TLC)이고, 플레인의 수가 4개라고 가정할 때, 적어도 24개 이상의 커맨드들을 저장할 수 있어야 할 것이다 (제2 커맨드 큐(123)의 DEPTH ≥ cached operation * multi-page operations * multi-plane operation = 2*(3bits per cell)*(4 plane)=24). 다만, 이는 설명의 편의를 위해 가정한 것으로, 제2 커맨드 큐(123)의 DEPTH는 도 3의 실시 예에 대한 설명에 의해 제한되지 않는다.
내부 커맨드 생성부(124)는 제2 커맨드 큐(123)에 입력된 정보들을 이용하여 내부 커맨드(Internal CMDs)를 생성할 수 있다. 내부 커맨드 생성부(124)는 제2 커맨드 큐(123)를 모니터링 하고, 제2 커맨드 큐(123)에 입력된 커맨드들을 이용하여 메모리 셀 어레이(110)의 복수의 플레인들(Plane 0 내지 Plane L-1) 중 적어도 하나의 플레인에 대한 내부 커맨드들을 생성할 수 있다. 실시 예에서, 생성된 내부 커맨드들은 하나의 플레인인 싱글 플레인에 대한 커맨드일 수 있다. 또는 생성된 내부 커맨드들은 복수의 플레인들에 대한 동작인 멀티 플레인 동작 커맨드일 수 있다. 실시 예에서, 내부 커맨드들은 하나의 페이지에 대한 커맨드일 수 있다. 또는 내부 커맨드들은 복수의 페이지들에 대한 커맨드일 수 있다. 예를 들면, 내부 커맨드들은 싱글 플레인 소거 커맨드, 멀티 플레인 소거 커맨드, 싱글 플레인 프로그램 커맨드, 멀티 플레인 프로그램 커맨드, 캐시 프로그램 커맨드, 멀티 페이지 프로그램 커맨드(one-shot program), 싱글 플래인 읽기 커맨드, 멀티 플레인 읽기 커맨드, 캐시 읽기 커맨드(cache read), 랜덤 읽기 커맨드(random read), 멀티 페이지 읽기 커맨드, 하프 페이지 읽기 커맨드(half-page read), 포기-파인 프로그램 커맨드(foggy-fine program) 또는 카피백 동작(copyback operation)과 같이 반도체 메모리 장치의 구현과 관련된 커맨드들일 수 있다.
내부 커맨드 생성부(124)는 제2 커맨드 큐(123)를 모니터링 할 수 있다. 실시 예에서, 내부 커맨드 생성부(124)는 기준 시간동안 제2 커맨드 큐(123)을 모니터링 하면서 내부 커맨드를 생성할 수 있다.
내부 커맨드 생성부(124)는 제2 커맨드 큐(123)에 포함된 적어도 둘 이상의 커맨드들에 대해서 멀티 플레인 연산이 가능한지 여부를 판단할 수 있다. 예를 들어, 서로 다른 플레인 어드레스를 갖는 복수의 커맨드들이 제2 커맨드 큐(123)에 포함된 경우, 내부 커맨드 생성부(124)는 멀티 플레인 연산이 가능한 복수의 커맨드들을 제2 커맨드 큐(123)로부터 인출(fetch)하고, 한 개의 멀티 플레인 커맨드를 내부 커맨드로 생성할 수 있다. 내부 커맨드 생성부(124)는 생성된 내부 커맨드를 제어 로직에 전송할 수 있다.
만일 멀티 플레인 연산이 가능하지 않는 경우, 즉 하나의 플레인에 대한 복수 개의 커맨드들이 제2 커맨드 큐(123)에 존재하는 경우, 내부 커맨드 생성부(124)는 멀티 페이지 연산이 가능한지 여부를 판단할 수 있다. 예를 들어, 동일한 플레인 어드레스를 갖는 복수의 커맨드들이 제2 커맨드 큐(123)에 존재 하는 경우, 내부 커맨드 생성부(124)는 멀티 페이지 연산이 가능한 복수의 커맨드들을 제2 커맨드 큐(123)로부터 인출(fetch)하고, 한 개의 멀티 페이지 커맨드를 내부 커맨드로 생성할 수 있다. 내부 커맨드 생성부(124)는 생성된 내부 커맨드를 제어로직에 전송할 수 있다.
만일 멀티 플레인 연산 및 멀티 페이지 연산이 가능하지 않는 경우 내부 커맨드 생성부(124)는 기준 시간이 도과할 때까지 제2 커맨드 큐(123)를 모니터링 할 수 있다.
기준 시간이 도과하면(time out), 내부 커맨드 생성부(124)는 싱글 플레인 연산을 위해 제2 커맨드 큐(123)의 커맨드들을 인출(fetch)하고, 각 커맨드들을 제어 로직에 전송할 수 있다.
실시 예에서, 내부 커맨드 생성부(124)는 생성한 내부 커맨드를 제어 로직에 전송하고, 각 커맨드의 태그와 그에 대한 정보를 상태 레지스터(130)에 제공할 수 있다.
도 4는 도 2의 상태 레지스터의 구조와 저장되는 내용을 설명하기 위한 도면이다.
상태 레지스터(130)는 도 3의 커맨드 처리부(120)가 생성한 내부 커맨드의 태그와 해당 커맨드의 상태 정보를 저장할 수 있다. 내부 커맨드의 상태 정보는 해당 커맨드의 수행 완료 여부와 패스 또는 페일 여부에 관한 정보일 수 있다.
도 4를 참조하면, 상태 레지스터(130)는 태그(131)와 해당 태그의 상태 정보(132)를 포함할 수 있다. 실시 예에서, 상태 정보(132)는 8비트로 구성될 수 있다. 예를 들면 첫번째 비트(Bit 0)은 해당 태그에 대응하는 외부 커맨드의 수행이 패스 또는 페일 인지 여부를 나타낼 수 있다. 또는 일곱 번째 비트(Bit6)는 해당 커맨드가 동작 중에 있는지 또는 동작이 완료되었는지를 나타낼 수 있다. 여덟 번째 비트(Bit7)는 태그의 상태 정보의 보호 여부(protected/not protected)를 나타낼 수 있다. 다만, 이는 예시적인 내용이고, 상태 정보(132)에 포함되는 데이터나 그 형태는 변형될 수 있을 것이다.
실시 예에서, 상태 레지스터(130)은 캐시 동작, 멀티 플레인 동작 또는 멀티 페이지 동작에 대한 상태 정보는 포함하지 않을 수 있다. 즉, 상태 레지스터(130)는 컨트롤러가 전송한 외부 커맨드의 태그와 각 태그에 대응하는 커맨드들의 상태 정보만을 포함할 수 있다. 이는 캐시 동작, 멀티 플레인 동작 또는 멀티 페이지 동작들은 반도체 메모리 장치의 커맨드 처리부(120)의 동작에 따라 생성된 것이고 외부 커맨드가 캐시 동작, 멀티 플레인 동작 또는 멀티 페이지 동작으로 수행되는지 여부는 컨트롤러에 불필요한 데이터이기 때문이다.
실시 예에서, 상태 레지스터(130)는 도 2의 커맨드 처리부(120)에 포함된 제2 커맨드 큐(123)에 빈 공간이 있는지 등에 대한 정보는 포함되지 않을 수 있다. 이는 반도체 메모리 장치가 외부 커맨드를 수행 완료했는지 여부와 무관하게, 제1 커맨드 큐(121)에 비어있는 엔트리가 존재하면, 컨트롤러는 외부 커맨드를 전송할 수 있기 때문이다. 즉, 본 발명의 실시 예에 따르면, 컨트롤러가 외부 커맨드를 전송하였더라고, 해당 커맨드을 어떤 연산을 통해 수행할지는 반도체 메모리 장치(100)의 내부 커맨드 생성부(124)에서 제어하므로, 제1 커맨드 큐(121)에 빈 엔트리가 발생하면, 반도체 메모리 장치의 동작 여부와 무관하게 외부 커맨드가 입력될 수 있다.
실시 예에서, 컨트롤러는 상태 읽기 커맨드(read status)를 통해 상태 레지스터(130)에 저장된 정보를 획득할 수 있다. 상태 레지스터에 저장 가능한 엔트리들(entries)의 개수 즉, 상태 레지스터의 크기(depth)(133)는 도 3의 커맨드 처리부(120)에 포함된 제2 커맨드 큐(123)의 엔트리들 개수 또는 크기(depth)와 같을 수 있다.
도 5는 도 2의 컨트롤 레지스터의 구조와 저장되는 내용을 설명하기 위한 도면이다.
도 5를 참조하면, 컨트롤 레지스터(140)은 복수의 워드 주소(Word0 내지 Word N-1)에 데이터를 저장한다. 컨트롤 레지스터(140)는 반도체 메모리 장치(100)의 다양한 파라미터 정보를 저장할 수 있다. 파라미터 정보는 반도체 메모리 장치(100)에 포함된 페이지 정보, 플레인 정보, 메모리 셀의 타입, 프로그램 전압 정보, 소거 전압 정보, 읽기 전압 정보 등 반도체 메모리 장치와 관련된 여러가지 파라미터들의 정보일 수 있다. 실시 예에서, 메모리 셀의 타입은 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC) 또는 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 중 어느 하나일 수 있다. 또는 실시 예에서, 메모리 셀의 타입은 메모리 셀에 네 개 이상의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
실시 예에서, 컨트롤 레지스터(140)에 저장된 파라미터 정보는 워드 주소(Word#, 141) 필드, 해당 파라미터 정보가 필수적 정보인지(Mandatory) 또는 선택적 정보인지(Optional) 여부를 나타내는 정보 유형 필드(M/O, 142), 해당 파라미터 정보가 변경가능한 정보인지를 나타내는 정보 변경 필드(F/V, 143) 및 파라미터 값(description, 144) 필드로 구분되어 저장될 수 있다. 다만, 이는 파라미터 정보를 저장하는 하나의 예시이고, 본 발명의 파라미터 정보의 저장 형태는 도 5의 실시 예에 의해 제한되지 않는다.
컨트롤 레지스터(140)에 포함된 파라미터 정보는 컨트롤 레지스터(140) 자체에 저장되어 있거나, 메모리 셀 어레이의 특정 영역에 저장되어 있을 수 있다. 컨트롤 레지스터(140) 자체에 저장된 파라미터 정보들(Register access)은 로딩 속도가 상대적으로 빠르고(short latency), 메모리 셀 어레이에 저장된 파라미터 정보들(Cell array access)은 로딩 속도가 상대적으로 느릴 수 있다(long latency). 컨트롤 레지스터(140)에 포함된 파라미터 정보가 저장된 위치는 워드 주소들을 통해 식별될 수 있다. 도 5를 참조하면, 컨트롤 레지스터(140)에 직접 저장되는 파라미터 정보들은 제0 워드 주소(Word 0) 내지 제M-1 워드 주소(Word M-1)에 저장되고, 메모리 셀 어레이에 저장된 파라미터 정보들은 제M 워드 주소(Word M) 내지 제N-1 워드 주소(Word N-1)에 저장된다.
실시 예에서, 메모리 셀 어레이에 저장된 파라미터 정보들은 메모리 블록들 중 OTP블록(One Time Programmable Block)에 저장될 수 있다.
컨트롤 레지스터(140)에 저장된 파라미터 정보는 변경 가능한 파라미터들과 변경이 불가능한 파라미터들로 구분될 수 있다. 컨트롤러는 컨트롤 레지스터(140)의 값을 요청하는 컨트롤 정보 요청 커맨드를 전송하여 파라미터 정보를 획득할 수 있다. 여기서 컨트롤 정보 요청 커맨드는 GET FEATURES 커맨드일 수 있다. 컨트롤러는 컨트롤 레지스터(140)의 값을 변경하는 컨트롤 정보 설정 커맨드를 전송하여 파라미터 정보를 변경할 수 있다. 여기서 컨트롤 정보 설정 커맨드는 SET FEATURES 커맨드일 수 있다.
실시 예에서, 파라미터 정보는 커맨드 처리부(120)의 제1 커맨드 큐의 크기, 제2 커맨드 큐의 크기 및 읽기 및 쓰기 회로(150)에 포함된 페이지 버퍼들의 크기에 관한 정보를 포함할 수 있다. 따라서, 컨트롤러는 컨트롤 정보 요청 커맨드를 통해 반도체 메모리 장치에 포함된 제1 커맨드 큐의 크기와 페이지 버퍼들의 크기를 알 수 있다. 컨트롤러는 제1 커맨드 큐 또는 페이지 버퍼에 빈 공간이 존재하는 경우 반도체 메모리 장치가 커맨드를 수행하고 있는 지 여부와 무관하게 외부 커맨드 및 데이터를 전송할 수 있다.
도 6은 도 2의 읽기 및 쓰기 회로에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 6을 참조하면, 읽기 및 쓰기 회로(150)은 복수의 페이지 버퍼들(150_0~150_L-1)을 포함할 수 있다.
페이지 버퍼들(150_0~150_L-1)의 개수는 메모리 셀 어레이(110)의 플레인 수와 같을 것이다. 복수의 페이지 버퍼들(150_0~150_L-1)은 복수의 비트 라인들을 통해 메모리 셀 어레이(110)에 연결된다. 실시 예에서, 도 3의 제1 내지 제2 커맨드 큐와 도 4의 상태 레지스터는 반도체 메모리 장치 다이(die)별로 한 개씩 존재할 수 있다. 그러나, 페이지 버퍼들(150_0~150_L-1)은 메모리 셀 어레이(110)의 플레인(Plane)마다 1개씩 존재한다. 이는 반도체 메모리 장치 내부에서 페이지 단위로 데이터를 전송하는 오버헤드가 크기 때문이다. 복수의 페이지 버퍼들(150_0~150_L-1)은 프로그램 시에, 컨트롤러로부터 프로그램 할 데이터를 입력 받을 수 있다. 복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)은 읽기 동작 시, 메모리 셀 어레이(110)로부터 독출한 데이터를 컨트롤러로 출력할 수 있다. 컨트롤러는 데이터 입력 커맨드(INPUT DATA)와 데이터 출력 커맨드(OUTPUT DATA)를 통해 페이지 버퍼로 데이터를 입력하거나 페이지 버퍼에 저장된 데이터를 획득할 수 있다.
복수의 페이지 버퍼들(페이지 버퍼 0 내지 페이지 버퍼 L-1)은 태그(151) 및 해당 태그에 대응되는 데이터(152)를 저장할 수 있다. 실시 예에서, 페이지 버퍼에 저장되는 태그는 해당 태그에 대응하는 커맨드의 태그와 동일한 값을 가질 수 있다. 태그를 이용하여 해당 데이터에 대한 커맨드가 식별될 수 있다. 예를 들면, 프로그램 커맨드의 태그와 같은 태그에 저장된 데이터는 해당 프로그램 커맨드에 의해 프로그램 될 데이터일 수 있다. 또는 읽기 커맨드의 태그와 같은 태그에 저장된 데이터는 해당 읽기 커맨드에 따라 독출된 데이터 일 수 있다.
실시 예에서, 복수의 페이지 버퍼들(150_0~150_L-1) 각각의 크기는 도 2의 커맨드 처리부(120)에 포함된 커맨드 큐의 크기와 같을 것이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, 컨트롤러는 701 단계에서 호스트로부터 요청(request)을 수신할 수 있다. 호스트의 요청은 읽기 요청, 프로그램 요청 또는 소거 요청 중 어느 하나일 수 있다.
703 단계에서, 컨트롤러는 수신된 요청에 대응하는 커맨드를 생성할 수 있다. 호스트로부터 수신된 요청에는 논리 블록 어드레스가 포함된다. 컨트롤러는 논리 블록 어드레스를 물리 블록 어드레스로 변환할 수 있다. 컨트롤러는 변환된 물리 블록 어드레스에 대한 커맨드를 생성할 수 있다. 실시 예에서 커맨드는 읽기 커맨드, 프로그램 커맨드 또는 소거 커맨드 중 어느 하나일 수 있다.
705 단계에서, 컨트롤러는 생성된 커맨드에 태그(Tag)를 부가할 수 있다. 태그는 각각의 커맨드 별로 상이하게 부가될 수 있다. 실시 예에서 태그는 라운드 로빈 방식에 따라 커맨드에 순차적으로 부가될 수 있다. 커맨드는 부가된 태그에 의해 식별될 수 있다.
707 단계에서, 컨트롤러는 태그가 부가된 커맨드를 반도체 메모리 장치에 전송할 수 있다.
실시 예에서, 컨트롤러는 태그와 해당 태그의 커맨드와 관련된 정보를 별도로 저장할 수 있다. 이후, 컨트롤러는 상태 읽기(READ STATUS) 커맨드를 통해 태그에 대응하는 커맨드의 완료 여부, 패스 또는 페일 여부를 반도체 메모리 장치로부터 제공 받을 수 있다.
실시 예에서, 컨트롤러는 컨트롤 정보 요청 커맨드(GET FEATURES)를 통해 반도체 메모리 장치에 포함된 제1 커맨드 큐의 크기와 페이지 버퍼들의 크기를 알 수 있다. 컨트롤러는 제1 커맨드 큐 또는 페이지 버퍼에 빈 공간이 존재하는 경우 반도체 메모리 장치가 커맨드를 수행하고 있는 지 여부와 무관하게 외부 커맨드 및 데이터를 전송할 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 8을 참조하면, 반도체 메모리 장치는 801 단계에서, 컨트롤러로부터 외부 커맨드를 수신할 수 있다. 외부 커맨드는 읽기 커맨드(READ PAGE), 프로그램 커맨드(PROGRAM PAGE), 소거 커맨드(ERASE BLOCK), 데이터 입력 커맨드(INPUT DATA), 데이터 출력 커맨드(OUTPUT DATA), 컨트롤 정보 요청 커맨드(GET FEATURES), 컨트롤 정보 설정 커맨드(SET FEATURES) 및 리셋 커맨드(RESET) 중 어느 하나일 수 있다. 컨트롤러로부터 수신된 외부 커맨드들은 각각의 외부 커맨드들을 식별하는 태그를 포함할 수 있다.
803 단계에서, 반도체 메모리 장치는 수신한 외부 커맨드를 제1 커맨드 큐에 입력할 수 있다. 외부 커맨드들 중 읽기 커맨드(READ PAGE), 프로그램 커맨드(PROGRAM PAGE) 및 소거 커맨드(ERASE BLOCK)는 제1 커맨드 큐에 입력되고(Queued commands), 그 외의 데이터 입력 커맨드(INPUT DATA), 데이터 출력 커맨드(OUTPUT DATA), 컨트롤 정보 요청 커맨드(GET FEATURES), 컨트롤 정보 설정 커맨드(SET FEATURES) 및 리셋 커맨드(RESET)들은 제1 커맨드 큐에 입력되지 않을 수 있다(Non-queued commands). 실시 예에서, 제1 커맨드 큐는 선입 선출(First In First Out) 방식에 따라 관리될 수 있다. 제1 커맨드 큐는 외부 커맨드와 해당 외부 커맨드에 대한 태그를 함께 입력할 수 있다.
805 단계에서, 반도체 메모리 장치는 제1 커맨드 큐의 커맨드를 디코딩 할 수 있다.
807 단계에서, 반도체 메모리 장치는 디코딩된 커맨드를 제2 커맨드 큐에 입력할 수 있다. 실시 예에서, 제2 커맨드 큐는 태그(Tag), 커맨드(Command), 해당 커맨드를 수행할 메모리 셀 어레이의 플레인 어드레스(Plane addr) 및 페이지 어드레스(Page addr)를 포함할 수 있다.
809 단계에서, 반도체 메모리 장치는 제2 커맨드 큐에 입력된 커맨드들을 기초로 내부 커맨드를 생성할 수 있다. 반도체 메모리 장치는 제2 커맨드 큐에 입력된 정보들을 이용하여 내부 커맨드(Internal CMDs)를 생성할 수 있다. 예를 들면, 반도체 메모리 장치는 제2 커맨드 큐를 모니터링 하고, 제2 커맨드 큐에 입력된 커맨드들을 이용하여 메모리 셀 어레이의 복수의 플레인들(Plane 0 내지 Plane L-1) 중 적어도 하나의 플레인에 대한 내부 커맨드들을 생성할 수 있다. 실시 예에서, 생성된 내부 커맨드들은 하나의 플레인인 싱글 플레인에 대한 커맨드일 수 있다. 또는 생성된 내부 커맨드들은 복수의 플레인들에 대한 동작인 멀티 플레인 동작 커맨드일 수 있다. 실시 예에서, 내부 커맨드들은 하나의 페이지에 대한 커맨드일 수 있다. 또는 내부 커맨드들은 복수의 페이지들에 대한 커맨드일 수 있다. 예를 들면, 내부 커맨드들은 싱글 플레인 소거 커맨드, 멀티 플레인 소거 커맨드, 싱글 플레인 프로그램 커맨드, 멀티 플레인 프로그램 커맨드, 캐시 프로그램 커맨드, 멀티 페이지 프로그램 커맨드(one-shot program), 싱글 플래인 읽기 커맨드, 멀티 플레인 읽기 커맨드, 캐시 읽기 커맨드(cache read), 랜덤 읽기 커맨드(random read), 멀티 페이지 읽기 커맨드, 하프 페이지 읽기 커맨드(half-page read), 포기-파인 프로그램 커맨드(foggy-fine program) 또는 카피백 동작(copyback operation)과 같이 반도체 메모리 장치의 구현과 관련된 커맨드들일 수 있다.
반도체 메모리 장치가 내부커맨드를 생성하는 방법은 후술하는 도 9의 설명에서 보다 상세하게 설명한다.
도 9는 도 8의 내부커맨드를 생성하는 단계를 설명하는 순서도이다.
도 9를 참조하면, 901 단계에서, 반도체 메모리 장치는 제2 커맨드 큐를 모니터링 할 수 있다. 실시 예에서, 반도체 메모리 장치는 기준 시간 동안 제2 커맨드 큐을 모니터링 하면서 내부 커맨드를 생성할 수 있다.
903 단계에서 반도체 메모리 장치는 제2 커맨드 큐에 포함된 적어도 둘 이상의 커맨드들에 대해서 멀티 플레인 연산이 가능한지 여부를 판단할 수 있다. 예를 들어, 서로 다른 플레인 어드레스를 갖는 복수의 커맨드들이 제2 커맨드 큐에 포함된 경우, 멀티 플레인 연산이 가능할 수 있다. 멀티 플레인 연산이 가능한 경우 905 단계로 진행한다.
905 단계에서, 반도체 메모리 장치는 멀티 플레인 동작을 수행할 수 있다. 예를 들면, 반도체 메모리 장치는 멀티 플레인 연산이 가능한 복수의 커맨드들을 제2 커맨드 큐로부터 인출(fetch)하고, 한 개의 멀티 플레인 커맨드를 내부 커맨드로 생성할 수 있다. 반도체 메모리 장치는 생성된 내부 커맨드를 수행함으로써 멀티 플레인 동작을 수행할 수 있다.
903 단계에서 판단한 결과 멀티 플레인 연산이 가능하지 않는 경우, 즉 하나의 플레인에 대한 복수 개의 커맨드들이 제2 커맨드 큐에 존재하는 경우, 907 단계로 진행한다.
907 단계에서 반도체 메모리 장치는 멀티 페이지 연산이 가능한지 여부를 판단할 수 있다. 예를 들어, 동일한 플레인 어드레스를 갖는 복수의 커맨드들이 제2 커맨드 큐에 존재 하는 경우, 멀티 페이지 연산이 가능한 것으로 판단할 수 있다. 실시 예에서, 멀티 페이지 연산은 복수의 논리 페이지 데이터를 동시에 프로그램 하는 원-샷 프로그램 동작일 수 있다. 또는 복수의 논리 페이지들을 동시에 읽는 멀티 페이지 읽기 동작일 수 있다. 907 단계에서 판단한 결과 멀티 페이지 연산이 가능하면 909 단계로 진행한다.
909 단계에서 반도체 메모리 장치는 멀티 페이지 연산을 수행한다. 구체적으로 반도체 메모리 장치는 멀티 페이지 연산이 가능한 복수의 커맨드들을 제2 커맨드 큐으로부터 인출(fetch)하고, 한 개의 멀티 페이지 커맨드를 내부 커맨드로 생성할 수 있다. 반도체 메모리 장치는 생성된 내부 커맨드를 수행함으로써 멀티 페이지 동작을 수행할 수 있다.
907 단계에서 판단한 결과 멀티 페이지 연산이 가능하지 않는 경우 911 단계로 진행한다.
911 단계에서 반도체 메모리 장치는 기준 시간이 도과하였는지 여부를 판단할 수 있다. 기준 시간이 도과하지 않은 경우 반도체 메모리 장치는 901 단계로 진행하여 제2 커맨드 큐를 모니터링 할 수 있다. 911 단계에서 판단한 결과 기준 시간이 도과하면(time out) 913 단계로 진행한다.
913 단계에서 반도체 메모리 장치는 싱글 플레인 동작을 수행할 수 있다. 반도체 메모리 장치는 싱글 플레인 동작을 위해 제2 커맨드 큐의 커맨드들을 인출(fetch)하고, 각 커맨드들을 수행함으로써 싱글 플레인 동작을 수행할 수 있다.
실시 예에서, 반도체 메모리 장치는 내부 커맨드를 생성하면, 내부 커맨드의 태그와 그에 대한 정보를 상태 레지스터에 저장할 수 있다.
도 10은 도 2의 반도체 메모리 장치를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 10을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1010), 주변회로(1020) 및 제어회로(1030)를 포함할 수 있다.
주변회로(1020)는 어드레스 디코더(1021), 전압 발생기(1022), 읽기 및 쓰기 회로(1023) 및 데이터 입출력 회로(1024)를 포함할 수 있다.
메모리 셀 어레이(1010)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(1021)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(1023)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(1010)는 다수의 페이지로 구성된다.
주변회로(1020)는 제어회로(1030)의 제어에 따라 메모리 셀 어레이(1010)를 구동한다. 예를 들어 주변회로(1020)는 제어회로(1030)의 제어에 따라 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(1010)를 구동할 수 있다.
어드레스 디코더(1021)는 워드라인들(WL)을 통해 메모리 셀 어레이(1010)에 연결된다. 어드레스 디코더(1021)는 제어회로(1030)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(1030)는 반도체 메모리 장치(1000) 내부의 입출력 버퍼(미도시)를 통해 제어회로(1030)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(1021)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(1021)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(1021)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(1021)는 디코딩된 행 어드레스에 따라 전압 발생기(1022)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(1021)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(1021)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(1021)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예로서, 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(1000)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(1021)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(1021)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다. 실시 예에서 어드레스 디코더(1021)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(1022)는 반도체 메모리 장치(1000)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(1022)는 제어회로(1030)의 제어에 응답하여 동작한다.
실시 예로서, 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(1022)에서 생성된 내부 전원 전압은 반도체 메모리 장치(1000)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(1022)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(1022)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어회로(1030)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(1021)에 의해 선택된 워드 라인들에 인가된다.
읽기 및 쓰기 회로(1023)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(1010)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어회로(1030)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(1024)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(1024) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(1024)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(1023)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(1024)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(1023)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(1023)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(1024)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(1024)는 제어회로(1030)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(1024)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(1024)는 읽기 동작 시, 읽기 및 쓰기 회로(1023)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어회로(1030)는 어드레스 디코더(1021), 전압 발생기(1022), 읽기 및 쓰기 회로(1023) 및 데이터 입출력 회로(1024)에 연결된다. 제어회로(1030)는 반도체 메모리 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어회로(1030)는 도 3의 내부 커맨드 생성부(124)로부터 내부 커맨드(Internal CMD) 및 어드레스(ADDR)를 수신한다. 제어회로(1030)는 입력된 내부 커맨드(Internal CMD)에 응답하여 주변회로(1020)를 제어 할 수 있다. 제어회로(1030)는 수신된 커맨드에 대응되는 동작을 수행하도록 어드레스 디코더(1021), 전압 발생기(1022), 읽기 및 쓰기 회로(1023) 및 데이터 입출력 회로(1024)를 제어할 수 있다. 실시 예에서, 제어회로(1030)는 소거 동작 시 소스 라인에 고전압의 소거 전압(Verase)이 인가할 수 있다.
실시 예에서, 도 2의 읽기 및 쓰기 회로(150)은 도 10의 실시 예의 읽기 및 쓰기 회로(1023)에 대응될 수 있다. 도 2의 상태 레지스터(130) 및 컨트롤 레지스터(140)는 주변회로에 포함될 수 있다.
도 11은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 11을 참조하면, 컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 반도체 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다.
호스트 인터페이스(1230)는 호스트 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치와 인터페이싱한다.
에러 정정 블록(1250)은 에러 정정 코드를 이용하여 반도체 메모리 장치로부터 수신된 데이터를 디코딩할 것이다.
실시 예에서, 프로세싱 유닛(1220)은 도 1의 커맨드 생성부(210)의 역할을 수행할 수 있다. 램(1210)은 도 1의 태그 정보 저장부(240)를 포함할 수 있다.
도 12는 도 11의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성될 수 있다. 도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 12를 참조하여 설명된 메모리 시스템들을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러는 반도체 메모리 장치의 필수적인 동작을 위한 최소한의 커맨드들만을 제공하고, 해당 커맨드들을 조합한 구체적인 동작 구현은 반도체 메모리 장치가 제어할 수 있다. 이를 위해 컨트롤러는 태그를 부가한 커맨드들 반도체 메모리 장치에 전송하고, 반도체 메모리 장치는 커맨드 큐와 내부 커맨드 생성부를 포함함으로써 내부 커맨드를 생성할 수 있다. 본 발명의 실시 예에 따른 메모리 인터페이스는 RISC(reduced instruction set computing) 타입일 수 씨다. 이를 통해 컨트롤러의 낸드 플래시 인터페이스를 단순하게 정의할 수 있고, 컨트롤러의 복잡도를 낮출 수 있으며, 개발된 컨트롤러 를 재사용할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치
200: 컨트롤러
210: 커맨드 생성부
211: 태그 생성부
220: 커맨드 큐
230: 메모리 제어부
240: 태그 정보 생성부
200: 컨트롤러
210: 커맨드 생성부
211: 태그 생성부
220: 커맨드 큐
230: 메모리 제어부
240: 태그 정보 생성부
Claims (29)
- 복수의 플레인들을 포함하는 메모리 셀 어레이;
외부 컨트롤러로부터 수신한 외부 커맨드들을 기초로 상기 복수의 플레인들 중 적어도 하나의 플레인이 수행할 내부 커맨드를 생성하는 커맨드 처리부;
상기 외부 커맨드에 포함된 태그에 따라 상기 외부 커맨드의 상태 정보를 저장하는 상태 레지스터; 및
상기 복수의 플레인들 각각에 대응하는 복수의 페이지 버퍼들을 포함하는 읽기 및 쓰기 회로;를 포함하고,
상기 커맨드 처리부는,
상기 외부 커맨드를 저장하는 제1 커맨드 큐;
상기 제1 커맨드 큐에 저장된 상기 외부 커맨드를 디코딩하여 출력하는 디코딩부;
상기 디코딩부가 출력하는 디코딩된 커맨드를 저장하는 제2 커맨드 큐; 및
상기 제2 커맨드 큐를 모니터링 하고 상기 제2 커맨드 큐에 저장된 상기 디코딩된 커맨드들을 이용하여 멀티 플레인 연산, 멀티 페이지 연산 또는 싱글 플레인 연산 중 어느 하나를 위한 내부 커맨드를 생성하는 내부 커맨드 생성부;를 포함하는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 외부 커맨드는,
상기 메모리 셀 어레이에 대한 커맨드와 상기 태그를 포함하는 반도체 메모리 장치. - 삭제
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 제2 커맨드 큐는,
상기 태그, 플레인 어드레스, 페이지 어드레스 및 커맨드를 포함하는 반도체 메모리 장치. - 삭제
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 내부 커맨드 생성부는,
상기 디코딩된 커맨드들을 기초로 멀티 플레인 연산이 가능한지 판단하고, 멀티 플레인 연산이 가능하면, 상기 멀티 플레인 연산이 가능한 복수의 디코딩된 커맨드들을 상기 제2 커맨드 큐로부터 인출하고, 한 개의 멀티 플레인 커맨드를 내부 커맨드로 생성하는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 내부 커맨드 생성부는,
상기 디코딩된 커맨드들을 기초로 멀티 페이지 연산이 가능한지 판단하고, 멀티 페이지 연산이 가능하면, 상기 멀티 페이지 연산이 가능한 복수의 디코딩된 커맨드들을 상기 제2 커맨드 큐로부터 인출하고, 한 개의 멀티 페이지 커맨드를 내부 커맨드로 생성하는 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 제2 커맨드 큐, 상기 상태 레지스터 및 상기 복수의 페이지 버퍼들의 크기가 동일한 반도체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 제1 커맨드 큐의 크기, 상기 제2 커맨드 큐의 크기 및 상기 복수의 페이지 버퍼들의 크기에 관한 파라미터 정보를 저장하는 컨트롤 레지스터;를 더 포함하는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서, 상기 파라미터 정보는,
상기 컨트롤 레지스터 자체에 저장되거나, 상기 메모리 셀 어레이의 일부 영역에 저장된 반도체 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서, 상기 파라미터 정보는,
상기 파라미터 정보가 저장된 상기 컨트롤 레지스터의 워드 주소, 상기 파라미터 정보가 필수적 정보인지를 나타내는 정보 유형 필드, 상기 파라미터 정보가 변경가능한지를 나타내는 변경 필드 및 파라미터 값 필드로 구분되어 저장되는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 복수의 페이지 버퍼들은,
상기 태그 및 상기 태그에 대응되는 커맨드와 관련된 데이터를 저장하는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 상태 레지스터는,
상기 태그 및 상기 태그에 대응되는 커맨드의 수행완료여부, 패스 또는 페일 여부를 나타내는 정보를 포함하는 반도체 메모리 장치. - 복수의 플레인들로 구분되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
컨트롤러로부터 수신한 외부 커맨드를 제1 커맨드 큐에 입력하는 단계;
상기 제1 커맨드 큐에 입력된 상기 외부 커맨드를 디코딩 하여 제2 커맨드 큐에 입력하는 단계;
상기 제2 커맨드 큐에 입력된 디코딩된 커맨드를 기초로 상기 복수의 플레인들 중 적어도 하나의 플레인에 대한 내부 커맨드를 생성하는 단계; 및
생성된 상기 내부 커맨드에 따라 상기 적어도 하나의 플레인에 대한 동작을 수행하는 단계;를 포함하고,
상기 내부 커맨드를 생성하는 단계는,
상기 제2 커맨드 큐를 모니터링 하는 단계;
상기 디코딩된 커맨드들을 이용하여 멀티 플레인 연산 또는 멀티 페이지 연산이 가능한지 여부를 판단하는 단계; 및
판단 결과 상기 멀티 플레인 연산 또는 멀티 페이지 연산이 가능하면, 상기 멀티 플레인 연산 또는 멀티 페이지 연산이 가능한 복수의 디코딩된 커맨드들을 상기 제2 커맨드 큐로부터 인출하고, 하나의 멀티 플레인 커맨드 또는 멀티 페이지 커맨드를 생성하는 단계;를 포함하는 반도체 메모리 장치의 동작 방법. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서, 상기 외부 커맨드는,
상기 메모리 셀 어레이에 대한 커맨드와 상기 커맨드의 태그를 포함하는 반도체 메모리 장치의 동작 방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15항에 있어서, 상기 제2 커맨드 큐는,
상기 태그, 플레인 어드레스, 페이지 어드레스 및 커맨드를 포함하는 반도체 메모리 장치의 동작 방법. - 삭제
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 14항에 있어서, 상기 외부 커맨드는,
읽기 커맨드, 프로그램 커맨드 또는 소거 커맨드 중 어느 하나인 반도체 메모리 장치의 동작 방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 15항에 있어서,
상기 태그와 상기 태그에 대응하는 커맨드의 상태 정보를 상태 레지스터에 저장하는 단계;를 더 포함하는 반도체 메모리 장치의 동작 방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19항에 있어서, 상기 제2 커맨드 큐의 크기는
상기 상태 레지스터의 크기와 같은 반도체 메모리 장치의 동작 방법. - 복수의 플레인들로 구분되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 제어하는 컨트롤러에 있어서,
외부 호스트로부터 수신한 요청에 따라 상기 반도체 메모리 장치에 대한 커맨드를 생성하고 생성된 상기 커맨드를 식별하는 태그를 부가하는 커맨드 생성부;
생성된 상기 커맨드 및 태그를 입력하는 커맨드 큐; 및
상기 반도체 메모리 장치에 컨트롤 정보 요청 커맨드를 전송하고, 그에 대한 응답으로 수신한 상기 반도체 메모리 장치에 포함된 컨트롤 레지스터의 정보를 기초로 상기 커맨드 큐에 입력된 상기 커맨드 및 태그를 포함하는 외부 커맨드의 전송을 결정하고, 상기 외부 커맨드의 전송 결정에 따라 상기 외부 커맨드를 상기 반도체 메모리 장치로 전송하는 메모리 제어부;를 포함하는 컨트롤러. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 21항에 있어서, 상기 커맨드 생성부는,
라운드 로빈 방식에 따라 상기 태그를 상기 커맨드에 부가하는 컨트롤러. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제 21항에 있어서, 상기 커맨드는,
읽기 커맨드, 프로그램 커맨드 또는 소거 커맨드 중 어느 하나인 컨트롤러. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 21항에 있어서,
상기 태그 및 상기 태그에 대응하는 커맨드 정보를 저장하는 태그 정보 저장부;를 더 포함하는 컨트롤러. - 삭제
- 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
호스트로부터 상기 반도체 메모리 장치에 대한 요청을 수신하는 단계;
상기 요청에 대응하는 커맨드를 생성하는 단계;
상기 커맨드를 식별하는 태그를 상기 커맨드에 부가한 외부 커맨드를 생성하는 단계;
상기 반도체 메모리 장치에 컨트롤 정보 요청 커맨드를 전송하는 단계;
상기 컨트롤 정보 요청 커맨드에 대한 응답으로, 상기 반도체 메모리 장치로부터 상기 반도체 메모리 장치에 포함된 컨트롤 레지스터의 정보를 수신하는 단계; 및
상기 컨트롤 레지스터의 정보를 기초로 상기 외부 커맨드를 상기 반도체 메모리 장치에 전송하는 단계;를 포함하는 컨트롤러의 동작 방법. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제 26항에 있어서,
상기 태그 및 상기 태그에 대응하는 커맨드 정보를 저장하는 단계;를 더 포함하는 컨트롤러의 동작 방법. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제 26항에 있어서, 상기 태그는,
라운드 로빈 방식에 따라 상기 커맨드에 부가되는 컨트롤러의 동작 방법. - ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈제 26항에 있어서, 상기 커맨드는,
읽기 커맨드, 프로그램 커맨드 또는 소거 커맨드 중 어느 하나인 컨트롤러의 동작 방법.
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