KR20220087782A - 메모리 컨트롤러 및 이를 포함하는 저장 장치 - Google Patents

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KR20220087782A
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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 메모리 컨트롤러 및 이를 포함하는 저장 장치에 관한 것이다. 일 실시 예에 따른 메모리 컨트롤러는, 제1 리드 커맨드 큐와, 제2 리드 커맨드 큐를 포함하는 커맨드 저장부, 호스트로부터 제공되는 읽기 요청에 응답하여 생성된 제1 리드 커맨드 및 제1 물리 어드레스를 제1 리드 커맨드 큐에 저장하는 커맨드 생성 제어부, 커맨드 생성 제어부로부터 제공되는 스케줄링 이벤트 신호에 응답하여, 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스의 페이지 번호와 동일한 페이지 번호를 포함하는 적어도 하나의 제2 물리 어드레스 및 제1 물리 어드레스를 포함하는 제1 물리 어드레스 그룹을 검색하고, 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스 그룹의 모든 플레인 번호와 다른 플레인 번호를 포함하는 물리 어드레스를 모두 포함하는 제2 물리 어드레스 그룹 및 제1 물리 어드레스 그룹을 제2 리드 커맨드 큐의 연속되는 인덱스 번호들에 순차적으로 스케줄링하는 커맨드 스케줄 제어부를 포함한다.

Description

메모리 컨트롤러 및 이를 포함하는 저장 장치{MEMORY CONTROLLER AND STORAGE DEVICE INCLUDING SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 이를 포함하는 저장 장치에 관한 것이다.
저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.
본 발명의 실시 예는 리드 동작의 성능이 개선된 메모리 컨트롤러 및 이를 포함하는 저장 장치를 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 메모리 장치에 저장된 데이터를 리드할 것을 지시하는 리드 커맨드들과 각 리드 커맨드에 대응되는 물리 어드레스가 인덱스 번호에 따라 저장된 제1 리드 커맨드 큐와, 제2 리드 커맨드 큐를 포함하는 커맨드 저장부, 물리 어드레스는, 플레인 번호, 블록 번호 및 페이지 번호를 포함하고, 호스트로부터 제공되는 읽기 요청에 응답하여 제1 리드 커맨드를 생성하고, 호스트로부터 제공되는 논리 어드레스를 제1 물리 어드레스로 변환하고, 제1 리드 커맨드 및 제1 물리 어드레스를 제1 리드 커맨드 큐에 저장하는 커맨드 생성 제어부, 및 커맨드 생성 제어부로부터 제공되는 스케줄링 이벤트 신호에 응답하여, 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스의 페이지 번호와 동일한 페이지 번호를 포함하는 적어도 하나의 제2 물리 어드레스 및 제1 물리 어드레스를 포함하는 제1 물리 어드레스 그룹을 검색하고, 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스 그룹의 모든 플레인 번호와 다른 플레인 번호를 포함하는 물리 어드레스를 모두 포함하는 제2 물리 어드레스 그룹 및 제1 물리 어드레스 그룹을 제2 리드 커맨드 큐의 연속되는 인덱스 번호들에 순차적으로 스케줄링하는 커맨드 스케줄 제어부를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는, 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 배경 동작을 수행하는 동안에 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드 및 제1 물리 어드레스가 저장된 제1 리드 커맨드 큐, 제2 리드 커맨드 큐, 및 제3 리드 커맨드 큐를 포함하는 커맨드 저장부, 제1 물리 어드레스는, 제1 플레인 번호, 제1 블록 번호 및 제1 페이지 번호를 포함하고, 배경 동작이 수행되는 동안 호스트로부터 제공되는 읽기 요청에 응답하여, 메모리 장치에 저장된 데이터를 리드할 것을 지시하는 제2 리드 커맨드와 호스트로부터 제공되는 논리 어드레스를 제2 물리 어드레스로 변환하고, 제2 리드 커맨드 및 제2 물리 어드레스를 제2 리드 커맨드 큐에 저장하는 커맨드 생성 제어부, 제2 물리 어드레스는, 제2 플레인 번호, 제2 블록 번호 및 제2 페이지 번호를 포함하고, 및 제1 페이지 번호와 제2 페이지 번호가 동일한지 여부에 따라 제1 물리 어드레스와 제2 물리 어드레스 및 제2 리드 커맨드를 제3 리드 커맨드 큐에 스케줄링하는 커맨드 스케줄 제어부를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 저장 장치는, 복수의 플레인들을 메모리 장치, 및 호스트로부터 제공되는 읽기 요청에 응답하여 메모리 장치에 저장된 데이터를 리드하는 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드 및 호스트로부터 제공된 논리 어드레스에 맵핑되는 제1 물리 어드레스를 제1 리드 커맨드 큐에 저장하고, 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 스케줄링된 순서에 따라 메모리 장치에 순차적으로 제공하는 메모리 컨트롤러를 포함하되, 물리 어드레스들은 각각, 플레인 번호, 블록 번호 및 페이지 번호를 포함하고, 메모리 컨트롤러는, 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 최우선 순위의 인덱스 번호에 스케줄링된 제2 물리 어드레스의 페이지 번호와 제1 물리 어드레스의 페이지 번호가 동일하면, 제1 물리 어드레스를 최우선 순위의 인덱스 번호에 스케줄링할 수 있다.
본 기술에 따르면, 리드 동작의 성능이 개선된 메모리 컨트롤러 및 이를 포함하는 저장 장치가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 복수의 플레인들을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 5는 스케줄링 이벤트 신호를 제공하는 일 실시 예를 설명하기 위한 도면이다.
도 6은 스케줄링 이벤트 신호를 제공하는 다른 실시 예를 설명하기 위한 도면이다.
도 7은 스케줄링 이벤트 신호를 제공하는 또 다른 실시 예를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 커맨드 저장부를 설명하기 위한 도면이다.
도 9는 리드 커맨드 및 물리 어드레스를 제1 리드 커맨드 큐에 저장하는 실시 예를 설명하기 위한 도면이다.
도 10은 도 9에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 11은 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 제2 리드 커맨드 큐에 스케줄링하는 일 실시 예를 설명하기 위한 도면이다.
도 12는 도 11에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 13은 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 제2 리드 커맨드 큐에 스케줄링하는 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 13에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 커맨드 저장부를 설명하기 위한 도면이다.
도 16은 리드 커맨드 및 물리 어드레스를 스케줄링하는 일 실시 예를 설명하기 위한 도면이다.
도 17은 도 16에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.
스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
일 실시 예에서, 저장 장치(1000)는 도 1에 도시된 바와 같이 하나일 수 있지만, 이에 한정되는 것은 아니며, 저장 장치(1000)의 개수는 2 이상일 수 있다. 복수의 저장 장치(1000)들은 논리적으로 하나의 저장 장치로 동작하는 RAID(redundant array of independent disks 또는 redundant array of inexpensive disks) 방식으로 동작할 수 있다.
저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.
커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있다.
프로그램 커맨드는 프로그램 동작(또는 쓰기 동작)을 수행할 것을 지시하는 커맨드일 수 있다. 리드 커맨드는 리드 동작을 지시하는 커맨드일 수 있다. 이레이즈 커맨드는 소거 동작을 지시하는 커맨드일 수 있다.
커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.
프로그램 동작은, 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 호스트(400)로부터 제공된 데이터를 저장하는 동작일 수 있다. 또는 프로그램 동작은, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 데이터를 저장하는 동작일 수 있다.
예를 들면, 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다. 쓰기 데이터는 호스트(400)로부터 제공된 데이터(또는 유저 데이터)와 그 데이터의 메타 데이터를 포함할 수 있다.
리드 동작은 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치(100)에 저장된 리드 데이터를 읽는 동작일 수 있다.
예를 들면, 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.
소거 동작은 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치에 저장된 데이터를 소거하는 동작일 수 있다. 또는 소거 동작은 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장된 데이터를 삭제하는 동작일 수 있다.
예를 들면, 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다.
예를 들면, 휘발성 메모리 장치에는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등이 포함될 수 있다.
예를 들면, 비휘발성 메모리 장치에는 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 플레시 메모리(flash memory) 등이 포함될 수 있다. 플레시 메모리에는, 예를 들어 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory) 등이 포함될 수 있다.
본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 장치(100)는 복수의 플레인들(101, 102, 103, 104)을 포함할 수 있다. 플레인의 개수는 도 1에 도시된 바와 같이 4개일 수 있으나, 이에 한정되는 것은 아니다. 각 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.
메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.
메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 및 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 중 어느 하나로 구성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 메모리 셀은 5 비트 이상의 데이터를 저장할 수 있다.
일 실시 예에서, 메모리 장치(100)는 플레인 인터리빙 방식으로 커맨드가 지시하는 동작을 수행할 수 있다. 플레인 인터리빙 방식은 둘 이상의 플레인들 각각에 대한 동작이 적어도 일부 중첩되는 방식일 수 있다. 예를 들면, 메모리 장치(100)는 0번 플레인(101)에 대한 리드 동작과 1번 플레인(102)에 대한 리드 동작을 중첩적으로 수행할 수 있다. 하지만, 이에 한정되는 것은 아니다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.
저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다. 여기서, 전원은 예를 들면 외부로부터 공급되는 전원일 수 있다.
호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.
플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다.
플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 메모리 장치(100) 간의 통신을 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 읽기 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 메모리 장치(100)를 제어할 수 있다.
프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스를 메모리 장치(100)에 제공할 수 있다. 그리고, 메모리 컨트롤러(200)는 버퍼 메모리(300)에 임시 저장된 데이터를 메모리 장치(100)에 제공(또는 플러시(flush))하도록 플러시 커맨드를 버퍼 메모리(300)에 제공할 수 있다. 버퍼 메모리(300)에 임시 저장된 데이터가 메모리 장치(100)에 제공되면, 버퍼 메모리(300)에 임시 저장된 데이터는 소거될 수 있다.
리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 물리 어드레스는, 플레인 번호, 블록 번호, 페이지 번호 및 서브 페이지 번호를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 메모리 장치(100)에 전송할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 메모리 장치(100)로 제공할 수 있다. 배경 동작을 수행하기 위한 커맨드는 예를 들어 프로그램 커맨드 또는 리드 커맨드일 수 있다.
배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.
웨어 레벨링은 예를 들어, 스태틱 웨어 레벨링, 다이나믹 웨어 레벨링 등을 의미할 수 있다. 스태틱 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 소거 동작이나 쓰기 동작이 거의 일어나지 않는 콜드 데이터를 가장 많은 소거 횟수의 메모리 블록에 이동시키는 동작을 의미할 수 있다. 다이나믹 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 가장 적은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.
리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.
가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다. 여기서, 배드 블록에 포함된 유효 데이터를 프리 블록에 복사한다는 것은 배드 블록에 포함된 유효 데이터를 프리 블록에 이동시키는 것을 의미할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는, 아이들 기간(idle period)에, 배경 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 아이들 기간은 호스트(400)의 요청이 제공되지 않는 기간일 수 있다. 또는 아이들 기간은 호스트(400)의 요청에 대한 응답이 호스트(400)에 제공된 시점부터 호스트(400)의 후속 요청이 저장 장치(1000)에 제공된 시점까지 해당되는 기간일 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해, 메모리 컨트롤러(200)는 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.
인터리빙 방식은 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
메모리 컨트롤러(200)는 커맨드 및 물리 어드레스를 적어도 하나의 커맨드 큐(미도시)에 순차적으로 저장하고, 커맨드 큐에 저장된 커맨드 및 물리 어드레스를 스케줄링된 순서에 따라 메모리 장치(100)에 제공할 수 있다. 커맨드 큐에 저장된 커맨드 및 물리 어드레스는 선입선출(FIFO; first in first out) 방식에 따라 출력될 수 있다. 하지만, 이에 한정되는 것은 아니다.
예를 들면, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 리드 커맨드 큐에 순차적으로 저장하고, 리드 커맨드 큐에 저장된 리드 커맨드와 물리 어드레스를 순차적으로 메모리 장치(100)에 제공할 수 있다.
다른 예를 들면, 메모리 컨트롤러(200)는 프로그램 커맨드 및 물리 어드레스를 프로그램 커맨드 큐에 저장하고, 리드 커맨드 및 물리 어드레스를 리드 커맨드 큐에 저장할 수 있다. 그리고, 메모리 컨트롤러(200)는 프로그램 커맨드 및 물리 어드레스를 메모리 장치(100)에 먼저 제공하고, 그 다음에 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 이레이즈 커맨드를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)가 이레이즈 커맨드에 응답하여 소거 동작을 수행하는 동안, 메모리 컨트롤러(200)는 호스트(400)로부터 요청(예를 들면 리드 요청)을 수신할 수 있다. 메모리 컨트롤러(200)는 호스트(400)의 요청에 응답하여 중단 커맨드를 제공할 수 있다. 중단 커맨드는 소거 동작을 중단할 것을 지시하는 커맨드일 수 있다. 중단 커맨드가 메모리 장치(100)에 제공된 이후, 메모리 컨트롤러(200)는 호스트(400)의 요청에 대응되는 동작을 수행할 것을 지시하는 커맨드(예를 들면, 리드 커맨드)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 중단 커맨드에 응답하여 소거 동작을 중단하고 커맨드(예를 들면, 리드 커맨드)에 응답하여 동작(예를 들면, 리드 동작)을 수행할 수 있다. 메모리 컨트롤러(200)는, 요청에 대응되는 동작이 완료된 뒤, 재개 커맨드를 메모리 장치(100)에 제공할 수 있다. 재개 커맨드는 소거 동작을 재개할 것을 지시하는 커맨드일 수 있다. 메모리 장치(100)는 재개 커맨드에 응답하여 소거 동작을 재개할 수 있다.
재개 커맨드에 의해 소거 동작이 재개될 때, 소거 동작이 정상적으로 수행되기까지 일정한 준비 시간이 필요할 수 있다. 이러한 준비 시간은 소거 동작이 정상적으로 수행될 때까지 지연되는 시간일 수 있다. 준비 시간 동안에 호스트(400)가 요청(예를 들면 리드 요청)을 메모리 컨트롤러(200)에 제공하면, 요청에 대응되는 동작을 수행할 것을 지시하는 커맨드(예를 들면, 리드 커맨드)가 커맨드 큐에 계속 저장될 수 있다. 커맨드들이 커맨드 큐에 계속 큐잉됨에 호스트(400)의 요청에 대한 응답이 지연될 수 있다.
복수의 플레인들(101, 102, 103, 104) 중 어느 하나의 플레인에 대한 동작을 지시하는 커맨드들이 커맨드 큐에 순차적으로 저장된 경우, 먼저 출력된 커맨드가 지시하는 동작이 완료되어야 다음에 출력될 커맨드가 메모리 장치(100)에 제공될 수 있다. 즉, 먼저 출력된 커맨드가 지시하는 동작이 수행되는 동안 다음에 출력될 커맨드는 커맨드 큐에 큐잉될 수 있다. 예를 들면, 0번 플레인(101)에 대한 쓰기 동작을 지시하는 프로그램 커맨드와 0번 플레인(101)에 대한 리드 동작을 지시하는 리드 커맨드를 기준으로, 프로그램 커맨드와 리드 커맨드가 각 커맨드 큐에 순차적으로 저장된 경우, 프로그램 동작이 수행되고 있는 동안, 리드 커맨드는 커맨드 큐에 큐잉될 수 있다.
먼저 출력된 커맨드가 지시하는 동작이 완료되지 않고 계속 수행되는 동안에, 호스트(400)의 읽기 요청이 메모리 컨트롤러(200)에 제공될 수 있다. 이 경우, 호스트(400)의 읽기 요청에 대한 리드 커맨드가 리드 커맨드 큐에 저장되고, 리드 커맨드들이 리드 커맨드 큐에 계속 큐잉됨에 따라 호스트(400)의 읽기 요청에 대한 응답이 지연될 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 읽기 요청에 응답하여 제1 리드 커맨드 및 호스트(400)로부터 제공된 논리 어드레스에 맵핑되는 제1 물리 어드레스를 제1 리드 커맨드 큐(미도시)에 저장할 수 있다. 메모리 컨트롤러(200)는 제1 리드 커맨드 큐에 저장된 물리 어드레스들을 비교할 수 있다. 메모리 컨트롤러(200)는 제1 리드 커맨드 큐의 인덱스 번호들 중 최우선 순위의 인덱스 번호에 스케줄링된 제2 물리 어드레스의 페이지 번호와 제1 물리 어드레스의 페이지 번호를 비교할 수 있다. 제1 물리 어드레스의 페이지 번호와 제2 물리 어드레스의 페이지 번호가 서로 동일하면, 메모리 컨트롤러(200)는 제1 물리 어드레스를 제1 리드 커맨드 큐의 인덱스 번호들 중 최우선 순위의 인덱스 번호에 스케줄링할 수 있다. 메모리 컨트롤러(200)는 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 스케줄링된 순서에 따라 메모리 장치(100)에 순차적으로 제공할 수 있다.
다른 실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 제공되는 읽기 요청에 응답하여 제1 리드 커맨드를 생성하고, 호스트(400)로부터 제공되는 논리 어드레스를 제1 물리 어드레스로 변환하고, 제1 리드 커맨드 및 제1 물리 어드레스를 제1 리드 커맨드 큐에 저장할 수 있다. 그리고, 메모리 컨트롤러(200)는 스케줄링 이벤트가 발생함에 응답하여, 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스의 페이지 번호와 동일한 페이지 번호를 포함하는 적어도 하나의 제2 물리 어드레스 및 제1 물리 어드레스를 포함하는 제1 물리 어드레스 그룹을 검색할 수 있다. 그리고, 메모리 컨트롤러(200)는 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스 그룹의 모든 플레인 번호와 다른 플레인 번호를 포함하는 물리 어드레스를 모두 포함하는 제2 물리 어드레스 그룹 및 제1 물리 어드레스 그룹을 제2 리드 커맨드 큐(미도시)의 연속되는 인덱스 번호들에 순차적으로 스케줄링할 수 있다.
또 다른 실시 예에서, 메모리 컨트롤러(200)는 배경 동작을 수행하는 동안에 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드 및 제1 물리 어드레스를 제1 리드 커맨드 큐에 저장 할 수 있다. 그리고, 메모리 컨트롤러(200)는 배경 동작이 수행되는 동안 호스트(400)로부터 제공되는 읽기 요청에 응답하여, 제2 리드 커맨드와 제2 물리 어드레스를 제2 리드 커맨드 큐에 저장할 수 있다. 그리고, 메모리 컨트롤러(200)는 제1 물리 어드레스 및 제2 물리 어드레스를 비교한 결과에 따라 제1 물리 어드레스와 제2 물리 어드레스 및 제2 리드 커맨드를 제3 리드 커맨드 큐(미도시)에 스케줄링할 수 있다.
물리 어드레스 그룹에 포함된 물리 어드레스의 개수는 하나 이상일 수 있다. 물리 어드레스 그룹의 개수는 하나 이상일 수 있다.
스케줄링 이벤트는, 예를 들면, 재개 커맨드가 메모리 장치(100)에 제공된 이후에 발생할 수 있다. 구체적으로 예를 들면, 스케줄링 이벤트 시점은 재개 커맨드가 메모리 장치(100)에 제공되는 시점부터 중단 커맨드가 메모리 장치(100)에 제공되는 시점까지 해당되는 기간 내에 발생할 수 있다.
스케줄링 이벤트는, 예를 들면, 소거 동작이 완료된 시점 또는 프로그램 동작(또는 쓰기 동작)이 완료되기 전에 발생할 수 있다.
메모리 컨트롤러(200)는 커맨드 생성 제어부(210), 커맨드 저장부(220) 및 커맨드 스케줄 제어부(230)를 포함할 수 있다.
커맨드 생성 제어부(210)는 호스트(400)의 요청에 응답하여 커맨드를 생성할 수 있다. 예를 들면, 커맨드 생성 제어부(210)는 호스트(400)의 읽기 요청에 응답하여 리드 커맨드를 생성할 수 있다. 예를 들면, 커맨드 생성 제어부(210)는 호스트(400)의 쓰기 요청에 프로그램 커맨드를 생성할 수 있다. 예를 들면, 커맨드 생성 제어부(210)는 호스트(400)의 소거 요청에 이레이즈 커맨드를 생성할 수 있다. 예를 들면, 커맨드 생성 제어부(210)는 중단 커맨드 또는 재개 커맨드를 생성할 수 있다.
커맨드 생성 제어부(210)는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 이를 위하여 커맨드 생성 제어부(210)는 플래시 변환 레이어로 구현될 수 있다.
커맨드 생성 제어부(210)는 커맨드 저장부(220)에 저장된 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 커맨드 생성 제어부(210)는 이레이즈 커맨드를 메모리 장치(100)에 제공하고, 소거 동작 중 호스트(400)가 제공하는 요청에 응답하여 중단 커맨드를 메모리 장치(100)에 제공하고, 요청에 대응되는 동작이 완료될 때 재개 커맨드를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 커맨드 생성 제어부(210)는, 재개 커맨드가 메모리 장치(100)에 제공된 이후에, 스케줄링 이벤트 신호를 커맨드 스케줄 제어부(230)에 제공할 수 있다. 이에 대한 구체적인 설명은 도 5를 참조하여 후술한다.
다른 실시 예에서, 커맨드 생성 제어부(210)는, 소거 동작 또는 쓰기 동작을 수행할 것을 지시하는 커맨드가 메모리 장치(100)에 제공된 시점부터 미리 설정된 기간 경과 후에 스케줄링 이벤트 신호를 커맨드 스케줄 제어부(230)에 제공할 수 있다. 이에 대한 구체적인 설명은 도 6 및 도 7을 참조하여 후술한다.
커맨드 저장부(220)는 커맨드 및 물리 어드레스를 저장할 수 있다. 커맨드 저장부(220)는 적어도 하나의 커맨드 큐를 포함할 수 있다. 예를 들면, 커맨드 저장부(220)는 리드 커맨드 큐를 포함할 수 있다. 예를 들면, 커맨드 저장부(220)는 프로그램 커맨드 큐를 포함할 수 있다. 예를 들면, 커맨드 저장부(220)는 이레이즈 커맨드 큐를 포함할 수 있다.
커맨드 스케줄 제어부(230)는 스케줄링 이벤트 신호에 응답하여 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스의 페이지 번호와 동일한 페이지 번호를 포함하는 적어도 하나의 제2 물리 어드레스를 검색할 수 있다. 제1 물리 어드레스와 적어도 하나의 제2 물리 어드레스는 제1 물리 어드레스 그룹에 포함될 수 있다.
커맨드 스케줄 제어부(230)는 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제2 물리 어드레스 그룹을 검색할 수 있다. 제2 물리 어드레스 그룹은, 제1 물리 어드레스 그룹의 모든 플레인 번호와 다른 플레인 번호를 포함하는 물리 어드레스를 모두 포함할 수 있다.
커맨드 스케줄 제어부(230)는 제1 물리 어드레스 그룹 및 제2 물리 어드레스 그룹을 제2 리드 커맨드 큐의 연속되는 인덱스 번호들에 순차적으로 스케줄링할 수 있다.
도시되지 않았지만, 저장 장치(1000)는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장하는 버퍼 메모리를 포함할 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)에 포함될 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200) 외부에 배치될 수 있다. 버퍼 메모리는, 예를 들면, 휘발성 메모리 장치일 수 있다.
예시적으로, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 중 어느 하나로 구현될 수 있다
호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.
인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.
호스트(400)는 저장 장치(1000)에 데이터를 저장하거나, 저장 장치(1000)에 저장된 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 데이터, 및 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 데이터 및 메타 데이터를 포함하는 쓰기 데이터를 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.
일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 읽기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 읽기 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.
저장 장치(1000)는 호스트(400)로부터 제공된 읽기 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 메모리 장치(100)로부터 리드하고, 리드 데이터를 읽기 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 복수의 플레인들을 설명하기 위한 도면이다.
도 2를 참조하면, 복수의 플레인들(PLANE0, PLANE1, PLANE2, PLANE3)은 도 1에 도시된 복수의 플레인들(101, 102, 103, 104)과 동일할 수 있다.
복수의 플레인들(PLANE0, PLANE1, PLANE2, PLANE3)은 하나의 채널(미도시)에 연결될 수 있다. 일 실시 예에서, 각 플레인에서 출력되는 데이터는 하나의 채널을 통해 메모리 컨트롤러(200)에 순차적으로 제공될 수 있다. 예를 들면, 복수의 플레인들(PLANE0, PLANE1, PLANE2, PLANE3) 중 어느 하나의 플레인에서 출력되는 데이터가 하나의 채널을 통해 메모리 컨트롤러(200)에 제공된 이후, 복수의 플레인들(PLANE0, PLANE1, PLANE2, PLANE3) 중 다른 하나의 플레인에서 출력되는 데이터가 하나의 채널을 통해 메모리 컨트롤러(200)에 제공될 수 있다. 즉, 하나의 채널에서는 2 이상의 플레인들이 데이터를 동시에 출력할 수 없다.
복수의 플레인들(PLANE0, PLANE1, PLANE2, PLANE3) 각각은 복수의 메모리 블록들(MB1, MB2, MB3, MBm)을 포함할 수 있다. m은 2 이상의 자연수일 수 있다.
일 실시 예에서, 복수의 메모리 블록들(MB1, MB2, MB3, MBm)은 시스템 블록과 유저 블록으로 구분될 수 있다. 예를 들면, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)은 시스템 블록이고, 제3 메모리 블록(MB3) 내지 제m 메모리 블록(MBm)은 유저 블록일 수 있다. 하지만, 이에 한정되는 것은 아니다.
시스템 블록은 맵 데이터, 유효성 데이터, 정정 불가 에러 데이터, 동작 데이터 등 메타 데이터를 저장하는 메모리 블록일 수 있다. 맵 데이터는 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 나타내는 데이터일 수 있다. 유효성 데이터는 호스트(400)로부터 제공된 데이터(또는 유저 데이터)의 유효성을 나타내는 데이터일 수 있다. 정정 불가 에러 데이터는 호스트(400)로부터 제공된 데이터(또는 유저 데이터)가 정정이 불가능한 에러(uncorrectable error)를 갖는 데이터임을 나타내는 데이터일 수 있다. 동작 데이터는 커맨드 큐에 저장된 물리 어드레스가 호스트(400)로부터 제공된 논리 어드레스에서 변환된 어드레스인지 배경 동작을 수행하기 위해 생성된 어드레스인지 여부를 나타내는 데이터일 수 있다. 하지만, 이에 한정되는 것은 아니다.
유저 블록은 데이터를 저장하는 메모리 블록일 수 있다. 여기서, 데이터는 호스트(400)로부터 제공되는 유저 데이터와 메타 데이터를 포함할 수 있다. 유저 블록의 개수는 복수일 수 있다.
복수의 메모리 블록들(MB1, MB2, MB3, MBm) 각각은, 복수의 페이지들(PAGE1, PAGE2, PAGEn)을 포함할 수 있다. m은 2 이상의 자연수일 수 있다.
복수의 페이지들(PAGE1, PAGE2, PAGEn) 각각은 리드 동작을 수행하는 단위인 리드 단위에 따라 가상의 서브 페이지들(SP0, SP1, SP2, SP3)로 구분될 수 있다. 리드 단위는 페이지의 크기와 서브 페이지의 개수에 기초하여 미리 설정될 수 있다. 예를 들면, 페이지의 크기가 16KB이고 서브 페이지의 개수가 4개면, 리드 단위는 4KB일 수 있다. 하지만, 이에 한정되는 것은 아니다. 본 명세서에서 “서브 페이지”, “슬라이스”, “섹션” 등은 동일한 의미일 수 있다.
일 실시 예에서, 물리 어드레스는 플레인 번호, 블록 번호, 페이지 번호 및 서브 페이지 번호를 포함할 수 있다.
플레인 번호는 복수의 플레인들(PLANE0, PLANE1, PLANE2, PLANE3) 중 어느 하나의 플레인을 가리키는 번호일 수 있다.
블록 번호는 하나의 플레인에 포함된 복수의 메모리 블록들(MB1, MB2, MB3, MBm) 중 어느 하나의 메모리 블록을 가리키는 번호일 수 있다.
페이지 번호는 하나의 메모리 블록에 포함된 복수의 페이지들(PAGE1, PAGE2, PAGEn) 중 어느 하나의 페이지를 가리키는 번호일 수 있다.
서브 페이지 번호는 하나의 페이지에 포함된 복수의 서브 페이지들(SP0, SP1, SP2, SP3) 중 어느 하나를 가리킬 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.
메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.
로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.
도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.
비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.
메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.
예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.
예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴-온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.
예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.
구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)는 커맨드 생성 제어부(210), 커맨드 저장부(220) 및 커맨드 스케줄 제어부(230)를 포함할 수 있다.
커맨드 생성 제어부(210)는 호스트(400)로부터 제공되는 읽기 요청을 수신할 수 있다. 커맨드 생성 제어부(210)는 읽기 요청에 응답하여 메모리 장치에 저장된 데이터를 리드할 것을 지시하는 제1 리드 커맨드를 생성할 수 있다. 제1 리드 커맨드는 현재 호스트(400)가 제공한 읽기 요청에 응답하여 생성된 리드 커맨드를 의미할 수 있다.
커맨드 생성 제어부(210)는 호스트(400)로부터 제공되는 논리 어드레스를 제1 물리 어드레스로 변환할 수 있다. 제1 물리 어드레스는 제1 리드 커맨드와 함께 제공될 수 있는 물리 어드레스일 수 있다. 또는 제1 물리 어드레스는 커맨드 저장부(220)에 저장된 리드 커맨드와 함께 제공될 수 있는 물리 어드레스일 수 있다.
커맨드 생성 제어부(210)는 제1 리드 커맨드 및 제1 물리 어드레스를 커맨드 저장부(220)에 제공할 수 있다.
커맨드 생성 제어부(210)는 스케줄링 이벤트 신호를 생성하고, 스케줄링 이벤트 신호를 커맨드 스케줄 제어부(230)에 제공할 수 있다.
커맨드 저장부(220)는 리드 커맨드와 물리 어드레스를 저장할 수 있다. 커맨드 저장부(220)에 저장된 리드 커맨드들과 물리 어드레스들은 제1 리드 커맨드 및 제1 물리 어드레스가 생성되기 전에 생성될 수 있다.
일 실시 예에서, 커맨드 저장부(220)는 제1 리드 커맨드 큐 및 제2 리드 커맨드 큐를 포함할 수 있다. 제1 리드 커맨드 큐는 스케줄링 이벤트가 발생하기 전에 리드 커맨드들 및 물리 어드레스들이 저장된 리드 커맨드 큐일 수 있다. 제2 리드 커맨드 큐는 스케줄링 이벤트가 발생한 이후에, 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들이 재정렬되어 저장되는 리드 커맨드 큐일 수 있다.
커맨드 스케줄 제어부(230)는 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제1 물리 어드레스 그룹을 검색할 수 있다. 커맨드 스케줄 제어부(230)는 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 제2 물리 어드레스 그룹을 검색할 수 있다. 커맨드 스케줄 제어부(230)는 제1 물리 어드레스 그룹 및 제2 물리 어드레스 그룹을 제2 리드 커맨드 큐에 스케줄링할 수 있다.
이하에서는 스케줄링 이벤트에 대해 구체적으로 설명한다.
도 5는 스케줄링 이벤트 신호를 제공하는 일 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, T1 시점에서, 커맨드 생성 제어부(210)는 이레이즈 커맨드(ECMD)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 이레이즈 커맨드(ECMD)에 응답하여 소거 동작을 개시할 수 있다.
T2 시점에서, 호스트(400)가 요청을 커맨드 생성 제어부(210)에 제공할 수 있다. 호스트(400)의 요청은 예를 들면, 쓰기 요청 또는 리드 요청일 수 있다. 이 경우, 커맨드 생성 제어부(210)는 중단 커맨드(SPD_CMD)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 중단 커맨드(SPD_CMD)에 응답하여 T1 시점에서 개시된 소거 동작을 중단할 수 있다.
T3 시점에서, 커맨드 생성 제어부(210)는, T2 시점에서 제공된 호스트(400)의 요청에 대응되는 커맨드(CMD)를 메모리 장치(100)에 제공할 수 있다. 여기서, 커맨드(CMD)는, 호스트(400)의 요청이 쓰기 요청이면, 프로그램 커맨드일 수 있다. 또는 커맨드(CMD)는, 호스트(400)의 요청이 리드 요청이면, 리드 커맨드일 수 있다. 메모리 장치(100)는 커맨드(CMD)에 응답하여 커맨드(CMD)가 지시하는 동작을 수행할 수 있다.
T4 시점에서, 메모리 장치(100)가 커맨드(CMD)가 지시하는 동작을 완료할 수 있다. 이 경우, 커맨드 생성 제어부(210)는 재개 커맨드(RSM_CMD)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 재개 커맨드(RSM_CMD)에 응답하여 T2 시점에서 중단된 소거 동작을 재개할 수 있다. 이때, 메모리 장치(100)가 소거 동작을 정상적으로 수행하는데 일정한 준비 시간이 필요할 수 있다. 이러한 준비 시간은 재개 지연 시간으로 정의될 수 있다. 예를 들면, T4 시점에서 소거 동작이 재개된 경우, 재개 지연 시간이 경과된 T6부터 소거 동작이 정상적으로 수행될 수 있다.
재개 지연 시간 동안, 호스트(400)가 리드 요청을 커맨드 생성 제어부(210)에 제공할 수 있다. 이 경우, 호스트(400)의 리드 요청이 커맨드 생성 제어부(210)에 제공될 때마다 리드 커맨드 및 물리 어드레스가 커맨드 저장부(220)에 포함된 제1 리드 커맨드 큐에 순차적으로 저장될 수 있다. 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들이 제1 리드 커맨드 큐에 계속 큐잉됨에 따라 호스트(400)의 리드 요청에 대한 응답이 지연될 수 있다.
일 실시 예에서, 재개 커맨드(RSM_CMD)가 메모리 장치(100)에 제공된 이후의 T5 시점에서, 커맨드 생성 제어부(210)는 스케줄링 이벤트 신호(EVT_SIG)를 커맨드 스케줄 제어부(230)에 제공할 수 있다.
도 6은 스케줄링 이벤트 신호를 제공하는 다른 실시 예를 설명하기 위한 도면이다.
도 6을 참조하면, 커맨드 생성 제어부(210)가 중단 커맨드(SPD_CMD) 및 재개 커맨드(RSM_CMD)를 생성하지 않을 수 있다. 이 경우, 도 5에 도시된 커맨드(CMD)가 메모리 장치(100)에 제공되고 미리 설정된 기간 경과 후에, 커맨드 생성 제어부(210)는 스케줄링 이벤트 신호(EVT_SIG)를 출력할 수 있다.
T1' 시점에서, 커맨드 생성 제어부(210)는 프로그램 커맨드(PCMD)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 프로그램 커맨드(PCMD)에 응답하여 프로그램 동작(또는 쓰기 동작)을 개시할 수 있다.
프로그램 동작이 정상적으로 완료되는데 필요한 시간은 프로그램 동작 시간(tPROG)일 수 있다. 프로그램 동작 시간(tPROG)에 대한 정보(또는 데이터)는 메모리 장치(100)에 포함된 복수의 메모리 블록들(MB1, MB2, MB3, MBm) 중 캠 블록으로 할당된 메모리 블록에 저장될 수 있다. 메모리 컨트롤러(200)는, 부팅 시 프로그램 동작 시간(tPROG)에 대한 정보를 메모리 장치(100)로부터 획득할 수 있다. 프로그램 동작 시간(tPROG)은 예를 들어 T1' 시점에서 T3' 시점까지 해당되는 기간일 수 있다.
프로그램 커맨드(PCMD)가 메모리 장치(100)에 제공된 시점 이후 프로그램 동작 시간(tPROG)이 경과되기 전에, 커맨드 생성 제어부(210)는 스케줄링 이벤트 신호(EVT_SIG)를 커맨드 스케줄 제어부(230)에 제공할 수 있다.
일 실시 예에서, 프로그램 커맨드(PCMD)가 메모리 장치(100)에 제공된 시점 이후 미리 설정된 제1 기준 시간(tSET1)이 경과된 시점에, 커맨드 생성 제어부(210)는, 스케줄링 이벤트 신호(EVT_SIG)를 커맨드 스케줄 제어부(230)에 제공할 수 있다. 예를 들면, T1' 시점 이후 미리 설정된 제1 기준 시간(tSET1)이 경과된 시점은 T2' 시점일 수 있다.
제1 기준 시간(tSET1)에 대한 정보(또는 데이터)는 메모리 장치(100)에 포함된 복수의 메모리 블록들(MB1, MB2, MB3, MBm) 중 캠 블록으로 할당된 메모리 블록에 저장될 수 있다. 메모리 컨트롤러(200)는, 부팅 시 제1 기준 시간(tSET1)에 대한 정보를 메모리 장치(100)로부터 획득할 수 있다.
일 실시 예에서, 제1 기준 시간(tSET1)은 프로그램 동작 시간(tPROG)보다 짧을 수 있다.
도시되지 않았지만, T3' 시점에서, 커맨드 생성 제어부(210)는 프로그램 동작의 결과를 확인하기 위한 커맨드를 메모리 장치(100)에 제공할 수 있다.
도 7은 스케줄링 이벤트 신호를 제공하는 또 다른 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, T1' 시점에서, 커맨드 생성 제어부(210)는 이레이즈 커맨드(ECMD)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 이레이즈 커맨드(ECMD)에 응답하여 소거 동작을 개시할 수 있다.
소거 동작이 정상적으로 완료되는데 필요한 시간은 소거 동작 시간(tER)일 수 있다. 소거 동작 시간(tER)에 대한 정보(또는 데이터)는 메모리 장치(100)에 포함된 복수의 메모리 블록들(MB1, MB2, MB3, MBm) 중 캠 블록으로 할당된 메모리 블록에 저장될 수 있다. 메모리 컨트롤러(200)는, 부팅 시 소거 동작 시간(tER)에 대한 정보를 메모리 장치(100)로부터 획득할 수 있다 소거 동작 시간(tER)은 예를 들어 T1' 시점에서 T5' 시점까지 해당되는 기간일 수 있다. 일반적으로, 소거 동작 시간(tER)은 도 6에 도시된 프로그램 동작 시간(tPROG)보다 길 수 있다.
이레이즈 커맨드(ECMD)가 메모리 장치(100)에 제공된 시점 이후 소거 동작 시간(tER)이 경과되기 전에, 커맨드 생성 제어부(210)는 스케줄링 이벤트 신호(EVT_SIG)를 커맨드 스케줄 제어부(230)에 제공할 수 있다.
일 실시 예에서, 이레이즈 커맨드(ECMD)가 메모리 장치(100)에 제공된 시점 이후 미리 설정된 제2 기준 시간(tSET2)이 경과된 시점에, 커맨드 생성 제어부(210)는, 스케줄링 이벤트 신호(EVT_SIG)를 커맨드 스케줄 제어부(230)에 제공할 수 있다. 예를 들면, T1' 시점 이후 미리 설정된 제2 기준 시간(tSET2)이 경과된 시점은 T4' 시점일 수 있다.
제2 기준 시간(tSET2)에 대한 정보(또는 데이터)는 메모리 장치(100)에 포함된 복수의 메모리 블록들(MB1, MB2, MB3, MBm) 중 캠 블록으로 할당된 메모리 블록에 저장될 수 있다. 메모리 컨트롤러(200)는, 부팅 시 제2 기준 시간(tSET2)에 대한 정보를 메모리 장치(100)로부터 획득할 수 있다.
일 실시 예에서, 제2 기준 시간(tSET2)은 소거 동작 시간(tER)보다 짧을 수 있다.
일 실시 예에서, 제2 기준 시간(tSET2)은 제1 기준 시간(tSET1)과 같거나 제1 기준 시간(tSET1)보다 길 수 있다.
도 8은 본 발명의 일 실시 예에 따른 커맨드 저장부를 설명하기 위한 도면이다.
도 8을 참조하면, 커맨드 저장부(220)는 제1 리드 커맨드 큐(221) 및 제2 리드 커맨드 큐(222)를 포함할 수 있다.
제1 리드 커맨드 큐(221)는 리드 커맨드(RCMD)와 물리 어드레스(Physical Address)를 인덱스 번호에 따라 순차적으로 저장할 수 있다.
예를 들면, 플레인 번호 0(P0), 블록 번호 100(BLK100), 페이지 번호 30(PG30) 및 서브 페이지 번호 0(S0) 내지 서브 페이지 번호 3(S3)을 포함하는 물리 어드레스 및 리드 커맨드(RCMD1)가 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장될 수 있다.
예를 들면, 플레인 번호 0(P0), 블록 번호 200(BLK200), 페이지 번호 10(PG10) 및 서브 페이지 번호 3(S3)을 포함하는 물리 어드레스 및 리드 커맨드(RCMD2)가 제1 리드 커맨드 큐(221)의 인덱스 번호 1(Index1)에 저장될 수 있다.
예를 들면, 플레인 번호 1(P1), 블록 번호 301(BLK301), 페이지 번호 50(PG50), 서브 페이지 번호 0(S0) 및 서브 페이지 번호 1(S1)을 포함하는 물리 어드레스 및 리드 커맨드(RCMD3)가 제1 리드 커맨드 큐(221)의 인덱스 번호 2(Index2)에 저장될 수 있다.
예를 들면, 플레인 번호 3(P3), 블록 번호 903(BLK903), 페이지 번호 75(PG75) 및 서브 페이지 번호 1(S1)을 포함하는 물리 어드레스 및 리드 커맨드(RCMD4)가 제1 리드 커맨드 큐(221)의 인덱스 번호 3(Index3)에 저장될 수 있다.
제1 리드 커맨드 큐(221)의 대기열들(Index0, Index1, Index2, Index3) 각각에 저장된 리드 커맨드들(RCMD1, RCMD2, RCMD3, RCMD4)과 물리 어드레스들은 메모리 장치(100)에 순차적으로 제공될 수 있다. 예를 들면, 리드 커맨드들(RCMD1, RCMD2, RCMD3, RCMD4)과 물리 어드레스들은 제1 리드 커맨드 큐(221)의 대기열들(Index0, Index1, Index2, Index3)의 낮은 숫자부터 먼저 제공될 수 있다. 하지만, 이에 한정되는 것은 아니다.
제2 리드 커맨드 큐(222)는 스케줄링 이벤트가 발생하기 전에는 비어 있을 수 있다.
도 9는 리드 커맨드 및 물리 어드레스를 제1 리드 커맨드 큐에 저장하는 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 리드 커맨드들(RCMD1, RCMD2, RCMD3, RCMD4)과 물리 어드레스들이 제1 리드 커맨드 큐(221)의 대기열들(Index0, Index1, Index2, Index3) 각각에 저장되어 있는 동안, 커맨드 생성 제어부(210)는 호스트(400)로부터 제공된 논리 어드레스에 맵핑되는 물리 어드레스 및 리드 커맨드를 제1 리드 커맨드 큐(221)에 저장할 수 있다. 예를 들어, 플레인 번호 1(P1), 블록 번호 201(BLK201), 페이지 번호 30(PG30) 및 서브 페이지 번호 2(S2)를 포함하는 물리 어드레스 및 리드 커맨드(미도시)가 제1 리드 커맨드 큐(221)의 인덱스 번호 4(Index4)에 저장될 수 있다.
일반적으로, 커맨드 큐에 저장된 커맨드 및 물리 어드레스는 선입선출(FIFO; first in first out) 방식에 따라 출력될 수 있다. 예를 들면, 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 물리 어드레스 및 리드 커맨드(RCMD1)가 제일 먼저 출력되고, 제1 리드 커맨드 큐(221)의 인덱스 번호 1(Index1)에 저장된 물리 어드레스 및 리드 커맨드(RCMD2)가 그 다음에 출력될 수 있다.
도 10은 도 9에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 9 및 도 10을 참조하면, 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1) 및 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 커맨드(RCMD1)에 응답하여 플레인 번호 0(P0), 블록 번호 100(BLK100), 페이지 번호 30(PG30) 및 서브 페이지 번호 0(S0) 내지 서브 페이지 번호 3(S3)을 포함하는 물리 어드레스를 갖는 싱글 플레인(예를 들어, 0번 플레인(101))의 페이지에 리드 동작을 수행할 수 있다. 여기서, 싱글 플레인의 페이지에 수행되는 리드 동작은 싱글 플레인 리드 동작(SP read)으로 정의될 수 있다. 싱글 플레인 리드 동작(SP read)에 의한 데이터가 출력될 수 있다(DATA OUT). 출력된 데이터는 채널을 통해 메모리 컨트롤러(200)에 제공될 수 있다.
그 다음, 제1 리드 커맨드 큐(221)의 인덱스 번호 1(Index1)에 저장된 리드 커맨드(RCMD2) 및 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 커맨드(RCMD2)에 응답하여 플레인 번호 0(P0), 블록 번호 200(BLK200), 페이지 번호 10(PG10) 및 서브 페이지 번호 3(S3)을 포함하는 물리 어드레스에 대응되는 서브 페이지에 리드 동작(PGS read)을 수행할 수 있다. 서브 페이지에 저장된 데이터가 리드 동작(PGS read)에 의해 출력될 수 있다(DATA OUT).
제1 리드 커맨드 큐(221)의 인덱스 번호 1(Index1)에 저장된 리드 커맨드(RCMD2)가 메모리 장치(100)에 제공된 이후, 제1 리드 커맨드 큐(221)의 인덱스 번호 2(Index2)에 저장된 리드 커맨드(RCMD3) 및 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 커맨드(RCMD3)에 응답하여 플레인 번호 1(P1), 블록 번호 301(BLK301), 페이지 번호 50(PG50), 서브 페이지 번호 0(S0) 및 서브 페이지 번호 1(S1)을 포함하는 물리 어드레스를 갖는 싱글 플레인(예를 들어, 1번 플레인(102))의 페이지에 싱글 플레인 리드 동작(SP read)을 수행할 수 있다.
제1 리드 커맨드 큐(221)의 인덱스 번호 1(Index1)에 저장된 물리 어드레스와 제1 리드 커맨드 큐(221)의 인덱스 번호 2(Index2)에 저장된 물리 어드레스 각각의 플레인 번호가 서로 다르므로, 메모리 장치(100)는 플레인 인터리빙 방식으로 플레인 번호 0(P0)을 갖는 0번 플레인(101)과 플레인 번호 1(P1)을 갖는 1번 플레인(102)에 대한 리드 동작을 수행할 수 있다. 즉, 0번 플레인(101)에 대한 리드 동작(PGS read)과 1번 플레인(102)에 대한 싱글 플레인 리드 동작(SP read)이 일부 중첩될 수 있다.
1번 플레인(102)에 대해 수행된 싱글 플레인 리드 동작(SP read)에 의해 출력될 데이터는, 0번 플레인(101)에 대해 수행된 리드 동작(PGS read)에 의해 출력되는 데이터가 메모리 컨트롤러(200)에 제공된 이후에 출력된다(DATA OUT). 그 이유는 복수의 플레인들(예를 들면, 도 1에 도시된 플레인들(101~104) 또는 도 2에 도시된 플레인들(PLANE0, PLANE1, PLANE2, PLANE3))은 하나의 채널에 연결되기 때문이다.
그 다음, 제1 리드 커맨드 큐(221)의 인덱스 번호 3(Index3)에 저장된 리드 커맨드(RCMD4) 및 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 커맨드(RCMD4)에 응답하여 플레인 번호 3(P3), 블록 번호 903(BLK903), 페이지 번호 75(PG75) 및 서브 페이지 번호 1(S1)을 포함하는 물리 어드레스에 대응되는 서브 페이지에 리드 동작(PGS read)을 수행할 수 있다. 서브 페이지에 저장된 데이터가 리드 동작(PGS read)에 의해 출력될 수 있다(DATA OUT).
그 다음, 제1 리드 커맨드 큐(221)의 인덱스 번호 4(Index4)에 저장된 리드 커맨드 및 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 동작(PGS read)을 수행할 수 있다. 서브 페이지에 저장된 데이터가 리드 동작(PGS read)에 의해 출력될 수 있다(DATA OUT).
제1 리드 커맨드 큐(221)에 저장된 리드 커맨드들 및 물리 어드레스들은, 도 5를 참조하여 전술한 바와 같이, 메모리 장치(100)가 소거 동작을 수행하는 동안에 큐잉된 것일 수 있다. 이 경우, 리드 커맨드들 및 물리 어드레스들은, 현재 메모리 장치(100)에서 수행되는 동작이 완료될 때까지, 제1 리드 커맨드 큐(221)의 각 인덱스 번호에 계속 대기하고 있을 수 있다. 이에 따라, 호스트(400)의 읽기 요청에 대한 리드 동작을 수행하는 시간(또는 리드 비지 타임(tR))이 증가하게 되고, 리드 동작의 성능이 감소하게 되며, 호스트(400)의 읽기 요청에 대한 리드 응답이 지연되는 문제점이 있다.
이러한 문제점을 해결하기 위해, 제1 리드 커맨드 큐(221)에 저장된 물리 어드레스들 중 특정 출력 순서에 함께 메모리 장치(100)에 제공될 수 있는지 여부에 따라 제1 리드 커맨드 큐(221)를 다시 스케줄링할 필요가 있다.
도 11은 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 제2 리드 커맨드 큐에 스케줄링하는 일 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 제1 물리 어드레스는 플레인 번호 1(P1), 블록 번호 201(BLK201), 페이지 번호 30(PG30) 및 서브 페이지 번호 2(S2)를 포함하는 물리 어드레스인 것으로 가정한다.
커맨드 스케줄 제어부(230)는 제1 리드 커맨드 큐(221)에 저장된 물리 어드레스들 중 제1 물리 어드레스의 페이지 번호와 동일한 페이지 번호를 포함하는 적어도 하나의 제2 물리 어드레스를 검색할 수 있다.
일 실시 예에서, 제1 물리 어드레스 및 적어도 하나의 제2 물리 어드레스는, 플레인 번호가 서로 다른 물리 어드레스들일 수 있다. 예를 들면, 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 물리 어드레스는 제1 물리 어드레스의 플레인 번호와 다르고, 제1 물리 어드레스의 페이지 번호와 다른 물리 어드레스일 수 있다.
커맨드 스케줄 제어부(230)는 제1 리드 커맨드, 적어도 하나의 제2 물리 어드레스에 대응되는 적어도 하나의 제2 리드 커맨드, 및 제1 물리 어드레스 그룹을 제2 리드 커맨드 큐(222)의 인덱스 번호들 중 어느 하나의 인덱스 번호에 스케줄링할 수 있다. 예를 들면, 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 물리 어드레스와 제1 물리 어드레스는 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 스케줄링될 수 있다. 제1 물리 어드레스에 대응되는 제1 리드 커맨드 및 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 물리 어드레스에 대응되는 제2 리드 커맨드도 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 스케줄링될 수 있다. 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1)는 제1 리드 커맨드 및 제2 리드 커맨드를 포함할 수 있다. 여기서, 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)는 최우선 순위의 인덱스 번호에 해당될 수 있다.
도시되지 않았지만, 다른 실시 예에서, 제1 물리 어드레스 및 적어도 하나의 제2 물리 어드레스는, 플레인 번호 및 블록 번호가 모두 동일한 물리 어드레스들일 수 있다. 이 경우, 커맨드 스케줄 제어부(230)는 제1 물리 어드레스 그룹을 제2 리드 커맨드 큐(222)의 인덱스 번호들 중 어느 하나의 인덱스 번호에 스케줄링할 수 있다. 그리고 커맨드 스케줄 제어부(230)는 제1 리드 커맨드 또는 적어도 하나의 제2 물리 어드레스에 대응되는 제2 리드 커맨드를 제2 리드 커맨드 큐(222)의 인덱스 번호들 중 어느 하나의 인덱스 번호에 스케줄링할 수 있다.
도시되지 않았지만, 또 다른 실시 예에서, 제1 리드 커맨드 큐(221)에 저장된 물리 어드레스들 중 제1 물리 어드레스의 페이지 번호와 같은 페이지 번호를 포함하는 물리 어드레스가 존재하지 않는 경우, 제1 물리 어드레스는 도 9에 도시된 바와 같이 제2 리드 커맨드 큐(222)의 인덱스 번호 4(Index4)에 스케줄링될 수 있다.
도 12는 도 11에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 11 및 도 12를 참조하면, 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1) 및 물리 어드레스들이 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 커맨드(RCMD1)에 응답하여 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index)에 저장된 물리 어드레스들을 갖는 플레인들 각각의 페이지에 리드 동작(MP read)을 동시에 수행할 수 있다. 여기서, 플레인들 각각의 페이지에 동시에 수행되는 리드 동작은 멀티 플레인 리드 동작(MP read)으로 정의될 수 있다.
0번 플레인(101)에 대해 수행된 멀티 플레인 리드 동작(MP read)에 의해 데이터가 출력될 수 있다(DATA OUT). 그 다음, 1번 플레인(102)에 대해 수행된 멀티 플레인 리드 동작(MP read)에 의해 출력되는 데이터가 출력된다(DATA OUT).
제2 리드 커맨드 큐(222)의 인덱스 번호 1(Index1), 인덱스 번호 2(Index2), 및 인덱스 번호 3(Index3) 각각에 저장된 리드 커맨드 및 물리 어드레스가 메모리 장치(100)에 순차적으로 제공되고, 메모리 장치(100)는 각 리드 커맨드에 응답하여 리드 동작을 순차적으로 수행할 수 있다. 이에 대한 설명은 도 10을 참조하여 전술한 바와 동일하다.
전술한 바에 의하면, 리드 커맨드 큐를 재정렬함으로써 호스트(400)의 읽기 요청에 대한 리드 동작을 수행하는데 필요한 전체 센싱 동작의 횟수가 감소되고 호스트(400)의 읽기 요청에 대한 응답이 지연되는 현상을 방지하며 리드 동작의 성능이 증가하는 효과가 있다.
도 13은 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 제2 리드 커맨드 큐에 스케줄링하는 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 제1 물리 어드레스는 플레인 번호 1(P1), 블록 번호 201(BLK201), 페이지 번호 30(PG30) 및 서브 페이지 번호 2(S2)를 포함하는 물리 어드레스인 것으로 가정한다.
도 11을 참조하여 전술한 바와 같이, 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 물리 어드레스와 제1 물리 어드레스는 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 스케줄링될 수 있다. 제1 물리 어드레스에 대응되는 제1 리드 커맨드 및 제1 리드 커맨드 큐(221)의 인덱스 번호 0(Index0)에 저장된 물리 어드레스에 대응되는 제2 리드 커맨드도 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 스케줄링될 수 있다.
일 실시 예에서, 커맨드 스케줄 제어부(230)는 제1 리드 커맨드 큐(221)에 저장된 물리 어드레스들 중 제2 물리 어드레스 그룹을 검색할 수 있다. 그리고, 커맨드 스케줄 제어부(230)는 제1 물리 어드레스 그룹 및 제2 물리 어드레스 그룹을 제2 리드 커맨드 큐의 연속되는 인덱스 번호들에 순차적으로 스케줄링할 수 있다.
예를 들면, 제1 리드 커맨드 큐(221)의 인덱스 번호 3(Index3)에 저장된 물리 어드레스가 제2 물리 어드레스 그룹에 포함될 수 있다.
제1 물리 어드레스 그룹이 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 저장된 경우, 제1 리드 커맨드 큐(221)의 인덱스 번호 3(Index3)에 저장된 물리 어드레스 및 리드 커맨드는 제2 리드 커맨드 큐(222)의 인덱스 번호 1(Index1)에 스케줄링될 수 있다. 제2 리드 커맨드 큐(222)의 인덱스 번호 1(Index1)에 저장된 리드 커맨드(RCMD2)의 개수는 1개일 수 있다.
제1 리드 커맨드 큐(221)의 인덱스 번호 1(Index1)에 저장된 물리 어드레스 및 리드 커맨드는 제2 리드 커맨드 큐(222)의 인덱스 번호 3(Index3)에 스케줄링될 수 있다.
제1 리드 커맨드 큐(221)의 인덱스 번호 2(Index2)에 저장된 물리 어드레스 및 리드 커맨드는 제2 리드 커맨드 큐(222)의 인덱스 번호 2(Index2)에 스케줄링될 수 있다.
도 14는 도 13에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 13 및 도 14를 참조하면, 제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1) 및 물리 어드레스들이 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 멀티 플레인 리드 동작(MP read)을 수행할 수 있다. 멀티 플레인 리드 동작(MP read)에 의해 데이터가 순차적으로 출력될 수 있다(DATA OUT).
제2 리드 커맨드 큐(222)의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1)가 메모리 장치(100)에 제공된 이후, 제2 리드 커맨드 큐(222)의 인덱스 번호 1(Index1)에 저장된 리드 커맨드(RCMD2) 및 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 리드 동작(PGS read)을 수행할 수 있다.
메모리 장치(100)는 플레인 인터리빙 방식으로 플레인 번호 0(P0)을 갖는 0번 플레인(101), 플레인 번호 1(P1)을 갖는 1번 플레인(102), 및 플레인 번호 3(P3)을 갖는 2번 플레인(103) 각각에 대한 리드 동작을 수행할 수 있다. 즉, 멀티 플레인 리드 동작(MP read) 및 리드 동작(PGS read)이 일부 중첩될 수 있다.
리드 동작(PGS read)에 의한 데이터는, 멀티 플레인 리드 동작(MP read)에 의한 데이터가 순차적으로 출력된 이후에, 출력될 수 있다(DATA OUT).
제2 리드 커맨드 큐(222)의 인덱스 번호 2(Index2)에 저장된 리드 커맨드(RCMD3) 및 물리 어드레스들이 메모리 장치(100)에 제공되면, 메모리 장치(100)는 리드 동작(PGS read)을 수행하고, 리드 동작(PGS read)에 의한 데이터가 출력될 수 있다.
제2 리드 커맨드 큐(222)의 인덱스 번호 3(Index3)에 저장된 리드 커맨드(RCMD4) 및 물리 어드레스가 메모리 장치(100)에 제공되면, 메모리 장치(100)는 리드 동작(PGS read)을 수행하고, 리드 동작(PGS read)에 의한 데이터가 출력될 수 있다.
전술한 바에 의하면, 리드 커맨드 큐를 재정렬함으로써 호스트(400)의 읽기 요청에 대한 리드 동작을 수행하는데 필요한 전체 센싱 동작의 횟수가 감소되고 호스트(400)의 읽기 요청에 대한 응답이 지연되는 현상을 방지하며 리드 동작의 성능이 증가하는 효과가 있다.
도 15는 본 발명의 다른 실시 예에 따른 커맨드 저장부를 설명하기 위한 도면이다.
도 15를 참조하면, 커맨드 저장부(220')는 제1 리드 커맨드 큐(221'), 제2 리드 커맨드 큐(222'), 및 제3 리드 커맨드 큐(223')를 포함할 수 있다.
제1 리드 커맨드 큐(221')는, 배경 동작을 수행하는 동안에 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드 및 제1 물리 어드레스가 저장된 리드 커맨드 큐일 수 있다. 예를 들면, 제1 리드 커맨드 큐(221')에 저장된 제1 물리 어드레스는 플레인 번호 0(P0), 블록 번호 100(BLK100), 페이지 번호 5(PG5), 서브 페이지 번호 0(S0) 및 서브 페이지 번호 1(S1)을 포함할 수 있다. 제1 리드 커맨드(BRCMD1)는 가비지 컬렉션 동작에서 빅팀 블록에 포함된 유효 데이터를 리드할 것을 지시하는 커맨드일 수 있다. 하지만, 이에 한정되는 것은 아니다.
제2 리드 커맨드 큐(222')는 도 8을 참조하여 전술한 제1 리드 커맨드 큐(221)와 동일할 수 있다.
제3 리드 커맨드 큐(223')는 도 8을 참조하여 전술한 제2 리드 커맨드 큐(222)와 동일할 수 있다.
도 16은 리드 커맨드 및 물리 어드레스를 스케줄링하는 일 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 제1 리드 커맨드 큐(221')에는, 배경 동작을 수행하는 동안에 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드(BRCMD1) 및 제1 물리 어드레스가 저장될 수 있다. 제1 물리 어드레스는 플레인 번호 0(P0), 블록 번호 100(BLK100), 페이지 번호 5(PG5), 서브 페이지 번호 0(S0) 및 서브 페이지 번호 1(S1)을 포함할 수 있다.
배경 동작이 수행되는 동안 호스트(400)가 읽기 요청을 커맨드 생성 제어부(210)에 제공할 수 있다.
커맨드 생성 제어부(210)는 호스트(400)의 읽기 요청에 응답하여 제2 리드 커맨드를 생성할 수 있다. 커맨드 생성 제어부(210)는 호스트(400)로부터 제공되는 논리 어드레스를 제2 물리 어드레스로 변환할 수 있다. 커맨드 생성 제어부(210)는 제2 리드 커맨드 및 제2 물리 어드레스를 제2 리드 커맨드 큐(222')에 저장할 수 있다. 제2 물리 어드레스는, 예를 들면, 플레인 번호 0(P0), 블록 번호 101(BLK101), 페이지 번호 5(PG5), 및 서브 페이지 번호 0(S0)을 포함할 수 있다.
커맨드 스케줄 제어부(230)는 제1 물리 어드레스의 제1 페이지 번호와 제2 물리 어드레스의 제2 페이지 번호를 비교할 수 있다. 구체적으로, 제1 페이지 번호와 제2 페이지 번호가 동일한지 여부를 확인할 수 있다. 커맨드 스케줄 제어부(230)는 제1 페이지 번호 및 제2 페이지 번호가 서로 동일한지 여부에 따라 제1 물리 어드레스와 제2 물리 어드레스 및 제2 리드 커맨드를 제3 리드 커맨드 큐(223')에 스케줄링할 수 있다.
일 실시 예에서, 제1 물리 어드레스의 제1 플레인 번호는, 제2 물리 어드레스의 제2 플레인 번호와 다를 수 있다. 이 경우, 커맨드 스케줄 제어부(230)는 제1 리드 커맨드 및 제1 물리 어드레스와 제2 물리 어드레스 및 제2 리드 커맨드를 제3 리드 커맨드 큐(223')의 최우선 순위의 인덱스 번호에 스케줄링할 수 있다. 예를 들면, 제1 물리 어드레스와 제2 물리 어드레스를 제3 리드 커맨드 큐(223')의 인덱스 번호 0(Index0)에 스케줄링할 수 있다. 또한, 리드 커맨드들을 제3 리드 커맨드 큐(223')의 인덱스 번호 0(Index0)에 스케줄링할 수 있다. 제3 리드 커맨드 큐(223')의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1)는 제1 물리 어드레스에 대응되는 리드 커맨드 및 제2 물리 어드레스에 대응되는 리드 커맨드를 포함할 수 있다.
도시되지 않았지만, 다른 실시 예에서, 제1 물리 어드레스의 제1 플레인 번호는 제2 물리 어드레스의 제2 플레인 번호와 동일하고, 제1 물리 어드레스의 제1 블록 번호는 제2 물리 어드레스의 제2 블록 번호와 동일할 수 있다. 커맨드 스케줄 제어부(230)는 제1 물리 어드레스와 제2 물리 어드레스 및 제2 리드 커맨드(또는 제1 리드 커맨드)를 제3 리드 커맨드 큐(223')의 최우선 순위의 인덱스 번호에 스케줄링할 수 있다.
제1 물리 어드레스와 제2 물리 어드레스는 제3 리드 커맨드 큐(223’)에서 병합(combining)될 수 있다. 한편, 제1 리드 커맨드 큐(221’)에 저장된 리드 커맨드(BRCMD1) 및 물리 어드레스는 폐기(discard)될 수 있다.
도 17은 도 16에 도시된 실시 예에 따라 수행되는 리드 동작을 예시적으로 나타낸 도면이다.
도 16 및 도 17을 참조하면, 제3 리드 커맨드 큐(223')의 인덱스 번호 0(Index0)에 저장된 리드 커맨드(RCMD1), 제1 물리 어드레스 및 제2 물리 어드레스가 메모리 장치(100)에 제공될 수 있다. 리드 커맨드(RCMD1)는 제1 물리 어드레스를 갖는 제1 플레인의 페이지를 리드할 것을 지시하는 리드 커맨드(예를 들어, 제1 리드 커맨드) 및 제2 물리 어드레스를 갖는 제2 플레인의 페이지를 리드할 것을 지시하는 리드 커맨드(예를 들어, 제2 리드 커맨드)를 포함할 수 있다.
메모리 장치(100)는 리드 커맨드(RCMD1)에 응답하여, 제1 물리 어드레스를 갖는 제1 플레인의 페이지와 제2 물리 어드레스를 갖는 제2 플레인의 페이지에 리드 동작을 동시에 수행할 수 있다. 즉, 메모리 장치(100)는 제1 물리 어드레스를 갖는 제1 플레인과 제2 물리 어드레스를 갖는 제2 플레인에 멀티 플레인 리드 동작(MP read)을 수행할 수 있다.
멀티 플레인 리드 동작(MP read)이 수행되면, 메모리 장치(100)는 제1 플레인의 페이지에 저장된 데이터와 제2 플레인의 페이지에 저장된 데이터를 메모리 컨트롤러(200)에 순차적으로 제공할 수 있다. 예를 들면, 0번 플레인(101)과 1번 플레인(102)에 대해 수행된 멀티 플레인 리드 동작(MP read)이 완료되면, 1번 플레인(102)의 페이지에 저장된 데이터가 출력되고(DATA OUT), 그 다음 0번 플레인(101)의 페이지에 저장된 데이터가 출력될 수 있다(DATA OUT). 즉, 각 플레인에 대한 리드 동작에 의해 출력되는 데이터의 시점에 차이(ΔT)가 발생할 수 있다. 이는 호스트(400)로부터 제공되는 읽기 요청에 대한 응답이 배경 동작보다 우선하기 때문이다.
전술한 바에 의하면, 리드 커맨드 큐를 재정렬함으로써 호스트(400)의 읽기 요청에 대한 리드 동작을 수행하는데 필요한 전체 센싱 동작의 횟수가 감소되고 호스트(400)의 읽기 요청에 대한 응답이 지연되는 현상을 방지하며 리드 동작의 성능이 증가하는 효과가 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 컨트롤러(200)는 호스트(400)로부터 읽기 요청 및 논리 어드레스를 수신한다(S110).
메모리 컨트롤러(200)는 리드 커맨드를 생성하고 논리 어드레스를 물리 어드레스로 변환한다(S120).
메모리 컨트롤러(200)는 변환된 물리 어드레스와 리드 커맨드 큐에 이미 저장된 물리 어드레스를 병합 가능한지 여부를 판단한다(S130). 물리 어드레스들 간의 병합 가능 여부는 전술한 바와 같이, 플레인 번호가 서로 다르고 페이지 번호가 서로 동일한지 여부를 판단하거나 플레인 번호, 블록 번호 및 페이지 번호가 모두 동일한지 여부를 판단하거나 플레인 인터리빙 방식으로 리드 동작이 가능한지 여부를 판단한다.
물리 어드레스들이 병합 가능하면(S130, 예), 메모리 컨트롤러(200)는 물리 어드레스들을 병합하여 리드 커맨드 큐를 재정렬한다(S140). 물리 어드레스들을 병합하여 리드 커맨드 큐를 재정렬하는 것은, 전술한 바와 같이, 멀티 플레인 리드 동작(MP read) 또는 싱글 플레인 리드 동작(SP read)이 수행 가능하도록, 변환된 물리 어드레스가 리드 커맨드 큐에 이미 저장된 물리 어드레스의 대기열에 스케줄링되는 것을 의미할 수 있다.
물리 어드레스들이 병합 불가능하면(S130, 아니오), 메모리 컨트롤러(200)는 생성된 리드 커맨드와 변환된 물리 어드레스를 리드 커맨드 큐에 저장한다(S150). 구체적으로, 메모리 컨트롤러(200)는 생성된 리드 커맨드와 변환된 물리 어드레스를 리드 커맨드 큐에서 비어 있는 대기열에 저장한다. 이에 대한 설명은 전술한 바와 동일하다.
메모리 컨트롤러(200)는 리드 커맨드 큐에 저장된 리드 커맨드와 물리 어드레스를 스케줄링된 순서에 따라 순차적으로 메모리 장치(100)에 출력한다(S160).
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 컨트롤러(200)는 프로세서(201), RAM(202), 에러 정정 회로(203), 호스트 인터페이스(204), ROM(205), 및 플래시 인터페이스(206)를 포함할 수 있다.
프로세서(201)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
RAM(202)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, RAM(202)은 버퍼 메모리일 수 있다.
에러 정정 회로(203)는 메모리 장치(100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성할 수 있다.
에러 정정 회로(203)는, 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트(미도시)는 메모리 장치(100)에 저장될 수 있다.
에러 정정 회로(203)는, 메모리 장치(100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 에러 정정 회로(203)는 패리티(parity)를 사용하여 에러를 정정할 수 있다.
예를 들면, 에러 정정 회로(203)는 LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
에러 정정 회로(203)는 프로그램 동작에서 메모리 장치(100)로 프로그램될 데이터의 에러 정정 코드 값을 계산할 수 있다.
에러 정정 회로(203)는 리드 동작에서 메모리 장치(100)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행할 수 있다.
에러 정정 회로(203)는 페일된 데이터의 복원 동작에서 메모리 장치(100)로부터 복원된 데이터의 에러 정정 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(204)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
ROM(205)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(206)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(206)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수도 있다.
플래시 인터페이스(206)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 20은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.
예시적으로, 메모리 장치(2100)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드, 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 21을 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.
SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결된다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 22는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 22를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
100: 메모리 장치
101: 0번 플레인
102: 1번 플레인
103: 2번 플레인
104: 3번 플레인
200: 메모리 컨트롤러
210: 커맨드 생성 제어부
220: 커맨드 저장부
230: 커맨드 스케줄 제어부
400: 호스트
1000: 저장 장치

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 메모리 장치에 저장된 데이터를 리드할 것을 지시하는 리드 커맨드들과 각 리드 커맨드에 대응되는 물리 어드레스가 인덱스 번호에 따라 저장된 제1 리드 커맨드 큐와, 제2 리드 커맨드 큐를 포함하는 커맨드 저장부, 상기 물리 어드레스는, 플레인 번호, 블록 번호 및 페이지 번호를 포함하고;
    호스트로부터 제공되는 읽기 요청에 응답하여 제1 리드 커맨드를 생성하고, 상기 호스트로부터 제공되는 논리 어드레스를 제1 물리 어드레스로 변환하고, 상기 제1 리드 커맨드 및 상기 제1 물리 어드레스를 상기 제1 리드 커맨드 큐에 저장하는 커맨드 생성 제어부; 및
    상기 커맨드 생성 제어부로부터 제공되는 스케줄링 이벤트 신호에 응답하여, 상기 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 상기 제1 물리 어드레스의 페이지 번호와 동일한 페이지 번호를 포함하는 적어도 하나의 제2 물리 어드레스 및 상기 제1 물리 어드레스를 포함하는 제1 물리 어드레스 그룹을 검색하고, 상기 제1 리드 커맨드 큐에 저장된 물리 어드레스들 중 상기 제1 물리 어드레스 그룹의 모든 플레인 번호와 다른 플레인 번호를 포함하는 물리 어드레스를 모두 포함하는 제2 물리 어드레스 그룹 및 상기 제1 물리 어드레스 그룹을 상기 제2 리드 커맨드 큐의 연속되는 인덱스 번호들에 순차적으로 스케줄링하는 커맨드 스케줄 제어부를 포함하는 메모리 컨트롤러.
  2. 제1 항에 있어서,
    상기 커맨드 생성 제어부는,
    상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장된 데이터를 삭제하는 소거 동작을 수행할 것을 지시하는 이레이즈 커맨드를 상기 메모리 장치에 제공하고, 호스트가 제공하는 요청에 응답하여 상기 소거 동작을 중단할 것을 지시하는 중단 커맨드를 상기 메모리 장치에 제공하고, 상기 요청에 대응되는 동작이 완료된 뒤, 상기 소거 동작을 재개할 것을 지시하는 재개 커맨드를 상기 메모리 장치에 제공하고, 상기 재개 커맨드가 출력된 이후에 상기 스케줄링 이벤트 신호를 상기 커맨드 스케줄 제어부에 제공하는 메모리 컨트롤러.
  3. 제1 항에 있어서,
    상기 커맨드 생성 제어부는,
    상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장된 데이터를 삭제하는 소거 동작을 수행하거나 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 데이터를 저장하는 쓰기 동작을 수행할 것을 지시하는 커맨드를 상기 메모리 장치에 제공하고, 상기 커맨드가 상기 메모리 장치에 제공된 이후 미리 설정된 기간 경과 후에 상기 스케줄링 이벤트 신호를 상기 커맨드 스케줄 제어부에 제공하는 메모리 컨트롤러.
  4. 제1 항에 있어서,
    상기 제1 물리 어드레스 및 상기 적어도 하나의 제2 물리 어드레스는,
    상기 플레인 번호 및 상기 블록 번호가 모두 동일한 물리 어드레스들인, 메모리 컨트롤러.
  5. 제4 항에 있어서,
    상기 커맨드 스케줄 제어부는,
    상기 제1 리드 커맨드 및 상기 제1 물리 어드레스 그룹을 상기 제2 리드 커맨드 큐의 인덱스 번호들 중 어느 하나의 인덱스 번호에 스케줄링하는 메모리 컨트롤러.
  6. 제1 항에 있어서,
    상기 제1 물리 어드레스 및 상기 적어도 하나의 제2 물리 어드레스는,
    상기 플레인 번호가 서로 다른 물리 어드레스들인, 메모리 컨트롤러.
  7. 제6 항에 있어서,
    상기 커맨드 스케줄 제어부는,
    상기 제1 리드 커맨드, 상기 적어도 하나의 제2 물리 어드레스에 대응되는 적어도 하나의 제2 리드 커맨드, 및 상기 제1 물리 어드레스 그룹을 상기 제2 리드 커맨드 큐의 인덱스 번호들 중 어느 하나의 인덱스 번호에 스케줄링하는 메모리 컨트롤러.
  8. 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    배경 동작을 수행하는 동안에 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드 및 제1 물리 어드레스가 저장된 제1 리드 커맨드 큐, 제2 리드 커맨드 큐, 및 제3 리드 커맨드 큐를 포함하는 커맨드 저장부, 상기 제1 물리 어드레스는, 제1 플레인 번호, 제1 블록 번호 및 제1 페이지 번호를 포함하고;
    상기 배경 동작이 수행되는 동안 호스트로부터 제공되는 읽기 요청에 응답하여, 상기 메모리 장치에 저장된 데이터를 리드할 것을 지시하는 제2 리드 커맨드와 상기 호스트로부터 제공되는 논리 어드레스를 제2 물리 어드레스로 변환하고, 상기 제2 리드 커맨드 및 상기 제2 물리 어드레스를 상기 제2 리드 커맨드 큐에 저장하는 커맨드 생성 제어부, 상기 제2 물리 어드레스는, 제2 플레인 번호, 제2 블록 번호 및 제2 페이지 번호를 포함하고; 및
    상기 제1 페이지 번호와 상기 제2 페이지 번호가 동일한지 여부에 따라 상기 제1 물리 어드레스와 상기 제2 물리 어드레스 및 상기 제2 리드 커맨드를 상기 제3 리드 커맨드 큐에 스케줄링하는 커맨드 스케줄 제어부를 포함하는 메모리 컨트롤러.
  9. 제8 항에 있어서,
    상기 제1 플레인 번호는, 상기 제2 플레인 번호와 동일하고,
    상기 제1 블록 번호는, 상기 제2 블록 번호와 동일하고,
    상기 커맨드 스케줄 제어부는,
    상기 제1 물리 어드레스와 상기 제2 물리 어드레스 및 상기 제2 리드 커맨드를 상기 제3 리드 커맨드 큐의 최우선 순위의 인덱스 번호에 스케줄링하는 메모리 컨트롤러.
  10. 제9 항에 있어서,
    상기 제1 플레인 번호는, 상기 제2 플레인 번호와 다르고,
    상기 커맨드 스케줄 제어부는,
    상기 제1 리드 커맨드 및 상기 제1 물리 어드레스와 상기 제2 물리 어드레스 및 상기 제2 리드 커맨드를 상기 제3 리드 커맨드 큐의 최우선 순위의 인덱스 번호에 스케줄링하는 메모리 컨트롤러.
  11. 복수의 플레인들을 메모리 장치; 및
    호스트로부터 제공되는 읽기 요청에 응답하여 상기 메모리 장치에 저장된 데이터를 리드하는 리드 동작을 수행할 것을 지시하는 제1 리드 커맨드 및 상기 호스트로부터 제공된 논리 어드레스에 맵핑되는 제1 물리 어드레스를 제1 리드 커맨드 큐에 저장하고, 상기 제1 리드 커맨드 큐에 저장된 리드 커맨드들 및 물리 어드레스들을 스케줄링된 순서에 따라 상기 메모리 장치에 순차적으로 제공하는 메모리 컨트롤러를 포함하되,
    상기 물리 어드레스들은 각각,
    플레인 번호, 블록 번호 및 페이지 번호를 포함하고,
    상기 메모리 컨트롤러는,
    상기 제1 리드 커맨드 큐에 저장된 상기 물리 어드레스들 중 최우선 순위의 인덱스 번호에 스케줄링된 제2 물리 어드레스의 페이지 번호와 상기 제1 물리 어드레스의 페이지 번호가 동일하면, 상기 제1 물리 어드레스를 상기 최우선 순위의 인덱스 번호에 스케줄링하는 저장 장치.
  12. 제11 항에 있어서,
    상기 제1 물리 어드레스 및 상기 제2 물리 어드레스는,
    플레인 번호, 블록 번호 및 페이지 번호가 모두 동일한 물리 어드레스들이고,
    상기 메모리 컨트롤러는,
    상기 제1 물리 어드레스를 상기 최우선 순위의 인덱스 번호에 스케줄링하는 저장 장치.
  13. 제12 항에 있어서,
    상기 메모리 장치는,
    상기 제2 물리 어드레스에 대응되는 제2 리드 커맨드에 응답하여, 상기 제1 물리 어드레스 및 상기 제2 물리 어드레스를 갖는 단일 플레인의 페이지에 리드 동작을 수행하고,
    상기 단일 플레인의 페이지에 저장된 데이터를 상기 메모리 컨트롤러에 제공하는 저장 장치.
  14. 제11 항에 있어서,
    상기 제1 물리 어드레스 및 상기 제2 물리 어드레스는,
    플레인 번호가 서로 다르고, 페이지 번호가 모두 동일한 물리 어드레스들이고,
    상기 메모리 컨트롤러는,
    상기 제1 리드 커맨드 및 상기 제1 물리 어드레스를 상기 최우선 순위의 인덱스 번호에 스케줄링하는 저장 장치.
  15. 제14 항에 있어서,
    상기 메모리 장치는,
    상기 제2 물리 어드레스에 대응되는 제2 리드 커맨드 및 상기 제1 리드 커맨드에 응답하여, 상기 제1 물리 어드레스를 갖는 제1 플레인의 페이지와 상기 제2 물리 어드레스를 갖는 제2 플레인의 페이지에 리드 동작을 동시에 수행하고,
    상기 제1 플레인의 페이지에 저장된 데이터와 상기 제2 플레인의 페이지에 저장된 데이터를 상기 메모리 컨트롤러에 순차적으로 제공하는 저장 장치.
  16. 제11 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 물리 어드레스의 페이지 번호가 상기 제2 물리 어드레스의 페이지 번호와 다르면, 상기 제1 리드 커맨드 및 상기 제1 물리 어드레스를 상기 제1 리드 커맨드 큐에 저장된 상기 리드 커맨드들 및 상기 물리 어드레스들 다음에 출력될 인덱스 번호에 스케줄링하는 저장 장치.
  17. 제16 항에 있어서,
    상기 메모리 장치는,
    상기 제2 물리 어드레스에 대응되는 제2 리드 커맨드에 응답하여, 상기 복수의 플레인들 중 상기 제2 물리 어드레스를 갖는 플레인의 페이지에 리드 동작을 수행하고,
    상기 제2 물리 어드레스를 갖는 플레인에 대한 리드 동작이 완료된 이후, 상기 제1 리드 커맨드에 응답하여 상기 복수의 플레인들 중 상기 제1 물리 어드레스를 갖는 플레인의 페이지에 리드 동작을 수행하는 저장 장치.
  18. 제16 항에 있어서,
    상기 메모리 컨트롤러는,
    스케줄링 이벤트가 발생함에 응답하여, 상기 제1 리드 커맨드 큐에 저장된 상기 물리 어드레스들 및 상기 제1 물리 어드레스 중 플레인 번호가 서로 다른 물리 어드레스들을 모두 포함하는 물리 어드레스 그룹을 검색하고,
    상기 제1 리드 커맨드 큐에 저장된 상기 물리 어드레스들 및 상기 제1 물리 어드레스 중 상기 물리 어드레스 그룹 이외의 나머지 물리 어드레스들, 상기 물리 어드레스 그룹, 리드 커맨드들을 제2 리드 커맨드 큐의 연속되는 인덱스 번호들에 순차적으로 스케줄링하는 저장 장치.
  19. 제18 항에 있어서,
    상기 메모리 장치는,
    상기 물리 어드레스 그룹에 대응되는 리드 커맨드들에 순차적으로 응답하여, 복수의 플레인들에 대해 리드 동작들을 수행하고,
    상기 리드 동작들은, 일부 중첩되는, 저장 장치.
  20. 제19 항에 있어서,
    상기 메모리 장치는,
    각 플레인에서 출력되는 데이터를 상기 메모리 컨트롤러에 순차적으로 제공하는 저장 장치.
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