KR20140048413A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 서브 메모리 블록들 및 리던던시 메모리 블록을 포함하는 메모리 셀 어레이; 서브 메모리 블록들에 각각 대응하는 복수의 데이터 라인 그룹들; 리던던시 메모리 블록에 대응하는 리던던시 데이터 라인 그룹; 및 복수의 데이터 라인 그룹들과 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 복수의 스위칭 회로들을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
다양한 원인들로 인해, 반도체 메모리 장치의 메모리 셀 어레이는 배드 영역을 포함할 수 있다. 메모리 셀 어레이는 이러한 배드 영역을 대체하기 위한 리던던시 메모리 영역을 포함한다. 예를 들면, 메모리 셀 어레이의 배드 영역은 반도체 메모리 장치의 공정 후 테스트 단계에서 검출되며, 반도체 메모리 장치는 배드 영역 대신 리던던시 메모리 영역이 사용되도록 세팅된다.
본 발명의 실시 예는 감소된 면적을 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서브 메모리 블록들 및 리던던시 메모리 블록을 포함하는 메모리 셀 어레이; 상기 서브 메모리 블록들에 프로그램될 데이터 및 상기 서브 메모리 블록들로부터 읽혀진 데이터를 전달하도록 구성되는 복수의 데이터 라인 그룹들; 상기 리던던시 메모리 블록에 프로그램될 데이터 및 상기 리던던시 메모리 블록으로부터 읽혀진 데이터를 전달하도록 구성되는 리던던시 데이터 라인 그룹; 및 상기 복수의 데이터 라인 그룹들과 상기 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 복수의 스위칭 회로들을 포함한다.
실시 예로서, 상기 반도체 메모리 장치는 상기 서브 메모리 블록들과 상기 복수의 데이터 라인 그룹들 사이에 연결된 복수의 페이지 버퍼들; 및 상기 리던던시 메모리 블록과 상기 리던던시 데이터 라인 그룹 사이에 연결된 리던던시 페이지 버퍼를 더 포함할 수 있다.
상기 리던던시 메모리 블록에 프로그램될 데이터는 상기 복수의 데이터 라인 그룹들 중 하나를 통해 상기 리던던시 데이터 라인 그룹에 전달되고, 상기 리던던시 페이지 버퍼는 상기 리던던시 데이터 라인 그룹을 통해 전달받은 데이터를 상기 리던던시 메모리 블록에 프로그램하도록 구성될 수 있다.
상기 리던던시 페이지 버퍼는 상기 리던던시 메모리 블록으로부터 데이터를 읽도록 구성되고, 상기 리던던시 메모리 블록으로부터 읽혀진 데이터는 상기 리던던시 데이터 라인 그룹을 통해 상기 복수의 데이터 라인 그룹들 중 하나에 전달될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 제 1 및 제 2 서브 메모리 블록들; 제 1 및 제 2 리던던시 메모리 블록들; 상기 제 1 및 제 2 서브 메모리 블록들에 각각 대응하는 제 1 및 제 2 데이터 라인 그룹들; 상기 제 1 및 제 2 리던던시 메모리 블록들에 각각 대응하는 제 1 및 제 2 리던던시 데이터 라인 그룹들; 상기 제 1 데이터 라인 그룹과 상기 제 1 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 제 1 스위칭 회로; 상기 제 1 및 제 2 리던던시 데이터 라인 그룹들을 선택적으로 연결하도록 구성되는 제 2 스위칭 회로; 및 상기 제 2 리던던시 데이터 라인 그룹과 상기 제 2 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 제 3 스위칭 회로를 포함한다.
실시 예로서, 상기 반도체 메모리 장치는 상기 제 1 및 제 2 리던던시 메모리 블록들 중 상기 제 1 서브 메모리 블록의 배드 영역을 대체하기 위해 사용될 리던던시 메모리 블록을 선택하도록 구성되는 제 1 리던던시 선택부; 및 상기 제 1 및 제 2 리던던시 메모리 블록들 중 상기 제 2 서브 메모리 블록의 배드 영역을 대체하기 위해 사용될 리던던시 메모리 블록을 선택하도록 구성되는 제 2 리던던시 선택부를 포함하는 상기 리던던시 선택기를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는 서브 메모리 블록들 및 리던던시 메모리 블록을 포함하는 메모리 셀 어레이; 상기 서브 메모리 블록들에 각각 대응하는 복수의 데이터 라인 그룹들; 상기 리던던시 메모리 블록에 대응하는 리던던시 데이터 라인 그룹; 및 상기 복수의 데이터 라인 그룹들과 상기 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 복수의 스위칭 회로들을 포함한다. 상기 리던던시 메모리 블록에 프로그램될 데이터는 상기 복수의 데이터 라인 그룹들 중 하나를 통해 상기 리던던시 데이터 라인 그룹에 전달되고, 상기 리던던시 메모리 블록으로부터 읽혀진 데이터는 상기 리던던시 데이터 라인 그룹을 통해 상기 복수의 데이터 라인 그룹들 중 하나에 전달된다.
본 발명의 실시 예에 따르면, 감소된 면적을 갖는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 도 1의 데이터 라인들을 제어하는 방법을 설명하기 위한 도면이다.
도 4는 페이지 버퍼 회로, 데이터 라인 그룹들 및 스위칭 회로들을 좀 더 상세히 보여주는 블록도이다.
도 5는 도 4의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 6은 도 5의 페이지 버퍼부들 중 어느 하나를 보여주는 블록도이다.
도 7은 도 3의 리던던시 선택기를 보여주는 블록도이다.
도 8은 도 7의 제 1 리던던시 선택부를 보여주는 블록도이다.
도 9는 도 7의 제 2 리던던시 선택부를 보여주는 블록도이다.
도 10은 페일 신호들 및 리던던시 신호들에 따라 스위칭 회로들을 제어하는 방법을 설명하기 위한 테이블이다.
도 11은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK)를 보여주는 블록도이다.
먼저 도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼 회로(140) 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLkz)을 포함한다. 복수의 메모리 블록들(BLK1~BLkz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 행 방향으로 배치된 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배치된 메모리 셀들은 비트 라인들(BL)에 연결된다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
복수의 메모리 셀들 각각은 싱글 레벨 셀(Single Level Cell, SLC) 또는 멀티 레벨 셀(Multi Level Cell, MLC)로서 동작할 수 있다. 예를 들면, 메모리 셀이 싱글 레벨 셀인 경우에 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 하나의 메모리 셀이 멀티 레벨 셀인 경우에 하나의 워드 라인에 연결된 메모리 셀들은 2이상의 페이지들을 구성한다.
이어서 도 2를 참조하면, 하나의 메모리 블록(BLK)은 제 1 및 제 2 서브 메모리 블록들(SMB1, SMB2), 그리고 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2)을 포함한다.
본 발명의 실시 예에 따르면, 제 1 리던던시 메모리 블록(RMB1)은 제 1 서브 메모리 블록(SMB1) 내의 배드(bad) 영역 뿐만 아니라 제 2 서브 메모리 블록(SMB2) 내의 배드 영역을 대체하기 위한 메모리 영역이다. 또한, 제 2 리던던시 메모리 블록(RMB2)은 제 2 서브 메모리 블록(SMB2) 내의 배드 영역 뿐만 아니라 제 1 서브 메모리 블록(SMB1) 내의 배드 영역을 대체하기 위한 메모리 영역이다.
다시 도 1을 참조하면, 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 제어 로직(150)으로부터 블록 어드레스(BA) 및 행 어드레스(RA)를 수신한다.
어드레스 디코더(120)는 블록 어드레스(BA)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 행 어드레스(RA)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 워드 라인들 중 하나를 선택한다.
어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 입출력 버퍼 회로(140)에 연결된다. 페이지 버퍼 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 페이지 버퍼 회로(130)는 제어 로직(150)으로부터 리던던시 열 어드레스(RCA)를 수신한다. 페이지 버퍼 회로(130)는 리던던시 열 어드레스(RCA)를 디코딩하도록 구성된다.
프로그램 시에, 페이지 버퍼 회로(130)는 입출력 버퍼 회로(140)로부터 프로그램될 데이터(DATA)를 수신하고, 프로그램될 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 어드레스가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다.
읽기 동작 시에, 페이지 버퍼 회로(130)는 비트 라인들(BL) 중 디코딩된 어드레스가 가리키는 비트 라인들을 통해 데이터를 읽고, 읽어진 데이터(DATA)를 입출력 버퍼 회로(140)로 출력한다.
소거 동작 시에, 페이지 버퍼 회로(130)는 비트 라인들(BL)을 플로팅시킨다.
실시 예로서, 페이지 버퍼 회로(130)는 복수의 페이지 버퍼들(도 3의 PB1, RPB1, RPB2, PB2 참조) 및 열 선택 회로 등을 포함할 수 있다.
입출력 버퍼 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결된다. 입출력 버퍼 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다.
입출력 버퍼 회로(140)는 외부와 데이터(DATA)를 교환한다. 프로그램 시에, 입출력 버퍼 회로(140)는 외부로부터 프로그램될 데이터(DATA)를 수신하고 프로그램될 데이터(DATA)를 페이지 버퍼 회로(130)에 전송한다. 읽기 시에, 입출력 버퍼 회로(140)는 페이지 버퍼 회로(130)로부터 읽혀진 데이터(DATA)를 수신하고 읽혀진 데이터(DATA)를 외부로 출력한다.
제어 로직(150)은 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(150)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(150)은 어드레스(ADDR) 중 열 어드레스(CA)가 페일 열 어드레스와 일치하는지 여부를 판단하고, 판단 결과에 따라 열 어드레스(CA)를 대체하는 리던던시 열 어드레스(RCA)를 페이지 버퍼 회로(130)에 제공하도록 구성된다. 이때, 페일 열 어드레스는 메모리 셀 어레이(110) 중 배드 영역의 열 어드레스를 의미할 것이다. 열 어드레스(CA)가 페일 열 어드레스와 일치하지 않을 때, 제어 로직(150)은 열 어드레스(CA)를 페이지 버퍼 회로(130)에 전송할 것이다. 열 어드레스(CA)가 페일 열 어드레스와 일치할 때, 도 1에 도시된 바와 같이 제어 로직(150)은 리던던시 열 어드레스(RCA)를 페이지 버퍼 회로(130)에 전송할 것이다.
마찬가지로, 제어 로직(150)은 어드레스(ADDR) 중 블록 어드레스(BA)가 페일 블록 어드레스와 일치하는지 여부, 그리고 행 어드레스(RA)가 페일 행 어드레스와 일치하는지 여부를 판단할 수 있다. 이때, 페일 블록 어드레스 및 페일 행 어드레스는 각각 메모리 셀 어레이(110) 중 배드 영역의 블록 어드레스 및 행 어드레스를 의미할 것이다. 이 실시 예에서는, 설명의 편의를 위해 블록 어드레스(BA) 및 행 어드레스(RA)가 어드레스 디코더(120)에 제공되는 것으로 가정한다.
본 발명의 실시 예에 따르면, 제어 로직(150)은 리던던시 선택기(151)를 포함한다. 리던던시 선택기(151)는 어드레스(ADDR) 중 열 어드레스(CA)를 수신하여 데이터 라인들(DL) 사이에 배치된 스위칭 회로들(도 3의 SW1~SW3 참조)을 제어하도록 구성된다. 이는 도 8 내지 도 11을 참조하여 더 상세히 설명된다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 3은 본 발명의 실시 예에 따른 도 1의 데이터 라인들(DL)을 제어하는 방법을 설명하기 위한 도면이다. 도 3을 참조한 설명에서, 인식의 편의를 위해 하나의 메모리 블록(BLK)이 페이지 버퍼 회로(120)에 연결되는 것이 도시된다.
도 1 및 도 3을 참조하면, 페이지 버퍼 회로(120)는 제 1 및 제 2 페이지 버퍼들(PB1, PB2), 그리고 제 1 및 제 2 리던던시 페이지 버퍼들(RPB1, RPB2)을 포함한다.
제 1 페이지 버퍼(PB1)는 제 1 비트 라인 그룹(BLG1)을 통해 제 1 서브 메모리 블록(SMB1)에 연결되고, 제 2 페이지 버퍼(PB2)는 제 2 비트 라인 그룹(BLG2)을 통해 제 2 서브 메모리 블록(SMB2)에 연결된다. 제 1 리던던시 페이지 버퍼(RPB1)는 제 1 리던던시 비트 라인 그룹(RBLG1)을 통해 제 1 리던던시 메모리 블록(RMB1)에 연결되고, 제 2 리던던시 페이지 버퍼(RPB2)는 제 2 리던던시 비트 라인 그룹(RBLG)을 통해 제 2 리던던시 메모리 블록(RMB2)에 연결된다. 도 3의 제 1 및 제 2 비트 라인 그룹들(BLG1, BLG2), 그리고 제 1 및 제 2 리던던시 비트 라인 그룹들(RBLG1, RBLG2)은 도 1의 비트 라인들(BL)을 구성할 것이다.
각 페이지 버퍼는 해당 메모리 블록에 프로그램될 데이터 및 해당 메모리 블록으로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 제 1 페이지 버퍼(PB1)는 제 1 서브 메모리 블록(SMB1)에 프로그램될 데이터 및 제 1 서브 메모리 블록(SMB1)으로부터 읽혀진 데이터를 저장한다. 제 2 페이지 버퍼(PB2)는 제 2 서브 메모리 블록(SMB2)에 프로그램될 데이터 및 제 2 서브 메모리 블록(SMB2)으로부터 읽혀진 데이터를 저장한다. 제 1 리던던시 페이지 버퍼(RPB1)는 제 1 리던던시 메모리 블록(RMB1)에 프로그램될 데이터 및 제 1 리던던시 메모리 블록(RMB1)으로부터 읽혀진 데이터를 저장한다. 제 2 리던던시 페이지 버퍼(RPB2)는 제 2 리던던시 메모리 블록(RMB2)에 프로그램될 데이터 및 제 2 리던던시 메모리 블록(RMB2)으로부터 읽혀진 데이터를 저장한다.
도 3의 제 1 및 제 2 데이터 라인 그룹들(DLG1, DLG2), 그리고 제 1 및 제 2 리던던시 데이터 라인 그룹들(RDLG1, RDLG2)은 도 1의 데이터 라인들(DL)에 포함된다. 제 1 및 제 2 페이지 버퍼들(PB1, PB2), 그리고 제 1 및 제 2 리던던시 페이지 버퍼들(RPB1, RPB2)은 제 1 및 제 2 데이터 라인 그룹들(DLG1, DLG2), 그리고 제 1 및 제 2 리던던시 데이터 라인 그룹들(RDLG1, RDLG2)에 각각 연결된다. 그리고, 각 페이지 버퍼는 해당 데이터 라인과 데이터를 교환한다.
제 1 및 제 2 데이터 라인 그룹들(DLG1, DLG2)은, 예를 들면 글로벌 데이터 라인들을 통해 입출력 버퍼 회로(140)에 연결된다. 제 1 및 제 2 리던던시 데이터 라인 그룹들(RDLG1, RDLG2)은 제 1 및 제 2 데이터 라인 그룹들(DLG1, DLG2)을 통해 입출력 버퍼 회로(140)에 연결된다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 데이터 라인 그룹들(DLG1, DLG2), 그리고 제 1 및 제 2 리던던시 데이터 라인 그룹들(RDLG1, RDLG2)을 상호 연결하는 복수의 스위칭 회로들(SW1~SW3)이 제공된다.
제 1 스위칭 회로(SW1)는 제 1 데이터 라인 그룹(DLG1)과 제 1 리던던시 데이터 라인 그룹(RDLG1) 사이에 연결된다. 제 2 스위칭 회로는 제 1 및 제 2 리던던시 데이터 라인 그룹들(RDLG1, RDLG2) 사이에 연결된다. 제 3 스위칭 회로는 제 2 리던던시 데이터 리안 그룹(RDLG2) 및 제 2 데이터 라인 그룹(DLG2) 사이에 연결된다.
이러한 실시 예에 따르면, 제 1 리던던시 메모리 블록(RMB1)은 제 1 서브 메모리 블록(SMB1) 내의 배드(bad) 영역 뿐만 아니라 제 2 서브 메모리 블록(SMB2) 내의 배드 영역을 대체하는 데에 사용될 수 있다.
제 1 리던던시 메모리 블록(RMB1)의 특정 영역이 제 2 서브 메모리 블록(SMB2) 내의 배드 영역을 대체한다고 가정한다. 제 2 서브 메모리 블록(SMB2)에 프로그램될 데이터는 입출력 버퍼 회로(140)로부터 제 2 데이터 라인 그룹(DLG2)을 통해 전송될 것이다. 제 2 및 제 3 스위칭 회로들(SW2, SW3)이 활성화되고 제 1 스위칭 회로(SW1)가 비활성화되는 경우, 제 2 서브 메모리 블록(SMB2)의 배드 영역에 해당하는 데이터는 제 2 데이터 라인 그룹(DLG2), 제 2 리던던시 데이터 라인 그룹(RDLG2) 및 제 1 리던던시 데이터 라인 그룹(RDLG1)을 통해 제 1 리던던시 페이지 버퍼(RPB1)에 제공될 수 있다. 나머지 데이터는 제 2 데이터 라인 그룹(DLG2)을 통해 제 2 페이지 버퍼(PB2)에 전송될 것이다. 또한, 제 1 리던던시 메모리 블록(RMB1)으로부터 읽혀진 데이터는 제 1 리던던시 데이터 라인 그룹(RDLG1), 제 2 리던던시 데이터 라인 그룹(RDLG2) 및 제 2 데이터 라인 그룹(DLG2)을 통해 입출력 버퍼 회로(140)로 출력될 수 있다. 이에 따라, 제 2 서브 메모리 블록(SMB2)의 배드 영역은 제 1 리던던시 메모리 블록(RMB1)의 특정 영역으로 대체될 수 있다.
제 1 리던던시 메모리 블록(RMB1)이 제 1 서브 메모리 블록(SMB1) 내의 배드 영역을 대체하는 경우에는 제 1 스위칭 회로(SW1)가 활성화되고, 제 2 및 제 3 스위칭 회로들(SW2, SW3)이 비활성화될 것이다.
또한, 본 발명의 실시 예에 따르면, 제 2 리던던시 메모리 블록(RMB2)은 제 2 서브 메모리 블록(SMB2) 내의 배드 영역 뿐만 아니라 제 1 서브 메모리 블록(SMB1) 내의 배드 영역을 대체하는 데에 사용될 수 있다.
제 2 리던던시 메모리 블록(RMB2)의 특정 영역이 제 1 서브 메모리 블록(SMB1) 내의 배드 영역을 대체한다고 가정한다. 제 1 서브 메모리 블록(SMB1)에 프로그램될 데이터는 입출력 버퍼 회로(140)로부터 제 1 데이터 라인 그룹(DLG1)을 통해 전송될 것이다. 제 1 및 제 2 스위칭 회로들(SW1, SW2)이 활성화되고 제 3 스위칭 회로(SW3)가 비활성화되는 경우, 제 1 서브 메모리 블록(SMB2)의 배드 영역에 해당하는 데이터는 제 1 데이터 라인 그룹(DLG1), 제 1 리던던시 데이터 라인 그룹(RDLG1) 및 제 2 리던던시 데이터 라인 그룹(RDLG2)을 통해 제 2 리던던시 페이지 버퍼(RPB2)에 제공될 수 있다. 또한, 제 2 리던던시 메모리 블록(RMB2)으로부터 읽혀진 데이터는 제 2 리던던시 데이터 라인 그룹(RDLG2), 제 1 리던던시 데이터 라인 그룹(RDLG1) 및 제 1 데이터 라인 그룹(DLG1)을 통해 입출력 버퍼 회로(140)로 출력될 수 있다.
제 2 리던던시 메모리 블록(RMB2)이 제 2 서브 메모리 블록(SMB2) 내의 배드 영역을 대체하는 경우에는 제 3 스위칭 회로(SW3)가 활성화되고, 제 1 및 제 2 스위칭 회로들(SW1, SW2)이 비활성화될 것이다.
리던던시 선택기(151)는 열 어드레스(CA)에 기반하여 제 1 내지 제 3 스위칭 회로들(SW1~SW3)을 턴온 또는 턴 오프시키도록 구성된다. 이는 도 8 내지 도 11을 참조하여 더 상세히 설명된다.
제 1 리던던시 메모리 블록(RMB1)이 제 1 서브 메모리 블록(SMB1) 내의 배드 영역만을 대체할 수 있고, 제 2 리던던시 메모리 블록(RMB2)이 제 2 서브 메모리 블록(SMB2) 내의 배드 영역만을 대체할 수 있다고 가정한다. 이때, 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2)에는 각각 제 1 및 제 2 서브 메모리 블록(SMB1, SMB2)의 배드 영역들을 대체하기 위한 충분한 수의 메모리 셀들이 요구된다.
반면, 본 발명의 실시 예에 따르면, 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2)은 제 1 및 제 2 서브 메모리 블록들(SMB1, SMB2)의 배드 영역들을 선택적으로 대체할 수 있다. 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2)에는 상대적으로 적은 수의 메모리 셀들이 요구될 것이다. 따라서, 감소된 면적을 가지는 반도체 메모리 장치가 제공될 것이다.
도 4는 페이지 버퍼 회로(120), 데이터 라인 그룹들(DLG1, RDLG1, RDLG2, DLG2) 및 스위칭 회로들(SW1~SW3)을 좀 더 상세히 보여주는 블록도이다.
도 3 및 도 4를 참조하면, 제 1 데이터 라인 그룹(DLG1)은 제 1 내지 제 8 데이터 라인들(DL1_1~DL1_8)을 포함한다. 제 1 리던던시 데이터 라인 그룹(RDLG1)은 제 1 내지 제 8 리던던시 데이터 라인들(RDL1_1~RDL1_8)을 포함한다. 제 1 스위칭 회로(SW1)는 제 1 내지 제 제 8 스위치들(211~218)을 포함하고, 제 1 데이터 라인 그룹(DLG1)의 데이터 라인들(DL1_1~DL1_8)과 제 1 리던던시 데이터 라인 그룹(RDLG1)의 리던던시 데이터 라인들(RDL1_1~RDL1_8) 사이에 연결된다.
제 2 리던던시 데이터 라인 그룹(RDLG2)은 제 1 내지 제 8 리던던시 데이터 라인들(RDL2_1~RDL2_8)을 포함한다. 제 2 스위칭 회로(SW2)는 제 1 내지 제 8 스위치들(221~228)을 포함하고, 제 1 리던던시 데이터 라인 그룹(RDLG1)의 리던던시 데이터 라인들(RDL1_1~RDL1_8)과 제 2 리던던시 데이터 라인 그룹(RDLG2)의 리던던시 데이터 라인들(RDL2_1~RDL2_8) 사이에 연결된다.
제 2 데이터 라인 그룹(DLG2)은 제 1 내지 제 8 데이터 라인들(DL2_1~DL2_8)을 포함한다. 제 3 스위칭 회로(SW3)는 제 1 내지 제 8 스위치들(231~238)을 포함하고, 제 2 리던던시 데이터 라인 그룹(RDLG2)의 리던던시 데이터 라인들(RDL2_1~RDL2_8)과 제 2 데이터 라인 그룹(DLG2)의 데이터 라인들(DL2_1~DL2_8) 사이에 연결된다.
제 1 내지 제 3 스위칭 회로들(SW1~SW3)은 리던던시 선택기(151)로부터의 제 1 내지 제 3 스위칭 신호들(SS1~SS3)에 각각 응답하여 동작한다. 예를 들면, 각 스위칭 신호가 활성화될 때, 해당 스위칭 회로에 포함된 스위치들은 턴온될 것이다. 각 스위칭 신호가 비활성화될 때, 해당 스위칭 회로에 포함된 스위치들은 턴 오프될 것이다. 실시 예로서, 스위치들(211~218, 221~228, 231~238) 각각은 적어도 하나의 트랜지스터로서 구성될 수 있다. 예를 들면, 스위치들(211~218, 221~228, 231~238) 각각은 병렬 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터로서 구성될 수 있다.
도 5는 도 4의 페이지 버퍼들(PB1, RPB1, RPB2, PB2) 중 어느 하나(PB1)를 보여주는 블록도이다. 도 5에서, 제 1 페이지 버퍼(PB)만이 설명되나, 제 2 페이지 버퍼(PB), 그리고 제 1 및 제 2 리던던시 페이지 버퍼들(RPB1, RPB2) 또한 제 1 페이지 버퍼(PB)와 유사하게 구성될 것이다.
도 5를 참조하면, 제 1 페이지 버퍼(PB1)는 복수의 페이지 버퍼부들(P1~Pn)을 포함한다. 이 실시 예에 있어서, 복수의 페이지 버퍼부들(P1~Pn)은 8개의 페이지 버퍼부들의 단위로 복수의 그룹들로서 구분되고, 하나의 그룹에 속한 페이지 버퍼들은 비트 라인 방향으로 배치된다.
제 1 내지 제 8 페이지 버퍼부들은 각각 제 1 내지 제 8 비트 라인들에 연결된다. 마찬가지로, 제 9 내지 제 n 페이지 버퍼 부들은 각각 제 9 내지 제 n 비트 라인들(BL9~BLn)에 연결된다.
제 1 내지 제 n 페이지 버퍼 부들은 제 1 내지 제 8 데이터 라인들(DL1_1~DL1_8)에 연결된다. 실시 예로서, 각 그룹의 제 1 페이지 버퍼 부(예를 들면, P1)는 제 1 데이터 라인(DL1_1)에 연결되고, 각 그룹의 제 2 페이지 버퍼 부(예를 들면, P2)는 제 2 데이터 라인(DL1_2)에 연결되고, 각 그룹의 제 3 페이지 버퍼부(예를 들면, P3)는 제 3 데이터 라인(DL1_3)에 연결되고, 각 그룹의 제 4 페이지 버퍼부(예를 들면, P4)는 제 4 데이터 라인(DL1_4)에 연결되고, 각 그룹의 제 5 페이지 버퍼부(예를 들면, P5)는 제 5 데이터 라인(DL1_5)에 연결되고, 각 그룹의 제 6 페이지 버퍼부(예를 들면, P6)는 제 6 데이터 라인(DL1_6)에 연결되고, 각 그룹의 제 7 페이지 버퍼부(예를 들면, P7)는 제 7 데이터 라인(DL1_7)에 연결되고, 각 그룹의 제 7 페이지 버퍼부(예를 들면, P8)는 제 8 데이터 라인(DL1_8)에 연결된다.
결과적으로, 제 1 페이지 버퍼(PB1)는 제 1 데이터 라인 그룹(DLG1)과 비트 라인 그룹(BLG1) 사이에 연결된다.
도 6은 도 5의 페이지 버퍼부들(P1~Pn) 중 어느 하나(P1)를 보여주는 블록도이다.
도 6을 참조하면, 하나의 페이지 버퍼부(P1)는 감지 트랜지스터(ST), 프리 차지부(310), 래치부(320) 및 제어 트랜지스터(CT)를 포함한다. 프로그램 또는 읽기 시에, 감지 트랜지스터(ST)는 선택 신호(SEL)에 응답하여 턴온 또는 턴 오프되고, 비트 라인(BL1)과 센스 노드(SO)를 전기적으로 연결한다. 선택 신호(SEL)는 제어 로직(150, 도 1 참조)으로부터 제공될 것이다. 프리 차지부(310)는, 예를 들면 전원 전압을 이용하여 센스 노드(SO)를 프리차지하도록 구성된다. 래치부(320)는 데이터 라인(DL1_1)을 통해 전송된 프로그램될 데이터, 또는 비트 라인(BL1) 및 센스 노드(SO)를 통해 읽어진 데이터를 저장하도록 구성된다.
도 1을 참조한 설명과 같이, 페이지 버퍼 회로(130, 도 1 참조)는 제어 로직(150)으로부터의 리던던시 열 어드레스(RCA)를 디코딩한다. 디코딩된 어드레스에 따라 열 선택 신호(CS)가 제공될 것이다. 이에 따라, 배드 영역에 연결된 페이지 버퍼부의 열 선택 신호(CS)는 디스에이블될 것이다. 배드 영역을 대체하기 위한 특정 영역(예를 들면, RMB1 또는 RMB2의 특정 영역)에 연결된 페이지 버퍼부의 열 선택 신호(CS)는 인에이블될 것이다. 제어 트랜지스터(CT)는 인에이블된 열 선택 신호(SC)에 응답하여 래치부(320)와 데이터 라인(DL1_1)을 전기적으로 연결하도록 구성된다. 이와 같이, 각 페이지 버퍼부의 열 선택 신호(SC)를 제어함으로써 해당 데이터 라인을 통해 전송되는 데이터가 각 페이지 버퍼부에 전달될 것이다.
도 7은 도 3의 리던던시 선택기(151)를 보여주는 블록도이다.
도 3 및 도 7을 참조하면, 리던던시 선택기(151)는 제 1 리던던시 선택부(410), 제 2 리던던시 선택부(420) 및 논리 연산부(430)를 포함한다.
제 1 리던던시 선택부(410)는 제 1 서브 메모리 블록(SMB1)에 대응한다. 제 1 리던던시 선택부(410)는 열 어드레스(CA)를 수신한다. 열 어드레스(CA)에 기반하여, 제 1 리던던시 선택부(410)는 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2) 중 제 1 서브 메모리 블록(SMB1)의 배드 영역을 대체하기 위한 리던던시 메모리 블록을 선택하도록 구성된다.
제 1 리던던시 선택부(410)는 제 1 서브 메모리 블록(SMB1)의 배드 영역들을 가리키는 페일 어드레스들을 저장한다. 제 1 리던던시 선택부(410)는 저장된 페일 어드레스들 중 열 어드레스(CA)와 일치하는 페일 어드레스가 존재할 때 제 1 페일 신호(FS1)를 발생한다. 그리고, 제 1 리던던시 선택부(410)는 저장된 페일 어드레스들 중 어떤 페일 어드레스가 열 어드레스(CA)가 일치하는지에 따라, 리던던시 메모리 블록을 선택하기 위한 제 1 리던던시 신호(RS1)를 발생한다.
제 2 리던던시 선택부(420)는 제 2 서브 메모리 블록(SMB2)에 대응한다. 제 2 리던던시 선택부(420)는 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2) 중 제 2 서브 메모리 블록(SMB2)의 배드 영역을 대체하기 위한 리던던시 메모리 블록을 선택하도록 구성된다.
제 2 리던던시 선택부(420)는 제 2 서브 메모리 블록(SMB2)에의 배드 영역들을 가리키는 페일 어드레스들을 저장하고, 저장된 페일 어드레스들 중 열 어드레스(CA)와 일치하는 페일 어드레스가 존재할 때 제 2 페일 신호(FS2)를 발생한다. 제 2 리던던시 선택부(420)는 복수의 페일 어드레스들 중 어떤 페일 어드레스가 열 어드레스(CA)와 일치하는지에 따라 리던던시 메모리 블록을 선택하기 위한 제 2 리던던시 신호(RS2)를 발생한다.
논리 연산부(430)는 제 1 리던던시 선택부(410)로부터 제 1 페일 신호(FS1) 및 제 1 리던던시 신호(RS1), 그리고 제 2 리던던시 선택부(420)로부터 제 2 페일 신호(FS2) 및 제 2 리던던시 신호(RS2)를 수신한다. 논리 연산부(430)는 수신된 페일 신호들(FS1, FS2) 및 리던던시 신호들(RS1, RS2)을 논리 조합하여 제 1 내지 제 3 스위칭 신호들(SS1~SS3)을 출력한다. 제 1 내지 제 3 스위칭 신호들(SS1~SS3)에 따라 제 1 내지 제 3 스위칭 회로들(SW1~SW3)이 각각 제어된다.
도 8은 도 7의 제 1 리던던시 선택부(410)를 보여주는 블록도이다.
도 3, 도 7 및 도 8을 참조하면, 제 1 리던던시 선택부(410)는 제 1 내지 제 j 페일 어드레스 저장 블록들(511~51j), 어드레스 비교기(520) 및 리던던시 신호 발생기(530)를 포함한다.
제 1 내지 제 j 페일 어드레스 저장 블록들(511~51j)은 각각 제 1 서브 메모리 블록(SMB1)의 배드 영역들을 가리키는 제 1 내지 제 j 페일 어드레스들(FA1_1~FA1_j)을 저장한다. 이러한 페일 어드레스들은 제 1 서브 메모리 블록(SMB1)의 배드 영역들을 가리키는 열 어드레스들일 것이다.
실시 예로서, 각 페일 어드레스 저장 블록은 복수의 래치들을 포함할 것이다. 그리고, 파워 온(power on) 시에 메모리 셀 어레이(110)의 소정의 영역에 저장된 페일 어드레스가 각 페일 어드레스 저장 블록에 로드될 것이다.
어드레스 비교기(520)는 제 1 내지 제 j 어드레스 비교 블록들(521~52j)을 포함한다. 제 1 내지 제 j 어드레스 비교 블록들(521~52j)은 어드레스(ADDR, 도 1 참조) 중 열 어드레스(CA)를 수신한다. 제 1 내지 제 j 어드레스 비교 블록들(521~52j)은 각각 제 1 내지 제 j 페일 어드레스들(FA1_1~FA1_j)을 제공받는다. 제 1 내지 제 j 어드레스 비교 블록들(521~52j)은 각각 열 어드레스(CA)가 제 1 내지 제 j 페일 어드레스들(FA1_1~FA1_j)과 일치하는지 여부를 판별한다. 판단 결과에 따라, 제 1 내지 제 j 어드레스 비교 블록들(521~52j)은 각각 제 1 내지 제 j 매칭 신호들(MS1_1~MS1_j)을 출력한다. 각 어드레스 비교 블록은 열 어드레스(CA)가 해당 페일 어드레스와 일치할 때 활성화된 매칭 신호를 출력한다.
리던던시 신호 발생기(530)는 페일 신호 생성 블록(531) 및 논리 연산 블록(532)을 포함한다. 페일 신호 생성 블록(531)은 제 1 내지 제 j 매칭 신호들(MS1_1~MS1_j) 중 활성화된 매칭 신호가 존재하는 경우 제 1 페일 신호(FS1)를 활성화한다. 즉, 제 1 페일 신호(FS1)는 제 1 내지 제 j 페일 어드레스들(FA1_1~FA1_j) 중 열 어드레스(CA)와 일치하는 페일 어드레스가 존재할 때 활성화된다.
논리 연산 블록(532)은 제 1 내지 제 j 매칭 신호들(MS1_1~MS1_j)을 인코딩하여 제 1 리던던시 신호(RS1)를 생성하도록 구성된다. 즉, 제 1 리던던시 신호(RS1)는 제 1 내지 제 j 매칭 신호들(MS1_1~MS1_j) 중 어떤 매칭 신호가 활성화되는지 여부에 따라 결정된다. 예를 들면, 제 1 리던던시 신호(RS1)는 열 어드레스(CA)가 제 1 서브 메모리 블록(SMB1)의 특정 배드 영역에 대응할 때 논리 값 "1"을 갖고, 열 어드레스(CA)가 제 1 서브 메모리 블록(SMB1)의 또 다른 배드 영역에 대응할 때 논리 값 "0"을 갖는다.
도 9는 도 7의 제 2 리던던시 선택부(420)를 보여주는 블록도이다.
도 3, 도 7 및 도 9를 참조하면, 제 2 리던던시 선택부(420)는 도 8의 제 1 리던던시 선택부(410)와 유사하게 구성된다. 제 2 리던던시 선택부(420)는 제 1 내지 제 i 페일 어드레스 저장 블록들(611~61i), 어드레스 비교기(620) 및 리던던시 신호 발생기(630)를 포함한다.
제 1 내지 제 i 페일 어드레스 저장 블록들(611~61i)은 각각 제 2 서브 메모리 블록(SMB2)의 배드 영역들을 가리키는 제 1 내지 제 i 페일 어드레스들(FA2_1~FA2_i)을 저장한다. 이러한 페일 어드레스들은 제 2 서브 메모리 블록(SMB2)의 배드 영역들을 가리키는 열 어드레스들이다.
어드레스 비교기(620)는 제 1 내지 제 i 어드레스 비교 블록들(621~62i)을 포함한다. 제 1 내지 제 i 어드레스 비교 블록들(621~62i)은 각각 열 어드레스(CA)가 제 1 내지 제 i 페일 어드레스들(FA2_1~FA2_i)과 일치하는지 여부를 판별하고, 판별 결과에 따라 제 1 내지 제 i 매칭 신호들(MS2_1~MS2_i)을 출력한다.
리던던시 신호 발생기(630)는 제 1 내지 제 j 매칭 신호들(MS1_1~MS1_j) 중 활성화된 매칭 신호가 존재하는 경우 활성화된 제 2 페일 신호(FS2)를 출력하는 페일 신호 생성 블록(631), 그리고 제 1 내지 제 j 매칭 신호들(MS1_1~MS1_j)을 인코딩하여 제 1 리던던시 신호(RS1)를 생성하도록 구성되는 논리 연산 블록(632)을 포함한다.
도 10은 페일 신호들(FS1, FS2) 및 리던던시 신호들(RS1, RS2)에 따라 스위칭 회로들(SW1~SW3)을 제어하는 방법을 설명하기 위한 테이블이다.
도 3, 도 7 및 도 10을 참조하면, 제 1 케이스에서, 제 1 및 제 2 페일 신호들(FS1, FS2)은 논리 값 "0"으로서 비활성화된다. 제 1 페일 신호(FS1)가 비활성화될 때, 제 1 서브 메모리 블록(SMB1)을 대체하기 위한 리던던시 메모리 블록은 요구되지 않는다. 제 2 페일 신호(FS2)가 비활성화될 때, 제 2 서브 메모리 블록(SMB2)을 대체하기 위한 리던던시 메모리 블록은 요구되지 않는다. 제 1 및 제 2 리던던시 신호들(RS1, RS2)의 논리 값들과 관계없이, 논리 연산부(430)는 제 1 내지 제 3 스위칭 회로들(SW1~SW3)을 비활성화시킨다.
제 2 케이스에서, 제 1 및 제 2 페일 신호들(FS1, FS2)이 논리 값 "1"로서 활성화된다. 제 1 및 제 2 서브 메모리 블록들(SMB1, SMB2) 각각을 대체하기 위한 리던던시 메모리 블록이 요구된다. 제 1 리던던시 신호(RS1)는 논리 값 "1"을 갖고, 제 2 리던던시 신호(RS2)는 논리 값 "0"을 갖는다.
이 실시 예에 있어서, 리던던시 신호가 논리 값 "1"일 때 제 1 리던던시 메모리 블록(RMB1)이 해당 서브 메모리 블록의 배드 영역을 대체하고, 리던던시 신호가 논리 값 "0"일 때 제 2 리던던시 메모리 블록(RMB2)이 해당 서브 메모리 블록의 배드 영역을 대체하는 것으로 정의된다.
논리 값 "1"의 제 1 리던던시 신호(RS1)에 따라, 제 1 서브 메모리 블록(SMB1)의 배드 영역은 제 1 리던던시 메모리 블록(RMB1)에 의해 대체되고, 논리 값 "0"의 제 2 리던던시 신호(RS2)에 따라 제 2 서브 메모리 블록(SMB2)의 배드 영역은 제 2 리던던시 메모리 블록(RMB2)에 의해 대체된다. 좀 더 구체적으로, 논리 값 "1"의 제 1 리던던시 신호(RS1) 및 논리 값 "0"의 제 2 리던던시 신호(RS2)에 따라 제 1 및 제 3 스위칭 회로들(SW1, SW3)이 활성화되고 제 2 스위칭 회로들(SW2)은 비활성화된다. 따라서, 제 1 데이터 라인 그룹(DLG1)과 제 1 리던던시 데이터 라인 그룹(RDLG1)이 전기적으로 연결되고, 제 2 데이터 라인 그룹(DLG2)과 제 2 리던던시 데이터 라인 그룹(RDLG2)이 전기적으로 연결된다. 이에 따라 제 1 서브 메모리 블록(SMB1)의 배드 영역이 제 1 리던던시 메모리 블록(RMB1)으로 대체되고, 제 2 서브 메모리 블록(SMB2)의 배드 영역이 제 2 리던던시 메모리 블록(RMB2)으로 대체된다.
제 3 및 제 4 케이스들에서, 제 1 및 제 2 페일 신호들(FS1, FS2)은 각각 논리 값 "1" 및 논리 값 "0"을 갖는다. 논리 값 "0"의 제 2 페일 신호(FS2)에 따라, 제 2 리던던시 신호(RS2)에 관계없이 제 3 스위치(SW3)는 비활성화된다.
제 3 케이스에서, 제 1 리던던시 신호(RS1)의 논리 값이 "1"이다. 제 1 서브 메모리 블록(SMB1)의 배드 영역은 제 1 리던던시 메모리 블록(RMB1)에 의해 대체된다. 리던던시 선택기(151)는 제 1 스위칭 회로(SW1)를 활성화시키고 제 2 스위칭 회로(SW2)를 비활성화시킬 것이다.
제 4 케이스에서, 제 1 리던던시 신호(RS1)의 논리 값은 "0"이다. 이것은 제 1 서브 메모리 블록(SMB1)의 배드 영역은 제 2 리던던시 메모리 블록(RMB2)에 의해 대체된다. 논리 연산부(430)는 제 1 내지 제 3 스위칭 신호들(SS1~SS3)을 제어하여 제 1 및 제 2 스위칭 회로들(SW1, SW2)을 활성화시키고 제 3 스위칭 회로(SW3)를 비활성화시킬 것이다. 제 1 데이터 라인 그룹(DLG1), 그리고 제 1 및 제 2 리던던시 데이터 라인 그룹들(RDLG1, RDLG2)은 전기적으로 연결될 것이다. 따라서, 제 1 서브 메모리 블록(SMB1)의 배드 영역은 제 2 리던던시 메모리 블록(RMB2)에 의해 대체될 수 있다.
제 5 및 제 6 케이스들에서, 제 1 페일 신호(FS1)는 논리 값 "0"을 갖는다. 제 1 서브 메모리 블록(SMB1)을 대체하기 위한 리던던시 메모리 블록은 요구되지 않는다. 제 1 페일 신호(FS1)에 따라 제 1 스위칭 회로(SW1)는 비활성화된다. 제 2 페일 신호(FS2)는 논리 값 "1"을 갖는다. 제 2 서브 메모리 블록(SMB2)을 대체하기 위한 리던던시 메모리 블록이 요구된다. 제 2 리던던시 신호(RS2)의 논리 값에 따라 제 2 및 제 3 스위칭 회로들(SW2, SW3)이 제어된다.
제 5 케이스에서, 제 2 리던던시 신호(RS2)의 논리 값은 "1"이다. 이에 응답하여, 논리 연산부(430)는 제 2 및 제 3 스위칭 회로들(SW2, SW3)을 활성화한다. 제 2 서브 메모리 블록(SMB2)의 배드 영역은 제 1 리던던시 메모리 블록(RMB1)에 의해 대체될 수 있다.
제 6 케이스에서, 제 2 리던던시 신호(RS2)의 논리 값은 "0"이다. 이에 응답하여, 논리 연산부(430)는 제 2 스위칭 회로(SW2)를 비활성화하고 제 3 스위칭 회로(SW3)를 활성화한다. 제 2 서브 메모리 블록(SMB2)의 배드 영역은 제 2 리던던시 메모리 블록(RMB2)에 의해 대체될 수 있다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 리던던시 메모리 블록들(RMB1, RMB2)은 제 1 및 제 2 서브 메모리 블록들(SMB1, SMB2)에 의해 공유된다. 따라서, 감소된 면적을 가지는 반도체 메모리 장치가 제공될 것이다.
도 11은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 10을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적인 실시 예로서, 컨트롤러(1200)는 램(Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함한다. 램은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 반도체 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다.
반도체 메모리 장치(100)의 프로그램 시에, 프로그램 페일된 메모리 셀이 존재하더라도, 프로그램 페일된 메모리 셀들의 개수가 특정한 개수보다 적을 때 프로그램은 종료된다. 즉, 반도체 메모리 장치(100)에 저장된 데이터는 오류를 포함할 수 있다. 오류 정정 블록은 읽기 시에 이러한 오류를 검출하고 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 동작할 것이다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(220)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 리던던시 메모리 블록은 복수의 서브 메모리 블록들에 의해 공유된다. 따라서, 감소된 면적을 가지는 반도체 메모리 장치가 제공될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 페이지 버퍼 회로
140: 입출력 버퍼 회로
150: 제어 로직
151: 리던던시 선택기
SMB1, SMB2: 제 1 및 제 2 서브 메모리 블록들
RMB1, RMB2: 제 1 및 제 2 리던던시 메모리 블록들
DLG1, DLG2: 제 1 및 제 2 데이터 라인 그룹들
RDLG1, RDLG2: 제 1 및 제 2 리던던시 데이터 라인 그룹들

Claims (25)

  1. 서브 메모리 블록들 및 리던던시 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 서브 메모리 블록들에 프로그램될 데이터 및 상기 서브 메모리 블록들로부터 읽혀진 데이터를 전달하도록 구성되는 복수의 데이터 라인 그룹들;
    상기 리던던시 메모리 블록에 프로그램될 데이터 및 상기 리던던시 메모리 블록으로부터 읽혀진 데이터를 전달하도록 구성되는 리던던시 데이터 라인 그룹; 및
    상기 복수의 데이터 라인 그룹들과 상기 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 복수의 스위칭 회로들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 서브 메모리 블록들과 상기 복수의 데이터 라인 그룹들 사이에 연결된 복수의 페이지 버퍼들; 및
    상기 리던던시 메모리 블록과 상기 리던던시 데이터 라인 그룹 사이에 연결된 리던던시 페이지 버퍼를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 리던던시 메모리 블록에 프로그램될 데이터는 상기 복수의 데이터 라인 그룹들 중 하나를 통해 상기 리던던시 데이터 라인 그룹에 전달되고,
    상기 리던던시 페이지 버퍼는 상기 리던던시 데이터 라인 그룹을 통해 전달받은 데이터를 상기 리던던시 메모리 블록에 프로그램하도록 구성되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 리던던시 페이지 버퍼는 상기 리던던시 메모리 블록으로부터 데이터를 읽도록 구성되고,
    상기 리던던시 메모리 블록으로부터 읽혀진 데이터는 상기 리던던시 데이터 라인 그룹을 통해 상기 복수의 데이터 라인 그룹들 중 하나에 전달되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 데이터 라인 그룹들과 데이터를 교환하는 입출력 버퍼 회로를 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    외부로부터 수신되는 열 어드레스에 기반하여 상기 복수의 스위칭 회로들을 턴 온 또는 턴 오프시키도록 구성되는 리던던시 선택기를 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 리던던시 선택기는 상기 열 어드레스가 페일 어드레스와 일치할 때 상기 복수의 스위칭 회로들을 턴 온 또는 턴 오프시키도록 구성되는 반도체 메모리 장치.
  8. 제 1 및 제 2 서브 메모리 블록들;
    제 1 및 제 2 리던던시 메모리 블록들;
    상기 제 1 및 제 2 서브 메모리 블록들에 각각 대응하는 제 1 및 제 2 데이터 라인 그룹들;
    상기 제 1 및 제 2 리던던시 메모리 블록들에 각각 대응하는 제 1 및 제 2 리던던시 데이터 라인 그룹들;
    상기 제 1 데이터 라인 그룹과 상기 제 1 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 제 1 스위칭 회로;
    상기 제 1 및 제 2 리던던시 데이터 라인 그룹들을 선택적으로 연결하도록 구성되는 제 2 스위칭 회로; 및
    상기 제 2 리던던시 데이터 라인 그룹과 상기 제 2 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 제 3 스위칭 회로를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 리던던시 메모리 블록들 중 상기 제 1 서브 메모리 블록의 배드 영역을 대체하기 위해 사용될 리던던시 메모리 블록을 선택하도록 구성되는 제 1 리던던시 선택부; 및
    상기 제 1 및 제 2 리던던시 메모리 블록들 중 상기 제 2 서브 메모리 블록의 배드 영역을 대체하기 위해 사용될 리던던시 메모리 블록을 선택하도록 구성되는 제 2 리던던시 선택부를 포함하는 상기 리던던시 선택기를 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 리던던시 선택부들 각각은,
    페일 어드레스들을 각각 저장하는 복수의 페일 어드레스 저장 블록들; 및
    상기 페일 어드레스들을 각각 수신하는 복수의 어드레스 비교 블록들을 포함하되,
    상기 복수의 어드레스 비교 블록들 각각은 외부로부터의 열 어드레스가 해당 페일 어드레스와 일치하는지에 따라 매칭 신호를 출력하도록 구성되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 리던던시 선택부들 각각은 상기 복수의 어드레스 비교 블록들로부터의 매칭 신호들을 수신하도록 구성되는 리던던시 신호 발생기를 더 포함하되,
    상기 리던던시 신호 발생기는
    페일 신호를 출력하되, 상기 매칭 신호들 중 적어도 하나가 인에이블될 때 상기 페일 신호를 인에이블시키도록 구성되는 페일 신호 생성 블록; 및
    상기 매칭 신호들을 인코딩하여 리던던시 신호를 생성하도록 구성되는 논리 연산 블록을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 리던던시 선택기는 상기 제 1 및 제 2 리던던시 선택부들로부터의 페일 신호들 및 리던던시 신호들을 논리 조합하여 상기 제 1 내지 제 3 스위칭 회로들을 각각 제어하기 위한 제 1 내지 제 3 스위칭 신호들을 생성하도록 구성되는 논리 연산부를 포함하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 제 1 서브 메모리 블록과 상기 제 1 데이터 라인 그룹 사이에 연결된 제 1 페이지 버퍼;
    상기 제 2 서브 메모리 블록과 상기 제 2 데이터 라인 그룹 사이에 연결된 제 2 페이지 버퍼;
    상기 제 1 리던던시 메모리 블록과 상기 제 1 리던던시 데이터 라인 그룹 사이에 연결된 제 1 리던던시 페이지 버퍼; 및
    상기 제 2 리던던시 메모리 블록과 상기 제 2 리던던시 데이터 라인 그룹 사이에 연결된 제 2 리던던시 페이지 버퍼를 더 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 및 제 3 스위칭 회로들이 턴 온될 때, 상기 제 1 리던던시 메모리 블록에 프로그램될 데이터는 상기 제 2 데이터 라인 그룹을 통해 상기 제 1 리던던시 페이지 버퍼에 제공되는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 2 및 제 3 스위칭 회로들이 턴 온될 때, 상기 제 1 리던던시 메모리 블록으로부터 상기 제 1 리던던시 페이지 버퍼에 읽혀진 데이터는 상기 제 2 데이터 라인 그룹을 통해 출력되는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제 1 및 제 2 스위칭 회로들이 턴 온될 때, 상기 제 2 리던던시 메모리 블록에 프로그램될 데이터는 상기 제 1 데이터 라인 그룹을 통해 상기 제 2 리던던시 페이지 버퍼에 제공되는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 1 및 제 2 스위칭 회로들이 턴 온될 때, 상기 제 2 리던던시 메모리 블록으로부터 상기 제 2 리던던시 페이지 버퍼에 읽혀진 데이터는 상기 제 1 데이터 라인 그룹을 통해 출력되는 반도체 메모리 장치.
  18. 서브 메모리 블록들 및 리던던시 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 서브 메모리 블록들에 각각 대응하는 복수의 데이터 라인 그룹들;
    상기 리던던시 메모리 블록에 대응하는 리던던시 데이터 라인 그룹; 및
    상기 복수의 데이터 라인 그룹들과 상기 리던던시 데이터 라인 그룹을 선택적으로 연결하도록 구성되는 복수의 스위칭 회로들을 포함하되,
    상기 리던던시 메모리 블록에 프로그램될 데이터는 상기 복수의 데이터 라인 그룹들 중 하나를 통해 상기 리던던시 데이터 라인 그룹에 전달되고, 상기 리던던시 메모리 블록으로부터 읽혀진 데이터는 상기 리던던시 데이터 라인 그룹을 통해 상기 복수의 데이터 라인 그룹들 중 하나에 전달되는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 리던던시 메모리 블록과 상기 리던던시 데이터 라인 그룹 사이에 연결되고, 상기 프로그램될 데이터 및 상기 읽혀진 데이터를 임시 저장하도록 구성되는 리던던시 페이지 버퍼를 더 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 리던던시 페이지 버퍼는 상기 리던던시 데이터 라인 그룹을 통해 상기 프로그램될 데이터를 수신하도록 구성되는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 리던던시 페이지 버퍼는 상기 읽혀진 데이터를 상기 리던던시 데이터 라인 그룹을 통해 출력하도록 구성되는 반도체 메모리 장치.
  22. 제 18 항에 있어서,
    상기 서브 메모리 블록들과 상기 복수의 데이터 라인 그룹들 사이에 연결된 복수의 페이지 버퍼들을 더 포함하고,
    상기 서브 메모리 블록들에 프로그램될 데이터는 상기 복수의 데이터 라인 그룹들을 통해 상기 복수의 페이지 버퍼들에 전달되는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 서브 메모리 블록들로부터 상기 복수의 페이지 버퍼들에 읽혀진 데이터는 상기 복수의 데이터 라인들을 통해 출력되는 반도체 메모리 장치.
  24. 제 18 항에 있어서,
    상기 서브 메모리 블록들 중 어느 하나에 대응하는 열 어드레스를 수신하고, 상기 열 어드레스에 기반하여 상기 복수의 스위칭 회로들을 턴 온 또는 턴 오프시키도록 구성되는 리던던시 선택기를 더 포함하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 리던던시 선택기는 상기 열 어드레스가 페일 어드레스와 일치할 때 상기 복수의 스위칭 회로들을 턴 온 또는 턴 오프시키도록 구성되는 반도체 메모리 장치.
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