KR20230012063A - 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크를 복구하기 위한 메모리 디바이스 - Google Patents

리던던트 뱅크를 사용하여 결함 있는 메인 뱅크를 복구하기 위한 메모리 디바이스 Download PDF

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KR20230012063A
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

메모리 디바이스(1700)는 메모리 셀의 어레이(301), 입력/출력(I/O) 회로(407), 및 I/O 회로(407)에 커플링된 I/O 제어 로직(412)을 포함한다. 메모리 셀의 어레이(301)는 P개의 뱅크 그룹을 포함한다. P개의 리던던트 뱅크(704)는 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유된다. I/O 회로(412)는 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다. I/O 제어 로직(412)은 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하도록 구성된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크(704)의 K개의 리던던트 뱅크를 포함한다. I/O 제어 로직(412)은 또한 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 I/O 회로(407)를 제어하도록 구성된다.

Description

리던던트 뱅크를 사용하여 결함 있는 메인 뱅크를 복구하기 위한 메모리 디바이스
본 개시내용은 메모리 디바이스 및 이의 동작 방법에 관한 것이다.
플래시 메모리는 전기적으로 소거 및 재프로그래밍될 수 있는 저-비용, 고-밀도, 비-휘발성 고체-상태 저장 매체이다. 플래시 메모리는 NOR 플래시 메모리 또는 NAND 플래시 메모리를 포함한다. 플래시 메모리에서 메모리 셀의 수가 계속 증가함에 따라, 메모리 디바이스의 제조 동안 결함 있는 (불량) 메모리 셀이 발생할 수 있다.
예컨대, 대부분의 NAND 플래시 메모리 디바이스는 일부 결함 있는 메모리 셀과 함께 파운드리로부터 출하된다. 이러한 셀은 전형적으로 특정한 결함 있는 셀 마킹 전략에 따라 식별된다. 제조업체는, 일부 불량 셀을 허용함으로써, 모든 셀이 양호한 것으로 검증되어야 했던 경우의 가능한 수율보다 더 높은 수율을 실현할 수 있다. 이는 NAND 플래시 메모리 비용을 크게 감소시키며, 부품의 저장 용량은 약간만 감소시킨다.
일 양상에서, 메모리 디바이스는 메모리 셀의 어레이, 입력/출력(I/O) 회로, 및 I/O 회로에 커플링된 I/O 제어 로직을 포함한다. 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함한다. 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유되도록 한다. P 및 N의 각각은 양의 정수이다. I/O 회로는 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스(piece) 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다. I/O 제어 로직은 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하도록 구성된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크의 K개의 리던던트 뱅크를 포함한다. K는 P보다 크지 않은 양의 정수이다. I/O 제어 로직은 또한 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 I/O 회로를 제어하도록 구성된다.
다른 양상에서, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스 및 메모리 디바이스에 커플링되고 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함한다. 메모리 디바이스는 메모리 셀의 어레이, I/O 회로, 및 I/O 회로에 커플링된 I/O 제어 로직을 포함한다. 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함한다. 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유되도록 한다. P 및 N의 각각은 양의 정수이다. I/O 회로는 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다. I/O 제어 로직은 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하도록 구성된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크의 K개의 리던던트 뱅크를 포함한다. K는 P보다 크지 않은 양의 정수이다. I/O 제어 로직은 또한 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 I/O 회로를 제어하도록 구성된다.
또 다른 양상에서, 메모리 디바이스를 동작시키기 위한 방법이 제공된다. 메모리 디바이스는 메모리 셀의 어레이를 포함한다. 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함한다. 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 P개의 뱅크 그룹에 포함되도록 한다. P 및 N의 각각은 양의 정수이다. P×N개의 작동 뱅크는 P개의 뱅크 그룹으로부터 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 결정된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크의 K개의 리던던트 뱅크를 포함한다. K는 P보다 크지 않은 양의 정수이다. P×N개의 데이터 피스는 각각 P×N개의 작동 뱅크로 또는 P×N개의 작동 뱅크로부터 지향된다.
본원에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 양상을 예시하며, 추가로 상세한 설명과 함께 본 개시내용의 원리를 설명하고 당업자가 본 개시내용을 실시하고 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 시스템의 블록도를 예시한다.
도 2a는 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 메모리 카드의 다이어그램을 예시한다.
도 2b는 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 고체-상태 드라이브(SSD: solid-state drive)의 다이어그램을 예시한다.
도 3은 본 개시내용의 일부 양상에 따른, 주변 회로를 포함하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 4는 본 개시내용의 일부 양상에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 예시적인 메모리 디바이스의 블록도를 예시한다.
도 5는 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크 복구 방식을 구현하는 메모리 디바이스의 블록도를 예시한다.
도 6a 및 도 6b는 도 5의 메모리 디바이스에 의해 구현되는 리던던트 뱅크를 사용한 결함 있는 메인 뱅크 복구 방식을 예시한다.
도 7은 본 개시내용의 일부 양상에 따른, 데이터 입력에서 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 블록도를 예시한다.
도 8은 본 개시내용의 일부 양상에 따른, 데이터 출력에서 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 블록도를 예시한다.
도 9는 본 개시내용의 일부 양상에 따른, 메모리 디바이스의 예시적인 I/O 제어 로직의 블록도를 예시한다.
도 10a 내지 도 10c는 본 개시내용의 일부 양상에 따른, 도 7 내지 도 9의 메모리 디바이스에 의해 구현된, 리던던트 뱅크를 사용한 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다.
도 11은 본 개시내용의 일부 양상에 따른, 결함 있는 메인 뱅크 및 리던던트 뱅크를 갖는 메모리 디바이스를 동작시키기 위한 예시적인 방법의 흐름도를 예시한다.
도 12는 본 개시내용의 일부 양상에 따른, 결함 있는 메인 뱅크 및 리던던트 뱅크를 갖는 메모리 디바이스를 동작시키기 위한 다른 예시적인 방법의 흐름도를 예시한다.
도 13은 본 개시내용의 일부 양상에 따른, 복수의 평면을 포함하는 예시적인 메모리 디바이스의 개략도를 예시시한다.
도 14a는 본 개시내용의 일부 양상에 따른, 메모리 디바이스의 예시적인 평면의 개략도를 예시한다.
도 14b는 본 개시내용의 일부 양상에 따른, 도 14a의 평면에서의 예시적인 데이터 버스의 개략도를 예시한다.
도 15a는 본 개시내용의 일부 양상에 따른, 복수의 제2 레벨 메모리 유닛 및 I/O 회로를 갖는 제1 레벨 메모리 유닛을 포함하는 예시적인 메모리 디바이스의 블록도를 예시한다.
도 15b는 본 개시내용의 일부 양상에 따른, 복수의 평면을 갖는 다이 및 I/O 회로를 포함하는 예시적인 메모리 디바이스의 블록도를 예시한다.
도 15c는 본 개시내용의 일부 양상에 따른, 복수의 평면을 갖는 다이 및 I/O 회로를 포함하는 다른 예시적인 메모리 디바이스의 블록도를 도시한다.
도 15d는 본 개시내용의 일부 양상에 따른, 도 15c의 메모리 디바이스의 예시적인 데이터 버스의 개략도를 예시한다.
도 16a 내지 도 16d는 본 개시내용의 일부 양상에 따른, 복수의 평면 및 복수의 I/O 회로를 각각 포함하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 17은 본 개시내용의 일부 양상에 따른, 복수의 기록 서브-어레이를 갖는 기록 멀티플렉서(MUX) 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 18a는 본 개시내용의 일부 양상에 따른, 2개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 18b 내지 도 18c는 본 개시내용의 일부 양상에 따른, 도 18a의 메모리 디바이스에 의해 구현되는, 데이터 입력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다.
도 18d는 본 개시내용의 일부 양상에 따른, 2개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 다른 예시적인 메모리 디바이스의 개략도를 예시한다.
도 19a는 본 개시내용의 일부 양상에 따른, 3개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 19b 내지 도 19c는 본 개시내용의 일부 양상에 따른, 도 19a의 메모리 디바이스에 의해 구현되는 데이터 입력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다.
도 20은 본 개시내용의 일부 양상에 따른, 복수의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 21a는 본 개시내용의 일부 양상에 따른, 2개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 21b는 본 개시내용의 일부 양상에 따른, 도 21a의 메모리 디바이스에 의해 구현되는 데이터 출력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다.
도 21c는 본 개시내용의 일부 양상에 따른, 2개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 다른 예시적인 메모리 디바이스의 개략도를 예시한다.
도 22a는 본 개시내용의 일부 양상에 따른, 3개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스의 개략도를 예시한다.
도 22b 및 도 22c는 본 개시내용의 일부 양상에 따른, 도 21a의 메모리 디바이스에 의해 구현되는 데이터 출력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다.
도 23은 본 개시내용의 일부 양상에 따른, 결함 있는 메인 뱅크 복구 방식을 구현하는 메모리 디바이스를 동작시키기 위한 예시적인 방법의 흐름도를 예시한다.
본 개시내용은 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되었지만, 이는 단지 예시의 목적으로 행해진 것임이 이해되어야 한다. 따라서, 본 개시내용의 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시내용은 또한 다양한 다른 애플리케이션에서 이용될 수 있다. 본 개시내용에서 설명된 바와 같은 기능적 및 구조적 특징은 도면에 구체적으로 도시되지 않은 방식으로 서로 조합되고, 조절되며 수정될 수 있으며, 이에 따라 이러한 조합, 조절 및 수정은 본 개시내용의 범위 내에 있다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 사용으로부터 이해될 수 있다. 예컨대, 본원에서 사용된 “하나 이상”이라는 용어는, 적어도 부분적으로 문맥에 따라, 단수 의미의 임의의 특징, 구조, 또는 특성을 설명하기 위해 사용될 수 있거나 또는 복수의 의미의 특징, 구조 또는 특성의 조합을 설명하기 위해 사용될 수 있다. 유사하게, 단수의 용어는 다시, 적어도 부분적으로 문맥에 따라, 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 더욱이, “~기반하는”이라는 용어는 반드시 배타적인 세트의 팩터를 전달하도록 의도되지 않는 것으로 이해될 수 있고, 대신에 다시 적어도 부분적으로 문맥에 따라, 반드시 명백하게 설명되지는 않은 추가적인 팩터의 존재를 허용할 수 있다.
더 큰 저장 용량에 대한 지속적으로 증가하는 요구를 충족시키기 위해 메모리 셀의 수가 계속해서 증가함에 따라, 메모리 디바이스의 제조 동안 메모리 셀 결함의 위험도 또한 증가한다. 결함 있는 메모리 셀을 처리하기 위한 한 가지 방식은 메인 메모리 셀 영역(예컨대, 메인 뱅크, 일명 메인 열 또는 메인 그룹) 외에 리던던트 메모리 셀 영역(예컨대, 리던던트 뱅크, 일명 리던던트 열 또는 리던던트 그룹)을 추가하는 것이다. 각각의 메모리 디바이스에 대해, 제조 후 테스트 동안 식별된 결함 있는 메모리 셀 영역의 수가 한계 미만인 경우에 (예컨대, 리던던트 메모리 셀 영역의 수보다 많지 않은 경우에), 리던던트 메모리 셀 영역이 메모리 디바이스를 동작시킬 때 데이터를 판독 및 기록하기 위한 결함 있는 메모리 셀 영역을 교체할 수 있도록 하는 복구 방식이 이용될 수 있다.
NAND 플래시 메모리 디바이스와 같은 일부 알려진 메모리 디바이스는 8개의 물리적으로 분리된 메인 메모리 셀 영역 (예컨대, 메인 뱅크)으로 8개의 데이터 피스(예컨대, 8 바이트)를 기록하거나 또는 8개의 물리적으로 분리된 메인 메모리 셀 영역 (예컨대, 메인 뱅크)으로부터 8개의 데이터 피스(예컨대, 8 바이트)를 판독하기 위한 동시 데이터 입력/출력(I/O) 동작을 수행할 수 있다. 동일한 수의 8개의 리던던트 메모리 셀 영역(예컨대, 리던던트 뱅크)은 각각 메인 메모리 셀 영역에 커플링된다. 일단 메인 메모리 셀 영역이 결함 있는 메인 메모리 셀 영역으로서 식별되면, 대응하는 리던던트 메모리 셀 영역은 알려진 복구 방식에 따라 데이터 입력 및 출력에서 결함 있는 메모리 셀 영역을 교체한다. 그러나, 이러한 복구 방식 및 리던던트 뱅크 설계는 다양한 문제를 갖는다. 예컨대, 많은 수의 리던던트 뱅크는 종종 그 리던던트 뱅크 모두가 사용되지 않을 수 있기 때문에 칩 영역을 낭비할 수 있다. 비교적 많은 수의 리던던트 뱅크가 또한 복구 방식의 유연성(flexibility)에 영향을 미칠 수 있다. 또한, 각각의 메인 뱅크 및 개개의 리던던트 뱅크를 커플링하기 위한 여분의 라우팅 길이는 데이터 라인의 스큐(skew)를 증가시킬 수 있다.
전술한 문제 중 하나 이상을 해결하기 위해, 본 개시내용은 NAND 플래시 메모리 디바이스와 같은 메모리 디바이스에서 결함 있는 메인 뱅크를 처리하기 위한 유연한 복구 방식과 함께 메인 뱅크보다 적은 수의 리던던트 뱅크가 사용될 수 있는 솔루션을 도입한다. 본 개시내용의 특정 양상에 따라, 입력 또는 출력 데이터가 인접한 뱅크(메인 뱅크 또는 리던던트 뱅크) 사이에서 시프트(shift)될 수 있도록 인접한 뱅크를 커플링하기 위해 멀티플렉서가 사용될 수 있다. 결과적으로, 리던던트 뱅크는 더 이상 특정 메인 뱅크에 전용되는 것이 아니라, 대신에 각각의 메인 뱅크에 커플링되지 않고 임의의 결함 있는 메인 뱅크를 교체할 수 있다. 따라서, 리던던트 뱅크의 전체 칩 영역뿐만아니라 리던던트 뱅크 영역을 낭비할 가능성 둘 모두가 크게 감소될 수 있다. 더욱이, 각각의 뱅크가 데이터 시프트-기반 복구 방식으로 인해 인접한 뱅크(들)에만 커플링되기 때문에, 각각의 데이터 라인 사이의 스큐는 데이터 라인의 루팅 길이가 짧아짐에 따라 또한 감소될 수 있다. 본원에 개시된 리던던트 뱅크 설계 및 데이터 시프트-기반 복구 방식은 또한 공지된 방식과 비해 적은 수의 리던던트 뱅크에도 불구하고 복구 유연성을 증가시킬 수 있다.
본 개시내용의 특정 양상에 따라, 본원에 개시된 데이터 시프트-기반 복구 방식은 메모리 디바이스의 다이 레벨(또는 평면 레벨)에서 구현될 수 있다. 데이터 시프트-기반 복구 방식을 구현하기 위해 사용되는 I/O 회로 및 I/O 제어 로직은 다이의 복수의 평면에 의해 공유될 수 있다(또는 평면의 복수의 평면 섹션에 의해 공유될 수 있다). 예컨대, 모든 각각의 평면의 각각의 평면 섹션에서 I/O 회로의 인스턴스 및 I/O 제어 로직의 인스턴스를 구현하는 대신에, I/O 회로 및 I/O 제어 로직은 다이에서 구현될 수 있고, 다이의 상이한 평면에 의해 공유될 수 있다. 대안적으로, I/O 회로의 인스턴스 및 I/O 제어 로직의 인스턴스는 각각의 평면에서 구현될 수 있고, 개개의 평면의 상이한 평면 섹션에 의해 공유될 수 있다. 결과적으로, 다이의 상이한 평면(또는 개개의 평면의 상이한 평면 섹션)에 걸친 I/O 회로 및 I/O 제어 로직의 공유로 인해, 회로 영역 오버헤드가 감소될 수 있으며, 데이터 시프트-기반 복구 방식의 타이밍 제어의 최적화가 더 용이하게 구현될 수 있다.
본 개시내용의 특정 양상에 따라, 메모리 디바이스에서 동시 데이터 입력/출력을 위한 각각의 뱅크 그룹은 다수의 메인 뱅크 및 리던던트 뱅크를 포함할 수 있다. 본원에 개시된 I/O 회로는 기록 MUX 어레이 및 판독 MUX 어레이를 포함할 수 있으며, 기록 MUX 어레이 및 판독 MUX 어레이의 각각은 다수의 서브-어레이(예컨대, 다수의 레벨의 데이터 시프팅 서브-회로)를 포함한다. 이러한 경우에, 각각의 뱅크 그룹의 리던던트 뱅크는 동일한 그룹의 다수의 메인 뱅크에 의해 공유할 수 있을뿐만 아니라 하나 이상의 다른 그룹에서 임의의 결함 있는 메인 뱅크를 교체하기 위해 하나 이상의 다른 뱅크 그룹에 의해 공유될 수 있다. 따라서, 리던던트 뱅크의 전체 칩 영역뿐만아니라 리던던트 뱅크 영역을 낭비할 가능성이 추가로 감소될 수 있다.
도 1은 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 모바일 폰, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량용 컴퓨터, 게임 콘솔, 프린터, 포지셔닝 디바이스, 웨어러블 전자 디바이스, 스마트 센서, 가상 현실(VR) 디바이스, 증강 현실(AR) 디바이스, 또는 내부에 저장소를 갖는 임의의 다른 적절한 전자 디바이스일 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 호스트(108) 및 메모리 시스템(102)을 포함할 수 있으며, 메모리 시스템(102)은 하나 이상의 메모리 디바이스(104) 및 메모리 제어기(106)를 갖는다. 호스트(108)는 전자 디바이스의 프로세서, 이를테면 중앙 처리 장치(CPU) 또는 시스템-온-칩(SoC), 이를테면 애플리케이션 프로세서(AP)일 수 있다. 호스트(108)는 메모리 디바이스(104)에 데이터를 송신하거나 또는 메모리 디바이스(104)로부터 데이터를 수신하도록 구성될 수 있다.
메모리 디바이스(104)는 본 개시내용에 개시된 임의의 메모리 디바이스일 수 있다. 아래에서 상세히 개시되는 바와같이, NAND 플래시 메모리 디바이스와 같은 메모리 디바이스(104)는 메인 뱅크보다 적은 수의 리던던트 뱅크를 포함할 수 있고, 메모리 디바이스(104)의 제조 후 테스트 동안 식별된 결함 있는 메인 뱅크를 처리하기 위해 데이터 입력 및 출력 동작에서 유연한 데이터 시프트-기반 복구 방식을 구현할 수 있다.
메모리 제어기(106)는 일부 구현에 따라 메모리 디바이스(104) 및 호스트(108)에 커플링되고, 메모리 디바이스(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 디바이스(104)에 저장된 데이터를 관리하고 호스트(108)와 통신할 수 있다. 일부 구현에서, 메모리 제어기(106)는 보안 디지털(SD: secure digital) 카드, 컴팩트 플래시(CF: compact Flash) 카드, 유니버설 시리얼 버스(USB: universal serial bus) 플래시 드라이브, 또는 전자 디바이스, 이를테면 퍼스널 컴퓨터, 디지털 카메라, 모바일 폰 등에서 사용하기 위한 다른 매체와 같은 낮은 듀티 사이클 환경에서 동작하도록 설계된다. 일부 구현에서, 메모리 제어기(106)는 모바일 디바이스, 이를테면 스마트폰, 태블릿, 랩톱 컴퓨터 등에 대한 데이터 저장소로서 사용되는 높은 듀티-사이클 환경 SDD 또는 eMMC(embedded multi-media-card), 및 엔터프라이즈 저장 어레이에서 동작하도록 설계된다. 메모리 제어기(106)는 메모리 디바이스(104)의 동작, 이를테면 판독, 소거 및 프로그램 동작을 제어하도록 구성될 수 있다. 메모리 제어기(106)는 또한, 불량-블록 관리, 가비지 수집(garbage collection), 논리적-물리적 어드레스 변환, 웨어 레벨링(wear leveling) 등을 포함하는 (그러나, 이에 제한되지 않음), 메모리 디바이스(104)에 저장된 또는 이에 저장될 데이터에 대한 다양한 기능을 관리하도록 또한 구성될 수 있다. 일부 구현에서, 메모리 제어기(106)는 메모리 디바이스(104)로부터 판독되거나 또는 메모리 디바이스(104)에 기록된 데이터에 대해 오류 정정 코드(ECC)를 프로세싱하도록 추가로 구성된다. 임의의 다른 적절한 기능, 예컨대 메모리 디바이스(104)를 포맷하는 것이 또한 메모리 제어기(106)에 의해 수행될 수 있다. 메모리 제어기(106)는 특정 통신 프로토콜에 따라 외부 디바이스(예컨대, 호스트(108))와 통신할 수 있다. 예컨대, 메모리 제어기(106)는 다양한 인터페이스 프로토콜, 이를테면 USB 프로토콜, MMC 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(advanced technology attachment) 프로토콜, 직렬-ATA 프로토콜, 병렬-ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, IDE(integrated drive electronics) 프로토콜, Firewire 프로토콜 등 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.
메모리 제어기(106) 및 하나 이상의 메모리 디바이스(104)는 다양한 타입의 저장 디바이스에 통합될 수 있으며, 예컨대 UFS(universal Flash storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(102)은 상이한 타입의 최종 전자 제품으로 구현 및 패키징될 수 있다. 도 2a에 도시된 바와 같은 하나의 예에서, 메모리 제어기(106) 및 단일 메모리 디바이스(104)는 메모리 카드(202)에 통합될 수 있다. 메모리 카드(202)는 PC 카드(PCMCIA(personal computer memory card international association)), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(202)는 메모리 카드(202)를 호스트(예컨대, 도 1의 호스트(108))와 커플링하는 메모리 카드 커넥터(204)를 더 포함할 수 있다. 도 2b에 도시된 바와 같은 다른 예에서, 메모리 제어기(106) 및 다수의 메모리 디바이스(104)는 SSD(206)에 통합될 수 있다. SSD(206)는 SSD(206)를 호스트 (예컨대, 도 1의 호스트(108))와 커플링하는 SSD 커넥터(208)를 더 포함할 수 있다. 일부 구현에서, SSD(206)의 저장 용량 및/또는 동작 속도는 메모리 카드(202)의 저장 용량 및/또는 동작 속도보다 크다.
도 3은 본 개시내용의 일부 양상에 따른, 주변 회로를 포함하는 예시적인 메모리 디바이스(300)의 개략도를 예시한다. 메모리 디바이스(300)는 도 1의 메모리 디바이스(104)의 예일 수 있다. 메모리 디바이스(300)는 메모리 셀 어레이(301) 및 메모리 셀 어레이(301)에 커플링된 주변 회로(302)를 포함할 수 있다. 메모리 셀 어레이(301)는 메모리 셀(306)이 기판(미도시) 위에서 각각 수직으로 연장되는 NAND 메모리 스트링(308)의 어레이의 형태로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 일부 구현에서, 각각의 NAND 메모리 스트링(308)은 직렬로 커플링되고 수직으로 적층된 복수의 메모리 셀(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 구역 내에 트랩(trap)된 전자의 수에 의존하는 전압 또는 전하와 같은 연속적인 아날로그 값을 홀딩할 수 있다. 각각의 메모리 셀(306)은 플로팅-게이트 트랜지스터를 포함하는 플로팅 게이트 타입의 메모리 셀 또는 전하-트랩 트랜지스터를 포함하는 전하 트랩 타입의 메모리 셀일 수 있다.
일부 구현에서, 각각의 메모리 셀(306)은 2개의 가능한 메모리 상태를 갖고 따라서 1비트의 데이터를 저장할 수 있는 단일-레벨 셀(SLC)이다. 예컨대, 제1 메모리 상태 "0"은 제1 전압 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 제2 전압 범위에 대응할 수 있다. 일부 구현에서, 각각의 메모리 셀(306)은 4개 초과의 메모리 상태에서 하나의 데이터 비트를 초과하는 비트를 저장할 수 있는 멀티-레벨 셀(MLC)이다. 예컨대, MLC는 셀당 2비트, 셀당 3비트 (트리플 레벨 셀(TLC: triple-level cell)로서 또한 알려짐) 또는 셀당 4비트(쿼드 레벨 셀(QLC: quad-level cell)로서 또한 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 취하도록 프로그래밍될 수 있다. 일례에서, 각각의 MLC가 2 데이터 비트를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 기록함으로써 소거된 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 취하도록 프로그래밍될 수 있다. 제4 공칭 저장 값은 소거 상태 동안 사용될 수 있다.
도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 자신의 소스 끝에서 소스 선택 게이트(SSG)(310)를 포함하고 자신의 드레인 끝에서 드레인 선택 게이트(DSG)(312)를 포함할 수 있다. SSG(310) 및 DSG(312)는 판독 및 프로그램 동작 동안 선택된 NAND 메모리 스트링(308)(어레이의 열)을 활성화하도록 구성될 수 있다. 일부 구현에서, 동일한 블록(304)의 NAND 메모리 스트링(308)의 SSG(310)는 동일한 소스 라인(SL)(314), 예컨대 공통 SL을 통해 예컨대 접지에 커플링된다. 일부 구현에 따라, 각각의 NAND 메모리 셀(308)의 DSG(312)는 개개의 비트 라인(316)에 커플링되며, 개개의 비트 라인(316)으로부터, 데이터는 출력 버스(미도시)를 통해 판독 또는 기록될 수 있다. 일부 구현에서, 각각의 NAND 메모리 스트링(308)은 (예컨대, DSG(312)를 갖는 트랜지스터의 임계 전압을 초과하는) 선택 전압 또는 선택 해제 전압(예컨대, 0V)을 하나 이상의 DSG 라인(313)을 통해 개개의 DSG(312)에 인가함으로써 그리고/또는 (예컨대, SSG(310)를 갖는 트랜지스터의 임계 전압을 초과하는) 선택 전압 또는 선택 해제 전압(예컨대, 0V)을 하나 이상의 SSG 라인(315)을 통해 개개의 SSG(310)에 인가함으로써 선택 또는 선택 해제되도록 구성된다.
도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 다수의 블록(304)으로 편성될 수 있으며, 다수의 블록(304)의 각각은 공통 소스 라인(314)을 가질 수 있다. 일부 구현에서, 각각의 블록(304)은 소거 동작을 위한 기본 데이터 유닛이며, 즉 동일한 블록(304) 상의 모든 메모리 셀(306)이 동시에 소거된다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어떤 행이 판독 및 프로그램 동작에 의해 영향을 받는지를 선택하는 워드 라인(318)을 통해 커플링될 수 있다. 일부 구현에서, 각각의 워드 라인(318)은 프로그램 동작을 위한 기본 데이터 유닛인 메모리 셀(306)의 페이지(320)에 커플링된다. 하나의 페이지(320)의 비트 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 커플링된 NAND 메모리 스트링(308)의 수와 관련될 수 있다. 각각의 워드 라인(318)은 개개의 페이지(320)의 각각의 메모리 셀(306)의 복수의 제어 게이트(게이트 전극) 및 제어 게이트를 커플링하는 게이트 라인을 포함할 수 있다.
주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315) 및 DSG 라인(313)을 통해 메모리 셀 어레이(301)에 커플링될 수 있다. 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315) 및 DSG 라인(313)을 통해 각각의 타깃 메모리 셀(306)에 전압 신호 및/또는 전류 신호를 인가하고 그리고 각각의 타깃 메모리 셀(306)로부터 전압 신호 및/또는 전류 신호를 감지함으로써 메모리 셀 어레이(301)의 동작을 용이하게 하기 위한 임의의 적절한 아날로그, 디지털 및 혼합-신호 회로를 포함할 수 있다. 주변 회로(302)는 금속-산화물 반도체(MOS) 기술을 사용하여 형성된 다양한 타입의 주변 회로를 포함할 수 있다. 예컨대, 도 4는 페이지 버퍼/감지 증폭기(404), 열 디코더/비트 라인 드라이버(406), I/O 회로(407), 행 디코더/워드 라인 드라이버(408), 전압 생성기(410), 제어 로직(413), 레지스터(414), 인터페이스(416) 및 데이터 버스(418)를 포함하는 일부 예시적인 주변 회로(302)를 예시한다. 제어 로직(413)은 I/O 회로(407)의 동작을 제어하도록 구성된 I/O 제어 로직(412)을 포함할 수 있다. 일부 예에서, 도 4에 도시되지 않은 추가적인 주변 회로가 또한 포함될 수 있다는 것이 이해되어야 한다.
페이지 버퍼/감지 증폭기(404)는 제어 로직(413)으로부터의 제어 신호에 따라 메모리 셀 어레이(301)로부터 데이터를 판독하고 메모리 셀 어레이(301)에 데이터를 프로그래밍(기록)하도록 구성될 수 있다. 일례에서, 페이지 버퍼/감지 증폭기(404)는 메모리 셀 어레이(301)의 하나의 페이지(320)에 프로그래밍될 프로그램 데이터(기록 데이터)의 하나의 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼/감지 증폭기(404)는 데이터가 선택된 워드 라인(318)에 커플링된 메모리 셀(306)에 적절하게 프로그래밍되도록 보장하기 위해 프로그램 검증 동작을 수행할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(404)는 또한 메모리 셀(306)에 저장된 데이터 비트를 나타내는 비트 라인(316)으로부터의 저전력 신호를 감지하고, 판독 동작에서 인식 가능한 로직 레벨로 작은 전압 스윙(voltage swing)을 증폭할 수 있다.
열 디코더/비트 라인 드라이버(406)는 제어 로직(413)에 의해 제어되고, 전압 생성기(410)로부터 생성된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다. I/O 회로(407)는 페이지 버퍼/감지 증폭기(404) 및/또는 열 디코더/비트 라인 드라이버(406)에 커플링될 수 있고, 데이터 버스(418)로부터의 데이터 입력을 메모리 셀 어레이(301)의 원하는 메모리 셀 영역(예컨대, 뱅크)으로 지향(라우팅)시킬뿐만아니라 원하는 메모리 셀 영역으로부터의 데이터 출력을 데이터 버스(418)로 지향(라우팅)시키도록 구성될 수 있다. 아래에서 상세히 설명되는 바와 같이, I/O 회로(407)는 (I/O 제어 로직(412)을 포함하는) 제어 로직(413)에 의해 제어되는 바와 같이 본원에 개시된 유연한 데이터 시프트-기반 복구 방식을 구현하기 위해 기록 멀티플렉서(MUX) 어레이 및 판독 MUX 어레이를 포함할 수 있다.
행 디코더/워드 라인 드라이버(408)는 제어 로직(413)과 메모리 셀 어레이(301)의 선택 블록(304) 및 선택된 블록(304)의 워드 라인(318)에 의해 제어되도록 구성될 수 있다. 행 디코더/워드 라인 드라이버(408)는 전압 생성기(410)로부터 생성된 워드 라인 전압을 사용하여 선택된 워드 라인(318)을 구동하도록 추가로 구성될 수 있다. 전압 생성기(410)는 제어 로직(413)에 의해 제어되고, 메모리 셀 어레이(301)에 공급될 워드 라인 전압(예컨대, 판독 전압, 프로그램 전압, 패스 전압(pass voltage), 로컬 전압 및 검증 전압)을 생성하도록 구성될 수 있다.
주변 회로(302)의 일부로서, 제어 로직(413)은 앞서 설명된 다른 주변 회로에 커플링될 수 있고, 다른 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(414)는 제어 로직(413)에 커플링될 수 있고, 각각의 주변 회로의 동작을 제어하기 위한 상태 정보, 커맨드 동작 코드(OP 코드) 및 커맨드 어드레스를 저장하기 위한 상태 레지스터, 커맨드 레지스터 및 어드레스 레지스터를 포함한다. 인터페이스(416)는 제어 로직(413)에 커플링될 수 있고, 호스트(미도시)로부터 수신된 제어 커맨드를 버퍼링하여 제어 로직(413)에 중계하고 제어 로직(413)으로부터 수신된 상태 정보를 버퍼링하여 호스트에 중계하기 위한 제어 버퍼로서 작용한다. 인터페이스(416)는 또한 데이터 버스(418)를 통해 I/O 회로(407)에 커플링될 수 있고, 호스트(미도시)로부터 수신된 기록 데이터를 버퍼링하여 I/O 회로(407)에 중계하고 그리고 I/O 회로(407)로부터의 판독 데이터를 버퍼링하여 호스트에 중계하기 위한 데이터 I/O 인터페이스 및 데이터 버퍼로서 작용한다. 예컨대, 인터페이스(416)는 데이터 버스(418)에 커플링된 데이터 I/O(417)를 포함할 수 있다.
도 5는 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크 복구 방식을 구현하는 메모리 디바이스(500)의 블록도를 예시한다. 메모리 디바이스(500)의 메모리 셀 어레이(301)는 8개의 메인 뱅크(502)(<0> ... 및 <7>)의 i개의 세트 및 8개의 리던던트 뱅크(504)(<0> ... 및 <7>)의 j개 세트를 포함하고, 각각의 메인 뱅크(502)는 개개의 데이터 라인(L<0> ..., 또는 L7>)을 통해 개개의 리던던트 뱅크(504)에 커플링된다. 즉, 각각의 메인 뱅크(502)는 메인 뱅크(502)가 제조 후 테스트 동안 결함 있는 메인 뱅크로서 식별되는 경우에 자신의 백업으로서 자신의 전용 리던던트 뱅크(504)를 갖는다. 메모리 디바이스(500)는 8개의 데이터 피스 (예컨대, 8바이트) 각각을 8개의 메인 뱅크(502) 각각에 동시에 입력 또는 출력할 수 있다. 메모리 디바이스(500)는 8개의 메인 뱅크(502)의 i개의 세트 및 8개의 리던던트 뱅크(504)의 j개의 세트를 포함한다.
메모리 디바이스(500)의 열 디코더/비트 라인 드라이버(406)는 8개의 메인 뱅크(502)의 i개의 세트에 각각 커플링된 i개의 메인 디코더(510) 및 8개의 리던던트 뱅크(504)의 j개의 세트에 각각 연결된 j개의 리던던트 디코더(511)를 포함한다. 메모리 디바이스(500)의 열 디코더/비트 라인 드라이버(406)는 또한 i개의 메인 디코더(510)에 커플링된 메인 프리-디코더(506) 및 j개의 리던던트 디코더(511)에 커플링된 리던던트(RED) 프리-디코더(508)를 포함한다. 메모리 디바이스(500)의 I/O 제어 로직(412)은 리던던트 인에이블 신호(RED_EN)와 같은 제어 신호를 통해 메인 프리-디코더(506) 및 리던던트 프리-디코더(508)를 제어함으로써 결함 있는 메인 뱅크 복구 방식을 구현한다. I/O 제어 로직(412)으로부터의 제어 신호에 기반하여, 메인 프리-디코더(506)는 i개의 메인 디코더(510) 각각이 선택/선택 해제 신호(YSEL<0> ..., 및 YSEL<i>)를 사용하여 개개의 메인 뱅크 세트에서 결함 있는 메인 뱅크인, 8개의 메인 뱅크(502) 중 임의의 메인 뱅크를 디스에이블하게 한다. 다른 한편으로, I/O 제어 로직(412)으로부터의 제어 신호에 기반하여, 리던던트 프리-디코더(508)는 j개의 리던던트 디코더(511)의 각각이 선택/선택 해제 신호(YREDSEL<0> ..., 및 YREDSEL<j>)를 사용하여 개개의 리던던트 뱅크 세트에서 개개의 비트 라인을 통해 대응하는 결함 있는 메인 뱅크에 커플링되는, 8개의 리던던트 뱅크(504) 중 임의의 것을 인에이블하게 한다. 메모리 디바이스(500)의 페이지 버퍼/감지 증폭기(404)는 판독 및 기록 동작을 위해 메인 뱅크(502) 및 리던던트 뱅크(504)에 의해 공유된다.
도 6a 및 도 6b는 도 5의 메모리 디바이스(500)에 의해 구현되는 리던던트 뱅크를 사용한 결함 있는 메인 뱅크 복구 방식을 예시한다. 도 6a 및 도 6b는 8개의 메인 뱅크(502)의 한 세트와 8개의 리던던트 뱅크(504)의 한 세트를 도시한다. 8개의 메인 뱅크(502)는 뱅크 0 로우(B0_L), 뱅크 0 하이(B0_H), 뱅크 1 로우(B1_L), 뱅크 1 하이(B1_H), 뱅크 2 로우(B2_L), 뱅크 2 하이(B2_H), 뱅크 3 로우(B3_L) 및 뱅크 3 하이(B3_H)를 포함한다. 8개의 메인 뱅크(502)는 서로 분리되어 있는데, 이는 8개의 메인 뱅크(502)가 데이터 라인에 의해 커플링되지 않기 때문에 하나의 메인 뱅크(502)로 지향되는 데이터 피스가 다른 메인 뱅크(502)로 재-지향될 수 없다는 것을 의미한다. 대신에, 각각의 메인 뱅크(502)는 개개의 리던던트 뱅크(504)(도 6a 및 도 6b에 도시된 바와 같이 우측의 인접한 뱅크)에 이들 간의 데이터 라인(예컨대, 도 5에서 L<0> ..., 또는 L<7>)을 통해 커플링된다.
도 6a는 8개의 메인 뱅크(502) 모두가 작동 뱅크인 경우, 즉 제조 후 테스트에 의해 식별되는 결함 있는 메인 뱅크가 없는 경우를 예시한다. 이러한 경우에, 제1 8개의 데이터 피스(0 ..., 및 7)는 각각 8개의 메인 뱅크(502)로 또는 8개의 메인 뱅크(502)로부터 지향되는 반면에, 모든 8개의 리던던트 뱅크(504)는 사용되지 않고, 즉 데이터가 없다("x"로서 라벨링됨). 유사하게, 제2 8개의 데이터 피스(8..., 및 15)는 다시 각각 8개의 메인 뱅크(502)로 또는 8개의 메인 뱅크(502)로부터 지향되는 반면에, 모든 8개의 리던던트 뱅크(504)는 사용되지 않고, 즉 데이터가 없다("x"로서 라벨링됨).
도 6b는 8개의 메인 뱅크(502) 중 하나가 제조 후 테스트에 의해 식별되는 결함 있는 메인 뱅크인 경우를 예시한다. B2_H가 결함 있는 메인 뱅크인 일례에서, 제1 8개의 데이터 피스(0, 1, 2, 3, 4, 6 및 7) 중 7개의 데이터 피스는 각각 (B2_H를 제외하고) 7개의 작동 메인 뱅크(502)로 또는 그로부터 지향되는 반면에, 데이터(5)는 B2_H로 또는 B2_H로부터 재지향된다. 즉, 결함 있는 메인 뱅크 B2_H는 데이터 입력 및 출력을 위해 B2_H에 커플링된 자신의 전용 백업, 즉 리던던트 뱅크(504)로 교체된다. B0_L이 결함 있는 메인 뱅크인 다른 예에서, 제2 8개의 데이터 피스(9 ... 및 15) 중 7개의 데이터 피스는 각각 (B0_L를 제외하고) 7개의 작동 메인 뱅크(502)로 또는 그로부터 지향되는 반면에, 데이터(8)는 B0_L에 커플링된 리던던트 뱅크(504)로 또는 그로부터 재지향된다. 즉, 결함 있는 메인 뱅크 B0_L는 데이터 입력 및 출력을 위해 B0_L에 커플링된 자신의 전용 백업, 즉 리던던트 뱅크(504)로 교체된다.
앞서 설명된 바와 같이, 도 5, 도 6a 및 도 6b에 예시된 리던던트 뱅크 설계 및 연관된 복구 방식은 다양한 문제를 안고 있다. 첫 번째, 8개의 리던던트 뱅크(504) 중 7개가 낭비되고, 리던던트 뱅크(504) 중 하나만이 하나의 결함 있는 메인 뱅크를 복구하는 데 사용된다. 두 번째, 복구 방식은 결함 있는 메인 뱅크가 사전-할당된 전용 리던던트 뱅크(504)로만 교체될 수 있기 때문에 유연성이 부족하다. 세 번째, 각각의 메인 뱅크(502)는 데이터 라인을 통해 개개의 리던던트 뱅크(504)에 커플링될 필요가 있으며, 이는 데이터 라인의 라우팅 길이 및 데이터 라인의 스큐를 증가시킨다.
이러한 문제 중 하나 이상을 극복하기 위해, 본 개시내용은 더 적은 수의 리던던트 뱅크를 갖는 개선된 리던던트 뱅크 설계 및 연관된 유연한 데이터 시프트-기반 복구 방식을 제공한다. 본 개시내용의 범위와 일치하게, 메모리 디바이스는 메모리 셀의 어레이(예컨대, 도 3 및 도 4의 메모리 셀 어레이(301)), I/O 회로(예컨대, 도 4의 I/O 회로(407)), 및 제어 로직(예컨대, 도 4의 I/O 제어 로직(412))을 포함할 수 있다. 메모리 셀의 어레이는 N개의 메인 뱅크 및 M개의 리던던트 뱅크를 포함할 수 있으며, 여기서 N과 M의 각각은 양의 정수이고 N은 M보다 크다. 즉, 메모리 셀의 어레이는 메인 뱅크보다 적은 수의 리던던트 뱅크를 가질 수 있다. 도 5의 메모리 디바이스(500)와 유사하게, 메모리 셀의 어레이는 N개의 메인 뱅크의 다수의 세트뿐만 아니라 M개의 리던던트 뱅크의 다수의 세트를 포함할 수 있다는 것이 이해되어야 한다. 그럼에도 불구하고, N은 데이터 피스의 수이며, 이는 메모리 셀의 어레이에 동시에 입력(기록/프로그래밍) 및 출력(판독)될 수 있다. 또한, ("메인 뱅크", "리던던트 뱅크" 또는 "작동 뱅크"의 맥락에서) 본원에서 사용되는 "뱅크"라는 용어는 N개의 동시 데이터 피스 중 하나가 뱅크로 지향되거나 또는 뱅크로부터 지향되는 메모리 셀을 지칭할 수 있다는 것이 또한 이해되어야 한다. 뱅크는 예컨대 메모리 셀의 어레이의 페이지, 블록 또는 평면의 일부일 수 있다.
I/O 회로는 N개의 메인 뱅크 및 M개의 리던던트 뱅크에 커플링될 수 있고, N개의 데이터 피스 각각을 N개의 작동 뱅크 각각으로 또는 N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 일부 구현에서, I/O 회로는 N개의 메인 뱅크 및 M개의 리던던트 뱅크의 인접한 뱅크의 각각의 쌍에 커플링되며, 이에 따라 I/O 회로는 N개의 데이터 피스 중 하나의 데이터 피스를 인접한 뱅크의 쌍 중 어느 하나의 뱅크로 또는 이로부터 지향시키도록 구성된다(예컨대, 아래에서 도 7 및 도 8 참조).
일부 구현에서, M은 1과 동일하다. 즉, 단일 리던던트 뱅크는 N개(2, 3, 4, 5 등)의 메인 뱅크의 세트를 복구하기 위해 사용될 수 있으며, 이는 리던던트 뱅크의 칩 영역 및 미사용 리던던트 뱅크의 낭비를 크게 감소시킬 수 있다. 예컨대, 도 7 및 도 8은, 본 개시내용의 일부 양상에 따라, 각각 데이터 입력 및 데이터 출력에서 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(700)의 블록도를 예시한다. 메모리 디바이스(700)는 도 3 및 도 4의 메모리 디바이스(300)의 예일 수 있다. 설명의 편의를 위해, 메모리 디바이스(300)의 컴포넌트의 세부사항은 메모리 디바이스(700)를 설명할 때 생락될 수 있으며, 메모리 디바이스(700)에 유사하게 적용될 수 있다. 도 7 및 도 8에 도시된 바와 같이, 메모리 디바이스(700)는 8개의 메인 뱅크(702)(B0_L, B0_H, B1_L, B1_H, B2_L, B2_H, B3_L 및 B3_H) 및 하나의 리던던트 뱅크(704)(RED)를 갖는 메모리 셀 어레이(301)를 포함할 수 있다. 즉, 메모리 디바이스(700)에서 N은 8이고 M은 1이다. 다시 말해서, 메모리 셀 어레이(301)는 일부 구현에 따라 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)를 포함하는 9개의 뱅크를 포함한다.
I/O 회로(407)는 예컨대 페이지 버퍼/감지 증폭기(404) 및 열 디코더/비트 라인 드라이버(406)를 통해 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 커플링될 수 있다. 도 7에 도시된 일부 구현에서, 데이터 입력(예컨대, 기록 동작)에서, 페이지 버퍼/감지 증폭기(404) 및 열 디코더/비트 라인 드라이버(406)는 각각 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 커플링된 9개의 드라이버(706)를 포함한다. 도 8에 도시된 일부 구현에서, 데이터 출력(예컨대, 판독 동작)에서, 페이지 버퍼/감지 증폭기(404) 및 열 디코더/비트 라인 드라이버(406)는 각각 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 커플링된 9개의 감지 증폭기(802)를 포함한다.
I/O 회로(407)는 8개의 데이터 피스 각각을 8개의 작동 뱅크 각각으로 또는 그로부터 지향시키도록 구성될 수 있다. 도 7에 도시된 일부 구현에서, 데이터 입력에서, I/O 회로(407)는 8개의 입력 데이터 피스(예컨대, 기록 데이터: gwd <7:0>, gwd <15:8>, gwd <23:16>, gwd <31:24>, gwd <39:32>, gwd <47:40>, gwd <55:48>, 및 gwd <63:56>)를 9개의 뱅크 (즉, 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)) 중 8개의 작동 뱅크, 예컨대 7개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)로 지향시키도록 구성된다. 도 8에 도시된 일부 구현에서, 데이터 출력에서, I/O 회로(407)는 9개의 뱅크 중 8개의 작동 뱅크, 예컨대 7개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)로부터 8개의 출력 데이터 피스(예컨대, 판독 데이터: grd <7:0>, grd <15:8>, grd <23:16>, grd <31:24>, grd <39:32>, grd <47:40>, grd <55:48>, 및 grd <63:56>)를 지향시키도록 구성된다. 도 7 및 도 8에 도시된 바와같이, 일부 구현에서, I/O 회로(407)는 인접한 뱅크의 각각의 쌍에 커플링되며, 이에 따라 I/O 회로(407)는 인접한 뱅크의 쌍 중 어느 하나의 뱅크에 하나의 기록 데이터 피스(gwd)를 지향시키거나 또는 인접한 뱅크의 쌍 중 어느 하나의 뱅크로부터 하나의 판독 데이터 피스(grd)를 지향시키도록 구성된다. 인접한 뱅크의 쌍은 메인 뱅크(702) 둘 모두 또는 하나의 메인 뱅크(702)와 하나의 리던던트 뱅크(704)일 수 있다. 일부 구현에서, 리던던트 뱅크(704)는 I/O 회로(407)를 통해 2개의 메인 뱅크(702)에 커플링된다. 비록 리던던트 뱅크(704)가 도 7 및 도 8에 도시된 바와 같이 8개의 메인 뱅크(702) 중간에서 I/O 회로(407)에 의해 2개의 메인 뱅크(702)(B1_H 및 B2_L)에 각각 연결되어 있을지라도, 일부 예에서, 리던던트 뱅크(704)가 I/O 회로(407)에 의해 임의의 2개의 메인 뱅크(702)에 각각 커플링되거나 또는 8개의 메인 뱅크(702)의 끝에서 단지 하나의 메인 뱅크(702)(예컨대, B0_L 또는 B3_H)에 커플링될 수 있다는 것이 이해되어야 한다.
I/O 회로(407)는 하나 이상의 MUX 어레이로 구현될 수 있다. 도 7에 도시된 바와 같은 일부 구현에서, 메모리 디바이스(700)의 I/O 회로(407)는 기록 MUX 어레이(707)를 포함한다. 기록 MUX 어레이(707)는 데이터 입력을 위해 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 각각 커플링된 9개의 기록 MUX(708)의 세트를 포함할 수 있다. 각각의 기록 MUX(708)는 출력(Out), 2개의 입력(A 및 B) 및 선택 포트(S)를 포함할 수 있다. 각각의 기록 MUX(708)의 출력은 개개의 뱅크(702 또는 704)에 커플링된다. 기록 MUX(708)의 선택 포트는 하나의 입력(A 또는 B)의 선택을 표시하는 기록 선택 신호(red_en_b0_l_wt, ..., red_en_b12_wt, ..., 또는 red_en_b3_h_wt)를 수신하도록 구성될 수 있다. 예컨대, 양의 바이어스 기록 선택 신호, 즉 기록 선택 신호가 인에이블되면 입력 B를 선택할 수 있다.
일부 구현에서, 기록 MUX(708)가 끝에서 2개의 메인 뱅크(702)(B0_L 및 B3_H)에 커플링된 (즉, 단지 하나의 다른 메인 뱅크(702)에 커플링된) 것을 제외하고, 개개의 메인 뱅크(702)에 커플링된 각각의 기록 MUX(708)는 개개의 메인 뱅크(702)를 위해 의도된 하나의 기록 데이터 피스 및 인접한 메인 뱅크(702)를 위해 의도된 다른 기록 데이터 피스를 포함한 2개의 데이터 피스를 각각 입력하도록 구성된 2개의 입력을 갖는다. 예컨대, B0_H에 커플링된 기록 MUX(708)는 기록 데이터 gwd<15:8>를 입력하도록 구성된 입력 A 및 기록 데이터 gwd<7:0>를 입력하도록 구성된 입력 B를 가질 수 있다.
리던던트 뱅크(704)에 커플링된 기록 MUX(708)에 대해, 기록 MUX(708)는 하나의 인접한 메인 뱅크(702)를 위해 의도된 하나의 기록 데이터 피스 및 다른 인접한 메인 뱅크(702)를 위해 의도된 다른 기록 데이터 피스를 포함하는 2개의 데이터 피스를 각각 입력하도록 구성된 2개의 입력을 가질 수 있다. 예컨대, RED에 커플링된 기록 MUX(708)는 기록 데이터 gwd<31:24>를 입력하도록 구성된 입력 A 및 기록 데이터 gwd<39:32>를 입력하도록 구성된 입력 B를 가질 수 있다.
끝에서 2개의 메인 뱅크(702)(B0_L 및 B3_H)에 커플링된 기록 MUX(708)에 대해, 기록 MUX(708)의 입력 중 하나는 개개의 메인 뱅크(702)를 위해 의도된 하나의 기록 데이터 피스를 입력하도록 구성될 수 있고, 기록 MUX(708)의 입력 중 다른 하나는 뱅크 결함으로 인해 데이터 억제, 예컨대 시스템 전압 Vdd를 표시하는 신호를 입력하도록 구성될 수 있다. 결과적으로, 각각의 기록 데이터 피스는 2개의 인접한 뱅크의 2개의 입력에 커플링될 수 있고, 2개의 인접한 뱅크 중 어느 하나의 입력에 입력될 수 있다.
도 8에 도시된 바와 같은 일부 구현에서, 메모리 디바이스(700)의 I/O 회로(407)는 판독 MUX 어레이(807)를 포함한다. 판독 MUX 어레이(807)는 데이터 출력 위해 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 커플링된 8개의 판독 MUX(804)의 세트를 포함할 수 있다. 각각의 판독 MUX(804)는 출력(Out), 2개의 입력(A 및 B) 및 선택 포트(S)를 포함할 수 있다. 판독 MUX(804)의 선택 포트는 하나의 입력(A 또는 B)의 선택을 표시하는 판독 선택 신호(red_en_b0_l_rd, ..., 또는 red_en_b3_h_rd)를 수신하도록 구성될 수 있다. 예컨대, 양의 바이어스 판독 선택 신호, 즉 판독 선택 신호가 인에이블되면, 입력 B를 선택할 수 있다.
일부 구현에서, 각각의 판독 MUX(804)는 2개의 인접한 뱅크에 커플링된 2개의 입력을 갖는다. 예컨대, 가장 좌측의 판독 MUX(804)는 B0_L에 커플링된 입력 A 및 B0_H에 커플링된 입력 B를 가질 수 있으며; 중간 판독 MUX(804)는 B1_H에 커플링된 입력 A 및 RED에 커플링된 입력 B를 가질 수 있다. 다시 말해서, 끝의 2개의 메인 뱅크(702)(B0_L 및 B3_H)를 제외하고, 각각의 뱅크(702 또는 704)는 각각 2개의 판독 MUX(804)의 입력에 커플링될 수 있다. 각각의 판독 MUX(804)의 출력은 개개의 판독 선택 신호에 기반하여, 입력 A 또는 B로부터의 하나의 데이터 피스, 즉 2개의 인접한 뱅크에 저장된 데이터 피스를 출력하도록 구성될 수 있다. 예컨대, 가장 좌측의 판독 MUX(804)로부터 출력된 판독 데이터 gwd<7:0>는 B0_L 또는 B0_H로부터 올 수 있으며; 중간 판독 MUX(804)로부터 출력된 판독 데이터 gwd<31:24>는 B1_H 또는 RED로부터 올 수 있다.
도 7 및 도 8과 관련하여 앞서 설명된 바와같이, I/O 회로(407)는 인접한 뱅크의 각각의 쌍에 커플링될 수 있고, 인접한 뱅크의 각각의 쌍 중 어느 한 뱅크에 데이터 피스를 지향시키거나 또는 이로부터 데이터 피스를 지향시키도록 구성될 수 있다. I/O 회로(407)의 기록 MUX 어레이(707) 및 판독 MUX 어레이(807)의 예시적인 설계가 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)를 갖는 메모리 디바이스(700)와 관련하여 앞서 설명되었지만, 유사한 설계가 일반적으로 N개의 메인 뱅크 및 M개의 리던던트 뱅크를 갖는 메모리 디바이스에 적용될 수 있다는 것이 이해되어야 하며, 여기서 N 및 M의 각각은 양의 정수이고, N은 M보다 크다. I/O 회로의 MUX 어레이 및 메모리 셀 어레이의 리던던트 뱅크의 설계에 기반하여, 유연한 데이터 시프트-기반 복구 방식이 구현될 수 있다. I/O 제어 로직은 I/O 회로에 커플링될 수 있고, N개의 메인 뱅크 중 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 N개의 메인 뱅크 및 M개의 리던던트 뱅크로부터 N개의 작동 뱅크를 결정하도록 구성될 수 있다. N개의 작동 뱅크는 M개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함할 수 있으며, 여기서 K는 M보다 크지 않은 양의 정수이다. I/O 제어 로직(412)은 I/O 회로를 제어하여 N개의 데이터 피스 중 K개의 데이터 피스 각각을 K개의 리던던트 뱅크 각각으로 또는 K개의 리던던트 뱅크 각각으로부터 지향시키도록 추가로 구성될 수 있다.
예컨대, 도 9에 도시된 바와 같이, I/O 제어 로직(412)은 판독 리던던트 인에이블 로직(902), 기록 리던던트 인에이블 로직(904) 및 작동 뱅크 로직(906)을 포함할 수 있다. 각각의 로직(902, 904, 또는 906)은 마이크로프로세서, 마이크로제어기(또한 마이크제어기 유닛(MCU)으로 알려짐), 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드-프로그래밍 가능 게이트 어레이(FPGA), 프로그래밍 가능 로직 디바이스(PLD), 상태 머신, 게이티드 로직(gated logic), 이산 하드웨어 회로, 및 아래에서 상세히 설명되는 다양한 기능을 수행하도록 설계된 다른 적절한 하드웨어, 펌웨어, 및/또는 소프트웨어에 의해 구현될 수 있다. 일부 구현에서, 판독 리던던트 인에이블 로직(902), 기록 리던던트 인에이블 로직(904) 및 작동 뱅크 로직(906) 중 하나 이상이 CAM(content-addressable memory)으로 구현된다.
일부 구현에서, 작동 뱅크 로직(906)은 레지스터(414)에 커플링되고, 메모리 디바이스(예컨대, 메모리 디바이스(700))의 메인 뱅크 중 하나 이상의 결함 있는 메인 뱅크, 예컨대 N개의 메인 뱅크 중 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보를 획득하도록 구성된다. 제조 후 테스트 동안, 메모리 디바이스로부터 불량(비-기능) 메모리 셀이 검출될 수 있으며, 적어도 하나의 불량 메모리 셀을 포함하는 각각의 메인 뱅크는 결함 있는 메인 뱅크로서 식별될 수 있다. 일부 구현에서, 뱅크 결함 정보는 메모리 디바이스의 결함 있는 메인 뱅크의 각각을 표시하며, 메모리 디바이스, 예컨대 레지스터(414)에 저장된다. 따라서, 각각의 메모리 디바이스는 그 자신의 뱅크 결함 정보를 가질 수 있다. 메모리 디바이스를 동작시키기 전에, 작동 뱅크 로직(906)은 레지스터(414)로부터 뱅크 결함 정보를 획득하고, 데이터 입력 및 출력에 사용될 수 있는 메모리 디바이스의 N개의 작동 뱅크를 결정할 수 있다. 작동 뱅크의 수(N)는 일부 구현에 따라 동시 입력/출력 데이터 피스의 수 (N)(예컨대, 메모리 디바이스(700)에서 8)와 동일하다. 즉, 작동 뱅크 로직(906)은 K개의 결함 있는 메인 뱅크를 동일한 수(K)의 리던던트 뱅크로 교체할 수 있으며, 이에 따라 N개의 작동 뱅크는 K개의 리던던트 뱅크 및 N-K개의 메인 뱅크를 포함할 수 있다. 메모리 디바이스(700)에서, I/O 제어 로직(412)의 작동 뱅크 로직(906)에 의해 결정되는 바와 같이, 8개의 메인 뱅크(702) 중 하나의 결함 있는 메인 뱅크는 8개의 작동 뱅크를 형성하기 위해 리던던트 뱅크(704)로 교체될 수 있다.
결정된 N개의 작동 뱅크에 기반하여, 판독 리던던트 인에이블 로직(902) 및 기록 리던던트 인에이블 로직(904)은 I/O 회로(407)를 제어하여 N개의 데이터 피스 중 K개의 데이터 피스 각각을 K개의 리던던트 뱅크 각각으로 또는 K개의 리던던트 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 일부 구현에서, 데이터 입력을 위해, 기록 리던던트 인에이블 로직(904)은 I/O 회로(407)의 기록 MUX 어레이(707)의 기록 MUX(708)에 커플링되고, 기록 MUX(708)에 복수의 기록 선택 신호(905)를 제공하도록 구성된다. 예컨대, 기록 리던던트 인에이블 로직(904)은 I/O 회로(407)의 9개의 기록 MUX(708)에 커플링되고, 결정된 8개의 작동 뱅크에 기반하여 9개의 기록 선택 신호(예컨대, red_en_b0_l_wt, ..., red_en_b12_wt, ..., 및 red_en_b3_h_wt)를 각각 9개의 기록 MUX(708)에 제공하도록 구성된다. 일부 구현에서, 데이터 출력을 위해, 판독 리던던트 인에이블 로직(902)은 I/O 회로(407)의 판독 MUX 어레이(807)의 판독 MUX(804)에 커플링되고, 복수의 판독 선택 신호(903)를 판독 MUX(804)에 제공하도록 구성된다. 예컨대, 판독 리던던트 인에이블 로직(902)은 8개의 판독 MUX(804)에 커플링되고, 결정된 8개의 작동 뱅크에 기반하여 8개의 판독 선택 신호(예컨대, red_en_b0_l_rd, ..., 및 red_en_b3_h_rd)를 각각 8개의 판독 MUX(804)에 제공하도록 구성된다. 일부 구현에서, 판독 리던던트 인에이블 로직(902) 및 기록 리던던트 인에이블 로직(904)은 또한 데이터 및 선택 신호를 정렬하기 위해 동기화 신호를 각각 판독 MUX(804) 및 기록 MUX(708)의 스트로브 클록에 제공한다.
각각의 선택 신호는 K개의 결함 있는 메인 뱅크에 기반하여 인에이블(예컨대, 양의 바이어스) 또는 디스에이블(예컨대, 음의 바이어스)될 수 있다. 일부 구현에서, 인접한 뱅크의 쌍 중 제1 뱅크가 K개의 결함 있는 메인 뱅크 중 하나의 결함 있는 메인 뱅크인 경우에, 판독 리던던트 인에이블 로직(902) 및 기록 리던던트 인에이블 로직(904)은 I/O 회로(407)를 제어하여 데이터 피스를 인접한 뱅크의 쌍 중 제2 뱅크로 또는 인접한 뱅크의 쌍 중 제2 뱅크로부터 지향시키도록 구성된다. 즉, 일부 구현에 따라, I/O 제어 로직(412)은 뱅크 결함 정보 및 제어 I/O 회로(407)에 기반하여 인접한 뱅크의 각각의 쌍 중 하나의 뱅크를 선택하여, 데이터 피스를 인접한 뱅크의 각각의 쌍 중 선택된 뱅크로 또는 이로부터 지향시키도록 구성된다.
지금 도 7을 참조하면, 데이터 입력에서, 기록 리던던트 인에이블 로직(904)은 제1 기록 MUX(708)의 입력 A로부터의 데이터 피스를 입력하는 것과 데이터 피스를 제1 뱅크에 출력하는 것을 억제하기 위해 제1 뱅크(즉, 결함 있는 메인 뱅크)에 커플링된 제1 기록 MUX(708)를 제어하도록 구성될 수 있다. 대신에, 기록 리던던트 인에이블 로직(904)은 제2 뱅크(예컨대, 제1 뱅크에 인접한 메인 뱅크(702) 또는 리던던트 뱅크(704))에 커플링된 제2 기록 MUX(708)를 제어하여, 제2 기록 MUX(708)의 입력 B로부터의 데이터 피스를 입력하는 것과 데이터 피스를 제2 뱅크에 출력하는 것을 인에이블하도록 구성될 수 있다. 즉, 결함 있는 메인 뱅크를 위해 의도된 데이터 피스는 기록 리던던트 인에이블 로직(904)에 의해 제어되는 대로 결함 있는 메인 뱅크에 커플링된 기록 MUX(708)에 의해 자신의 인접한 뱅크, 즉 메인 뱅크(702) 또는 리던던트 뱅크(704)로 재지향될 수 있다. 데이터 입력이 인접한 뱅크 사이에서 시프트되도록, 인접한 뱅크의 각각의 쌍에 동일한 동작이 적용될 수 있다.
예컨대, B0_L이 결함 있는 메인 뱅크라고 가정하면, 기록 리던던트 인에이블 로직(904)은 red_en_b0_l_wt 및 red_en_b0_h_wt를 인에이블하며, 이에 따라 Vdd는 입력 B로부터 B0_L로 입력되고 gwd<7:0>은 입력 B로부터 B0_H로 재지향 및 입력될 수 있다. 데이터 입력을 시프트하기 위해, 기록 리던던트 인에이블 로직(904)은 또한 red_en_b1_l_wt 및 red_en_b1_h_wt를 인에이블하며, 이에 따라 gwd<15:8>는 입력 B로부터 B1_L로 재지향 및 입력되고 gwd<23:16>는 입력 B로부터 B1_H로 재지향 및 입력될 수 있다. 기록 리던던트 인에이블 로직(904)은 red_en_b12_wt를 추가로 디스에이블하며, 이에 따라 gwd<31:24>는 입력 A로부터 RED로 재지향 및 입력될 수 있다. 즉, 이에 따라, 입력 데이터는 결함 있는 메인 뱅크(B0_L)로부터 리던던트 뱅크(RED)로 시프트될 수 있다. 다른 메인 뱅크 B2_L, B2_H, B3_L, 및 B3_H에 대해, 기록 리던던트 인에이블 로직(904)이 red_en_b2_l_wt, red_en_b2_h_wt, red_en_b3_l_wt, 및 red_en_b3_h_wt를 디스에이블할 수 있도록 입력 데이터 시프트가 필요하지 않을 수 있다. 결과적으로, B2_L, B2_H, B3_L, 및 B3_H의 각각은 여전히 데이터 시프트 없이 입력 A로부터의 데이터를 입력할 수 있다.
지금 도 8을 참조하면, 데이터 출력에서, 판독 리던던트 인에이블 로직(902)은 제1 및 제2 뱅크(즉, 결함 있는 메인 뱅크 및 결함 있는 메인 뱅크에 인접한 메인 뱅크(702) 또는 리던던트 뱅크(704))에 커플링된 판독 MUX(804)를 제어하여, 제2 뱅크(예컨대, 결함 있는 메인 뱅크에 인접한 메인 뱅크(702) 또는 리던던트 뱅크(704))로부터 데이터 피스를 출력하는 것을 인에이블하도록 구성될 수 있다. 즉, 결함 있는 메인 뱅크를 위해 의도된 데이터 피스는 판독 리던던트 인에이블 로직(902)에 의해 제어되는 대로 판독 MUX(804)에 의해 자신의 인접한 뱅크, 즉 메인 뱅크(702) 또는 리던던트 뱅크(704)로부터 재지향될 수 있다. 데이터 출력이 인접한 뱅크 사이에서 시프트되도록, 인접한 뱅크의 각각의 쌍에 동일한 동작이 적용될 수 있다.
예컨대, B0_L이 결함 있는 메인 뱅크라고 가정하면, 판독 리던던트 인에이블 로직(902)은 red_en_b0_l_rd를 인에이블하며, 이에 따라 grd<7:0>는 입력 B에 커플링된 B0_H로부터 재지향 및 출력될 수 있다. 데이터 출력을 시프트하기 위해, 판독 리던던트 인에이블 로직(902)은 또한 red_en_b0_h_rd, red_en_b1_l_rd 및 red_en_b1_h_rd를 인에이블하며, 이에 따라 grd<15:8>은 입력 B에 커플링된 B1_L로부터 재지향 및 출력되고 grd<23:16>는 입력 B에 커플링된 B1_H로부터 재지향 및 출력되며, 그리고 grd<31:24>는 입력 B에 커플링된 RED로부터 재지향 및 출력될 수 있다. 즉, 이에 따라, 출력 데이터는 결함 있는 메인 뱅크(B0_L)로부터 리던던트 뱅크(RED)로 시프트될 수 있다. 다른 메인 뱅크 B2_L, B2_H, B3_L, 및 B3_H에 대해, 판독 리던던트 인에이블 로직(902)이 red_en_b2_l_rd, red_en_b2_h_rd, red_en_b3_l_rd, 및 red_en_b3_h_rd를 디스에이블할 수 있도록 출력 데이터 시프트가 필요하지 않을 수 있다. 결과적으로, 데이터 시프트 없이 입력 A로부터의 B2_L, B2_H, B3_L, 및 B3_H로부터 데이터가 여전히 출력될 수 있다.
도 10a 내지 도 10c는 본 개시내용의 일부 양상에 따른, 메모리 디바이스(700)에 의해 구현되는 리던던트 뱅크(704)를 사용하는 결함 있는 메인 뱅크 복구 방식의 추가 예를 예시한다. 도 10a는 8개의 메인 뱅크(702) 모두가 작동 뱅크인 경우, 즉 결함 있는 메인 뱅크가 제조 후 테스트에 의해 식별되지 않은 경우를 예시한다. 이러한 경우에, 제1 8개의 데이터 피스(0 ..., 및 7)는 각각 8개의 메인 뱅크(702)로 또는 8개의 메인 뱅크(702)로부터 지향될 수 있는 반면에, 리던던트 뱅크(704)는 사용되지 않게 될 수 있으며, 즉 데이터가 없을 수 있다("x"로서 라벨링됨). 유사하게, 제2 8개의 데이터 피스(8..., 및 15)는 다시 각각 8개의 메인 뱅크(702)로 또는 8개의 메인 뱅크(702)로부터 지향될 수 있는 반면에, 리던던트 뱅크(704)는 사용되지 않고 유지될 수 있으며, 즉 데이터가 없을 수 있다("x"로서 라벨링됨).
도 10b 및 도 10c는 8개의 메인 뱅크(702) 중 하나가 제조 후 테스트에 의해 식별되는 결함 있는 메인 뱅크인 경우를 예시한다. 도 10b에 도시된 바와 같이, B2_H가 결함 있는 메인 뱅크인 일례에서, 제1 8개의 데이터 피스 중 처음 4개의 데이터 피스(1, 2, 3 및 4)는 각각 4개의 대응하는 작동 메인 뱅크 B0_L, B0_H, B1_L, 및 B1_H로 또는 이로부터 지향될 수 있으며, 이는 리던던트 뱅크(704)에 의해 B2_H로부터 분리된다. B2_H를 위해 의도된 데이터(5)는 인접한 작동 메인 뱅크 B2_L로 재지향될 수 있고, B2_L을 위해 의도된 데이터(4)는 리던던트 뱅크(704)로 재지향될 수 있다(좌측으로 데이터 시프팅). B2_H는 사용되지 않게 될 수 있다. 즉, B2_H와 리던던트 뱅크(704) 사이에서 데이터 시프트가 발생할 수 있다. 제1 8개의 데이터 피스 중 마지막 2개의 데이터 피스(6 및 7)는 각각 데이터 시프트 없이 2개의 대응하는 작동 메인 뱅크 B3_L 및 B3_H로 또는 이로부터 재지향될 수 있다. B0_L이 결함 있는 메인 뱅크인 다른 예에서, 제2 8개의 데이터 피스 중 처음 4개의 데이터 피스(8, 9, 10 및 11)는 각각 리던던트 뱅크(704)뿐만 아니라 인접한 작동 메인 뱅크 B0_H, B1_L, 및 B1_H로 또는 이로부터 재지향될 수 있다 (우측 데이터 시프팅). B0_L는 사용되지 않게 될 수 있다. 즉, B0_L와 리던던트 뱅크(704) 사이에서 데이터 시프트가 발생할 수 있다. 제2 8개의 데이터 피스 중 마지막 4개의 데이터 피스(12, 13,14, 및 15)는 각각 데이터 시프트 없이 4개의 대응하는 작동 메인 뱅크 B2_L, B2_H, B3_L, 및 B3_H로 또는 이로부터 지향될 수 있다.
도 10c에 도시된 바와 같이, B1_L가 결함 있는 메인 뱅크인 일례에서, 제1 8개의 데이터 피스 중 처음 2개의 데이터 피스(0 및 1)는 각각 2개의 대응하는 작동 메인 뱅크 B0_L 및 B0_H로 또는 이로부터 지향될 수 있다. 제1 8개의 데이터 피스 중 다음 2개의 데이터 피스(2 및 3)는 각각 리던던트 뱅크(704)뿐만 아니라 인접한 작동 메인 뱅크 B1_H로 또는 이로부터 재지향될 수 있다 (우측 데이터 시프팅). B1_L는 사용되지 않게 될 수 있다. 즉, B1_L와 리던던트 뱅크(704) 사이에서 데이터 시프트가 발생할 수 있다. 제2 8개의 데이터 피스 중 마지막 4개의 데이터 피스(4, 5, 6, 및 7)는 각각 데이터 시프트 없이 4개의 대응하는 작동 메인 뱅크 B2_L, B2_H, B3_L, 및 B3_H로 또는 이로부터 지향될 수 있다. B2_L가 결함 있는 메인 뱅크인 다른 예에서, 제2 8개의 데이터 피스 중 처음 4개의 데이터 피스(8, 9, 10, 및 11)는 각각 대응하는 작동 메인 뱅크 B0_L, B0_H, B1_L, 및 B1_H로 또는 이로부터 지향될 수 있으며, 이는 리던던트 뱅크(704)에 의해 B2_L로부터 분리된다. B2_L을 위해 의도된 데이터(12)는 리던던트 뱅크(704)로 또는 리던던트 뱅크(704)로부터 재지향될 수 있고(좌측 데이터 시프팅), B2_L은 사용되지 않게 될 수 있다. 즉, B2_L와 리던던트 뱅크(704) 사이에서 데이터 시프트가 발생할 수 있다. 제2 8개의 데이터 피스 중 마지막 3개의 데이터 피스(13, 14, 및 15)는 각각 데이터 시프트 없이 3개의 대응하는 작동 메인 뱅크 B2_H, B3_L, 및 B3_H로 또는 이로부터 지향될 수 있다.
도 11은 본 개시내용의 일부 양상에 따른, 결함 있는 메인 뱅크 및 리던던트 뱅크를 갖는 메모리 디바이스를 동작시키기 위한 예시적인 방법(1100)의 흐름도를 예시한다. 메모리 디바이스는 본원에 개시된 임의의 적절한 메모리 디바이스일 수 있다. 방법(1100)은 I/O 제어 로직(412)에 의해 구현될 수 있다. 방법(1100)에 도시된 동작은 총망라한 것이 아닐 수 있으며, 다른 동작이 예시된 동작 중 임의의 동작 전, 후 또는 그 사이에 또한 수행될 수 있다는 것이 이해되어야 한다. 게다가, 동작 중 일부 동작은 동시에 수행될 수 있거나, 또는 도 11에 도시된 것과 다른 순서로 수행될 수도 있다.
도 11을 참조하면, 방법(1100)은 동작(1102)에서 시작하며, 동작(1102)에서 복수의 메인 뱅크 중 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보가 획득된다. 결함 있는 메인 뱅크는 메모리 디바이스의 제조 후 테스트에 의해 식별될 수 있다. 예컨대, 작동 뱅크 로직(906)은 메모리 디바이스를 동작시키기 전에 레지스터(414)로부터 뱅크 결함 정보를 획득할 수 있다.
방법(1100)은 도 11에 예시된 바와 같은 동작(1104)으로 진행하며, 동작(1104)에서 복수의 작동 뱅크는 뱅크 결함 정보에 기반하여 복수의 메인 뱅크 및 리던던트 뱅크로부터 결정된다. 복수의 작동 뱅크는 리던던트 뱅크를 포함할 수 있다. 예컨대, 작동 뱅크 로직(906)은 리던던트 뱅크 및 나머지 메인 뱅크를 포함하는 작동 뱅크를 결정할 수 있다.
방법(1100)은 도 11에 예시된 바와 같은 동작(1106)으로 진행하며, 동작(1106)에서 복수의 뱅크의 인접한 뱅크의 각각의 쌍 중 하나의 뱅크는 뱅크 결함 정보에 기반하여 선택된다. 일부 구현에 따르면, 선택된 뱅크는 작동 뱅크이다. 예컨대, 작동 뱅크 로직(906)은 뱅크 결함 정보에 기반하여 인접한 뱅크의 각각의 쌍 중 하나의 작동 뱅크를 선택할 수 있다.
방법(1100)은 도 11에 예시된 바와 같은 동작(1108)으로 진행하며, 동작(1108)에서 인접한 뱅크의 각각의 쌍 중 선택된 뱅크로 또는 이로부터 데이터 피스를 지향시키는 것이 제어된다. 일부 구현에 따라, 데이터 피스를 지향시키는 것을 제어하기 위해, 인접한 뱅크의 한 쌍 중 제1 뱅크는 결함 있는 메인 뱅크인 것으로 결정되며, 데이터 피스는 인접한 뱅크의 쌍 중 제2 뱅크로 또는 이로부터 지향된다. 일례에서, 기록 리던던트 인에이블 로직(904)은 제1 기록 MUX(708)를 제어하여 데이터 피스를 제1 뱅크로 출력하는 것을 억제하며, 제2 기록 MUX(708)를 제어하여 데이터 피스를 제2 뱅크로 출력하는 것을 인에이블할 수 있다. 다른 예에서, 판독 리던던트 인에이블 로직(902)은 판독 MUX(804)를 제어하여 제2 뱅크로부터 데이터 피스를 출력하는 것을 인에이블할 수 있다.
도 12는 본 개시내용의 일부 양상에 따른, 결함 있는 메인 뱅크 및 리던던트 뱅크를 갖는 메모리 디바이스를 동작시키기 위한 다른 예시적인 방법(1200)의 흐름도를 예시한다. 메모리 디바이스는 본원에 개시된 임의의 적절한 메모리 디바이스일 수 있다. 방법(1200)은 I/O 제어 로직(412)에 의해 구현될 수 있다. 방법(1200)에 도시된 동작은 총망라한 것이 아닐 수 있으며, 다른 동작이 예시된 동작 중 임의의 동작 전, 후 또는 그 사이에 또한 수행될 수 있다는 것이 이해되어야 한다. 게다가, 동작 중 일부 동작은 동시에 수행될 수 있거나, 또는 도 12에 도시된 것과 다른 순서로 수행될 수도 있다.
도 12를 참조하면, 방법(1200)은 동작(1202)에서 시작하며, 동작(1202)에서 N개의 메인 뱅크 중 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보가 획득된다. K는 N보다 크지 않은 양의 정수일 수 있다. K개의 결함 있는 메인 뱅크는 메모리 디바이스의 제조 후 테스트에 의해 식별될 수 있다. 예컨대, 작동 뱅크 로직(906)은 메모리 디바이스를 동작시키기 전에 레지스터(414)로부터 뱅크 결함 정보를 획득할 수 있다.
방법(1200)은 도 12에 예시된 바와 같은 동작(1204)으로 진행하며, 동작(1204)에서 N개의 작동 뱅크는 뱅크 결함 정보에 기반하여 N개의 메인 뱅크 및 M개의 리던던트 뱅크로부터 결정된다. N개의 작동 뱅크는 M개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함할 수 있다. 예컨대, 작동 뱅크 로직(906)은 K개의 리던던트 뱅크 및 나머지 메인 뱅크를 포함하는 N개의 작동 뱅크를 결정할 수 있다. 일부 구현에서, M은 1이고, 하나의 작동 뱅크는 뱅크 결함 정보에 기반하여 리던던트 뱅크 및 N개의 메인 뱅크의 인접한 뱅크의 각각의 쌍으로부터 선택된다.
방법(1200)은 도 12에 예시된 바와 같은 동작(1206)으로 진행하며, 동작(1206)에서 N개의 데이터 피스 중 K개의 데이터 피스는 각각 K개의 리던던트 뱅크로 또는 K개의 리던던트 뱅크로부터 지향된다. 일부 구현에서, M은 1이고, K개의 데이터 피스 중 하나의 데이터 피스는 리던던트 뱅크 및 N개의 메인 뱅크의 인접한 뱅크의 각각의 쌍 중 선택된 작동 뱅크로 또는 이로부터 지향된다.
도 13은 본 개시내용의 일부 양상에 따른, 복수의 평면(1302)을 포함하는 예시적인 메모리 디바이스(1300)의 개략도를 예시한다. 복수의 평면(1302)은 다이(1301)에 포함될 수 있다. 일부 구현에서, 평면(1302)은 판독 동작, 프로그램 동작 또는 소거 동작을 수행할 때 상호 독립적일 수 있다. 예컨대, 각각의 평면(1302)은 제어 로직(413)으로부터 판독 제어 신호를 수신하는 것에 대한 응답으로 독립적으로 판독 동작을 수행하도록 구성될 수 있다. 일부 구현에서, 각각의 평면(1302)은 판독 및 프로그램 데이터에 대한 로컬 버퍼링을 커버하고 동작을 병렬로 프로세싱하여 동작 속도를 증가시킬 수 있다. 독립적인 동작을 인에이블하기 위해, 각각의 평면(1302)은 페이지 버퍼/감지 증폭기(404), 열 디코더/비트 라인 드라이버(406) 및 행 디코더/워드 라인 드라이버(408)와 같은, 메모리 셀 어레이(301)의 블록(304)의 세트 및 주변 회로의 세트를 포함할 수 있다.
일부 다른 구현에서, 평면(1302)은 판독 동작, 프로그램 동작 또는 소거 동작을 직렬로 수행하도록 구성될 수 있다. 예컨대, 판독 동작, 프로그램 동작 또는 소거 동작은 제어 로직(413)으로부터 대응하는 제어 신호를 수신한 것에 대한 응답으로 복수의 평면(1302)에서 하나씩 실행될 수 있다.
도 14a는 본 개시내용의 일부 양상에 따른 평면(1302)의 예시적인 레이아웃을 예시한다. 도 14b는 본 개시내용의 일부 양상에 따른, 도 14a의 평면(1302)에서의 예시적인 데이터 버스의 개략도를 예시한다. 일부 구현에서, 평면(1302)의 메모리 셀은 복수의 섹션(본원에서는 평면 섹션으로서 지칭됨)으로 분할될 수 있다. 평면(1302)은 복수의 부분(1406)(본원에서는 페이지 버퍼/감지 증폭기 부분(1406)으로 지칭됨)으로 분할된 페이지 버퍼/감지 증폭기(404)를 포함할 수 있다. 각각의 페이지 버퍼/감지 증폭기 부분(1406)은 평면(1302)의 평면 섹션에 대응할 수 있고, 제어 로직(413)으로부터의 제어 신호에 따라 평면 섹션의 메모리 셀로부터 데이터를 판독하고 평면 섹션의 메모리 셀로 데이터를 프로그래밍(기록)하도록 구성될 수 있다.
도 14a에 도시된 바와같이, 페이지 버퍼/감지 증폭기(404)는 물리적으로 분리된 4개의 부분(1406a, 1406b, 1406c 및 1406d)(예컨대, 4개의 쿼터(quarter))를 포함한다. 부분의 수는 4개로 제한되지 않고, 1보다 큰 임의의 정수(예컨대, 2, 3, 4, 5, 6 등), 예컨대 2개의 절반일 수 있다는 것이 이해되어야 한다. 페이지 버퍼/감지 증폭기(404)는 평면(1302)의 메모리 셀로부터 판독될 또는 평면(1302)의 메모리 셀에 기록될 하나 이상의 데이터 페이지를 일시적으로 저장(버퍼링)하기 위한 복수의 저장 유닛(예컨대, 래치, 캐시 또는 레지스터)을 포함할 수 있다. 일부 구현에서, 각각의 부분(1406a, 1406b, 1406c 또는 1406d)은 동일한 크기, 즉 페이지 버퍼/감지 증폭기(404)의 1/4을 갖는다. 예컨대, 페이지 버퍼/감지 증폭기(404)는 16K 바이트의 데이터를 저장할 수 있고, 각각의 부분(1406a, 1406b, 1406c, 또는 1406d)은 4K 바이트의 데이터를 저장할 수 있다.
일부 구현에서, 글로벌 데이터 버스(1418)는 각각의 페이지 버퍼/감지 증폭기 부분(1406a, 1406b, 1406c 또는 1406d)에 각각 커플링될 수 있다. 도 14a 및 14b를 조합하여 참조하면, 글로벌 데이터 버스(1418)는 그의 브랜치 데이터 버스를 형성하기 위해 각각의 연결 지점(1401, 1402, 1404a 또는 1404b)에서 분기될 수 있다. 예컨대, 글로벌 데이터 버스(1418)는 연결 지점(1401)에서 2개의 평면 브랜치 데이터 버스(1403a 및 1403b)로 분기될 수 있다. 평면 브랜치 데이터 버스(1403a)는 연결 지점(1402)에서 2개의 섹션 브랜치 데이터 버스(1405a 및 1405b)로 분기될 수 있다. 섹션 브랜치 데이터 버스(1405a)는 연결 지점(1404a)에서 2개의 섹션 서브-브랜치 데이터 버스(1407a 및 1407b)로 분기될 수 있다. 유사하게, 섹션 브랜치 데이터 버스(1405b)는 연결 지점(1404b)에서 2개의 섹션 서브-브랜치 데이터 버스(1407c 및 1407d)로 분기될 수 있다. 결과적으로, 글로벌 데이터 버스(1418)는 브랜치 데이터 버스(예컨대, 1403a, 1405a, 1405b, 1407a, 1407b, 1407c 및 1407d) 중 하나 이상을 통해 개개의 페이지 버퍼/감지 증폭기 부분(1406a, 1406b, 1406c 또는 1406d)에 커플링될 수 있다.
일부 구현에서, 평면(1302)은 복수의 행 디코더/워드 라인 드라이버 부분으로 분할될 수 있는 행 디코더/워드 라인 드라이버(408)를 포함할 수 있다. 각각의 행 디코더/워드 라인 드라이버 부분은 평면(1302)의 평면 섹션에 대응할 수 있고 제어 로직(413)에 의해 제어될 수 있으며, 평면 섹션에서 메모리 셀 어레이(301)의 블록(304)을 선택하고 선택된 블록(304)의 워드 라인(318)을 선택하도록 구성될 수 있다.
일부 구현에서, 평면(1302)은 복수의 열 디코더/비트 라인 드라이버 부분으로 분할될 수 있는 열 디코더/비트 라인 드라이버(406)를 포함할 수 있다. 각각의 열 디코더/비트 라인 드라이버 부분은 평면(1302)의 평면 섹션에 대응할 수 있고 제어 로직(413)에 의해 제어될 수 있으며, 전압 생성기(410)로부터 생성된 비트 라인 전압을 인가함으로써 평면 섹션에서 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다.
도 15a는 본 개시내용의 일부 양상에 따른, 복수의 제2 레벨 메모리 유닛 및 I/O 회로를 갖는 제1 레벨 메모리 유닛을 포함하는 예시적인 메모리 디바이스(1500)의 블록도를 예시한다. 예컨대, 메모리 디바이스(1500)는 제1 레벨 메모리 유닛(1514)을 포함하는 메모리 셀의 어레이를 포함할 수 있다. 제1 레벨 메모리 유닛(1514)은 제2 레벨 메모리 유닛(1515a 및 1515b)을 포함할 수 있다. 각각의 제2 레벨 메모리 유닛(1515a 또는 1515b)은 하나 이상의 뱅크 그룹을 포함할 수 있으며, 각각의 뱅크 그룹은 동시 데이터 입력 및/또는 데이터 출력을 위한 N개의 메인 뱅크 및 리던던트 뱅크를 포함한다.
각각의 제2 레벨 메모리 유닛(1515a 또는 1515b)은 개개의 페이지 버퍼/감지 증폭기(404)(또는 개개의 페이지 버퍼/감지 증폭기 부분(1406)), 개개의 열 디코더/비트 라인 드라이버(406)(또는 개개의 열 디코더/비트 라인 드라이버 부분(1506)), 및 개개의 행 디코더/워드 라인 드라이버(408)(또는 개개의 행 디코더/워드 라인 드라이버 부분(1504))에 커플링될 수 있다.
도 15a에 도시된 바와 같이, 제1 레벨 메모리 유닛(1514)은 I/O 회로(407), I/O 제어 로직(412) 및 레지스터(414)를 포함할 수 있다. I/O 회로(407) 및 I/O 제어 로직(412)은 제2 레벨 메모리 유닛(1515a 및 1515b)에 의해 공유될 수 있다. 각각의 제2 레벨 메모리 유닛(1515a 또는 1515b)은 대응하는 제2 레벨 메모리 유닛(1515a 또는 1515b)의 뱅크 결함 정보를 저장하도록 구성된 하나 이상의 개개의 레지스터(414)에 대응할 수 있다. 일부 구현에서, I/O 회로(407), I/O 제어 로직(412) 및 레지스터(414) 중 하나 이상은 제1 레벨 메모리 유닛(1514) 외부에 (예컨대, 제1 레벨 메모리 유닛(1514)의 주변 구역에) 위치할 수 있다.
일부 구현에서, I/O 회로(407)는 제1 레벨 데이터 버스(1510)에 커플링될 수 있다. 제1 레벨 데이터 버스(1510)는 브랜치 데이터 버스(1512a 및 1512b)를 포함하여, 자신의 2개의 브랜치 데이터 버스를 형성하기 위해 연결 지점(1511)에서 분기될 수 있다. 결과적으로, 제1 레벨 데이터 버스(1510) 및 브랜치 데이터 버스(1512a 또는 1512b)를 통해, I/O 회로(407)는 제2 레벨 메모리 유닛(1515a 또는 1515b)의 페이지 버퍼/감지 증폭기(404)(또는 페이지 버퍼/감지 증폭기 부분(1406)) 및 열 디코더/비트 라인 드라이버(406)(또는 열 디코더/비트 라인 드라이버 부분(1506))에 커플링될 수 있다. I/O 회로(407)는 N개의 데이터 피스 각각을 제1 레벨 데이터 버스(1510) 및 브랜치 데이터 버스(1512a 또는 1512b)를 통해 제2 레벨 메모리 유닛(1515a 또는 1515b)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
I/O 제어 로직(412)은 I/O 회로(407)에 커플링될 수 있고, N개의 메인 뱅크 중 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 제2 레벨 메모리 유닛(1515a 또는 1515b)의 N개의 메인 뱅크 및 리던던트 뱅크로부터 N개의 작동 뱅크를 결정하도록 구성될 수 있다. I/O 제어 로직(412)은 I/O 회로(407)를 제어하여 N개의 데이터 피스 각각을 N개의 작동 뱅크 각각으로 또는 N개의 작동 뱅크 각각으로부터 지향시킬 수 있다. I/O 제어 로직(412)은 도 9를 참조하여 앞서 설명되었으며, 유사한 설명은 여기에서 반복되지 않을 것이다.
일부 구현에서, 제1 레벨 메모리 유닛(1514)은 복수의 평면을 포함하는 다이일 수 있고, 각각의 제2 레벨 메모리 유닛(1515a 또는 1515b)은 다이에서의 대응하는 평면일 수 있다. 제1 레벨 데이터 버스(1510)는 다이의 글로벌 데이터 버스일 수 있다. I/O 회로(407)는 글로벌 데이터 버스에 커플링될 수 있으며, N개의 데이터 피스 각각을 대응하는 평면의 글로벌 데이터 버스 및 하나 이상의 브랜치 데이터 버스를 통해 대응하는 평면의 N개의 작동 뱅크 각각으로 또는 대응하는 평면의 N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 예는 도 15b 내지 도 15d를 참조하여 이하에서 예시되며, 여기서 제1 레벨 메모리 유닛(1514)은 다이이고, 제2 레벨 메모리 유닛(1515a 또는 1515b)은 평면이며, 제1 레벨 데이터 버스(1510)는 글로벌 데이터 버스이며, I/O 회로(407)는 글로벌 데이터 버스에 커플링된다.
일부 구현에서, 제1 레벨 메모리 유닛(1514)은 복수의 평면 섹션을 포함하는 평면일 수 있고, 각각의 제2 레벨 메모리 유닛(1515a 또는 1515b)은 평면에서의 대응하는 평면 섹션일 수 있다. 제1 레벨 데이터 버스(1510)는 평면의 평면 브랜치 데이터 버스일 수 있다. I/O 회로(407)는 평면 브랜치 데이터 버스에 커플링될 수 있고, N개의 데이터 피스 각각을 평면 브랜치 데이터 버스 및 섹션 브랜치 데이터 버스를 통해 대응하는 평면 섹션의 N개의 작동 뱅크 각각으로 또는 대응하는 평면 섹션의 N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 예는 도 16a를 참조하여 이하에서 예시되며, 여기서 제1 레벨 메모리 유닛(1514)은 평면이고, 제2 레벨 메모리 유닛(1515a 또는 1515b)은 평면 섹션이며, 제1 레벨 데이터 버스(1510)는 평면 브랜치 데이터 버스이며, I/O 회로(407)는 평면 브랜치 데이터 버스에 커플링된다.
일부 구현에서, 제1 레벨 메모리 유닛(1514)은 복수의 평면 섹션을 포함하는 평면일 수 있고, 각각의 제2 레벨 메모리 유닛(1515a 또는 1515b)은 평면에서의 대응하는 평면 섹션일 수 있다. 제1 레벨 데이터 버스(1510)는 평면의 섹션 브랜치 데이터 버스일 수 있다. I/O 회로(407)는 섹션 브랜치 데이터 버스에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스 및 섹션 서브-브랜치 데이터 버스를 통해 대응하는 평면 섹션의 N개의 작동 뱅크 각각으로 또는 대응하는 평면 섹션의 N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 예는 도 16b 및 도 16d를 참조하여 이하에서 예시되며, 여기서 제1 레벨 메모리 유닛(1514)은 평면이고, 제2 레벨 메모리 유닛(1515)은 평면 섹션이며, 제1 레벨 데이터 버스(1510)는 섹션 브랜치 데이터 버스이며, I/O 회로(407)는 섹션 브랜치 데이터 버스에 커플링된다.
도 15b는 본 개시내용의 일부 양상에 따른, 복수의 평면을 갖는 다이 및 I/O 회로(예컨대, I/O 회로(407))를 포함하는 예시적인 메모리 디바이스(1530)의 블록도를 예시한다. 다이(예컨대, 다이(1301))는 복수의 평면(1302a 및 1302b)을 포함할 수 있다. 메모리 디바이스(1530)는 본원에 개시된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다.
일부 구현에서, 제어 로직(413)은 글로벌 데이터 버스(1418)를 통한 데이터 입력 및 출력을 제어하도록 구성된 글로벌 I/O 제어 로직을 포함할 수 있다. 예컨대, 제어 로직(413)은 글로벌 데이터 버스(1418)로의 또는 글로벌 데이터 버스(1418)로부터의 데이터 입력/출력의 버퍼링을 제어할 수 있고, 입력/출력 데이터에 대한 무결성 검사를 수행할 수 있다. 일부 예에서, 레지스터(414)는 또한 제어 로직(413) 내에 포함될 수 있다.
I/O 제어 로직(412) 및 I/O 회로(407)는 평면(1302a 및 1302b)에 의해 공유될 수 있다. I/O 회로(407)는 글로벌 데이터 버스(1418)에 커플링될 수 있다. 글로벌 데이터 버스(1418)는 평면 브랜치 데이터 버스(1403a 및 1403b)를 형성하기 위해 연결 지점(1401)에서 분기될 수 있다. I/O 회로(407)는 N개의 데이터 피스 각각을 글로벌 데이터 버스(1418) 및 평면 브랜치 데이터 버스(1403a 또는 1403b)를 통해 평면(1302a 또는 1302b)의 N개의 작동 뱅크 각각으로 또는 평면(1302a 또는 1302b)의 N개의 작동 뱅크으로부터 지향시키도록 구성될 수 있다.
도 15c는 본 개시내용의 일부 양상에 따른, 복수의 평면을 갖는 다이 및 I/O 회로(예컨대, I/O 회로(407))를 포함하는 다른 예시적인 메모리 디바이스(1550)의 블록도를 예시한다. 도 15d는 본 개시내용의 일부 양상에 따른, 도 15c의 메모리 디바이스(1550)에서의 예시적인 데이터 버스의 개략도를 예시한다. 도 15c 및 도 15d의 다이(예컨대, 다이(1301))는 복수의 평면(1302a 및 1302b)을 포함할 수 있고, 여기서 각각의 평면(1302a 또는 1302b)은 복수의 평면 섹션(1502a, 1502b, 1502c 및 1502d)을 포함한다. I/O 제어 로직(412) 및 I/O 회로(407)는 평면(1302a 및 1302b)에 의해 공유될 수 있다(예컨대, 또한 각각의 평면(1302a 또는 1302b)의 평면 섹션(1502a, 1502b, 1502c 및 1502d)에 의해 공유될 수 있다). 메모리 디바이스(1550)는 본원에 개시된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다.
도 15c 및 도 15d에서, I/O 회로(407)는 글로벌 데이터 버스(1418)에 커플링될 수 있다. 글로벌 데이터 버스(1418)는 평면 브랜치 데이터 버스(1403a 및 1403b)를 형성하기 위해 연결 지점(1401)에서 분기될 수 있다. 평면(1302a)과 관련하여, 평면 브랜치 데이터 버스(1403a)는 연결 지점(1402a)에서 분기되어, 섹션 브랜치 데이터 버스(1405a, 1405b, 1405c, 1405d)를 형성할 수 있다. 결과적으로, I/O 회로(407)는 평면(1301a)의 각각의 평면 섹션(1502a, 1502b, 1502c 또는 1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 글로벌 데이터 버스(1418), 평면 브랜치 데이터 버스(1403a) 및 섹션 브랜치 데이터 버스(1405a, 1405b, 1405c 또는 1405d)를 통해 각각의 평면 섹션(1502a, 1502b, 1502c, 또는 1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
평면(1302b)과 관련하여, 평면 브랜치 데이터 버스(1403b)는 연결 지점(1402b)에서 분기되어 섹션 브랜치 데이터 버스(1405e, 1405f, 및 1405g)를 형성할 수 있다. 섹션 브랜치 데이터 버스(1405g)는 연결 지점(1404)에서 분기되어 섹션 서브-브랜치 데이터 버스(1407a 및 1407b)를 형성할 수 있다. 결과적으로, I/O 회로(407)는 평면(1302b)의 평면 섹션(1502a 또는 1502b)에 커플링될 수 있고, N개의 데이터 피스 각각을 글로벌 데이터 버스(1418), 평면 브랜치 데이터 버스(1403b) 및 섹션 브랜치 데이터 버스(1405e 또는 1405f)를 통해 평면 섹션(1502a 또는 1502b)의 N 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. 추가적으로, I/O 회로(407)는 평면(1302b)의 평면 섹션(1502c 또는 1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 글로벌 데이터 버스(1418), 평면 브랜치 데이터 버스(1403b), 섹션 브랜치 데이터 버스(1405g) 및 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b)를 통해 평면 섹션(1502c 또는 1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
도 16a 내지 도 16d는 본 개시내용의 일부 양상에 따른, 복수의 평면 및 복수의 I/O 회로를 각각 포함하는 예시적인 메모리 디바이스(1610, 1620, 1630, 및 1640)의 개략도를 예시한다. 도 16a를 참조하면, 메모리 디바이스(1610)는 본원에 개시된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 도 16a에서, 각각의 평면(1302a 또는 1302b)은 개개의 I/O 회로(407a 또는 407b)를 포함할 수 있다. 메모리 디바이스(1610)가 복수의 평면(1302a 및 1302b)에 의해 공유되는 하나의 I/O 제어 로직(412)을 포함하지만, 일부 구현에서, 각각의 평면(1302a 또는 1302b)은 (1) 자신의 개개의 I/O 회로(407a 또는 407b)에 커플링된 개개의 I/O 제어 로직(412); 및 (2) 자신의 개개의 I/O 제어 로직(412)에 커플링된 하나 이상의 개개의 레지스터(414)를 포함할 수 있다.
평면(1302a)과 관련하여, I/O 회로(407a)(및 평면(1302a)에 존재하는 경우 개개의 I/O 제어 로직(412) 및 개개의 레지스터(414))는 평면(1302a)의 평면 섹션(1502a, 1502b, 1502c, 및 1502d)에 의해 공유될 수 있다. I/O 회로(407a)는 평면 브랜치 데이터 버스(1403a)에 커플링될 수 있다. I/O 회로(407a)는 평면(1302a)의 각각의 평면 섹션(1502a, 1502b, 1502c 또는 1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 평면 브랜치 데이터 버스(1403a) 및 섹션 브랜치 데이터 버스(1405a, 1405b, 1405c 또는 1405d)를 통해 각각의 평면 섹션(1502a, 1502b, 1502c, 또는 1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
평면(1302b)과 관련하여, I/O 회로(407b)(및 평면(1302b)에 존재하는 경우 개개의 I/O 제어 로직(412) 및 개개의 레지스터(414))는 평면(1302b)의 평면 섹션(1502a, 1502b, 1502c, 및 1502d)에 의해 공유될 수 있다. I/O 회로(407b)는 평면 브랜치 데이터 버스(1403b)에 커플링될 수 있다. I/O 회로(407b)는 평면(1302b)의 평면 섹션(1502a 또는 1502b)에 커플링될 수 있고, N개의 데이터 피스 각각을 평면 브랜치 데이터 버스(1403b) 및 섹션 브랜치 데이터 버스(1405e 또는 1405f)를 통해 평면 섹션(1502a 또는 1502b)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. 추가적으로, I/O 회로(407b)는 평면(1302b)의 평면 섹션(1502c 또는 1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 평면 브랜치 데이터 버스(1403b), 섹션 브랜치 데이터 버스(1405g) 및 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b)를 통해 평면 섹션(1502c 또는 1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
도 16b를 참조하면, 메모리 디바이스(1620)는 본원에 개시된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 도 16b에서, 평면(1302a)은 평면(1302a)의 평면 섹션(1405a-1405d)에 의해 공유되는 I/O 회로(407a)를 포함할 수 있다. 평면(1302b)은 I/O 회로(407b, 407c 및 407d)를 포함할 수 있다.
평면(1302b)과 관련하여, I/O 회로(407b)(및 평면(1302b)에 존재하는 경우 개개의 I/O 제어 로직(412) 및 개개의 레지스터(414))는 평면(1302b)의 평면 섹션(1502c 및 1502d)에 의해 공유될 수 있다. I/O 회로(407b)는 섹션 브랜치 데이터 버스(1405g)에 커플링될 수 있다. I/O 회로(407b)는 평면(1302b)의 평면 섹션(1502c 또는 1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405g) 및 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b)를 통해 평면 섹션(1502c 또는 1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407c)는 섹션 브랜치 데이터 버스(1405f)에 커플링될 수 있다. I/O 회로(407c)는 평면(1302b)의 평면 섹션(1502b)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405f)를 통해 평면 섹션(1502b)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407d)는 섹션 브랜치 데이터 버스(1405e)에 커플링될 수 있다. I/O 회로(407d)는 평면(1302b)의 평면 섹션(1502a)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405e)를 통해 평면 섹션(1502a)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
도 16c를 참조하면, 메모리 디바이스(1630)는 본원에 개시된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 평면(1302a)은 평면(1302a)의 평면 섹션(1502a, 1502b, 1502c 및 1502d)에 각각 대응하는 I/O 회로(407a, 407b, 407c 및 407d)를 포함할 수 있다. I/O 회로(407a)는 평면(1302a)의 평면 섹션(1502a)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405a)를 통해 평면 섹션(1502a)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407b)는 평면(1302a)의 평면 섹션(1502b)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405b)를 통해 평면 섹션(1502b)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407c)는 평면(1302a)의 평면 섹션(1502c)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405c)를 통해 평면 섹션(1502c)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407d)는 평면(1302a)의 평면 섹션(1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405d)를 통해 평면 섹션(1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
평면(1302b)은 평면(1302b)의 평면 섹션(1502a, 1502b, 1502c 및 1502d)에 각각 대응하는 I/O 회로(407e, 407f, 407g 및 407h)를 포함할 수 있다. I/O 회로(407e)는 평면(1302b)의 평면 섹션(1502a)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405e)를 통해 평면 섹션(1502a)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407f)는 평면(1302b)의 평면 섹션(1502b)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405f)를 통해 평면 섹션(1502b)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407g)는 평면(1302b)의 평면 섹션(1502c)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 서브- 브랜치 데이터 버스(1407a)를 통해 평면 섹션(1502c)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다. I/O 회로(407h)는 평면(1302b)의 평면 섹션(1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 서브- 브랜치 데이터 버스(1407b)를 통해 평면 섹션(1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
도 16d를 참조하면, 메모리 디바이스(1640)는 본원에 개시된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 도 16d에서, 평면(1302a)은 평면(1302a)의 평면 섹션(1502a, 1502b, 1502c, 및 1502d)에 의해 공유되는 I/O 회로(407a)를 포함할 수 있다. 평면(1302b)은 I/O 회로(407b 및 407c)를 포함할 수 있다.
평면(1302b)과 관련하여, 평면 브랜치 데이터 버스(1403b)는 연결 지점(1402b)에서 분기되어 섹션 브랜치 데이터 버스(1405e 및 1405f)를 형성할 수 있다. 섹션 브랜치 데이터 버스(1405e)는 연결 지점(1404a)에서 분기되어 섹션 서브-브랜치 데이터 버스(1407a 및 1407b)를 형성할 수 있다. 섹션 브랜치 데이터 버스(1405f)는 연결 지점(1404b)에서 분기되어 섹션 서브-브랜치 데이터 버스(1407c 및 1407d)를 형성할 수 있다. I/O 회로(407b)(및 평면(1302b)에 존재하는 경우 개개의 I/O 제어 로직(412) 및 개개의 레지스터(414))는 평면(1302b)의 평면 섹션(1502a 및 1502b)에 의해 공유될 수 있다. I/O 회로(407b)는 섹션 브랜치 데이터 버스(1405e)에 커플링될 수 있다. I/O 회로(407b)는 평면(1302b)의 평면 섹션(1502a 또는 1502b)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405e) 및 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b)를 통해 평면 섹션(1502a 또는 1502b)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
I/O 회로(407c)(및 평면(1302b)에 존재하는 경우 개개의 I/O 제어 로직(412) 및 개개의 레지스터(414))는 평면(1302b)의 평면 섹션(1502c 및 1502d)에 의해 공유될 수 있다. I/O 회로(407c)는 섹션 브랜치 데이터 버스(1405f)에 커플링될 수 있다. I/O 회로(407d)는 평면(1302b)의 평면 섹션(1502c 또는 1502d)에 커플링될 수 있고, N개의 데이터 피스 각각을 섹션 브랜치 데이터 버스(1405f) 및 섹션 서브-브랜치 데이터 버스(1407c 또는 1407d)를 통해 평면 섹션(1502c 또는 1502d)의 N개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성될 수 있다.
도 17은 본 개시내용의 일부 양상에 따른, 복수의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(1700)의 개략도를 예시한다. 메모리 디바이스(1700)는 본원에서 설명된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다.
일부 구현에서, 메모리 디바이스(1700)는 P개의 뱅크 그룹을 포함하는 메모리 셀의 어레이를 포함할 수 있으며, 여기서 P는 양의 정수일 수 있다. 각각의 뱅크 그룹은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702)(예컨대, N=8) 및 리던던트 뱅크(704)를 포함할 수 있고, 이에 따라 P개의 리던던트 뱅크는 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유된다. I/O 회로(407)는 예컨대 페이지 버퍼/감지 증폭기(404) 및 열 디코더/비트 라인 드라이버(406)(또는 페이지 버퍼/감지 증폭기 부분(1406) 및 열 디코더/비트 라인 드라이버 부분(1506))를 통해 메모리 디바이스(1700)에서 P개의 뱅크 그룹에 커플링될 수 있다. 도 17에 도시된 일부 구현에서, 데이터 입력(예컨대, 기록 동작)에서, 페이지 버퍼/감지 증폭기(404) 및 열 디코더/비트 라인 드라이버(406)(또는 페이지 버퍼/감지 증폭기 부분(1406) 및 열 디코더/비트 라인 드라이버 부분(1506))는 각각의 뱅크 그룹의 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 각각 커플링된 9개의 드라이버(706)를 포함할 수 있다.
I/O 회로(407)는 데이터 버스(1701) 및 배선 세트를 통해 각각의 뱅크 그룹의 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)에 각각 커플링된 N+1개의 출력을 포함할 수 있다. 배선 세트는 와이어(1702, 1704, 1706, 1708, 1710, 1712, 1714, 1716, 및 1718)를 포함할 수 있다. 예컨대, I/O 회로(407)의 출력은 배선 세트의 개개의 와이어 및 데이터 버스(1701)의 개개의 데이터 라인을 통해 개개의 뱅크에 커플링될 수 있다.
일부 구현에서, I/O 회로(407)는, 도 15a에 도시된 바와 같이, 제1 레벨 메모리 유닛(1514)에 위치할 수 있고 복수의 제2 레벨 메모리 유닛(1515a 및 1515b)에 의해 공유될 수 있다. 데이터 버스(1701)는 도 15a의 제1 레벨 데이터 버스(1510)일 수 있다. 배선 세트는 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)가 어떤 제2 레벨 메모리 유닛(1515a 또는 1515b)에 위치하는지에 따라 브랜치 데이터 버스(1512a 또는 1512b)를 포함할 수 있다.
일부 구현에서, I/O 회로(407)는, (예컨대, 도 15b 내지 도 15d에 도시된 바와 같이), 다이에 위치하고 복수의 평면에 의해 공유될 수 있다. 예컨대, 데이터 버스(1701)는 도 15b에 도시된 글로벌 데이터 버스(1418)일 수 있다. 배선 세트는 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)가 어떤 평면에 위치하는지에 따라 도 15b에 도시된 평면 브랜치 데이터 버스(1403a 또는 1403b)를 포함할 수 있다. 다른 예에서, 데이터 버스(1701)는 도 15c 또는 도 15d에 도시된 글로벌 데이터 버스(1418)일 수 있다. 배선 세트는 N개 메인 뱅크(702) 및 리던던트 뱅크(704)가 어떤 평면(1302a) 또는 평면(1302b)의 섹션에 위치하는지에 따라 도 15d에 도시된 평면 브랜치 데이터 버스(1403a 또는 1403b), 섹션 브랜치 데이터 버스(1405a-1405g) 및 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b) 중 하나 이상을 포함할 수 있다.
일부 구현에서, I/O 회로(407)는 평면에 위치하고 평면의 복수의 평면 섹션에 의해 공유될 수 있다. 예컨대, 도 17의 I/O 회로(407)는 도 16a의 I/O 회로(407a 또는 407b)일 수 있으며, 데이터 버스(1701)는 도 16a에 도시된 평면 브랜치 데이터 버스(1403a 또는 1403b)일 수 있다. 배선 세트는 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)가 어떤 평면(1302a) 또는 평면(1302b)의 섹션에 위치하는지에 따라 도 16a에 도시된 섹션 브랜치 데이터 버스(1405a-1405g) 및/또는 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b)를 포함할 수 있다. 다른 예에서, 도 17의 I/O 회로(407)는 도 16d의 I/O 회로(407b)일 수 있으며, 데이터 버스(1701)는 도 16d의 평면(1302b)의 섹션 브랜치 데이터 버스(1405e)일 수 있다. 배선 세트는 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)가 어떤 평면(1302b)의 평면 섹션(1502a 또는 1502b)에 위치하는지에 따라 도 16b에 도시된 섹션 서브-브랜치 데이터 버스(1407a 또는 1407b)를 포함할 수 있다. 또 다른 예에서, 도 17의 I/O 회로(407)는 도 16d의 I/O 회로(407c)일 수 있으며, 데이터 버스(1701)는 도 16d의 평면(1302b)의 섹션 브랜치 데이터 버스(1405f)일 수 있다. 배선 세트는 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)가 어떤 평면(1302b)의 평면 섹션(1502c 또는 1502d)에 위치하는지에 따라 도 16d에 도시된 섹션 서브-브랜치 데이터 버스(1407c 또는 1407d)를 포함할 수 있다.
I/O 회로(407)는 기록 MUX 어레이(707)를 포함할 수 있다. 일부 구현에서, 기록 MUX 어레이(707)는 직렬로 적용되는 P개의 기록 서브-어레이(1720)(예컨대, 첫 번째 기록 서브-어레이, 두 번째 기록 서브-어레이, … 및 P 번째 기록 서브-어레이)를 포함할 수 있다. 각각의 기록 서브-어레이(1720)의 다양한 예시적인 구조는 도 18a, 도 18d 및 도 19a를 참조하여 이하에서 더 상세히 설명된다.
도 18a는 본 개시내용의 일부 양상에 따른, 2개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(1800)의 개략도를 예시한다. 메모리 디바이스(1800)는 본원에서 설명된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 일부 구현에서, 메모리 디바이스(1800)는 P개의 뱅크 그룹 (P=2), 예컨대 그룹 0 및 그룹 1을 포함하는 메모리 셀의 어레이를 포함할 수 있다. 각각의 뱅크 그룹은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702)(예컨대, N=8) 및 하나의 리던던트 뱅크(704)를 포함할 수 있고, 이에 따라 2개의 리던던트 뱅크(704)는 2개의 뱅크 그룹에 포함되고 2개의 뱅크 그룹에 의해 공유된다.
도 18a에 도시된 일부 구현에서, I/O 회로(407)의 기록 MUX 어레이(707)는 첫 번째 기록 서브-어레이(1720a) 및 두 번째 기록 서브-어레이(1720b)를 포함할 수 있다. 각각의 기록 서브-어레이(1720a 또는 1720b)는 리던던트 기록 MUX(1881) 및 N개의 메인 기록 MUX(1880)(예컨대, N=8)를 포함할 수 있다. 리던던트 기록 MUX(1881)는 N개의 메인 기록 MUX(1880) 사이에서 각각의 기록 서브-어레이(1720a 또는 1720b)에서 위치할 수 있다. 각각의 메인 기록 MUX(1880) 및 각각의 리던던트 기록 MUX(1881)는 각각 제1 입력 A, 제2 입력 B, 선택 포트 S 및 출력 Out을 포함할 수 있다. 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 첫 번째 리던던트 입력 C를 더 포함할 수 있는 반면에, 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)는 어느 리던던트 입력도 포함하지 않는다.
일부 구현에서, 첫 번째 기록 서브-어레이(1720a) 및 두 번째 기록 서브-어레이(1720b)의 각각은 도 7에 도시된 기록 MUX 어레이(707)의 구조와 유사한 구조를 가질 수 있다. 그러나, 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 첫 번째 리던던트 입력 C를 추가로 포함할 수 있는 반면에, 도 7의 기록 MUX 어레이(707)의 기록 MUX는 어느 리던던트 입력도 포함하지 않는다. 일부 구현에서, 도 7의 기록 MUX 어레이(707)의 2개의 인스턴스는 직렬로 캐스케이드될 수 있으며, 2개의 기록 서브-어레이(1720a 및 1720b)를 갖는 도 18a의 기록 MUX 어레이(707)를 형성하기 위해 수정될 수 있다. 일반적으로, 도 7의 기록 MUX 어레이(707)의 P개의 인스턴스는 직렬로 캐스케이드될 수 있으며, P개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 형성하도록 수정될 수 있다.
첫 번째 기록 서브-어레이(1720a)와 관련하여, 각각의 메인 기록 MUX(1880)의 출력은 대응하는 신호 라인(예컨대, 1811, 1812, 1813, 1814, 1816, 1817, 1818, 또는 1819)을 통해 두 번째 기록 서브-어레이(1720b)의 대응하는 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)의 출력은 신호 라인(1815)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 커플링된다. 첫 번째 기록 서브-어레이(1720a)의 각각의 메인 기록 MUX(1880)의 제1 입력 A는 대응하는 I/O 데이터 라인(예컨대, 1801, 1802, 1803, 1804, 1806, 1807, 1808, 또는 1809)에 커플링되고, 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성된다.
두 번째 기록 서브-어레이(1720b)와 관련하여, N개의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)의 출력은 신호 라인(1821, 1822, 1823, 1824, 1825, 1826, 1827, 1828, 및 1829)을 통해 대응하는 뱅크 그룹의 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)에 각각 커플링된다.
각각의 기록 서브-어레이(1720a 또는 1720b)와 관련하여, 리던던트 기록 MUX(1881)의 제1 입력 A 및 제2 입력 B는 동일한 기록 서브-어레이의 2개의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 각각 커플링된다. 각각의 기록 서브-어레이(1720a 또는 1720b)의 각각의 메인 기록 MUX(1880)의 제2 입력 B는 동일한 기록 서브-어레이의 인접한 메인 기록 MUX(1880)의 Vdd 신호 라인 또는 제1 입력 A에 커플링된다. Vdd 신호 라인은 시스템 전압 Vdd를 수신하도록 구성될 수 있다. 예컨대, 각각의 기록 서브-어레이(1720a 또는 1720b)의 좌측 또는 우측 끝에 위치한 각각의 메인 기록 MUX(1880)에 대해, 개개의 메인 기록 MUX(1880)의 제2 입력 B는 Vdd 신호 라인에 커플링된다. (좌측 끝의 메인 기록 MUX가 아닌) 리던던트 기록 MUX(1881)의 좌측의 각각의 메인 기록 MUX(1880)에 대해, 개개의 메인 기록 MUX(1880)의 제2 입력 B는 그의 좌측의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. (우측 끝의 메인 기록 MUX가 아닌) 리던던트 기록 MUX(1881)의 우측의 각각의 메인 기록 MUX(1880)에 대해, 개개의 메인 기록 MUX(1880)의 제2 입력 B는 그의 우측의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다.
각각의 메인 기록 MUX(1880)의 선택 포트 S는 하나의 입력(A 또는 B)의 선택을 표시하는 기록 선택 신호를 수신하도록 구성될 수 있다. 예컨대, 각각의 메인 기록 MUX(1880)에 대한 양의 바이어스 기록 선택 신호, 즉 기록 선택 신호가 인에이블되면, 제2 입력 B를 선택할 수 있다. 각각의 메인 기록 MUX(1880)에 대한 음의 바이어스 기록 선택 신호, 즉 기록 선택 신호가 디스에이블되면, 제1 입력 A를 선택할 수 있다. 일부 구현에서, 첫 번째 기록 서브-어레이(1720a)의 개개의 메인 기록 MUX(1880)에 대한 기록 선택 신호는 red1_en_b0_l_wt, red1_en_b0_h_wt, red1_en_b1_l_wt, red1_en_b1_h_wt, red1_en_b2_l_wt, red1_en_b2_h_wt, red1_en_b3_l_wt, 또는 red1_en_b3_h_wt일 수 있다. 두 번째 기록 서브-어레이(1720b)의 개개의 메인 기록 MUX(1880)에 대한 기록 선택 신호는 red2_en_b0_l_wt, red2_en_b0_h_wt, red2_en_b1_l_wt, red2_en_b1_h_wt, red2_en_b2_l_wt, red2_en_b2_h_wt, red2_en_b3_l_wt, 또는 red2_en_b3_h_wt일 수 있다.
각각의 리던던트 기록 MUX(1880)의 선택 포트 S는 하나의 입력(A, B, C, 또는 임의의 다른 이용 가능한 리던던트 입력)의 선택을 표시하는 기록 선택 신호를 수신하도록 구성될 수 있다. 예컨대, (기록 선택 신호가 디스에이블됨을 표시하는) 기록 선택 신호의 제1 레벨은 제1 입력 A를 선택할 수 있고, 기록 선택 신호의 제2 레벨은 제2 입력 B를 선택할 수 있으며, 기록 선택 신호의 제3 레벨은 첫 번째 리던던트 입력 C를 선택할 수 있는 식이다. 일부 구현에서, 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)에 대한 기록 선택 신호는 red1_en_b12_wt일 수 있다. 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)에 대한 기록 선택 신호는 red2_en_b12_wt일 수 있다.
일부 구현에서, 각각의 메인 기록 MUX(1880) 또는 리던던트 기록 MUX(1881)는 메모리 기능을 갖는 홀딩 유닛으로서 구성될 수 있다. 홀딩 유닛은 자신의 이전 출력 신호를 일시적으로 기억하고, 현재 입력이 무엇이든 상관없이 현재 클록 사이클에서 이전 출력 신호를 계속 출력하도록 구성될 수 있다. 예컨대, 기록 선택 신호는 (본원에서 홀딩 레벨로서 지칭되는) 특정 전압 레벨 또는 전류 레벨을 갖도록 구성될 수 있으며, 이에 따라 메인 기록 MUX(1880) 또는 리던던트 기록 MUX(1881)는 홀딩 레벨을 갖는 기록 선택 신호를 수신한 것에 대한 응답으로 홀딩 유닛이 될 수 있다. 홀딩 유닛의 예시적인 적용은 도 18b-18c 및 도 19b-19c를 참조하여 이하에서 설명된다.
도 18b 및 도 18c는 본 개시내용의 일부 양상에 따른, 도 18a의 메모리 디바이스(1800)에 의해 구현되는, 데이터 입력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다. 도 18b를 참조하면, 그룹 0 및 그룹 2이 총 2개의 결함 있는 메인 뱅크를 포함한다고 가정한다. 2개의 결함 있는 메인 뱅크는 테이블(1856)에 도시된 바와같이 그룹 0에 분배될 수 있다(예컨대, 그룹 0의 B0_L 및 B0_H는 결함 있는 메인 뱅크이다). 도 18b는 도 9 및 도 18a를 조합하여 참조하여 본원에서 설명된다.
일부 구현에서, I/O 제어 로직(412)의 작동 뱅크 로직(906)은 레지스터(414)에 커플링되고, 그룹 0으로부터 2개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보를 획득하도록 구성된다. 작동 뱅크 로직(906)은 데이터 입력 및 출력에 사용될 수 있는 2×N개의 작동 뱅크를 그룹 0 및 그룹 1로부터 결정할 수 있다. 즉, 작동 뱅크 로직(906)은 2개의 결함 있는 메인 뱅크를 동일한 수의 리던던트 뱅크로 교체할 수 있으며, 이에 따라 2×N개의 작동 뱅크는 그룹 0 및 그룹 1로부터의 2개의 리던던트 뱅크 및 2×N-2개의 메인 뱅크를 포함할 수 있다.
결정된 2×N개의 작동 뱅크에 기반하여, 기록 리던던트 인에이블 로직(904)은 I/O 회로(407)를 제어하여 2×N개의 데이터 피스 각각을 2×N개의 작동 뱅크 각각으로 지향시키도록 구성될 수 있다. 예컨대, 기록 리던던트 인에이블 로직(904)은 각각의 기록 서브-어레이(1720a 또는 1720b)의 각각의 메인 기록 MUX(1880) 및 각각의 리던던트 기록 MUX(1881)에 커플링된다. 기록 리던던트 인에이블 로직(904)은 결정된 2×N개의 작동 뱅크에 기반하여 각각의 기록 서브-어레이(1720a 또는 1720b)의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)에 복수의 기록 선택 신호(903)를 제공하도록 구성된다.
(0,0), (0,1), … 및 (0,7)을 포함하는 제1 N개의 데이터 피스(N=8)는 그룹 0의 N개의 메인 뱅크에 저장되도록 의도되고 (1,0), (1,1), ..., (1,7)을 포함하는 제2 N개의 데이터 피스는 그룹 1의 N개의 메인 뱅크에 저장되도록 의도됨을 가정한다. 도 18b의 데이터 기록 순서는 그룹 0으로부터 그룹 1로의 순서이다. 테이블(1850)의 제1 행은 클록 신호 0 (clk0)에서 제1 N개의 데이터 피스가 각각 I/O 신호 라인(1801-1804 및 1806-1809)에 로드됨을 도시한다. 테이블(1850)의 제2 행은 또한 클록 신호 1(clk1)에서 제2 N개의 데이터 피스가 I/O 신호 라인(1801-1804 및 1806-1809)에 각각 로드됨을 도시한다.
초기에, 테이블(1850)의 제1 행에 도시된 바와같이, clk0에서, 제1 N개의 데이터 피스 (0,0), (0,1), … 및 (0,7)는 각각 I/O 신호 라인(1801-1804 및 1806-1809)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
clk1에서, 그룹 0의 B0_L이 결함 있는 메인 뱅크이기 때문에, 기록 리던던트 인에이블 로직(904)은 red1_en_b0_l_wt, …, 및 red1_en_b1_h_wt를 인에이블할 수 있으며, 이에 따라 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)의 좌측의 각각의 메인 기록 MUX(1880)는 하나의 뱅크의 우측 데이터 시프트를 달성하기 위해 제2 입력 B로부터 데이터를 입력할 수 있다. 즉, 테이블(1852)의 제1 행에 도시된 바와같이, 데이터 (0,0), (0,1), 및 (0,2)는 각각 첫 번째 기록 서브-어레이(1720a)에 의해 하나의 뱅크씩 우측으로 시프트되며, 신호 라인(1812-1814)에 의해 출력된다. 테이블(1852)의 제1 행에 도시된 바와같이, 기록 리던던트 인에이블 로직(904)은 red1_en_b12_wt를 추가로 디스에이블할 수 있으며, 이에 따라 (0,3)은 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)로 재지향되고 신호 라인(1815)에 의해 출력된다. 결과적으로, 각각의 데이터 (0,0), (0,1), (0,2) 또는 (0,3)은 clk1에서 첫 번째 기록 서브-어레이(1720a)에 의해 하나의 뱅크씩 우측으로 시프트된다. 다른 데이터 (0,4), (0,5), (0,6), 및 (0,7)에 대해, 기록 리던던트 인에이블 로직(904)이 red1_en_b2_l_wt, red1_en_b2_h_wt, red1_en_b3_l_wt, 및 red1_en_b3_h_wt를 디스에이블할 수 있도록 입력 데이터 시프트가 필요하지 않을 수 있다. 이후, 리던던트 기록 MUX(1881)의 우측의 각각의 메인 기록 MUX(1880)는 데이터 시프트 없이 제1 입력 A로부터 데이터를 입력할 수 있고, 데이터 (0,4), (0,5), (0,6), 및 (0 ,7)은 테이블(1852)의 제1 행에 도시된 바와 같이 각각 신호 라인(1816-1819)을 통해 첫 번째 기록 서브-어레이(1720a)에 의해 출력된다. 결과적으로, clk1에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), (0,3), (0,4), (0,5), (0,6) 및 (0,7)은 각각 신호(1812-1819)를 통해 두 번째 기록 서브-어레이(1720b)에 입력된다. 예컨대, clk1에서, 데이터(0,3)는 신호 라인(1815)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 입력된다.
또한, 테이블(1850)의 제2 행에 도시된 바와같이, clk1에서, 제2 N개의 데이터 피스 (1,0), (1,1), … 및 (1,7)는 각각 I/O 신호 라인(1801-1804 및 1806-1809)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
클록 신호 2(clk2)에서, 그룹 0의 B0_H이 또한 결함 있는 메인 뱅크이기 때문에, 기록 리던던트 인에이블 로직(904)은 red2_en_b0_h_wt, red2_en_b1_l_wt, 및 red2_en_b1_h_wt를 인에이블할 수 있으며, 이에 따라 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 좌측의 대응하는 메인 기록 MUX(1880)는 하나의 뱅크의 우측 데이터 시프트를 달성하기 위해 제2 입력 B로부터 데이터 (0,0) 및 (0,1)를 입력할 수 있다. 즉, 테이블(1854)의 제1 행에 도시된 바와같이, 데이터 (0,0) 및 (0,1)는 각각 하나의 뱅크씩 다시 우측으로 시프트되며, 신호 라인(1823 및 1824)에 의해 출력된다. 테이블(1854)의 제1 행에 도시된 바와같이, 기록 리던던트 인에이블 로직(904)은 red2_en_b12_wt를 추가로 디스에이블할 수 있으며, 이에 따라 데이터(0,2)는 제1 입력 A로부터 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)로 재지향되고 신호 라인(1825)에 의해 출력된다. 결과적으로, clk2에서, 각각의 데이터 (0,0), (0,1) 또는 (0,2)는 테이블(1854)의 제1 행에 도시된 바와 같이 두 번째 기록 서브-어레이(1720b)에 의해 하나의 뱅크씩 우측으로 시프트된다. 다른 데이터 (0,4), (0,5), (0,6) 및 (0,7)의 경우에, 테이블(1854)의 제1 행에 도시된 바와같이, 입력 데이터 시프트가 필요하지 않을 수 있으며, 데이터 (0,4), (0,5), (0,6) 및 (0,7)은 각각 신호 라인(1826-1829)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)에 의해 출력된다. 결과적으로, clk2에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), (0,2), (0,4), (0,5), (0,6), 및 (0,7)는 각각 신호 라인(1823-1829)을 통해 그룹 0의 7개의 작동 뱅크로 출력된다. 즉, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), (0,2), (0,4), (0,5), (0,6), 및 (0,7)는 테이블(1856)의 제2 행에 도시된 바와같이 그룹 0의 7개의 작동 뱅크에 저장된다.
또한, 테이블(1852)의 제2 행에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스 (1,0), (1,1), … 및 (1,7)는 각각 신호 라인(1811-1814 및 1816-1819)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)로부터 출력된다. 기록 리던던트 인에이블 로직(904)은 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)에 대한 홀딩 레벨을 갖는 기록 선택 신호(예컨대, 홀딩 레벨을 갖는 red1_en_b12_wt)를 생성할 수 있으며, 이에 따라 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)는 현재 입력이 무엇이든 상관없이 자신의 이전 출력 신호를 유지하는 홀딩 유닛이도록 구성된다. 따라서, 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)는 테이블(1852)의 제2 행에 도시된 바와 같이 clk2에서 신호 라인(1815)을 통해 데이터(0,3)를 계속해서 출력할 수 있다 (예컨대, clk1과 동일함). 즉, 데이터(0,3)는 신호 라인(1815)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 계속 입력된다(예컨대, clk1과 동일함). 따라서, clk2에서, 제2 N개의 데이터 피스는 테이블(1852)의 제2 행에 도시된 바와같이 각각 제1 N개의 데이터 피스 중 데이터(0,3)와 함께 결합되고 두 번째 기록 서브-어레이(1720b)에 입력된다.
테이블(1854)의 제2 행에 도시된 바와같이, 클록 신호 3(clk3)에서, 제2 N개의 데이터 피스 (1,0), (1,1), …, 및 (1,7)는 신호 라인(1821-1824 및 1826-1829)을 통해 각각 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)에 의해 출력된다. 테이블(1854)의 제2 행에 도시된 바와같이, 기록 리던던트 인에이블 로직(904)은 red2_en_b12_wt를 제3 레벨로 추가로 인에이블할 수 있으며, 이에 따라 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 리던던트 입력 C로부터 자신의 출력을 선택하여 신호 라인(1825)을 통해 데이터 (0,3)를 출력한다. 즉, 테이블(1856)의 제1 행에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스 (1,0), (1,1), …, (1,7)은 그룹 1의 N개의 메인 뱅크에 출력되어 저장되고, 제1 N개의 데이터 피스 중 데이터 (0, 3)는 그룹 1의 리던던트 뱅크에 출력되어 저장된다.
도 18c을 참조하면, 그룹 0의 B0_L 및 B0_H가 테이블(1866)에 도시된 바와같이 결함 있는 메인 뱅크라고 가정한다(도 18b의 테이블(1856)과 동일함). 도 18b와 유사하게, (0,0), (0,1), … 및 (0,7)을 포함하는 제1 N개의 데이터 피스(N=8)는 그룹 0의 N개의 메인 뱅크에 저장되도록 의도되고 (1,0), (1,1), ..., 및 (1,7)을 포함하는 제2 N개의 데이터 피스는 그룹 1의 N개의 메인 뱅크에 저장되도록 의도된다. 도 18b 및 18c 간의 차이점은 도 18b의 데이터 기록 순서가 그룹 0으로부터 그룹 1로의 순서인 반면에 도 18c의 데이터 기록 순서가 그룹 1로부터 그룹 0으로의 순서라는 점이다. 도 18c는 도 9 및 도 18a를 조합하여 참조하여 본원에서 설명된다.
도 18c의 테이블(1860)의 제1 행은 clk0에서 제2 N개의 데이터 피스 (1,0), (1,1), … 및 (1,7)가 각각 도 18a의 I/O 신호 라인(1801-1804 및 1806-1809)에 로드됨을 도시한다. 즉, clk0에서, 제2 N개의 데이터 피스는 각각 I/O 신호 라인(1801-1804 및 1806-1809)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
테이블(1862)의 제1 행에 도시된 바와같이, clk1에서, 그룹 1에 결함 있는 메인 뱅크가 존재하지 않기 때문에, 제2 N개의 데이터 피스 (1,0), (1,1), …, 및 (1,7)는 각각 신호 라인(1811-1814 및 1816-1819)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)로부터 출력된다.
또한, clk1에서, 제1 N개의 데이터 피스(0,0), (0,1), … 및 (0,7)는 각각 I/O 신호 라인(1801-1804 및 1806-1809)에 로드된다. 즉, clk1에서, 제1 N개의 데이터 피스는 각각 I/O 신호 라인(1801-1804 및 1806-1809)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
clk2에서, clk1에서 두 번째 기록 서브-어레이(1720b)에 이미 입력된 제2 N개의 데이터 피스 (1,0), (1,1), …, 및 (1,7)는 두 번째 기록 서브-어레이(1720b)에 의해 아직 프로세싱되지 않을 수 있다. 그룹 0의 B0_L 및 B0_H가 결함 있는 메인 뱅크이기 때문에, 제2 N개의 데이터 피스는 제1 N개의 데이터 피스 중 데이터 피스를 기다리기 위해 두 번째 기록 서브-어레이(1720b)에 입력되도록 유지되며, 이에 따라 제1 N개의 데이터 피스 중 데이터 피스는 제2 N개의 데이터 피스가 그룹 1의 메인 뱅크에 기록되는 것과 동시에 그룹 1의 리던던트 뱅크에 기록될 수 있다.
구체적으로, clk2에서, 기록 리던던트 인에이블 로직(904)은 첫 번째 기록 서브-어레이(1720a)의 각각의 메인 기록 MUX(1880)에 대한 홀딩 레벨을 갖는 기록 선택 신호를 생성할 수 있으며, 이에 따라 첫 번째 기록 서브-어레이(1720a)의 각각의 메인 기록 MUX(1880)는 현재 입력이 무엇이든 상관없이 clk1의 자신의 이전 출력 신호를 유지하는 홀딩 유닛이도록 구성된다. 즉, 테이블(1862)의 제2 행에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스 (1,0), (1,1), … 및 (1,7)는 각각 신호 라인(1811-1814 및 1816-1819)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 계속 출력된다. 한편, 기록 리던던트 인에이블 로직(904)은 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)에 대한 제1 레벨을 갖는 기록 선택 신호를 생성할 수 있고 (예컨대, 테이블(1862)의 제2 행에 도시된 바와같이, 기록 리던던트 인에이블 로직(904)은 리던던트 기록 MUX(1881)에 대해 red1_en_b12_wt를 디스에이블할 수 있고), 이에 따라 제1 N개의 데이터 피스 중 데이터 (0,3)은 입력 A로부터 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)로 재지향되고 (하나의 뱅크의 우측 데이터 시프트와 함께) 신호 라인(1815)에 의해 출력된다. 이러한 경우에, clk2에서, 제2 N개의 데이터 피스(1,0), (1,1), …, 및 (1,7)뿐만 아니라 제1 N개의 데이터 피스 중 데이터(0,3)는 함께 결합되어 각각 신호 라인(1811-1819)을 통해 두 번째 기록 서브-어레이(1720b)에 입력된다.
또한, clk2에서, 제1 N개의 데이터 피스 (0,0), (0,1), … 및 (0,7)은 (데이터(0,3)가 앞서 설명된 바와같이 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)에 의해 프로세싱되는 것을 제외하고) 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 의해 프로세싱되지 않는다. 테이블(1860)의 제3 행에 도시된 바와 같이, 제1 N개의 데이터 피스는 여전히 각각 I/O 신호 라인(1801-1804 및 1806-1809)에 로드된다.
clk3에서, 테이블(1864)의 제1 행에 도시된 바와같이, 제2 N개의 데이터 피스 (1,0), (1,1), … 및 (1,7)뿐만 아니라 제1 N개의 데이터 피스 중 데이터 (0,3)는 각각 신호 라인(1821-1829)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)의 N개의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)로부터 출력된다. 즉, 테이블(1866)의 제1 행에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스 (1,0), (1,1), …, (1,7)은 그룹 1의 N개의 메인 뱅크에 출력되어 저장되고, 제1 N개의 데이터 피스 중 데이터 (0, 3)는 그룹 1의 리던던트 뱅크에 출력되어 저장된다.
또한, 테이블(1862)의 제3 행에 도시된 바와같이, clk3에서, 그룹 0의 B0_L이 결함 있는 메인 뱅크이기 때문에, 데이터 (0,0), (0,1), 및 (0,2)는 각각 첫 번째 기록 서브-어레이(1720a)에 의해 하나의 뱅크씩 우측으로 시프트되고 신호 라인(1812-1814)에 의해 출력된다. 다른 데이터 (0,4), (0,5), (0,6) 및 (0,7)의 경우에는 입력 데이터 시프트가 필요하지 않을 수 있다. 테이블(1862)의 제3 행에 도시된 바와같이, 데이터 (0,4), (0,5), (0,6), 및 (0,7)는 각각 신호 라인(1816-1819)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)에 의해 출력된다. 결과적으로, clk3에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), (0,4), (0,5), (0,6), 및 (0,7)은 각각 신호 라인 (1812-1814 및 1816-1819)를 통해 두 번째 기록 서브-어레이(1720b)에 입력된다.
클록 신호 4(clk4)에서, 그룹 0의 B0_H가 또한 결함 있는 메인 뱅크이기 때문에, 테이블(1864)의 제2 행에 도시된 바와같이, 데이터 (0,0) 및 (0,1)는 각각 두 번째 기록 서브-어레이(1720b)에 의해 하나의 뱅크씩 다시 우측으로 시프트되며, 신호 라인(1823 및 1824)에 의해 출력된다. 테이블(1864)의 제2 행에 도시된 바와 같이, 데이터 (0,2)는 입력 A로부터 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)로 재지향되고 하나의 뱅크의 우측 데이터 시프트와 함께 신호 라인(1825)에 의해 출력된다. 결과적으로, 각각의 데이터 (0,0), (0,1) 또는 (0,2)는 clk4에서 두 번째 기록 서브-어레이(1720b)에 의해 하나의 뱅크씩 우측으로 시프트된다. 다른 데이터 (0,4), (0,5), (0,6) 및 (0,7)의 경우에, 테이블(1864)의 제2 행에 도시된 바와같이, 입력 데이터 시프트가 필요하지 않을 수 있으며, 데이터 (0,4), (0,5), (0,6), 및 (0,7)은 각각 신호 라인(1826-1829)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)에 의해 출력된다. 결과적으로, clk4에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), (0,2), (0,4), (0,5), (0,6), 및 (0,7)는 각각 신호 라인(1823-1829)을 통해 그룹 0의 7개의 작동 뱅크로 출력된다. 즉, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), (0,2), (0,4), (0,5), (0,6), 및 (0,7)는 테이블(1866)의 제2 행에 도시된 바와같이 그룹 0의 7개의 작동 뱅크에 저장된다.
도 18d는 본 개시내용의 일부 양상에 따른, 2개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 다른 예시적인 메모리 디바이스(1890)의 개략도를 예시한다. 메모리 디바이스(1890)는 본원에서 설명된 임의의 적절한 메모리 디바이스(예컨대, 도 18a의 메모리 디바이스(1800))의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 예로서, 도 18d의 그룹 0 및 그룹 1의 각각은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702) (N=4) 및 하나의 리던던트 뱅크(704)를 포함할 수 있다. I/O 회로(407)의 기록 MUX 어레이(707)는 첫 번째 기록 서브-어레이(1720a) 및 두 번째 기록 서브-어레이(1720b)를 포함할 수 있다. 각각의 기록 서브-어레이(1720a 또는 1720b)는 리던던트 기록 MUX(1881) 및 N개의 메인 기록 MUX(1880)(N=4)를 포함할 수 있다.
리던던트 기록 MUX(1881)는 각각의 기록 서브-어레이(1720a 또는 1720b)에서 N개의 메인 기록 MUX(1880)의 우측 또는 좌측에 위치할 수 있다. 각각의 기록 서브-어레이(1320a 또는 1320b)의 리던던트 기록 MUX(1881)의 제1 입력 및 제2 입력 중 하나는 동일한 기록 서브-어레이의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링되고, 리던던트 기록 MUX(1881)의 제1 입력 및 제2 입력 중 다른 하나는 Vdd 신호 라인에 커플링된다. 예컨대, 도 18d에 도시된 바와 같이, 리던던트 기록 MUX(1881)는 각각의 기록 서브-어레이(1720a 또는 1720b)에서 N개의 메인 기록 MUX(1880)의 우측에 위치한다. 리던던트 기록 MUX(1881)의 제1 입력 A는 좌측의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. 리던던트 기록 MUX(1881)의 제2 입력 B는 Vdd 신호 라인에 커플링된다.
도 19a는 본 개시내용의 일부 양상에 따른, 3개의 기록 서브-어레이를 갖는 기록 MUX 어레이를 사용하여 데이터 입력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(1900)의 개략도를 예시한다. 메모리 디바이스(1900)는 본원에서 설명된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 일부 구현에서, 메모리 디바이스(1900)는 P개의 뱅크 그룹 (P=3), 예컨대 그룹 0, 그룹 1 및 그룹 2를 포함하는 메모리 셀의 어레이를 포함할 수 있다. 각각의 뱅크 그룹은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702)(예컨대, N=4) 및 하나의 리던던트 뱅크(704)를 포함할 수 있고, 이에 따라 3개의 리던던트 뱅크(704)는 3개의 뱅크 그룹에 포함되고 3개의 뱅크 그룹에 의해 공유된다.
도 19a의 기록 MUX 어레이(707)는 첫 번째 기록 서브-어레이(1720a), 두 번째 기록 서브-어레이(1720b) 및 세 번째 기록 서브-어레이(1720c)를 포함할 수 있다. 각각의 기록 서브-어레이(1720a, 1720b, 또는 1720c)는 리던던트 기록 MUX(1881) 및 N개의 메인 기록 MUX(1880)(예컨대, N=4)를 포함할 수 있다. 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 리던던트 입력 C를 포함할 수 있는 반면에, 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)는 리던던트 입력 C 및 D를 포함할 수 있다.
첫 번째 기록 서브-어레이(1720a)와 관련하여, 각각의 메인 기록 MUX(1880)의 출력은 대응하는 신호 라인(예컨대, 1913, 1914, 1916, 또는 1917)을 통해 두 번째 기록 서브-어레이(1720b)의 대응하는 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)의 출력은 신호 라인(1915)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 커플링되며, 또한 신호 라인(1925b)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 D에 커플링된다. 신호 라인(1915)은 신호 라인(1925b)에 연결된다. 첫 번째 기록 서브-어레이(1720a)의 각각의 메인 기록 MUX(1880)의 제1 입력 A는 대응하는 I/O 데이터 라인(예컨대, 1903, 1904, 1906, 또는 1907)에 커플링되며, 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성된다.
두 번째 기록 서브-어레이(1720b)와 관련하여, 각각의 메인 기록 MUX(1880)의 출력은 대응하는 신호 라인(예컨대, 1923, 1924, 1926, 또는 1927)을 통해 세 번째 기록 서브-어레이(1720b)의 대응하는 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 출력은 신호 라인(1925a)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 커플링된다.
세 번째 기록 서브-어레이(1720c)와 관련하여, N개의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)의 출력은 각각 신호 라인(1933, 1934, 1935, 1936, 및 1937)을 통해 대응하는 뱅크 그룹의 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)에 커플링된다.
각각의 기록 서브-어레이(1720a, 1720b, 또는 1720c)와 관련하여, 리던던트 기록 MUX(1881)의 제1 입력 A 및 제2 입력 B는 각각 동일한 기록 서브-어레이의 2개의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. 각각의 기록 서브-어레이(1720a, 1720b, 또는 1720c)의 각각의 메인 기록 MUX(1880)의 제2 입력 B는 동일한 기록 서브-어레이의 인접한 메인 기록 MUX(1880)의 Vdd 신호 라인 또는 제1 입력 A에 커플링된다. 예컨대, 각각의 기록 서브-어레이(1720a, 1720b, 또는 1720c)의 개개의 끝에 위치한 각각의 메인 기록 MUX(1880)에 대해, 개개의 메인 기록 MUX(1880)의 제2 입력 B는 Vdd 신호 라인에 커플링된다. (좌측 끝의 메인 기록 MUX(1880)를 제외하고) 리던던트 기록 MUX(1881)의 좌측의 각각의 메인 기록 MUX(1880)에 대해, 개개의 메인 기록 MUX(1880)의 제2 입력 B는 좌측의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다. (우측 끝의 메인 기록 MUX를 제외하고) 리던던트 기록 MUX(1881)의 우측의 각각의 메인 기록 MUX(1880)에 대해, 개개의 메인 기록 MUX(1880)의 제2 입력 B는 우측의 인접한 메인 기록 MUX(1880)의 제1 입력 A에 커플링된다.
각각의 메인 기록 MUX(1880)의 선택 포트 S는 하나의 입력(A 또는 B)의 선택을 표시하는 기록 선택 신호를 수신하도록 구성될 수 있다. 일부 구현에서, 첫 번째 기록 서브-어레이(1720a)의 개개의 메인 기록 MUX(1880)에 대한 기록 선택 신호는 red1_en_b0_l_wt, red1_en_b0_h_wt, red1_en_b1_l_wt, 또는 red1_en_b1_h_wt일 수 있다. 두 번째 기록 서브-어레이(1720b)의 개개의 메인 기록 MUX(1880)에 대한 기록 선택 신호는 red2_en_b0_l_wt, red2_en_b0_h_wt, red2_en_b1_l_wt, 또는 red2_en_b1_h_wt일 수 있다. 세 번째 기록 서브-어레이(1720c)의 개개의 메인 기록 MUX(1880)에 대한 기록 선택 신호는 red3_en_b0_l_wt, red3_en_b0_h_wt, red3_en_b1_l_wt, 또는 red3_en_b1_h_wt일 수 있다.
각각의 리던던트 기록 MUX(1880)의 선택 포트 S는 하나의 입력(A, B, C, D, 또는 임의의 다른 이용 가능한 입력)의 선택을 표시하는 기록 선택 신호를 수신하도록 구성될 수 있다. 예컨대, (기록 선택 신호가 디스에이블됨을 표시하는) 기록 선택 신호의 제1 레벨은 제1 입력 A를 선택할 수 있고, 기록 선택 신호의 제2 레벨은 제2 입력 B를 선택할 수 있으며, 기록 선택 신호의 제3 레벨은 리던던트 입력 C를 선택할 수 있으며, 기록 선택 신호의 제4 레벨은 리던던트 입력 D를 선택할 수 있다. 일부 구현에서, 첫 번째 기록 서브-어레이(1720a), 두 번째 기록 서브-어레이(1720b) 및 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)에 대한 기록 선택 신호는 각각 red1_en_b01_wt, red2_en_b01_wt, 및 red3_en_b01_wt일 수 있다.
도 19b 및 도 19c는 본 개시내용의 일부 양상에 따른, 도 19a의 메모리 디바이스(1900)에 의해 구현되는, 데이터 입력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다. 도 19b를 참조하면, 그룹 0, 그룹 1 및 그룹 2가 총 3개의 결함 있는 메인 뱅크를 포함한다고 가정한다. 3개의 결함 있는 메인 뱅크는 테이블(1956)에 도시된 바와같이 그룹 0에 분배될 수 있다(예컨대, 그룹 0의 B0_L, B0_H, 및 B1_L는 결함 있는 메인 뱅크이다). 도 19b는 도 9 및 도 19a를 조합하여 참조하여 본원에서 설명된다.
일부 구현에서, I/O 제어 로직(412)의 작동 뱅크 로직(906)은 레지스터(414)에 커플링되고, 그룹 0으로부터 3개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보를 획득하도록 구성된다. 작동 뱅크 로직(906)은 데이터 입력 및 출력에 사용될 수 있는 3×N개의 작동 뱅크를 그룹 0, 그룹 1 및 그룹 3으로부터 결정할 수 있다. 즉, 작동 뱅크 로직(906)은 3개의 결함 있는 메인 뱅크를 동일한 수의 리던던트 뱅크로 교체할 수 있으며, 이에 따라 3×N개의 작동 뱅크는 그룹 0, 그룹 1 및 그룹 2의 3개의 리던던트 뱅크 및 3×N-3개의 메인 뱅크를 포함할 수 있다.
결정된 3×N개의 작동 뱅크에 기반하여, 기록 리던던트 인에이블 로직(904)은 I/O 회로(407)를 제어하여 3×N개의 데이터 피스 각각을 3×N개의 작동 뱅크 각각으로 지향시키도록 구성될 수 있다. 예컨대, 기록 리던던트 인에이블 로직(904)은 각각의 기록 서브-어레이(1720a, 1720b, 또는 1720c)의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)에 커플링되고, 결정된 3xN개의 작동 뱅크에 기반하여 각각의 기록 서브-어레이(1720a, 1720b, 또는 1720c)의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)에 복수의 기록 선택 신호(903)를 제공하도록 구성된다.
(0,0), (0,1), (0,2) 및 (0,3)을 포함하는 제1 N개의 데이터 피스(N=4)가 그룹 0의 N개의 메인 뱅크에 저장되도록 의도되고, (1,0), (1,1), (1,2) 및 (1,3)을 포함하는 제2 N개의 데이터 피스가 그룹 1의 N개의 메인 뱅크에 저장되도록 의도되며, (2,0), (2,1), (2,2) 및 (2,3)을 포함하는 제3 N개의 데이터 피스는 그룹 2의 N개의 메인 뱅크에 저장되도록 의도된다고 가정한다. 도 19b의 데이터 기록 순서는 그룹 0으로부터 그룹 1로 그리고 이후 그룹 2로의 순서이다. 도 19b는 clk0에서 I/O 신호 라인(1903, 1904, 1906, 및 1907)에 각각 로드된 제1 N개의 데이터 피스를 포함하는 테이블(1950)을 도시한다. 테이블(1950)은 또한 clk1에서 I/O 신호 라인(1903, 1904, 1906, 및 1907)에 각각 로드된 제2 N개의 데이터 피스를 포함한다. 테이블(1950)은 clk2에서 I/O 신호 라인(1903, 1904, 1906, 및 1907)에 각각 로드된 제3 N개의 데이터 피스를 더 포함한다.
초기에, 테이블(1950)의 제1 행에 도시된 바와같이, clk0에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), 및 (0,3)는 각각 I/O 신호 라인(1903,1904, 1906, 및 1907)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
clk1에서, 그룹 0의 B0_L이 결함 있는 메인 뱅크이기 때문에, 테이블(1952)의 제1 행에 도시된 바와같이, 제1 N개의 데이터 피스 중 데이터 (0,0) 및 (0,1)는 각각 첫 번째 기록 서브-어레이(1720a)에 의해 하나의 뱅크씩 우측으로 시프트되고 신호 라인(1914-1915)을 통해 출력된다. 다른 데이터 (0,2) 및 (0,3)의 경우에, 테이블(1952)의 제1 행에 도시된 바와같이, 입력 데이터 시프트가 필요하지 않을 수 있으며, 데이터 (0,2) 및 (0,3)은 각각 신호 라인(1916 및 1917)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)에 의해 출력된다. 결과적으로, clk1에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2) 및 (0,3)은 각각 신호(1914-1917)를 통해 두 번째 기록 서브-어레이(1720b)에 입력된다. 예컨대, clk1에서, 데이터 (0,1)는 신호 라인(1915)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 입력되며, 또한 신호 라인(1925b)을 통해 세 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 D에 입력된다.
또한, 테이블(1950)의 제2 행에 도시된 바와같이, clk1에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 각각 I/O 신호 라인(1903, 1904, 1906, 및 1907)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
clk2에서, 그룹 0의 B0_H가 또한 결함 있는 메인 뱅크이기 때문에, 테이블(1954)의 제1 행에 도시된 바와같이, N개의 데이터 피스 중 데이터 (0,0)는 입력 A로부터 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)로 재지향되고 (하나의 뱅크의 우측 데이터 시프트와 함께) 신호 라인(1925a)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)에 의해 출력된다. 다른 데이터 (0,2) 및 (0,3)의 경우에, 테이블(1954)의 제1 행에 도시된 바와같이, 입력 데이터 시프트가 필요하지 않을 수 있으며, 데이터 (0,2) 및 (0,3)은 각각 신호 라인(1926 및 1927)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)에 의해 출력된다. 결과적으로, 테이블(1954)의 제1 행에 도시된 바와같이, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,2), 및 (0,3)는 각각 신호 라인(1925a, 1926, 및 1927)을 통해 두 번째 기록 서브-어레이(1720b)에 의해 출력된다.
기록 리던던트 인에이블 로직(904)은 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)에 대한 홀딩 레벨을 갖는 기록 선택 신호(예컨대, 홀딩 레벨을 갖는 red1_en_b01_wt)를 생성할 수 있다. 결과적으로, 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)는 clk1의 자신의 이전 출력 신호를 유지하고 clk2에서 신호 라인(1915)을 통해 데이터(0,1)를 계속 출력하기 위한 홀딩 유닛으로서 구성된다. 따라서, clk2에서, 데이터 (0,1)는 신호 라인(1915)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에, 또한 신호 라인(1925b)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 D에 계속 입력된다. 결과적으로, 테이블(1954)의 제1 행에 도시된 바와같이, clk2에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), 및 (0,3)는 각각 신호 라인(1925a, 1925b, 1926, 및 1927)을 통해 세 번째 기록 서브-어레이(1720b)에 입력된다.
또한, 테이블(1952)의 제2 행에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 각각 신호 라인(1913, 1914, 1916, 및 1917)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)로부터 출력된다. 앞서 설명된 바와같이, clk2에서, 데이터 (0,1)는 신호 라인(1915)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 계속 입력된다. 결과적으로, 테이블(1952)의 제2 행에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,1)는 각각 신호 라인(1913-1917)을 통해 두 번째 기록 서브-어레이(1720b)에 입력된다.
또한, 테이블(1950)의 제3 행에 도시된 바와같이, clk2에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 I/O 신호 라인(1903, 1904, 1906, 및 1907)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
clk3에서, 그룹 0의 B1_L이 또한 결함 있는 메인 뱅크이기 때문에, 테이블(1955)의 제1 행에 도시된 바와같이, 제1 N개의 데이터 피스 중 데이터 (0,2)는 입력 B로부터 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)로 재지향되고 (하나의 뱅크의 좌측 데이터 시프트와 함께) 신호 라인(1935)을 통해 리던던트 기록 MUX(1881)에 의해 출력된다. 데이터 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있다. 테이블(1955)의 제1 행에 도시된 바와같이, 데이터 (0,3)는 신호 라인(1937)을 통해 데이터 시프트 없이 세 번째 기록 서브-어레이(1720c)에 의해 출력된다. 결과적으로, clk3에서, 제1 N개의 데이터 피스 중 데이터 (0,2) 및 (0,3)는 각각 신호 라인(1935 및 1937)을 통해 그룹 0의 2개의 작동 뱅크로 출력된다. 즉, 제1 N개의 데이터 피스 중 데이터 (0,2) 및 (0,3)는 테이블(1956)의 마지막 행에 도시된 바와같이 그룹 0의 2개의 작동 뱅크에 저장된다.
또한, 테이블(1954)의 제2 행에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 각각 신호 라인(1923, 1924, 1926, 및 1927)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 게다가, 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)는 clk2의 자신의 이전 출력 신호를 유지하고 신호 라인(1915)을 통해 제1 N개의 데이터 피스 중 데이터(0,1)를 계속 출력하기 위한 홀딩 유닛으로서 여전히 구성된다. 따라서, 데이터 (0,1)는 신호 라인(1915)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에, 또한 신호 라인(1925b)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 D에 계속 입력된다. 또한, 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 clk2의 자신의 이전 출력 신호를 유지하고 clk3에서 신호 라인(1925a)을 통해 제1 N개의 데이터 피스 중 데이터(0,0)를 출력하기 위한 홀딩 유닛으로서 구성된다. 따라서, 데이터 (0,0)는 신호 라인(1925a)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 계속 입력된다. 결과적으로, 테이블(1954)의 제2 행에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,0) 및 (0,1)는 각각 신호 라인(1913, 1924, 1925a, 1925b, 1926, 및 1927)을 통해 세 번째 기록 서브-어레이(1720c)에 입력된다.
또한, 테이블(1952)의 제2 행에 도시된 바와같이, clk3에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 신호 라인(1913, 1914, 1916, 및 1917)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 앞서 설명된 바와같이, clk3에서, 데이터 (0,1)는 신호 라인(1915)을 통해 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 계속 입력된다. 결과적으로, clk3에서, 테이블(1952)의 제2 행에 도시된 바와같이, 데이터 (2,0), (2,1), (0,1), (2,2), 및 (2,3)는 각각 신호 라인(1913-1917)을 통해 두 번째 기록 서브-어레이(1720b)에 입력된다.
테이블(1955)의 제2 행에 도시된 바와같이, clk4에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 각각 신호 라인(1933, 1934, 1936, 및 1937)을 통해 데이터 시프트 없이 세 번째 기록 서브-어레이(1720c)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 테이블(1955)의 제2 행에 도시된 바와같이, 기록 리던던트 인에이블 로직(904)은 red3_en_b01_wt를 제3 레벨로 인에이블할 수 있으며, 이에 따라 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)는 자신의 리던던트 입력 C로부터 데이터 (0,0) 선택하여 신호 라인(1935)을 통해 데이터 (0,0)를 출력한다. 결과적으로, clk4에서, 제2 N개의 데이터 피스는 제1 N개의 데이터 피스로부터 데이터(0,0)와 결합되며, 이에 따라 제2 N개의 데이터 피스 및 데이터(0,0)는 각각 신호 라인(1933-1937)을 통해 그룹 1의 5개의 작동 뱅크에 출력된다. 즉, 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,0)는 테이블(1956)의 제2 행에 도시된 바와같이 그룹 1의 5개의 작동 뱅크에 저장된다.
또한, 테이블(1954)의 제3 행에 도시된 바와같이, clk4에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 신호 라인(1923, 1924, 1926, 및 1927)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)의 N개의 메인 기록 MUX(1880)로부터 출력된다. clk4에서, 첫 번째 기록 서브-어레이(1720a)의 리던던트 기록 MUX(1881)는 clk3의 자신의 이전 출력 신호를 유지하고 신호 라인(1915 및 1925b)을 통해 제1 N개의 데이터 피스 중 데이터(0,1)를 계속 출력하기 위한 홀딩 유닛으로서 또한 구성된다. 즉, 데이터 (0,1)는 신호 라인(1925b)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 D에 계속 입력된다. 결과적으로, 테이블(1954)의 제3 행에 도시된 바와같이, clk4에서, 제3 N개의 데이터 피스는 제1 N개의 데이터 피스 중 데이터(0,1)와 결합되며, 이에 따라 제3 N개의 데이터 피스 및 데이터(0,1)는 각각 신호 라인(1923, 1924, 1925b, 1926, 및 1927)을 통해 세 번째 기록 서브-어레이(1720c)로 출력된다.
테이블(1955)의 제3 행에 도시된 바와같이, 클록 신호 5(clk5)에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 신호 라인(1933, 1934, 1936, 및 1937)을 통해 데이터 시프트 없이 세 번째 기록 서브-어레이(1720c)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 테이블(1955)의 제3 행에 도시된 바와같이, 기록 리던던트 인에이블 로직(904)은 red3_en_b01_wt를 제4 레벨로 인에이블할 수 있으며, 이에 따라 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)는 자신의 리던던트 입력 D로부터 데이터 (0,1) 선택하여 신호 라인(1935)을 통해 데이터 (0,1)를 출력한다. 결과적으로, clk5에서, 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,1)는 각각 신호 라인(1933 -1937)을 통해 그룹 2의 5개의 작동 뱅크로 출력된다. 즉, 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,1)는 테이블(1956)의 제1 행에 도시된 바와같이 그룹 2의 5개의 작동 뱅크에 저장된다.
도 19c를 참조하면, (0,0), (0,1), (0,2) 및 (0,3)을 포함하는 제1 N개의 데이터 피스(N=4)가 그룹 0의 N개의 메인 뱅크에 저장되도록 의도되고, (1,0), (1,1), (1,2) 및 (1,3)을 포함하는 제2 N개의 데이터 피스가 그룹 1의 N개의 메인 뱅크에 저장되도록 의도되며, (2,0), (2,1), (2,2) 및 (2,3)을 포함하는 제3 N개의 데이터 피스가 그룹 2의 N 메인 뱅크에 저장되도록 의도된다고 가정한다 (예컨대, 도 19b의 것과 유사함). 도 19b 및 도 19c 간의 차이점은, 도 19c에서는 그룹 0이 2개의 결함 있는 메인 뱅크(예컨대, B0_L, B1_L)를 갖고 그룹 1이 하나의 결함 있는 메인 뱅크(예컨대, B1_L)를 갖는 반면에 도 19b에서는 그룹 0이 3개의 결함 있는 메인 뱅크를 갖는다는 점이다.
도 19c는 clk0에서 I/O 신호 라인(1903, 1904, 1906, 및 1907)에 각각 로드된 제1 N개의 데이터 피스를 포함하는 테이블(1960)을 도시한다. 테이블(1960)은 또한 clk1에서 I/O 신호 라인(1903, 1904, 1906, 및 1907)에 각각 로드된 제2 N개의 데이터 피스를 포함한다. 테이블(1960)은 clk2에서 I/O 신호 라인(1903, 1904, 1906, 및 1907)에 각각 로드된 제3 N개의 데이터 피스를 더 포함한다.
초기에, 테이블(1960)의 제1 행에 도시된 바와같이, clk0에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), 및 (0,3)는 각각 I/O 신호 라인(1903, 1904, 1906, 및 1907)을 통해 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
테이블(1962)의 제1 행에 도시된 바와같이, clk1에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), 및 (0,3)는 각각 신호 라인(1913, 1914, 1916, 및 1917)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 출력된다.
테이블(1964)의 제1 행에 도시된 바와같이, clk2에서, 그룹 0의 B1_L이 결함 있는 메인 뱅크이기 때문에, 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 자신의 입력 B로부터 데이터(0,2)를 선택하고 신호 라인(1925a)을 통해 데이터(0,2)를 출력한다. 결과적으로, 데이터 (0,2)는 clk2에서 두 번째 기록 서브-어레이(1720b)에 의해 하나의 뱅크씩 좌측으로 시프트된다. 다른 데이터 (0,0), (0,1), 및 (0,3)의 경우에는 입력 데이터 시프트가 필요하지 않을 수 있다. 이후, 테이블(1964)의 제1 행에 도시된 바와같이, 데이터 (0,0), (0,1), 및 (0,3)는 각각 신호 라인(1923, 1924, 및 1927)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720b)에 의해 출력된다. 결과적으로, clk2에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2) 및 (0,3)은 각각 신호 라인(1923, 1924, 1925a, 및 1927)을 통해 세 번째 기록 서브-어레이(1720c)에 입력된다. 예컨대, clk2에서, 데이터(0,2)는 신호 라인(1925a)을 통해 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 입력된다.
또한, 테이블(1962)의 제2 행에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 각각 신호 라인(1913, 1914, 1916, 및 1917)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 또한, 테이블(1960)의 제3 행에 도시된 바와같이, clk2에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 I/O 신호 라인(1903, 1904, 1906, 및 1907)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)의 메인 기록 MUX(1880)에 입력된다.
clk3에서, 그룹 0의 B0_L이 또한 결함 있는 메인 뱅크이기 때문에, 테이블(1965)의 제1 행에 도시된 바와같이, 제1 N개의 데이터 피스 중 데이터 (0,0) 및 (0,1)는 각각 세 번째 기록 서브-어레이(1720c)에 의해 하나의 뱅크씩 우측으로 시프트되고 신호 라인(1924 및 1935)을 통해 출력된다. 데이터 (0,3)의 경우에는 입력 데이터 시프트가 필요하지 않을 수 있다. 테이블(1965)의 제1 행에 도시된 바와같이, 데이터 (0,3)는 신호 라인(1937)을 통해 데이터 시프트 없이 세 번째 기록 서브-어레이(1720c)에 의해 출력된다. 결과적으로, clk3에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), 및 (0,3)는 각각 신호 라인(1934, 1935, 및 1937)을 통해 그룹 0의 3개의 작동 뱅크로 출력된다. 즉, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), 및 (0,3)는 테이블(1966)의 마지막 행에 도시된 바와같이 그룹 0의 3개의 작동 뱅크에 저장된다.
또한, 테이블(1964)의 제2 행에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 각각 신호 라인(1923, 1924, 1926, 및 1927)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 clk2의 자신의 이전 출력 신호를 유지하고 clk3에서 신호 라인(1925a)을 통해 데이터(0,2)를 출력하기 위한 홀딩 유닛으로서 구성된다. 따라서, 데이터 (0,2)는 신호 라인(1925a)을 통해 세 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 계속 입력된다. 즉, 테이블(1964)의 제2 행에 도시된 바와같이, clk3에서, 데이터 (1,0), (1,1), (0,2), (1,2), 및 (1,3)는 각각 신호 라인(1923, 1924, 1925a, 1926, 및 1927)을 통해 세 번째 기록 서브-어레이(1720b)에 입력된다.
또한, 테이블(1962)의 제3 행에 도시된 바와같이, clk3에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 신호 라인(1913, 1914, 1916, 및 1917)을 통해 데이터 시프트 없이 첫 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 출력된다.
clk4에서, 그룹 1의 B1_L이 또한 결함 있는 메인 뱅크이기 때문에, 테이블(1965)의 제2 행에 도시된 바와같이, 데이터(1,2)는 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)에 의해 하나의 뱅크씩 좌측으로 시프트되어 신호 라인(1935)을 통해 출력될 수 있다. 데이터 (1,0), (1,1), 및 (1,3)의 경우에는 입력 데이터 시프트가 필요하지 않을 수 있다. 테이블(1965)의 제2 행에 도시된 바와같이, 데이터 (1,0), (1,1), 및 (1,3)는 각각 신호 라인(1933, 1934, 및 1937)을 통해 데이터 시프트 없이 세 번째 기록 서브-어레이(1720c)에 의해 출력된다. 결과적으로, clk4에서, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)은 각각 신호 라인(1933-1935, 및 1937)을 통해 그룹 1의 4개의 작동 뱅크로 출력된다. 즉, 제2 N개의 데이터 피스 (1,0), (1,1), (1,2), 및 (1,3)는 테이블(1966)의 제2 행에 도시된 바와같이 그룹 1의 4개의 작동 뱅크에 저장된다.
또한, 테이블(1964)의 제3 행에 도시된 바와같이, clk4에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 신호 라인(1923, 1924, 1926, 및 1927)을 통해 데이터 시프트 없이 두 번째 기록 서브-어레이(1720a)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 두 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)는 또한 clk3의 자신의 이전 출력 신호를 유지하고 clk4에서 신호 라인(1925a)을 통해 데이터(0,2)를 계속 출력하기 위한 홀딩 유닛으로서 구성된다. 따라서, 데이터 (0,2)는 신호 라인(1925a)을 통해 세 번째 기록 서브-어레이(1720b)의 리던던트 기록 MUX(1881)의 리던던트 입력 C에 계속 입력된다. 즉, 테이블(1964)의 제3 행에 도시된 바와같이, clk4에서, 데이터 (2,0), (2,1), (0,2), (2,2), 및 (2,3)는 각각 신호 라인(1923, 1924, 1925a, 1926, 및 1927)을 통해 세 번째 기록 서브-어레이(1720c)에 입력된다.
테이블(1965)의 제3 행에 도시된 바와같이, clk5에서, 제3 N개의 데이터 피스 (2,0), (2,1), (2,2), 및 (2,3)는 각각 신호 라인(1933, 1934, 1936, 및 1937)을 통해 데이터 시프트 없이 세 번째 기록 서브-어레이(1720c)의 N개의 메인 기록 MUX(1880)로부터 출력된다. 테이블(1965)의 제3 행에 도시된 바와같이, 세 번째 기록 서브-어레이(1720c)의 리던던트 기록 MUX(1881)는 자신의 리던던트 입력 C로부터 데이터 (0,2)를 선택하여 신호 라인(1935)을 통해 데이터 (0,2)를 출력한다. 결과적으로, clk5에서, 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,2)는 각각 신호 라인(1933 -1937)을 통해 그룹 3의 5개의 작동 뱅크로 출력된다. 즉, 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,2)는 테이블(1966)의 제1 행에 도시된 바와같이 그룹 3의 5개의 작동 뱅크에 저장된다.
도 20은 본 개시내용의 일부 양상에 따른, 복수의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(2000)의 개략도를 예시한다. 도 20에 도시된 일부 구현에서, 데이터 출력(예컨대, 판독 동작)에서, 페이지 버퍼/감지 증폭기(404) 및 열 디코더/비트 라인 드라이버(406)(또는 페이지 버퍼/감지 증폭기 부분(1406) 및 열 디코더/비트 라인 드라이버 부분(1506))는 8개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)에 각각 커플링된 9개의 감지 증폭기(802)를 포함할 수 있다. 메모리 디바이스(2000)는 본원에서 설명된 임의의 적절한 메모리 디바이스(예컨대, 도 17의 메모리 디바이스(1700))의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다.
I/O 회로(407)는 와이어(1702, 1704, 1706, 1708, 1710, 1712, 1714, 1716, 및 1718)를 포함하는 배선 세트 및 데이터 버스(1701)를 통해 각각의 뱅크 그룹의 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)에 각각 커플링된 N+1개의 입력을 포함할 수 있다. 예컨대, 개개의 뱅크는 데이터 버스(1701)의 개개의 데이터 라인 및 배선 세트의 개개의 와이어를 통해 I/O 회로(407)의 입력에 커플링될 수 있다. I/O 회로(407)는 판독 MUX 어레이(807)를 포함할 수 있다. I/O 제어 로직(412)의 제어 하에서, 판독 MUX 어레이(807)는 P×N개의 데이터 피스 각각을 P개의 뱅크 그룹의 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 일부 구현에서, 판독 MUX 어레이(807)는 직렬로 적용되는 P개의 판독 서브-어레이(2020)(예컨대, 첫 번째 판독 서브-어레이, 두 번째 판독 서브-어레이, … 및 P 번째 판독 서브-어레이)를 포함할 수 있다. 각각의 판독 서브-어레이(2020)의 예시적인 구조는 도 21a, 도 21c 및 도 22a를 참조하여 이하에서 더 상세히 설명된다.
도 21a는 본 개시내용의 일부 양상에 따른, 2개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(2100)의 개략도를 예시한다. 메모리 디바이스(2100)는 본원에서 설명된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 일부 구현에서, 메모리 디바이스(2100)는 P개의 뱅크 그룹 (P=2), 예컨대 그룹 0 및 그룹 1을 포함하는 메모리 셀의 어레이를 포함할 수 있다. 각각의 뱅크 그룹은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702)(예컨대, N=8) 및 하나의 리던던트 뱅크(704)를 포함할 수 있고, 이에 따라 2개의 리던던트 뱅크(704)는 2개의 뱅크 그룹에 포함되고 2개의 뱅크 그룹에 의해 공유된다.
도 21a에 도시된 일부 구현에서, I/O 회로(407)의 판독 MUX 어레이(807)는 첫 번째 판독 서브-어레이(2020a) 및 두 번째 판독 서브-어레이(2020b)를 포함할 수 있으며, 이들은 직렬로 적용된다. 각각의 판독 서브-어레이(2020a 또는 2020b)는 N개의 판독 MUX(2180)(예컨대, 판독 MUX(2180a), 판독 MUX(2180b) 등을 포함함)를 포함할 수 있다. 각각의 판독 MUX(2180)는 각각 제1 입력 A, 제2 입력 B, 선택 포트 S 및 출력 Out을 포함할 수 있다.
일부 구현에서, 각각의 판독 서브-어레이(2020a 또는 2020b)는 도 8의 판독 MUX 어레이(807)의 구조와 유사한 구조를 가질 수 있다. 예컨대, 도 8의 판독 MUX 어레이(807)의 2개의 인스턴스는 직렬로 캐스케이드되어, 도 21a의 판독 MUX 어레이(807)를 형성하도록 수정될 수 있다. 일반적으로, 도 8의 판독 MUX 어레이(807)의 P개의 인스턴스는 직렬로 캐스케이드되어, P개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 형성하도록 수정될 수 있다.
첫 번째 판독 서브-어레이(2020a)와 관련하여, 첫 번째 판독 서브-어레이(2020a)의 각각의 판독 MUX(2180)의 제1 입력 A는 대응하는 신호 라인(예컨대, 2101, 2102, 2103, 2104, 2106, 2107, 2108 또는 2109)을 통해 대응하는 메인 뱅크(702)에 커플링된다. 첫 번째 판독 서브-어레이(2020a)의 각각의 판독 MUX(2180)의 출력은 대응하는 신호 라인(예컨대, 2111, 2112, 2113, 2114, 2116, 2117, 2118 또는 2119)을 통해 두 번째 판독 서브-어레이(2020b)의 대응하는 판독 MUX(2180)의 제1 입력 A에 커플링된다.
두 번째 판독 서브-어레이(2020b)와 관련하여, 두 번째 판독 서브-어레이(2020b)의 각각의 판독 MUX(2180)의 출력은 대응하는 I/O 데이터 라인(예컨대, 2121, 2122, 2123, 2124, 2126, 2127, 2128, 또는 2129)에 커플링되고, 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 출력하도록 구성된다.
각각의 판독 서브-어레이(2020a 또는 2020b)와 관련하여, 각각의 판독 MUX(2180)의 선택 포트 S는 하나의 입력(A 또는 B)의 선택을 표시하는 판독 선택 신호를 수신하도록 구성될 수 있다. 예컨대, 각각의 판독 MUX(2180)에 대한 양의 바이어스 판독 선택 신호, 즉 판독 선택 신호가 인에이블되면, 제2 입력 B를 선택할 수 있다. 판독 서브-어레이(2020a 또는 2020b)의 각각의 판독 MUX(2180)의 제2 입력 B는 동일한 판독 서브-어레이의 인접한 판독 MUX(2180)의 제1 입력 A에 커플링되거나 또는 대응하는 신호 라인(예컨대, 2105 또는 2115)을 통해 리던던트 뱅크(704)에 커플링된다. 신호 라인(2115)은 신호 라인(2105)에 연결되고 리던던트 뱅크(704)에커플링된다.
예컨대, 각각의 뱅크 그룹에서, 리던던트 뱅크(704)는 N개의 메인 뱅크(702) 사이에 위치할 수 있고, N개의 메인 뱅크(702)는 2개의 메인 뱅크 세트(예컨대, 리던던트 뱅크(704)의 좌측 및 우측에 각각 위치한 메인 뱅크의 우측 세트 및 메인 뱅크의 좌측 세트)로 분할될 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)의 N개의 판독 MUX(2180)는 메인 뱅크의 좌측 세트 및 메인 뱅크의 우측 세트에 각각 대응하는 판독 MUX 세트(2180)의 좌측 세트 및 판독 MUX(2180)의 우측 세트로 분할될 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)에서, 판독 MUX(2180)의 좌측 세트의 제1 판독 MUX(예컨대, 판독 MUX(2180b))의 제2 입력 B는 신호 라인(2105 또는 2115)을 통해 리던던트 뱅크(704)에 커플링되며, 판독 MUX(2180)의 좌측 세트의 각각의 나머지 판독 MUX(2180)의 제2 입력 B는 자신의 우측의 인접한 판독 MUX(2180)의 제1 입력 A에 커플링된다. 판독 MUX(2180)의 우측 세트의 제1 판독 MUX(예컨대, 판독 MUX(2180a))의 제2 입력 B는 신호 라인(2105 또는 2115)을 통해 리던던트 뱅크(704)에 커플링되고, 판독 MUX(2180)의 우측 세트의 각각의 나머지 판독 MUX(2180)의 제2 입력 B는 자신의 좌측의 인접한 판독 MUX(2180)의 제 1 입력 A에 커플링된다.
도 21b는 본 개시내용의 일부 양상에 따른, 도 21a의 메모리 디바이스(2100)에 의해 구현되는, 데이터 출력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다. 그룹 0 및 그룹 1이 총 2개의 결함 있는 메인 뱅크를 포함한다고 가정한다. 2개의 결함 있는 메인 뱅크는 테이블(2156)에 도시된 바와같이 그룹 0에 분배될 수 있다(예컨대, 그룹 0의 B0_L 및 B0_H는 결함 있는 메인 뱅크이다). 도 21b는 도 20 및 도 21a를 조합하여 참조하여 본원에서 설명된다.
일부 구현에서, I/O 제어 로직(412)의 작동 뱅크 로직(906)은 레지스터(414)에 커플링되고, 그룹 0으로부터 2개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보를 획득하도록 구성된다. 작동 뱅크 로직(906)은 데이터 입력 및 출력에 사용될 수 있는 2×N개의 작동 뱅크를 그룹 0 및 그룹 1로부터 결정할 수 있다. 결정된 2×N개의 작동 뱅크에 기반하여, 판독 리던던트 인에이블 로직(902)은 I/O 회로(407)를 제어하여 2×N개의 데이터 피스 각각을 2×N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 예컨대, 판독 리던던트 인에이블 로직(902)은 각각의 판독 MUX(2180)에 커플링되고, 결정된 2×N개의 작동 뱅크에 기반하여 각각의 판독 서브-어레이(2020a 또는 2020b)의 판독 MUX(2180)에 복수의 판독 선택 신호(905)를 제공하도록 구성된다. 예컨대, 복수의 판독 선택 신호(905)는 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 대한 red1_en_b0_l_rd, red1_en_b0_h_rd, red1_en_b1_l_rd, red1_en_b1_h_rd, red1_en_b2_l_rd, red1_en_b2_h_rd, red1_en_b3_l_rd, 및 red1_en_b3_h_rd를 포함할 수 있으며, 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 대한 red2_en_b0_l_rd, red2_en_b0_h_rd, red2_en_b1_l_rd, red2_en_b1_h_rd, red2_en_b2_l_rd, red2_en_b2_h_rd, red2_en_b3_l_rd, 및 red2_en_b3_h_rd를 포함할 수 있다.
테이블(2156)에 도시된 바와같이, 제1 N개의 데이터 피스 (N=8) 중 7개의 데이터 피스 (0,0), (0,1), (0,2), (0,4), …, 및 (0,7)가 그룹 0의 7개의 작동 뱅크에 저장되고, 제1 N개의 데이터 피스 중 데이터 (0,3) 및 데이터 (1,0), (1,1), …, 및 (1,7)을 포함하는 제2 N개의 데이터 피스가 그룹 1의 N+1개의 작동 뱅크에 저장된다고 가정한다. 도 21b의 데이터 판독 순서는 그룹 0으로부터 그룹 1로의 순서이다. 테이블(2150)은 제1 N개의 데이터 피스 중 7개의 데이터 피스 (0,0), (0,1), (0,2), (0,4), …, 및 (0,7)가 각각 clk0에서 그룹 0의 7개의 작동 뱅크로부터 판독되고 신호 라인(2103-2109)에 로드됨을 도시한다. 테이블(2150)은 또한 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터(0,3)가 clk1에서 각각 그룹 1의 N+1개의 작동 뱅크로부터 판독되고 신호 라인(2101-2109)에 로드됨을 도시한다.
초기에, 테이블(2150)에 도시된 바와같이, clk0에서, 제1 N개의 데이터 피스 중 7개의 데이터 피스 (0,0), (0,1), (0,2), (0,4), … 및 (0,7)는 각각 신호 라인(2103-2109)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다.
clk1에서, 그룹 0의 B0_H이 결함 있는 메인 뱅크이기 때문에, 판독 리던던트 인에이블 로직(902)은 red1_en_b0_l_rd, …, 및 red1_en_b1_h_rd를 인에이블할 수 있으며, 이에 따라 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)의 좌측 세트의 각각의 판독 MUX(2180)는 하나의 뱅크의 좌측 데이터 시프트와 함께 자신의 입력 B로부터 데이터를 입력할 수 있다. 즉, 테이블(2152)에 도시된 바와같이, 데이터 (0,0), (0,1), 및 (0,2)는 각각 하나의 뱅크씩 좌측으로 시프트되며, 신호 라인(2112 -2114)에 의해 출력된다. 다른 데이터 (0,4), (0,5), (0,6) 및 (0,7)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 판독 리던던트 인에이블 로직(902)은 red1_en_b2_l_rd, …, 및 red1_en_b3_h_rd를 디스에이블할 수 있으며, 이에 따라 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)의 우측 세트의 각각의 판독 MUX(2180)는 데이터 시프트 없이 입력 A로부터 데이터를 입력할 수 있다. 이후, 테이블(2152)에 도시된 바와같이, 데이터 (0,4), (0,5), (0,6) 및 (0,7)은 각각 신호 라인(2116-2119)에 의해 출력된다.
또한, 테이블(2150)에 도시된 바와같이, clk1에서, 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,3)는 각각 신호 라인(2101-2109)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다. 예컨대, 제1 N개의 데이터 피스 중 데이터(0,3)가 신호 라인(2105)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180a 및 2180b)에 입력된다. 신호 라인(2115)이 신호 라인(2105)에 연결되어 있기 때문에, 데이터(0,3)는 또한 신호 라인(2115)을 통해 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180a 및 2180b)에 입력된다. 결과적으로 clk1에서, 제1 N개의 데이터 피스 (0,0), (0,1), (0,2), (0,3), (0,4), (0,5), ( 0,6) 및 (0,7)은 각각 신호(2112-2119)를 통해 두 번째 판독 서브-어레이(2020b)에 입력된다.
clk2에서, 그룹 0의 B0_L이 또한 결함 있는 메인 뱅크이기 때문에, 판독 리던던트 인에이블 로직(902)은 red1_en_b0_l_rd, …, 및 red1_en_b1_h_rd를 인에이블할 수 있으며, 이에 따라 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)의 좌측 세트의 각각의 판독 MUX(2180)는 하나의 뱅크의 좌측 데이터 시프트와 함께 자신의 입력 B로부터 데이터를 입력할 수 있다. 즉, 테이블(2154)에 도시된 바와같이, 데이터 (0,0), (0,1), (0,2), 및 (0,3)는 각각 하나의 뱅크씩 좌측으로 시프트되며, I/O 데이터 라인(2121-2124)에 의해 출력된다. 다른 데이터 (0,4), (0,5), (0,6) 및 (0,7)의 경우에는 입력 데이터 시프트가 필요하지 않을 수 있다. 이후, 테이블(2154)에 도시된 바와같이, 데이터 (0,4), (0,5), (0,6), 및 (0,7)는 각각 신호 라인(2126-2129)을 통해 데이터 시프트 없이 두 번째 판독 서브-어레이(2020b)에 의해 출력된다. 결과적으로, 제1 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
또한, 테이블(2152)에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스는 각각 신호 라인(2111-2114 및 2116-2109)을 통해 데이터 시프트 없이 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 의해 출력된다. 제2 N개의 데이터 피스는 각각 신호 라인(2111-2114 및 2116-2119)을 통해 두 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다.
clk3에서, 테이블(2154)에 도시된 바와 같이, 제2 N개의 데이터 피스는 각각 신호 라인(2121-2124 및 2126-2129)을 통해 데이터 시프트 없이 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 의해 출력된다. 결과적으로, 제2 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
도 21c는 본 개시내용의 일부 양상에 따른, 2개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 다른 예시적인 메모리 디바이스(2190)의 개략도를 예시한다. 메모리 디바이스(2190)는 본원에서 설명된 임의의 적절한 메모리 디바이스(예컨대, 도 21a의 메모리 디바이스(2100))의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다.
예로서, 도 21c의 그룹 0 및 그룹 1의 각각은 동시 데이터 입력/출력을 위한 N=4개의 메인 뱅크(702) 및 하나의 리던던트 뱅크(704)를 포함할 수 있다. I/O 회로(407)의 판독 MUX 어레이(807)는 첫 번째 판독 서브-어레이(2020a) 및 두 번째 판독 서브-어레이(2020b)를 포함할 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)는 N=4개의 판독 MUX(2180)를 포함할 수 있다.
도 21c에 도시된 각각의 뱅크 그룹에서, N개의 메인 뱅크(702)는 리던던트 뱅크(704)의 좌측에 위치할 수 있고, 메인 뱅크의 좌측 세트로 지칭될 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)의 N개의 판독 MUX(2180)는 메인 뱅크의 좌측 세트에 대응하는 판독 MUX(2180)의 좌측 세트로 지칭될 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)에서, 판독 MUX(2180)의 좌측 세트의 제1 판독 MUX(예컨대, 판독 MUX(2180b))의 제2 입력 B는 신호 라인(2105 또는 2115)을 통해 리던던트 뱅크(704)에 커플링된다. 판독 MUX(2180)의 좌측 세트의 각각의 나머지 판독 MUX(2180)의 제2 입력 B는 자신의 우측의 인접한 판독 MUX(2180)의 제1 입력 A에 커플링된다.
일부 다른 구현에서, N개의 메인 뱅크(702)는 리던던트 뱅크(704)의 우측에 위치할 수 있고, N개의 메인 뱅크(702)는 메인 뱅크의 우측 세트로 지칭될 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)의 N개의 판독 MUX(2180)는 메인 뱅크의 우측 세트에 대응하는 판독 MUX(2180)의 우측 세트로 지칭될 수 있다. 각각의 판독 서브-어레이(2020a 또는 2020b)에서, 판독 MUX(2180)의 우측 세트의 제1 판독 MUX(예컨대, 판독 MUX(2180a))의 제2 입력 B는 신호 라인(2105 또는 2115)을 통해 리던던트 뱅크(704)에 커플링된다. 판독 MUX(2180)의 우측 세트의 각각의 나머지 판독 MUX(2180)의 제2 입력 B는 자신의 좌측 인접한 판독 MUX(2180)의 제1 입력 A에 커플링된다.
도 22a는 본 개시내용의 일부 양상에 따른, 3개의 판독 서브-어레이를 갖는 판독 MUX 어레이를 사용하여 데이터 출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 예시적인 메모리 디바이스(2200)의 개략도를 예시한다. 메모리 디바이스(2200)는 본원에서 설명된 임의의 적절한 메모리 디바이스의 컴포넌트와 유사한 컴포넌트를 포함할 수 있으며, 유사한 설명은 여기에서 반복되지 않을 것이다. 일부 구현에서, 메모리 디바이스(2200)는 P개의 뱅크 그룹 (P=3), 예컨대 그룹 0, 그룹 1 및 그룹 2를 포함하는 메모리 셀의 어레이를 포함할 수 있다. 각각의 뱅크 그룹은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702)(예컨대, N=4) 및 하나의 리던던트 뱅크(704)를 포함할 수 있고, 이에 따라 3개의 리던던트 뱅크(704)는 3개의 뱅크 그룹에 포함되고 3개의 뱅크 그룹에 의해 공유된다. I/O 회로(407)의 판독 MUX 어레이(807)는 첫 번째 판독 서브-어레이(2020a), 두 번째 판독 서브-어레이(2020b) 및 세 번째 판독 서브-어레이(2020c)를 포함할 수 있다. 각각의 판독 서브-어레이(2020a, 2020b, 또는 2020c)는 N개의 판독 MUX(2180)(예컨대, N=4)를 포함할 수 있다. 각각의 판독 MUX(2180)는 각각 제1 입력 A, 제2 입력 B, 선택 포트 S 및 출력 Out을 포함할 수 있다.
첫 번째 판독 서브-어레이(2020a)와 관련하여, 첫 번째 판독 서브-어레이(2020a)의 각각의 판독 MUX(2180)의 제1 입력 A는 대응하는 신호 라인(예컨대, 2203, 2204, 2206, 또는 2207)을 통해 대응하는 메인 뱅크(702)에 커플링된다. 첫 번째 판독 서브-어레이(2020a)의 각각의 판독 MUX(2180)의 출력은 대응하는 신호 라인(예컨대, 2213, 2214, 2216, 또는 2217)을 통해 두 번째 판독 서브-어레이(2020b)의 대응하는 판독 MUX(2180)의 제1 입력 A에 커플링된다. 두 번째 판독 서브-어레이(2020b)와 관련하여, 두 번째 판독 서브-어레이(2020b)의 각각의 판독 MUX(2180)의 출력은 대응하는 신호 라인(예컨대, 2223, 2224, 2226, 또는 2227)을 통해 세 번째 판독 서브-어레이(2020c)의 대응하는 판독 MUX(2180)의 제1 입력 A에 커플링된다. 세 번째 판독 서브-어레이(2020c)와 관련하여, 세 번째 판독 서브-어레이(2020c)의 각각의 판독 MUX(2180)의 출력은 대응하는 I/O 데이터 라인(예컨대, 2233, 2234, 2236, 또는 2237)에 커플링되고, 대응하는 I/O 데이터 라인으로 대응하는 데이터 피스를 출력하도록 구성된다.
각각의 판독 서브-어레이(2020a, 2020b, 또는 2020c)와 관련하여, 각각의 판독 MUX(2180)의 선택 포트 S는 하나의 입력(A 또는 B)의 선택을 표시하는 판독 선택 신호를 수신하도록 구성될 수 있다. 판독 서브-어레이(2020a, 2020b, 또는 2020c)의 각각의 판독 MUX(2180)의 제2 입력 B는 동일한 판독 서브-어레이의 인접한 판독 MUX(2180)의 제1 입력 A에 커플링되거나 또는 대응하는 신호 라인(예컨대, 2205, 2215, 또는 2225)을 통해 리던던트 뱅크(704)에 커플링된다. 신호 라인(2215 및 2225)은 신호 라인(2205)에 연결되고 리던던트 뱅크(704)에 커플링된다.
예컨대, 각각의 판독 서브-어레이(2020a, 2020b, 또는 2020c)에서, 판독 MUX(2180)의 좌측 세트의 제1 판독 MUX(예컨대, 판독 MUX(2180b))의 제2 입력 B는 신호 라인(2205, 2215, 또는 2225)을 통해 리던던트 뱅크(704)에 커플링된다. 판독 MUX(2180)의 좌측 세트의 각각의 나머지 판독 MUX(2180)의 제2 입력 B는 자신의 우측의 인접한 판독 MUX(2180)의 제1 입력 A에 커플링된다. 판독 MUX(2180)의 우측 세트의 제1 판독 MUX(예컨대, 판독 MUX(2180a))의 제2 입력 B는 신호 라인(2205, 2215, 또는 2225)을 통해 리던던트 뱅크(704)에 커플링된다. 판독 MUX(2180)의 우측 세트의 각각의 나머지 판독 MUX(2180)의 제2 입력 B는 자신의 좌측의 인접한 판독 MUX(2180)의 제1 입력 A에 커플링된다.
도 22b 및 도 22c는 본 개시내용의 일부 양상에 따른, 도 21a의 메모리 디바이스에 의해 구현되는, 데이터 출력에서의 예시적인 결함 있는 메인 뱅크 복구 방식을 예시한다. 도 22b를 참조하면, 그룹 0, 그룹 1 및 그룹 2가 총 3개의 결함 있는 메인 뱅크를 포함한다고 가정한다. 3개의 결함 있는 메인 뱅크는 테이블(2256)에 도시된 바와같이 그룹 0에 분배될 수 있다(예컨대, 그룹 0의 B0_L, B0_H, 및 B1_L는 결함 있는 메인 뱅크이다). 도 22b는 도 9, 도 20 및 도 22a를 조합하여 참조하여 본원에서 설명된다.
일부 구현에서, I/O 제어 로직(412)의 작동 뱅크 로직(906)은 레지스터(414)에 커플링되고, 그룹 0으로부터 3개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보를 획득하도록 구성된다. 작동 뱅크 로직(906)은 데이터 입력 및 출력에 사용될 수 있는 3×N개의 작동 뱅크를 그룹 0, 그룹 1 및 그룹 2로부터 결정할 수 있다. 결정된 3×N개의 작동 뱅크에 기반하여, 판독 리던던트 인에이블 로직(902)은 I/O 회로(407)를 제어하여 3×N개의 데이터 피스 각각을 3×N개의 작동 뱅크 각각으로부터 지향시키도록 구성될 수 있다. 예컨대, 판독 리던던트 인에이블 로직(902)은 각각의 판독 MUX(2180)에 커플링되고, 결정된 3×N개의 작동 뱅크에 기반하여 각각의 판독 서브-어레이(2020a, 2020b, 또는 2020c)의 판독 MUX(2180)에 복수의 판독 선택 신호(905)를 제공하도록 구성된다. 예컨대, 복수의 판독 선택 신호(905)는 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 대한 red1_en_b0_l_rd, red1_en_b0_h_rd, red1_en_b1_l_rd, 및 red1_en_b1_h_rd를 포함할 수 있으며, 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 대한 red2_en_b0_l_rd, red2_en_b0_h_rd, red2_en_b1_l_rd, 및 red2_en_b1_h_rd를 포함할 수 있으며, 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 대한 red3_en_b0_l_rd, red3_en_b0_h_rd, red3_en_b1_l_rd, 및 red3_en_b1_h_rd를 포함할 수 있다.
테이블(2256)에 도시된 바와같이, 제1 N개의 데이터 피스 (N=4) 중 데이터 (0,2) 및 (0,3)가 그룹 0의 2개의 작동 뱅크에 저장되고, 제1 N개의 데이터 피스 중 데이터 (0,0) 및 데이터 (1,0), (1,1), (1,2), 및 (1,3)을 포함하는 제2 N개의 데이터 피스가 그룹 1의 N+1개의 작동 뱅크에 저장되며, 제1 N개의 데이터 피스 중 데이터 (0,1) 및 데이터 (2,0), (2,1), (2,2), 및 (2,3)을 포함하는 제3 N개의 데이터 피스가 그룹 2의 N+1개의 작동 뱅크에 저장된다고 가정한다. 도 22b의 데이터 판독 순서는 그룹 0으로부터 그룹 1로 그리고 이후 그룹 2로의 순서이다.
테이블(2250)은 제1 N개의 데이터 피스 중 데이터 (0,2) 및 (0,3)가 각각 clk0에서 그룹 0의 2개의 작동 뱅크로부터 판독되고 신호 라인(2205 및 2207)에 로드됨을 도시한다. 테이블(2250)은 또한 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터(0,0)가 clk1에서 각각 그룹 1의 N+1개의 작동 뱅크로부터 판독되고 신호 라인(2203-2107)에 로드됨을 도시한다. 테이블(2250)은 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터(0,1)가 clk2에서 각각 그룹 2의 N+1개의 작동 뱅크로부터 판독되고 신호 라인(2203-2107)에 로드됨을 추가로 도시한다.
초기에, 테이블(2250)에 도시된 바와같이, clk0에서, 제1 N개의 데이터 피스 중 데이터 (0,2) 및 (0,3)는 각각 신호 라인(2205 및 2207)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다.
clk1에서, 그룹 0의 B1_L이 결함 있는 메인 뱅크이기 때문에, 테이블(2252)에 도시된 바와같이, 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180a)에 입력된 데이터(0,2)는 하나의 뱅크씩 우측으로 시프트되고, 신호 라인(2216)을 통해 판독 MUX(2180a)에 의해 출력될 수 있다. 데이터 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)의 우측 세트의 대응하는 판독 MUX(2180)는 데이터 시프트 없이 자신의 입력 A으로부터 데이터(0,3)를 선택할 수 있다. 이후, 테이블(2252)에 도시된 바와같이, 데이터 (0,2) 및 (0,3)은 각각 신호 라인(2216 및 2217)에 의해 출력된다.
또한, 테이블(2250)에 도시된 바와같이, clk1에서, 제2 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,0)는 각각 신호 라인(2203-2207)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다. 예컨대, 제1 N개의 데이터 피스 중 데이터(0,0)가 신호 라인(2205)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180a 및 2180b)에 입력된다. 신호 라인(2215)이 신호 라인(2205)에 연결되어 있기 때문에, 데이터(0,0)는 또한 신호 라인(2215)을 통해 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180a 및 2180b)에 입력된다. 결과적으로, clk1에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,2), 및 (0,3)는 각각 신호(2215-2217)을 통해 두 번째 판독 서브-어레이(2020b)에 입력된다.
clk2에서, 그룹 0의 B0_H가 결함 있는 메인 뱅크이기 때문에, 테이블(2254)에 도시된 바와같이, 데이터(0,0)는 신호 라인(2224)을 통해 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180b)에 의해 하나의 뱅크씩 좌측으로 시프트되어 출력될 수 있다. 데이터 (0,2) 및 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 두 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)의 우측 세트의 대응하는 판독 MUX(2180)는 데이터 시프트 없이 입력 A으로부터 데이터 (0,2) 및 (0,3)를 선택할 수 있다. 이후, 테이블(2254)에 도시된 바와같이, 데이터 (0,0), (0,2) 및 (0,3)는 각각 신호 라인(2224, 2226, 및 2227)에 의해 출력된다.
또한, 테이블(2252)에 도시된 바와같이, clk2에서, 제2 N개의 데이터 피스는 각각 신호 라인(2213, 2214, 2216, 및 2217)을 통해 데이터 시프트 없이 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 의해 출력된다. 제2 N개의 데이터 피스는 각각 신호 라인(2213, 2214, 2216, 및 2217)을 통해 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 입력된다.
또한, 테이블(2250)에 도시된 바와같이, clk2에서, 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,1)는 각각 신호 라인(2203-2207)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다. 예컨대, 제1 N개의 데이터 피스 중 데이터(0,1)가 신호 라인(2205)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180a 및 2180b)에 입력된다. 신호 라인(2225)이 신호 라인(2205)에 연결되어 있기 때문에, 데이터(0,1)는 또한 신호 라인(2225)을 통해 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180a 및 2180b)에 입력된다. 결과적으로, 테이블(2254)에 도시된 바와같이, clk2에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), (0,2), 및 (0,3)는 각각 신호(2224-2227)를 통해 세 번째 판독 서브-어레이(2020c)에 입력된다.
clk3에서, 그룹 0의 B0_L가 또한 결함 있는 메인 뱅크이기 때문에, 테이블(2255)에 도시된 바와같이, 데이터 (0,0) 및 (0,1)는 I/O 데이터 라인(2233 및 2234)을 통해 세 번째 판독 서브-어레이(2020c)의 대응하는 판독 MUX(2180b)에 의해 하나의 뱅크씩 좌측으로 시프트되어 출력될 수 있다. 테이블(2255)에 도시된 바와같이, 데이터 (0,2) 및 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 세 번째 판독 서브-어레이(2020b)의 대응하는 판독 MUX(2180)는 각각 I/O 데이터 라인(2236 및 2237)을 통해 데이터 시프트 없이 데이터 (0,2) 및 (0,3)을 출력할 수 있다. 결과적으로, 제1 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
또한, 테이블(2254)에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 데이터 시프트 없이 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 의해 출력된다. 제2 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 입력된다.
또한, 테이블(2252)에 도시된 바와같이, clk3에서, 제3 N개의 데이터 피스는 각각 신호 라인(2213, 2214, 2216, 및 2217)을 통해 데이터 시프트 없이 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 의해 출력된다. 제3 N개의 데이터 피스는 각각 신호 라인(2213, 2214, 2216, 및 2217)을 통해 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 입력된다.
테이블(2255)에 도시된 바와같이, clk4에서, 제2 N개의 데이터 피스는 각각 데이터 라인(2233, 2234, 2236, 및 2237)을 통해 데이터 시프트 없이 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 의해 출력된다. 결과적으로, 제2 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
또한, 테이블(2254)에 도시된 바와같이, clk4에서, 제3 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 데이터 시프트 없이 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 의해 출력된다. 제3 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 입력된다.
테이블(2255)에 도시된 바와같이, clk5에서, 제3 N개의 데이터 피스는 각각 데이터 라인(2233, 2234, 2236, 및 2237)을 통해 데이터 시프트 없이 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 의해 출력된다. 결과적으로, 제3 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
도 22c를 참조하면, 그룹 0, 그룹 1 및 그룹 2가 총 3개의 결함 있는 메인 뱅크를 포함한다고 가정한다. 3개의 결함 있는 메인 뱅크는 테이블(2266)에 도시된 바와같이 그룹 0의 B0_L 및 B1_L과 그룹 1의 B1_L을 포함할 수 있다. 도 22c는 도 22a를 조합하여 참조하여 본원에서 설명된다. 테이블(2266)에 도시된 바와같이, 테이블(2266)은 제1 N개의 데이터 피스 (N=4) 중 데이터 (0,0), (0,1), 및 (0,3)가 그룹 0의 3개의 작동 뱅크에 저장되고, 데이터 (1,0), (1,1), (1,2), 및 (1,3)을 포함하는 제2 N개의 데이터 피스가 그룹 1의 N개의 작동 뱅크에 저장되며, 제1 N개의 데이터 피스 중 데이터 (0,2) 및 데이터 (2,0), (2,1), (2,2), 및 (2,3)을 포함하는 제3 N개의 데이터 피스가 그룹 2의 N+1개의 작동 뱅크에 저장됨을 도시한다. 도 22c의 데이터 판독 순서는 그룹 0으로부터 그룹 1로 그리고 이후 그룹 2로의 순서이다.
테이블(2260)은 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), 및 (0,3)가 각각 clk0에서 그룹 0의 3개의 작동 뱅크로부터 판독되고 신호 라인(2204, 2205, 및 2207)에 로드됨을 도시한다. 테이블(2260)은 또한 제2 N개의 데이터 피스가 clk1에서 각각 그룹 1의 N개의 작동 뱅크로부터 판독되고 신호 라인(2203-2105 및 2207)에 로드됨을 도시한다. 테이블(2260)은 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터(0,2)가 clk2에서 각각 그룹 2의 N+1개의 작동 뱅크로부터 판독되고 신호 라인(2203-2107)에 로드됨을 추가로 도시한다.
초기에, 테이블(2260)에 도시된 바와같이, clk0에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), 및 (0,3)는 각각 신호 라인(2204, 2205, 및 2207)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다.
clk1에서, 그룹 0의 B0_L이 결함 있는 메인 뱅크이기 때문에, 테이블(2262)에 도시된 바와같이, 데이터 (0,0) 및 (0,1)는 첫 번째 판독 서브-어레이(2020a)에 의해 하나의 뱅크씩 좌측으로 시프트되며 신호 라인(2213-2214)을 통해 출력된다. 테이블(2262)에 도시된 바와같이, 데이터 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 첫 번째 판독 서브-어레이(2020a)는 신호 라인(2217)을 통해 데이터 시프트 없이 데이터 (0,3)을 출력할 수 있다. 결과적으로, clk1에서, 테이블(2262)에 도시된 바와같이, 데이터 (0,0), (0,1) 및 (0,3)는 각각 신호 라인(2213, 2214, 및 2217)에 의해 출력된다.
또한, 테이블(2260)에 도시된 바와같이, clk1에서, 제2 N개의 데이터 피스는 각각 신호 라인(2203-2205 및 2207)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다.
clk2에서, 테이블(2264)에 도시된 바와같이, 데이터 (0,0), (0,1), 및 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 두 번째 판독 서브-어레이(2020b)는 각각 신호 라인(2223, 2224, 및 2227)을 통해 데이터 시프트 없이 데이터 (0,0), (0,1), 및 (0,3)을 출력할 수 있다.
또한, clk2에서, 그룹 1의 B1_L이 결함 있는 메인 뱅크이기 때문에, 테이블(2262)에 도시된 바와같이, 제2 N개의 데이터 피스 중 데이터 (1,2)는 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180a)에 의해 하나의 뱅크씩 우측으로 시프트되며 신호 라인(2216)을 통해 출력될 수 있다. 데이터 (1,0), (1,1), 및 (1,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 첫 번째 판독 서브-어레이(2020a)는 각각 신호 라인(2213-2214 및 2227)을 통해 데이터 시프트 없이 데이터 (1,0), (1,1), 및 (1,3)을 출력할 수 있다. 결과적으로, 테이블(2262)에 도시된 바와같이, 데이터 (1,0), (1,1), (1,2), 및 (1,3)는 각각 신호 라인(2213-2214 및 2216-227)에 의해 출력된다.
또한, 테이블(2260)에 도시된 바와같이, clk2에서, 제3 N개의 데이터 피스 및 제1 N개의 데이터 피스 중 데이터 (0,2)는 각각 신호 라인(2203-2207)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 입력된다. 예컨대, 제1 N개의 데이터 피스 중 데이터(0,2)가 신호 라인(2205)을 통해 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180a 및 2180b)에 입력된다. 신호 라인(2225)이 신호 라인(2205)에 연결되어 있기 때문에, 데이터(0,2)는 또한 신호 라인(2225)을 통해 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180a 및 2180b)에 입력된다. 결과적으로, 테이블(2264)에 도시된 바와같이, clk2에서, 제1 N개의 데이터 피스 중 데이터 (0,0), (0,1), (0,2), 및 (0,3)는 각각 신호 라인(2224-2225 및 2227)을 통해 세 번째 판독 서브-어레이(2020c)에 입력된다.
또한, clk3에서, 그룹 0의 B1_L이 결함 있는 메인 뱅크이기 때문에, 테이블(2265)에 도시된 바와같이, 제1 N개의 데이터 피스 중 데이터 (0,2)는 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180a)에 의해 하나의 뱅크씩 우측으로 시프트되며 I/O 데이터 라인(2236)을 통해 출력될 수 있다. 테이블(2265)에 도시된 바와같이, 데이터(0,0), (0,1), 및 (0,3)의 경우에, 입력 데이터 시프트가 필요하지 않을 수 있으며, 이에 따라 세 번째 판독 서브-어레이(2020c)는 각각 입력 A로부터 데이터 (0,0), (0,1), 및 (0,3)을 선택하고 I/O 데이터 라인(2233-2234 및 2237)을 통해 데이터 시프트 없이 데이터 (0,0), (0,1), 및 (0,3)을 출력할 수 있다. 결과적으로, 제1 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
또한, 테이블(2264)에 도시된 바와같이, clk3에서, 제2 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 데이터 시프트 없이 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 의해 출력된다. 제2 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 입력된다.
또한, 테이블(2262)에 도시된 바와같이, clk3에서, 제3 N개의 데이터 피스는 각각 신호 라인(2213, 2214, 2216, 및 2217)을 통해 데이터 시프트 없이 첫 번째 판독 서브-어레이(2020a)의 판독 MUX(2180)에 의해 출력된다. 제3 N개의 데이터 피스는 각각 신호 라인(2213, 2214, 2216, 및 2217)을 통해 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 입력된다.
테이블(2265)에 도시된 바와같이, clk4에서, 제2 N개의 데이터 피스는 각각 데이터 라인(2233, 2234, 2236, 및 2237)을 통해 데이터 시프트 없이 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 의해 출력된다. 결과적으로, 제2 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다. 또한, 테이블(2264)에 도시된 바와같이, clk4에서, 제3 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 데이터 시프트 없이 두 번째 판독 서브-어레이(2020b)의 판독 MUX(2180)에 의해 출력된다. 제3 N개의 데이터 피스는 각각 신호 라인(2223, 2224, 2226, 및 2227)을 통해 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 입력된다.
테이블(2265)에 도시된 바와같이, clk5에서, 제3 N개의 데이터 피스는 각각 데이터 라인(2233, 2234, 2236, 및 2237)을 통해 데이터 시프트 없이 세 번째 판독 서브-어레이(2020c)의 판독 MUX(2180)에 의해 출력된다. 결과적으로, 제3 N개의 데이터 피스는 판독 MUX 어레이(807)로부터 성공적으로 출력된다.
앞서 설명된 도 17-도 22c를 조합하여 참조하면, 메모리 디바이스의 I/O 회로(407)의 예시적인 일반 구조가 본원에 개시된다. 메모리 디바이스는 P개의 뱅크 그룹을 포함하는 메모리 셀의 어레이를 포함할 수 있다. 각각의 뱅크 그룹은 동시 데이터 입력/출력을 위한 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)를 포함할 수 있고, 이에 따라 P개의 리던던트 뱅크는 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유된다.
일부 구현에서, 메모리 셀의 어레이는 제1 레벨 메모리 유닛을 포함하며, 제1 레벨 메모리 유닛은 복수의 제2 레벨 메모리 유닛을 포함하며, 복수의 제2 레벨 메모리 유닛 중 하나는 P개의 뱅크 그룹을 포함한다. I/O 회로(407) 및 I/O 제어 로직(412)은 복수의 제2 레벨 메모리 유닛에 의해 공유된다. 예컨대, 제1 레벨 메모리 유닛은 복수의 평면을 포함하는 다이이다. P개의 뱅크 그룹을 포함하는 제2 레벨 메모리 유닛은 다이의 평면이며, 평면은 P개의 뱅크 그룹으로부터의 P×N개의 작동 뱅크를 포함한다. I/O 회로(407)는 글로벌 데이터 버스에 커플링되며, PxN개의 데이터 피스를 글로벌 데이터 버스 및 평면의 하나 이상의 브랜치 데이터 버스를 통해 평면의 PxN 작동 뱅크 각각으로 또는 평면의 PxN 작동 뱅크 각각으로부터 지향시키도록 구성된다.
I/O 회로(407)는 기록 MUX 어레이(707)를 포함할 수 있다. 일부 구현에서, 기록 MUX 어레이(707)는 직렬로 적용되는 P개의 기록 서브-어레이를 포함할 수 있다. 예컨대, 기록 MUX 어레이(707)의 기록 서브-어레이는 P 번째 기록 서브-어레이로서 표현될 수 있으며, p는 양의 정수이고 1≤p≤P이다. 기록 MUX 어레이(707)의 각각의 서브-어레이는 리던던트 기록 MUX(1881) 및 N개의 메인 기록 MUX(1880)를 포함할 수 있다. 각각의 메인 기록 MUX(1880) 및 각각의 리던던트 기록 MUX(1881)는 각각 제1 입력 A, 제2 입력 B, 선택 포트 S 및 출력을 포함할 수 있다.
2≤p≤P의 경우에, P 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)는 p-1개의 리던던트 입력(들)을 더 포함할 수 있다. 예컨대, 도 19a에 도시된 바와같이, 첫 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)는 어느 리던던트 입력도 포함하지 않고, 두 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)는 첫 번째 리던던트 입력 C를 포함할 수 있으며, 세 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)는 첫 번째 리던던트 입력 C 및 두 번째 리던던트 입력 D를 포함할 수 있는 식이다.
1≤p<P에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX(1880)의 출력은 (p+1) 번째 기록 서브-어레이의 대응하는 메인 기록 MUX(1880)의 제1 입력에 커플링된다. 또한, 1≤p<P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)의 출력은 각각의 (p+q) 번째 기록 서브-어레이의 대응하는 리던던트 기록 MUX(1881)의 q 번째 리던던트 입력에 커플링되며, 여기서 1≤q≤P-p이며, q는 양의 정수이다. p=P에 대해, P 번째 기록 서브-어레이의 N개의 메인 기록 MUX(1880) 및 리던던트 기록 MUX(1881)의 출력은 각각 대응하는 뱅크 그룹의 N개의 메인 뱅크(702) 및 리던던트 뱅크(704)에 커플링된다.
p=1에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX(1880)의 제1 입력 A는 대응하는 I/O 데이터 라인에 커플링되며, 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성된다. 1≤p≤P에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX(1880)의 제2 입력 B는 P 번째 기록 서브-어레이의 대응하는 인접 메인 기록 MUX(1880)의 제1 입력 A 또는 Vdd 신호 라인에 커플링된다.
일부 구현에서, P 번째 기록 서브-어레이(1720)의 리던던트 기록 MUX(1881)는 도 18a 및 도 19a에 도시된 바와같이 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX(1880) 사이에 위치한다. 1≤p≤P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)의 제1 입력 A 및 제2 입력 B는 각각 P 번째 기록 서브-어레이의 2개의 인접한 메인 기록 MUX(1880)의 제1 입력에 커플링된다.
일부 다른 구현에서, P 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)는 도 18d에 도시된 바와같이 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX(1880)의 측에 위치한다. 1≤p≤P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)의 제1 입력 A 및 제2 입력 B 중 하나의 입력은 P 번째 기록 서브-어레이의 인접한 메인 기록 MUX(1880)의 제1 입력에 커플링된다. P 번째 기록 서브-어레이의 리던던트 기록 MUX(1881)의 제1 입력 A 및 제2 입력 B 중 다른 입력은 Vdd 신호 라인에 커플링된다.
게다가, I/O 회로(407)는 각각의 뱅크 그룹에 커플링되고 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 지향시키도록 구성된 판독 MUX 어레이(807)를 포함할 수 있다. 판독 MUX 어레이(807)는 직렬로 적용되는 P개의 판독 서브-어레이를 포함할 수 있고, 각각의 판독 서브-어레이는 각각 N개의 판독 MUX(2180)를 포함할 수 있으며, 각각의 판독 MUX(2180)는 제1 입력 A, 제2 입력 B, 선택 포트 S 및 출력 Out을 포함한다. 예컨대, 판독 MUX 어레이(807)의 판독 서브-어레이는 P 번째 판독 서브-어레이로서 표현될 수 있으며, 여기서 1≤p≤P이다.
1≤p<P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX(2180)의 출력은 (p+1) 번째 판독 서브-어레이의 대응하는 판독 MUX(2180)의 제1 입력 A에 커플링된다. p=P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX(2180)의 출력은 대응하는 I/O 데이터 라인에 커플링되며, 대응하는 I/O 데이터 라인에 대응하는 데이터 피스를 출력하도록 구성된다.
p=1에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX(2180)의 제1 입력 A는 N개의 메인 뱅크의 대응하는 메인 뱅크에 커플링된다. 1≤p≤P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX(2180)의 제2 입력 B는 P 번째 판독 서브-어레이의 대응하는 인접한 판독 MUX(2180)의 제1 입력 A 또는 리던던트 뱅크에 커플링된다.
일부 구현에서, P개의 뱅크 그룹이 K개의 결함 있는 메인 뱅크를 포함한다고 가정하며, 여기서 K는 P보다 크지 않은 양의 정수이다(1≤K≤P). K개의 결함 있는 메인 뱅크는 P 뱅크 그룹으로부터의 단일 뱅크 그룹(또는 2개 이상의 뱅크 그룹)으로 분배될 수 있다. I/O 제어 로직(412)은 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하도록 구성될 수 있다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함할 수 있다. I/O 제어 로직(412)은 I/O 회로(407)를 제어하여 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 추가로 구성될 수 있다.
예컨대, 제1 뱅크 그룹이 K개의 결함 있는 메인 뱅크를 포함하고 다른 뱅크 그룹이 어느 결함 있는 메인 뱅크도 포함하지 않는다고 가정한다. I/O 제어 로직(412)은 (1) 제1 N개의 데이터 피스 중 K개의 데이터 피스를 K개의 리던던트 뱅크로 또는 이로부터 지향시키고; (2) 제1 N개의 데이터 피스 중 나머지 N-K개의 데이터 피스를 제1 뱅크 그룹의 N-K개의 작동 메인 뱅크로 또는 이로부터 지향시키며; 그리고 (3) 다른 뱅크 그룹에 저장되도록 의도된 다른 데이터 피스를 다른 뱅크 그룹의 개개의 작동 메인 뱅크로 또는 이로부터 지향시키도록 구성될 수 있다.
도 23은 본 개시내용의 일부 양상에 따른, 데이터 입력/출력에서 결함 있는 메인 뱅크 복구 방식을 구현하는 메모리 디바이스를 동작시키기 위한 예시적인 방법(2300)의 흐름도를 예시한다. 메모리 디바이스는 본원에 개시된 임의의 적절한 메모리 디바이스일 수 있다. 방법(2300)은 I/O 제어 로직(412)에 의해 구현될 수 있다. 방법(2300)에 도시된 동작은 총망라한 것이 아닐 수 있으며, 다른 동작이 예시된 동작 중 임의의 동작 전, 후 또는 그 사이에 또한 수행될 수 있다는 것이 이해되어야 한다. 게다가, 동작 중 일부 동작은 동시에 수행될 수 있고, 도 23에 도시된 것과 다른 순서로 수행될 수 있다.
도 23을 참조하면, 방법(2300)은 동작(2302)에서 시작하며, 동작(2302)에서 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보가 획득된다. K개의 결함 있는 메인 뱅크는 메모리 디바이스의 제조 후 테스트에 의해 식별될 수 있다. 예컨대, 작동 뱅크 로직(906)은 메모리 디바이스를 동작시키기 전에 레지스터(414)로부터 뱅크 결함 정보를 획득할 수 있다.
방법(2300)은 도 23에 예시된 바와 같이 동작(2304)으로 진행하며, 동작(2304)에서 P×N개의 작동 뱅크는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 결정된다. 예컨대, 작동 뱅크 로직(906)은 P개의 뱅크 그룹으로부터 K개의 리던던트 뱅크 및 나머지 메인 뱅크를 포함하는 P×N개의 작동 뱅크를 결정할 수 있다.
방법(2300)은 도 23에 예시된 바와 같이 동작(2306)으로 진행하며, 동작(2306)에서 P×N개의 데이터 피스는 각각 P×N개의 작동 뱅크로 또는 이로부터 지향된다.
본 개시내용의 일 양상에 따르면, 메모리 디바이스는 메모리 셀의 어레이, I/O 회로, 및 I/O 회로에 커플링된 I/O 제어 로직을 포함한다. 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함한다. 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유되도록 한다. P 및 N의 각각은 양의 정수이다. I/O 회로는 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다. I/O 제어 로직은 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하도록 구성된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함한다. K는 P보다 크지 않은 양의 정수이다. I/O 제어 로직은 또한 I/O 회로를 제어하여 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다.
일부 구현에서, I/O 회로는 각각의 뱅크 그룹에 커플링되며 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 지향시키도록 구성된 기록 MUX 어레이를 포함한다.
일부 구현에서, 기록 MUX 어레이는 직렬로 적용되는 P개의 기록 서브-어레이를 포함한다. 각각의 기록 서브-어레이는 리던던트 기록 MUX 및 N개의 메인 기록 MUX를 포함한다.
일부 구현에서, 각각의 메인 기록 MUX 및 각각의 리던던트 기록 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함한다. 기록 MUX 어레이의 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 2≤p≤P에 대해 p-1개의 리던던트 입력을 더 포함하며, 여기서 p는 양의 정수이다.
일부 구현에서, 1≤p<P에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 출력은 (p+1) 번째 기록 서브-어레이의 대응하는 메인 기록 MUX의 제1 입력에 커플링된다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 출력은 1≤q≤P-p에 대해 각각의 (p+q) 번째 기록 서브-어레이의 대응하는 리던던트 기록 MUX의 q 번째 리던던트 입력에 커플링되며, q는 양의 정수이다. p=P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX 및 N개의 메인 기록 MUX의 출력은 각각 N개의 메인 뱅크 및 리던던트 뱅크에 커플링된다.
일부 구현에서, p=1에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제1 입력은 대응하는 I/O 데이터 라인에 커플링되며, 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성된다. 1≤p≤P에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제2 입력은 P 번째 기록 서브-어레이의 대응하는 인접 메인 기록 MUX의 제1 입력 또는 Vdd 신호 라인에 커플링된다.
일부 구현에서, 1≤p≤P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX는 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX 사이에 위치한다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력은 각각 P 번째 기록 서브-어레이의 2개의 인접 메인 기록 MUX의 제1 입력에 커플링된다.
일부 구현에서, 1≤p≤P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX는 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX의 측에 위치한다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 2 입력 중 한 입력은 P 번째 기록 서브-어레이의 인접한 메인 기록 MUX의 제1 입력에 커플링된다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력 중 다른 입력은 Vdd 신호 라인에 커플링된다.
일부 구현에서, I/O 회로는 각각의 뱅크 그룹에 커플링되며 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된 판독 MUX 어레이를 포함한다.
일부 구현에서, 판독 MUX 어레이는 직렬로 적용되는 P개의 판독 서브-어레이를 포함한다. 각각의 판독 서브-어레이는 N개의 판독 MUX를 포함한다. 각각의 판독 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함한다.
일부 구현에서, 1≤p<P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 (p+1) 번째 판독 서브-어레이의 대응하는 판독 MUX의 제1 입력에 커플링되며, 여기서 p는 양의 정수이다. p=P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 대응하는 I/O 데이터 라인에 커플링되며, 대응하는 I/O 데이터 라인에 대응하는 데이터 피스를 출력하도록 구성된다.
일부 구현에서, p=1에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 제1 입력은 N개의 메인 뱅크의 대응하는 메인 뱅크에 커플링된다. 1≤p≤P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 제2 입력은 P 번째 판독 서브-어레이의 대응하는 인접 판독 MUX의 제1 입력 또는 리던던트 뱅크에 커플링된다.
일부 구현에서, K개의 결함 있는 메인 뱅크는 P개의 뱅크 그룹으로부터의 하나 이상의 뱅크 그룹에 분배된다.
일부 구현에서, 메모리 셀의 어레이는 제1 레벨 메모리 유닛을 포함한다. 제1 레벨 메모리 유닛은 복수의 제2 레벨 메모리 유닛을 포함하며, 복수의 제2 레벨 메모리 유닛 중 하나는 P개의 뱅크 그룹을 포함한다. I/O 회로 및 I/O 제어 로직은 복수의 제2 레벨 메모리 유닛에 의해 공유된다.
일부 구현에서, 제1 레벨 메모리 유닛은 복수의 평면을 포함하는 다이이다. P개의 뱅크 그룹을 포함하는 제2 레벨 메모리 유닛은 다이의 평면이며, 평면은 P개의 뱅크 그룹으로부터의 P×N개의 작동 뱅크를 포함한다. I/O 회로는 글로벌 데이터 버스에 커플링되며, PxN개의 데이터 피스 각각을 평면의 글로벌 데이터 버스 및 하나 이상의 브랜치 데이터 버스를 통해 평면의 PxN개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성된다.
일부 구현에서, N은 4 또는 8이다. 메모리 디바이스는 3D NAND 플래시 메모리 디바이스를 포함한다.
본 개시내용의 다른 양상에 따르면, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스 및 메모리 디바이스에 커플링되고 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함한다. 메모리 디바이스는 메모리 셀의 어레이, I/O 회로, 및 I/O 회로에 커플링된 I/O 제어 로직을 포함한다. 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함한다. 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 P개의 뱅크 그룹에 포함되고 P개의 뱅크 그룹에 의해 공유되도록 한다. P 및 N의 각각은 양의 정수이다. I/O 회로는 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다. I/O 제어 로직은 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하도록 구성된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함한다. K는 P보다 크지 않은 양의 정수이다. I/O 제어 로직은 또한 I/O 회로를 제어하여 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된다.
일부 구현에서, 시스템은 메모리 제어기에 커플링되고 데이터를 송신 또는 수신하도록 구성된 호스트를 더 포함한다.
일부 구현에서, I/O 회로는 각각의 뱅크 그룹에 커플링되며 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 지향시키도록 구성된 기록 MUX 어레이를 포함한다.
일부 구현에서, 기록 MUX 어레이는 직렬로 적용되는 P개의 기록 서브-어레이를 포함한다. 각각의 기록 서브-어레이는 리던던트 기록 MUX 및 N개의 메인 기록 MUX를 포함한다.
일부 구현에서, 각각의 메인 기록 MUX 및 각각의 리던던트 기록 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함한다. 기록 MUX 어레이의 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 2≤p≤P에 대해 p-1개의 리던던트 입력을 더 포함하며, 여기서 여기서 p는 양의 정수이다.
일부 구현에서, 1≤p<P에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 출력은 (p+1) 번째 기록 서브-어레이의 대응하는 메인 기록 MUX의 제1 입력에 커플링된다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 출력은 1≤q≤P-p에 대해 각각의 (p+q) 번째 기록 서브-어레이의 대응하는 리던던트 기록 MUX의 q 번째 리던던트 입력에 커플링되며, q는 양의 정수이다. p=P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX 및 N개의 메인 기록 MUX의 출력은 각각 N개의 메인 뱅크 및 리던던트 뱅크에 커플링된다.
일부 구현에서, p=1에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제1 입력은 대응하는 I/O 데이터 라인에 커플링되며, 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성된다. 1≤p≤P에 대해, P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제2 입력은 P 번째 기록 서브-어레이의 대응하는 인접 메인 기록 MUX의 제1 입력 또는 Vdd 신호 라인에 커플링된다.
일부 구현에서, 1≤p≤P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX는 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX 사이에 위치한다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력은 각각 P 번째 기록 서브-어레이의 2개의 인접 메인 기록 MUX의 제1 입력에 커플링된다.
일부 구현에서, 1≤p≤P에 대해, P 번째 기록 서브-어레이의 리던던트 기록 MUX는 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX의 측에 위치한다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 2 입력 중 한 입력은 P 번째 기록 서브-어레이의 인접한 메인 기록 MUX의 제1 입력에 커플링된다. P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력 중 다른 입력은 Vdd 신호 라인에 커플링된다.
일부 구현에서, I/O 회로는 각각의 뱅크 그룹에 커플링되며 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된 판독 MUX 어레이를 포함한다.
일부 구현에서, 판독 MUX 어레이는 직렬로 적용되는 P개의 판독 서브-어레이를 포함한다. 각각의 판독 서브-어레이는 N개의 판독 MUX를 포함한다. 각각의 판독 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함한다.
일부 구현에서, 1≤p<P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 (p+1) 번째 판독 서브-어레이의 대응하는 판독 MUX의 제1 입력에 커플링되며, 여기서 p는 양의 정수이다. p=P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 대응하는 I/O 데이터 라인에 커플링되며, 대응하는 I/O 데이터 라인에 대응하는 데이터 피스를 출력하도록 구성된다.
일부 구현에서, p=1에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 제1 입력은 N개의 메인 뱅크의 대응하는 메인 뱅크에 커플링된다. 1≤p≤P에 대해, P 번째 판독 서브-어레이의 각각의 판독 MUX의 제2 입력은 P 번째 판독 서브-어레이의 대응하는 인접 판독 MUX의 제1 입력 또는 리던던트 뱅크에 커플링된다.
일부 구현에서, K개의 결함 있는 메인 뱅크는 P개의 뱅크 그룹으로부터의 하나 이상의 뱅크 그룹에 분배된다.
일부 구현에서, 메모리 셀의 어레이는 제1 레벨 메모리 유닛을 포함한다. 제1 레벨 메모리 유닛은 복수의 제2 레벨 메모리 유닛을 포함하며, 복수의 제2 레벨 메모리 유닛 중 하나는 P개의 뱅크 그룹을 포함한다. I/O 회로 및 I/O 제어 로직은 복수의 제2 레벨 메모리 유닛에 의해 공유된다.
일부 구현에서, 제1 레벨 메모리 유닛은 복수의 평면을 포함하는 다이이다. P개의 뱅크 그룹을 포함하는 제2 레벨 메모리 유닛은 다이의 평면이며, 평면은 P개의 뱅크 그룹으로부터의 P×N개의 작동 뱅크를 포함한다. I/O 회로는 글로벌 데이터 버스에 커플링되며, PxN개의 데이터 피스 각각을 평면의 글로벌 데이터 버스 및 하나 이상의 브랜치 데이터 버스를 통해 평면의 PxN개의 작동 뱅크 각각으로 또는 이로부터 지향시키도록 구성된다.
일부 구현에서, N은 4 또는 8이다. 메모리 디바이스는 3D NAND 플래시 메모리 디바이스를 포함한다.
본 개시내용의 또 다른 양상에 따르면, 메모리 디바이스를 동작시키기 위한 방법이 제공된다. 메모리 디바이스는 메모리 셀의 어레이를 포함한다. 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함한다. 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 P개의 뱅크 그룹에 포함되도록 한다. P 및 N의 각각은 양의 정수이다. P×N개의 작동 뱅크는 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 P개의 뱅크 그룹으로부터 결정된다. P×N개의 작동 뱅크는 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함한다. K는 P보다 크지 않은 양의 정수이다. P×N개의 데이터 피스는 각각 P×N개의 작동 뱅크로 또는 P×N개의 작동 뱅크로부터 지향된다.
일부 구현에서, K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보가 획득된다.
일부 구현에서, P는 2 이상이다.
일부 구현에서, K개의 결함 있는 메인 뱅크는 P개의 뱅크 그룹으로부터의 하나 이상의 뱅크 그룹에 분배된다.
일부 구현에서, P개의 리던던트 뱅크의 각각은 P개의 뱅크 그룹에 의해 공유된다.
일부 구현에서, 메모리 디바이스는 I/O 회로를 더 포함한다. I/O 회로는 각각의 뱅크 그룹에 각각 커플링된 기록 MUX 어레이 및 판독 MUX 어레이를 포함한다. 기록 MUX 어레이는 직렬로 적용되는 P개의 기록 서브-어레이를 포함한다. 판독 MUX 어레이는 직렬로 적용되는 P개의 판독 서브-어레이를 포함한다. P×N개의 데이터 피스를 지향시키는 것은 P개의 기록 서브-어레이를 통해 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 지향시키는 것; 및 P개의 판독 서브-어레이를 통해 P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로부터 지향시키는 것을 포함한다.
일부 구현에서, N은 4 또는 8이다. 메모리 디바이스는 3D NAND 플래시 메모리 디바이스를 포함한다.
특정 구현의 전술한 설명은 다양한 애플리케이션에 대해 용이하게 수정되고 그리고/또는 적응될 수 있다. 따라서, 그러한 적응 및 수정은 본원에서 제시된 교시 및 지침에 기반하여, 개시된 구현의 균등물의 의미 및 범위 내에 있는 것으로 의도된다.
본 개시내용의 폭과 범위는 앞서 설명된 예시적인 구현 중 임의의 구현에 의해 제한되는 것이 아니라, 이하의 청구범위 및 이의 균등물에 따라서만 정의되어야 한다.

Claims (40)

  1. 메모리 디바이스로서,
    P개의 뱅크 그룹을 포함하는 메모리 셀의 어레이 ― 각각의 뱅크 그룹은 N개의 메인 뱅크(main bank) 및 리던던트 뱅크(redundant bank)를 포함하여 P개의 리던던트 뱅크가 상기 P개의 뱅크 그룹에 포함되고 상기 P개의 뱅크 그룹에 의해 공유되도록 하며, 상기 P 및 N의 각각은 양의 정수임 ―;
    상기 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스(piece) 각각을 P×N개의 작동 뱅크 각각으로 또는 상기 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성되는 입력/출력(I/O) 회로; 및
    상기 I/O 회로에 커플링된 I/O 제어 로직을 포함하며,
    상기 I/O 제어 로직은,
    상기 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 상기 P개의 뱅크 그룹으로부터 상기 P×N개의 작동 뱅크를 결정하며 ― 상기 P×N개의 작동 뱅크는 상기 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함하며, 상기 K는 상기 P보다 크지 않은 양의 정수임 ―; 그리고
    상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로 또는 상기 P×N개의 작동 뱅크 각각으로부터 지향시키도록 상기 I/O 회로를 제어하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 I/O 회로는 각각의 뱅크 그룹에 커플링되며, 상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로 지향시키도록 구성된 기록 멀티플렉서(MUX) 어레이를 포함하는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 기록 MUX 어레이는 직렬로 적용되는 P개의 기록 서브-어레이를 포함하며, 각각의 기록 서브-어레이는 리던던트 기록 MUX 및 N개의 메인 기록 MUX를 포함하는, 메모리 디바이스.
  4. 제3항에 있어서,
    각각의 메인 기록 MUX 및 각각의 리던던트 기록 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함하며; 그리고
    상기 기록 MUX 어레이의 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 2≤p≤P에 대해 p-1개의 리던던트 입력을 더 포함하며, 여기서 p는 양의 정수인, 메모리 디바이스.
  5. 제4항에 있어서,
    1≤p<P에 대해,
    상기 P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 출력은 (p+1) 번째 기록 서브-어레이의 대응하는 메인 기록 MUX의 제1 입력에 커플링되며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 출력은 1≤q≤P-p에 대해 각각의 (p+q) 번째 기록 서브-어레이의 대응하는 리던던트 기록 MUX의 q 번째 리던던트 입력에 커플링되며, 상기 q는 양의 정수이며 ; 그리고
    p=P에 대해,
    상기 P 번째 기록 서브-어레이의 상기 N개의 메인 기록 MUX 및 상기 리던던트 기록 MUX의 출력은 각각 상기 N개의 메인 뱅크 및 상기 리던던트 뱅크에 커플링되는, 메모리 디바이스.
  6. 제4항 또는 제5항에 있어서,
    p=1에 대해,
    상기 P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제1 입력은 대응하는 I/O 데이터 라인에 커플링되며, 상기 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성되며; 그리고
    1≤p≤P에 대해,
    상기 P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제2 입력은 상기 P 번째 기록 서브-어레이의 대응하는 인접 메인 기록 MUX의 제1 입력 또는 Vdd 신호 라인에 커플링되는, 메모리 디바이스.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    1≤p≤P에 대해,
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 상기 P 번째 기록 서브-어레이의 상기 N개의 메인 기록 MUX 사이에 위치하며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력은 각각 상기 P 번째 기록 서브-어레이의 2개의 인접 메인 기록 MUX의 제1 입력에 커플링되는, 메모리 디바이스.
  8. 제4항 내지 제6항 중 어느 한 항에 있어서,
    1≤p≤P에 대해,
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 상기 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX의 측에 위치하며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 2 입력 중 한 입력은 상기 P 번째 기록 서브-어레이의 인접한 메인 기록 MUX의 제1 입력에 커플링되며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력 중 다른 입력은 Vdd 신호 라인에 커플링되는, 메모리 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 I/O 회로는 각각의 뱅크 그룹에 커플링되며, 상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된 판독 멀티플렉서(MUX) 어레이를 포함하는, 메모리 디바이스.
  10. 제9항에 있어서,
    상기 판독 MUX 어레이는 직렬로 적용되는 P개의 판독 서브-어레이를 포함하고, 각각의 판독 서브-어레이는 N개의 판독 MUX를 포함하고, 각각의 판독 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함하는, 메모리 디바이스.
  11. 제10항에 있어서,
    1≤p<P에 대해,
    P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 (p+1) 번째 판독 서브-어레이의 대응하는 판독 MUX의 제1 입력에 커플링되며, 상기 p는 양의 정수이며; 그리고
    p=P에 대해,
    상기 P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 대응하는 I/O 데이터 라인에 커플링되며, 상기 대응하는 I/O 데이터 라인에 대응하는 데이터 피스를 출력하도록 구성되는, 메모리 디바이스.
  12. 제11항에 있어서,
    p=1에 대해,
    상기 P 번째 판독 서브-어레이의 각각의 판독 MUX의 제1 입력은 상기 N개의 메인 뱅크의 대응하는 메인 뱅크에 커플링되며; 그리고
    1≤p≤P에 대해,
    상기 P 번째 판독 서브-어레이의 각각의 판독 MUX의 제2 입력은 상기 P 번째 기록 서브-어레이의 대응하는 인접 판독 MUX의 제1 입력 또는 상기 리던던트 뱅크에 커플링되는, 메모리 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 K개의 결함 있는 메인 뱅크는 상기 P개의 뱅크 그룹으로부터의 하나 이상의 뱅크 그룹에 분배되는, 메모리 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 메모리 셀의 어레이는 제1 레벨 메모리 유닛을 포함하며, 상기 제1 레벨 메모리 유닛은 복수의 제2 레벨 메모리 유닛을 포함하며, 상기 복수의 제2 레벨 메모리 유닛 중 하나는 상기 P개의 뱅크 그룹을 포함하며; 그리고
    상기 I/O 회로 및 상기 I/O 제어 로직은 상기 복수의 제2 레벨 메모리 유닛에 의해 공유되는, 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제1 레벨 메모리 유닛은 복수의 평면을 포함하는 다이(die)이며;
    상기 P개의 뱅크 그룹을 포함하는 제2 레벨 메모리 유닛은 다이의 평면이며, 상기 평면은 상기 P개의 뱅크 그룹으로부터의 상기 P×N개의 작동 뱅크를 포함하며; 그리고
    상기 I/O 회로는 글로벌 데이터 버스(global data bus)에 커플링되며, 상기 PxN개의 데이터 피스 각각을 상기 글로벌 데이터 버스 및 상기 평면의 하나 이상의 브랜치 데이터 버스(branch data bus)를 통해 상기 평면의 PxN개의 작동 뱅크 각각으로 또는 상기 평면의 PxN개의 작동 뱅크 각각으로부터 지향시키도록 구성되는, 메모리 디바이스.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    N은 4 또는 8이고, 상기 메모리 디바이스는 3차원(3D) NAND 플래시 메모리 디바이스를 포함하는, 메모리 디바이스.
  17. 시스템으로서,
    데이터를 저장하도록 구성된 메모리 디바이스; 및
    상기 메모리 디바이스에 커플링되고 상기 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함하며;
    상기 메모리 디바이스는,
    P개의 뱅크 그룹을 포함하는 메모리 셀의 어레이 ― 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 상기 P개의 뱅크 그룹에 포함되고 상기 P개의 뱅크 그룹에 의해 공유되도록 하며, 상기 P 및 N의 각각은 양의 정수임 ―;
    상기 P개의 뱅크 그룹에 커플링되고, P×N개의 데이터 피스 각각을 P×N개의 작동 뱅크 각각으로 또는 상기 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성되는 입력/출력(I/O) 회로; 및
    상기 I/O 회로에 커플링된 I/O 제어 로직을 포함하며,
    상기 I/O 제어 로직은,
    상기 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 상기 P개의 뱅크 그룹으로부터 상기 P×N개의 작동 뱅크를 결정하며 ― 상기 P×N개의 작동 뱅크는 상기 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함하며, 상기 K는 상기 P보다 크지 않은 양의 정수임 ―; 그리고
    상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로 또는 상기 P×N개의 작동 뱅크 각각으로부터 지향시키도록 상기 I/O 회로를 제어하도록 구성되는, 시스템.
  18. 제17항에 있어서,
    상기 메모리 제어기에 커플링되고, 상기 데이터를 송신 또는 수신하도록 구성된 호스트를 더 포함하는, 시스템.
  19. 제17항 또는 제18항에 있어서,
    상기 I/O 회로는 각각의 뱅크 그룹에 커플링되며, 상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로 지향시키도록 구성된 기록 멀티플렉서(MUX) 어레이를 포함하는, 시스템.
  20. 제19항에 있어서,
    상기 기록 MUX 어레이는 직렬로 적용되는 P개의 기록 서브-어레이를 포함하며, 각각의 기록 서브-어레이는 리던던트 기록 MUX 및 N개의 메인 기록 MUX를 포함하는, 시스템.
  21. 제20항에 있어서,
    각각의 메인 기록 MUX 및 각각의 리던던트 기록 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함하며; 그리고
    상기 기록 MUX 어레이의 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 2≤p≤P에 대해 p-1개의 리던던트 입력을 더 포함하며, 여기서 p는 양의 정수인, 시스템.
  22. 제21항에 있어서,
    1≤p<P에 대해,
    상기 P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 출력은 (p+1) 번째 기록 서브-어레이의 대응하는 메인 기록 MUX의 제1 입력에 커플링되며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 출력은 1≤q≤P-p에 대해 각각의 (p+q) 번째 기록 서브-어레이의 대응하는 리던던트 기록 MUX의 q 번째 리던던트 입력에 커플링되며, 상기 q는 양의 정수이며 ; 그리고
    p=P에 대해,
    상기 P 번째 기록 서브-어레이의 상기 N개의 메인 기록 MUX 및 상기 리던던트 기록 MUX의 출력은 각각 상기 N개의 메인 뱅크 및 상기 리던던트 뱅크에 커플링되는, 시스템.
  23. 제21항 또는 제22항에 있어서,
    p=1에 대해,
    상기 P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제1 입력은 대응하는 I/O 데이터 라인에 커플링되며, 상기 대응하는 I/O 데이터 라인으로부터 대응하는 데이터 피스를 수신하도록 구성되며; 그리고
    1≤p≤P에 대해,
    상기 P 번째 기록 서브-어레이의 각각의 메인 기록 MUX의 제2 입력은 상기 P 번째 기록 서브-어레이의 대응하는 인접 메인 기록 MUX의 제1 입력 또는 Vdd 신호 라인에 커플링되는, 시스템.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    1≤p≤P에 대해,
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 상기 P 번째 기록 서브-어레이의 상기 N개의 메인 기록 MUX 사이에 위치하며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력은 각각 상기 P 번째 기록 서브-어레이의 2개의 인접 메인 기록 MUX의 제1 입력에 커플링되는, 시스템.
  25. 제21항 내지 제24항 중 어느 한 항에 있어서,
    1≤p≤P에 대해,
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX는 상기 P 번째 기록 서브-어레이의 N개의 메인 기록 MUX의 측에 위치하며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 2 입력 중 한 입력은 상기 P 번째 기록 서브-어레이의 인접 메인 기록 MUX의 제1 입력에 커플링되며; 그리고
    상기 P 번째 기록 서브-어레이의 리던던트 기록 MUX의 제1 입력 및 제2 입력 중 다른 입력은 Vdd 신호 라인에 커플링되는, 시스템.
  26. 제17항 내지 제25항 중 어느 한 항에 있어서,
    상기 I/O 회로는 각각의 뱅크 그룹에 커플링되며, 상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로부터 지향시키도록 구성된 판독 멀티플렉서(MUX) 어레이를 포함하는, 시스템.
  27. 제26항에 있어서,
    상기 판독 MUX 어레이는 직렬로 적용되는 P개의 판독 서브-어레이를 포함하고, 각각의 판독 서브-어레이는 N개의 판독 MUX를 포함하고, 각각의 판독 MUX는 각각 제1 입력, 제2 입력 및 출력을 포함하는, 시스템.
  28. 제27항에 있어서,
    1≤p<P에 대해,
    P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 (p+1) 번째 판독 서브-어레이의 대응하는 판독 MUX의 제1 입력에 커플링되며, 상기 p는 양의 정수이며; 그리고
    p=P에 대해,
    상기 P 번째 판독 서브-어레이의 각각의 판독 MUX의 출력은 대응하는 I/O 데이터 라인에 커플링되며, 상기 대응하는 I/O 데이터 라인에 대응하는 데이터 피스를 출력하도록 구성되는, 시스템.
  29. 제28항에 있어서,
    p=1에 대해,
    상기 P 번째 판독 서브-어레이의 각각의 판독 MUX의 제1 입력은 상기 N개의 메인 뱅크의 대응하는 메인 뱅크에 커플링되며; 그리고
    1≤p≤P에 대해,
    상기 P 번째 판독 서브-어레이의 각각의 판독 MUX의 제2 입력은 상기 P 번째 판독 서브-어레이의 대응하는 인접 판독 MUX의 제1 입력 또는 상기 리던던트 뱅크에 커플링되는, 시스템.
  30. 제17항 내지 제29항 중 어느 한 항에 있어서,
    상기 K개의 결함 있는 메인 뱅크는 상기 P개의 뱅크 그룹으로부터의 하나 이상의 뱅크 그룹에 분배되는, 시스템.
  31. 제17항 내지 제30항 중 어느 한 항에 있어서,
    상기 메모리 셀의 어레이는 제1 레벨 메모리 유닛을 포함하며, 상기 제1 레벨 메모리 유닛은 복수의 제2 레벨 메모리 유닛을 포함하며, 상기 복수의 제2 레벨 메모리 유닛 중 하나는 상기 P개의 뱅크 그룹을 포함하며; 그리고
    상기 I/O 회로 및 상기 I/O 제어 로직은 상기 복수의 제2 레벨 메모리 유닛에 의해 공유되는, 시스템.
  32. 제31항에 있어서,
    상기 제1 레벨 메모리 유닛은 복수의 평면을 포함하는 다이이며;
    상기 P개의 뱅크 그룹을 포함하는 제2 레벨 메모리 유닛은 다이의 평면이며, 상기 평면은 상기 P개의 뱅크 그룹으로부터의 상기 P×N개의 작동 뱅크를 포함하며; 그리고
    상기 I/O 회로는 글로벌 데이터 버스에 커플링되며, 상기 PxN개의 데이터 피스 각각을 상기 글로벌 데이터 버스 및 상기 평면의 하나 이상의 브랜치 데이터 버스를 통해 상기 평면의 PxN개의 작동 뱅크 각각으로 또는 상기 평면의 PxN개의 작동 뱅크 각각으로부터 지향시키도록 구성되는, 시스템.
  33. 제17항 내지 제32항 중 어느 한 항에 있어서,
    N은 4 또는 8이고, 상기 메모리 디바이스는 3차원(3D) NAND 플래시 메모리 디바이스를 포함하는, 시스템.
  34. 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법으로서,
    상기 메모리 셀의 어레이는 P개의 뱅크 그룹을 포함하며, 각각의 뱅크 그룹은 N개의 메인 뱅크 및 리던던트 뱅크를 포함하여 P개의 리던던트 뱅크가 상기 P개의 뱅크 그룹에 포함되도록 하며, 상기 P 및 N의 각각은 양의 정수이며;
    상기 방법은,
    상기 P개의 뱅크 그룹으로부터의 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보에 기반하여 상기 P개의 뱅크 그룹으로부터 P×N개의 작동 뱅크를 결정하는 단계 ― 상기 P×N개의 작동 뱅크는 상기 P개의 리던던트 뱅크 중 K개의 리던던트 뱅크를 포함하며, 상기 K는 상기 P보다 크지 않은 양의 정수임 ―; 및
    상기 P×N개의 데이터 피스 각각을 상기 P×N개의 작동 뱅크 각각으로 또는 상기 P×N개의 작동 뱅크 각각으로부터 지향시키는 단계를 포함하는, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
  35. 제34항에 있어서,
    상기 K개의 결함 있는 메인 뱅크를 표시하는 뱅크 결함 정보를 획득하는 단계를 더 포함하는, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
  36. 제34항 또는 제35항에 있어서,
    상기 P는 2 이상인, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
  37. 제34항 내지 제36항 중 어느 한 항에 있어서,
    상기 K개의 결함 있는 메인 뱅크는 상기 P개의 뱅크 그룹으로부터의 하나 이상의 뱅크 그룹에 분배되는, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
  38. 제34항 내지 제37항 중 어느 한 항에 있어서,
    상기 P개의 리던던트 뱅크의 각각은 상기 P개의 뱅크 그룹에 의해 공유되는, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
  39. 제34항 내지 제38항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 입력/출력(I/O) 회로를 더 포함하며;
    상기 I/O 회로는 각각의 뱅크 그룹에 각각 커플링된 기록 멀티플렉서(MUX) 어레이 및 판독 MUX 어레이를 포함하며;
    상기 기록 MUX 어레이는 직렬로 적용되는 P개의 기록 서브-어레이를 포함하며;
    상기 판독 MUX 어레이는 직렬로 적용되는 P개의 판독 서브-어레이를 포함하며; 그리고
    상기 P×N개의 데이터 피스를 지향시키는 것은,
    상기 P×N개의 데이터 피스 각각을 상기 P개의 기록 서브-어레이를 통해 상기 P×N개의 작동 뱅크 각각으로 지향시키는 단계; 및
    상기 P×N개의 작동 뱅크 각각으로부터 상기 P×N개의 데이터 피스 각각을 상기 P개의 판독 서브-어레이를 통해 지향시키는 것을 포함하는, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
  40. 제34항 내지 제39항 중 어느 한 항에 있어서,
    N은 4 또는 8이고, 상기 메모리 디바이스는 3차원(3D) NAND 플래시 메모리 디바이스를 포함하는, 메모리 셀의 어레이를 포함하는 메모리 디바이스를 동작시키기 위한 방법.
KR1020227044906A 2021-03-24 2021-06-30 리던던트 뱅크를 사용하여 결함 있는 메인 뱅크를 복구하기 위한 메모리 디바이스 KR20230012063A (ko)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113632171B (zh) * 2021-03-24 2024-04-16 长江存储科技有限责任公司 使用冗余存储体进行故障主存储体修复的存储器件
TWI775627B (zh) * 2021-09-29 2022-08-21 鴻海精密工業股份有限公司 記憶體晶片及記憶體裝置
TWI801073B (zh) * 2022-01-03 2023-05-01 華邦電子股份有限公司 多通道記憶體裝置
CN116072195B (zh) * 2023-04-06 2023-08-18 长鑫存储技术有限公司 存储器

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3848004B2 (ja) 1999-03-11 2006-11-22 株式会社東芝 半導体メモリ装置及び半導体メモリ装置搭載システム
US6208569B1 (en) 1999-04-06 2001-03-27 Genesis Semiconductor, Inc. Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device
KR20010046347A (ko) 1999-11-12 2001-06-15 박종섭 다수의 뱅크가 하나의 리페어셀 어레이를 공유하는반도체메모리소자의 리던던시회로
US7082549B2 (en) * 2000-11-17 2006-07-25 Bitfone Corporation Method for fault tolerant updating of an electronic device
KR20030017885A (ko) 2001-08-23 2003-03-04 플래시스 주식회사 반도체 메모리의 리페어 장치 및 방법
JP3863410B2 (ja) 2001-11-12 2006-12-27 富士通株式会社 半導体メモリ
JP4002749B2 (ja) 2001-11-14 2007-11-07 富士通株式会社 半導体装置
JP3597501B2 (ja) 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
US7093171B2 (en) 2002-04-03 2006-08-15 International Business Machines Corporation Flexible row redundancy system
US7340736B2 (en) * 2002-08-22 2008-03-04 Hewlett-Packard Development Company, L.P. Electronic device with an update agent that employs preprocessing techniques for update
US20040076042A1 (en) 2002-10-16 2004-04-22 Sifang Wu High performance memory column group repair scheme with small area penalty
JP2004355744A (ja) 2003-05-30 2004-12-16 Renesas Technology Corp 半導体記憶装置
CN100437814C (zh) 2003-07-04 2008-11-26 旺宏电子股份有限公司 具有内建错误纠正能力的存储器元件
JP2005092969A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
DE10345978A1 (de) * 2003-10-02 2005-04-28 Infineon Technologies Ag Speichervorrichtung mit Redundanz und Verfahren zur Datenspeicherung
US20060064561A1 (en) * 2004-09-20 2006-03-23 Brad Simeral Method and apparatus for operating a memory controller
DE602005015482D1 (de) * 2004-12-08 2009-08-27 Ge Aviat Systems Llc System und verfahren zur erhöhten fehlererkennung in speicherperipherien
US7391237B2 (en) * 2005-04-29 2008-06-24 O2 Micro International Limited Robust and economic solution for FPGA bitfile upgrade
US7359261B1 (en) * 2005-05-23 2008-04-15 Marvell International Ltd. Memory repair system and method
US7924638B2 (en) 2007-04-18 2011-04-12 Arm Limited Redundancy architecture for an integrated circuit memory
US7684267B2 (en) 2008-06-18 2010-03-23 Sun Microsystems, Inc. Method and apparatus for memory redundancy in a microprocessor
US7885128B2 (en) 2008-10-21 2011-02-08 Micron Technology, Inc. Redundant memory array for replacing memory sections of main memory
US20110041016A1 (en) * 2009-08-12 2011-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory errors and redundancy
KR101185549B1 (ko) 2009-12-29 2012-09-24 에스케이하이닉스 주식회사 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치
KR101616093B1 (ko) 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US20110289349A1 (en) * 2010-05-24 2011-11-24 Cisco Technology, Inc. System and Method for Monitoring and Repairing Memory
US8756363B2 (en) * 2011-07-07 2014-06-17 Oracle International Corporation Efficient storage of memory version data
US8751736B2 (en) * 2011-08-02 2014-06-10 Oracle International Corporation Instructions to set and read memory version information
US8572441B2 (en) * 2011-08-05 2013-10-29 Oracle International Corporation Maximizing encodings of version control bits for memory corruption detection
US20130117615A1 (en) 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells
KR101889362B1 (ko) 2012-02-06 2018-09-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 동작 방법, 이를 이용하는 데이터 처리 시스템
US8874979B2 (en) * 2012-06-14 2014-10-28 International Business Machines Corporation Three dimensional(3D) memory device sparing
KR101984789B1 (ko) 2012-10-12 2019-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US9043559B2 (en) * 2012-10-23 2015-05-26 Oracle International Corporation Block memory engine with memory corruption detection
KR20140124548A (ko) 2013-04-17 2014-10-27 에스케이하이닉스 주식회사 집적회로 및 메모리 장치
US9448888B2 (en) * 2013-11-15 2016-09-20 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Preventing a rollback attack in a computing system that includes a primary memory bank and a backup memory bank
US9672298B2 (en) * 2014-05-01 2017-06-06 Oracle International Corporation Precise excecution of versioned store instructions
US9613722B2 (en) * 2014-09-26 2017-04-04 Intel Corporation Method and apparatus for reverse memory sparing
US9195593B1 (en) * 2014-09-27 2015-11-24 Oracle International Corporation Hardware assisted object memory migration
KR20160148347A (ko) 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 셀프 리페어 장치 및 방법
US10078567B2 (en) * 2016-03-18 2018-09-18 Alibaba Group Holding Limited Implementing fault tolerance in computer system memory
US10466937B2 (en) * 2017-11-28 2019-11-05 BAE Systems Information and Electronic Sustems Integration Inc. Method of implementing a high reliability flash memory recorder
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11152039B2 (en) 2019-07-11 2021-10-19 Micron Technology, Inc. Input/output line sharing for memory arrays
KR20210050213A (ko) * 2019-10-28 2021-05-07 삼성전자주식회사 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법
CN113821364A (zh) * 2020-06-20 2021-12-21 华为技术有限公司 内存故障的处理方法、装置、设备及存储介质

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