CN100437814C - 具有内建错误纠正能力的存储器元件 - Google Patents

Abstract

一种具有内建错误纠正(built-in error-correction)能力的半导体存储器元件，其中包括：一个包含复数个存储器单元(memory cells)的主阵列(primary array)；一个包含至少一个替换单元(replacement cell)的冗余阵列(redundancy array)，用以替换上述主阵列的至少一个故障单元(defectivecell)，其中上述故障单元通过一控制信号来响应并且上述控制信号根据上述故障单元在不同时间的故障状态而改变；一个包括一可再程序逻辑阵列(reprogrammable logic array)的开关电路(switching circuit)，其与上述主阵列及上述冗余阵列耦合以接收上述控制信号而将上述故障单元的单元信号(cell signal)切换至上述替换单元；以及一个错误侦测元件，与上述主阵列耦合以侦测上述故障状态，用来提供上述控制信号的来源数据。

Description

具有内建错误纠正能力的存储器元件

技术领域

本发明是有关于一种半导体存储器元件，且特别是有关于一种具有内建错误纠正能力的存储器元件与一种操作存储器元件以提供内建错误纠正能力的方法。

背景技术

对于半导体存储器元件的设计，冗余存储器单元通常沿着存储器阵列的行(columns)或列(rows)而与存储器阵列一起制造。冗余电路用以控制利用一个或多个冗余存储器单元来替换存储器阵列的一个或多个故障存储器单元。上述冗余存储器单元让存储器元件即使在存储器阵列有故障存储器单元时仍然正常运作。

一般而言，冗余电路连接至冗余存储器单元，并选择冗余存储器单元的一行或列来替换具有一个或多个故障单元的存储器单元的一相对应行或列。尤其，冗余电路通过存取冗余存储器单元代替故障单元来响应一个对应于存储器阵列的故障单元的地址信号(address signal)。

公知冗余电路设计使用永久替换故障单元的可熔连结(fusible link)。尤其，上述冗余电路依赖逻辑电路来产生达成替换故障单元的信号。上述逻辑电路可能由一个在其逻辑栅之间具有可熔连结的逻辑门阵列所组成。上述可熔连结设计通过提供大电流至上述一个或多个连结以切断可熔连结而让逻辑栅之间的电性连接变成已程序设计。利用逻辑栅之间的特定剩余连接来程序设计的上述逻辑电路操作上述冗余电路以便利用冗余单元永久替换故障单元。

然而，若所替换的冗余存储器单元稍后变成故障，则上述冗余电路的永久性将阻碍所替换的冗余单元再被替换，因此限制存储器元件的可靠性及弹性。结果，只能使用公知冗余电路来替换于制造过程所产生的故障存储器单元，而无法替换稍后在存储器元件开始操作之后变成故障的存储器单元。

发明内容

根据本发明，在此提供一种包括一主阵列、一冗余阵列、一开关电路以及一错误侦测元件的存储器元件。上述主阵列包含复数个存储器单元，其中包括一第一故障单元及一第二故障单元。上述冗余阵列包含至少一个替换单元，用以替换上述主阵列的至少一个故障单元。与上述主阵列及上述冗余阵列耦合的上述开关电路接收一第一控制信号而将上述第一故障单元的单元信号切换至上述替换单元，并且接收一第二控制信号而将上述第二故障单元的单元信号切换至上述替换单元。上述错误侦测元件与上述主阵列耦合以侦测故障状态，用来提供上述控制信号的来源数据。于一实施例，上述第一及第二控制信号分别响应于上述第一及第二故障单元，其中上述第一及第二控制信号根据上述第一及第二故障单元在不同时间的故障状态而改变。

也根据本发明，在此提供一种具有内建错误纠正能力的存储器元件。上述存储器元件包括一主阵列、一冗余阵列、一开关电路以及一错误侦测元件。上述主阵列包含复数个存储器单元。上述冗余阵列包含至少一个替换单元，用以替换上述主阵列的至少一个故障单元。一控制信号响应于上述故障单元，并且上述控制信号根据上述故障单元在不同时间的故障状态而改变。上述开关电路包括一个与上述主阵列及上述冗余阵列耦合的可再程序逻辑阵列，用以接收上述控制信号而将上述故障单元的单元信号切换至上述替换单元。上述错误侦测元件与上述主阵列耦合以侦测故障状态，用来提供上述控制信号的来源数据。

根据本发明，在此另外提供一种操作一存储器元件以提供内建错误纠正能力的方法。上述方法包括提供一个包含复数个存储器单元的主阵列；提供一个包含复数个冗余单元的冗余阵列，用以替换上述主阵列的至少一个故障单元；提供一控制信号以响应于上述故障单元；根据上述故障单元在不同时间的故障状态来改变上述控制信号；提供一开关电路，用以接收上述控制信号而将上述故障单元的单元信号切换至上述替换单元；以及提供一错误侦测元件，与上述主阵列耦合以侦测上述故障状态，用来提供上述控制信号的来源数据。

上述一般说明及下列详细说明都仅为了说明本发明的典型实施例，而非用以限定本发明，因此本发明的权利保护范围应以权利要求书为准。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举其较佳实施例，并配合附图，作详细说明。

附图说明

图1为如本发明的一实施例所述的存储器元件的方块图。

图2A为如本发明的一实施例所述的存储器单元的替换的方块图。

图2B为如本发明的一实施例所述的存储器单元的替换的替换图。

图3绘示如本发明的一实施例所述的半导体芯片布置的例子。

图4为如本发明的一实施例所述的开关电路的方块图。

图5绘示如本发明的一实施例所述的取样及保持电路。

图6绘示如本发明的一实施例所述的用以控制存储器存取的信号产生器。

标记说明

10存储器元件            10B存储器总线

10C电容器               10G晶体管10T的栅极端

10T晶体管               12主阵列

14冗余阵列              16开关电路

18错误侦测元件          20中央处理器(CPU)

30单芯片系统(SOC)芯片   32系统电路区

34存储器模块            34A主阵列

34B冗余阵列             34C控制电路

40可再程序逻辑阵列(RPLA)

42中央处理器(CPU)       42B中央处理器(CPU)总线

42C电容器               42G晶体管42T的栅极端

42T晶体管               44中央处理器(CPU)

44B中央处理器(CPU)总线    44C电容器

44G晶体管44T的栅极端      44T晶体管

46中央处理器(CPU)         46B中央处理器(CPU)总线

46C电容器                 46G晶体管46T的栅极端

46T晶体管                    50取样及保持电路

52G栅极端                    60信号产生器

A1～A5存储器单元             C1～C6存储器单元

R1～R3冗余单元(替换单元)     R11～R16冗余单元(替换单元)

T1～T4周期

具体实施方式

本发明现在将举其较佳实施例，并参照所附图式，予以更完整地说明。不同图式中的相同参考数字表示相同元件。

本发明提供一种存储器元件与一种操作存储器元件的方法。且特别的是本发明提供一种允许替换一个或多个故障存储器单元的存储器元件及存储器元件操作方法。下节首先将说明如本发明的一实施例所述的存储器元件的元件以及使用此存储器元件作为嵌入式存储器元件的例子。下节接着将说明如本发明的一实施例所述的使用具有多重处理器的系统当中的存储器元件及其方法。

图1为如本发明的一实施例所述的存储器元件的方块图。参照图1，存储器元件10包括主阵列(或存储器阵列)12、冗余阵列14、以及开关电路16。于一实施例，存储器元件10可能更包括错误侦测元件18及中央处理器(CPU)20。主阵列12包括复数个存储器单元(未显示)，如快闪(flash)存储器单元或任何其它类型用以储存资料的存储器单元。上述存储器单元从一个或多个元件(如信号处理器、计算机、特殊应用处理元件)接收资料并且储存上述稍后可能被读取、覆写、或抹除的资料。冗余阵列14也包括复数个存储器单元。主阵列12及冗余阵列14的上述存储器单元通常相同。为了说明本发明，所以假定部分主阵列12的存储器单元由于制造方面的故障及/或其它会暂时或永久地影响主阵列12的一个或多个存储器单元操作的因素而故障。当辨识出一个或多个故障单元时，可能使用冗余阵列14的冗余单元来替换上述故障单元。冗余阵列14所具有的冗余单元数目通常小于主阵列12的单元数目。冗余阵列14的大小可能取决于各种因素，如主阵列12的大小、故障单元的可能数目、以及成本考虑。

为了以冗余单元替换故障单元，所以同时与主阵列12及冗余阵列14耦合的开关电路16接收想要储存于上述故障单元的数据、并将上述想要储存的数据传送至上述冗余单元、且处理其它信号或数据。尤其，开关电路16接收一控制信号以切换主阵列12的故障单元的单元信号至冗余阵列14的替换单元。上述单元信号可能包括如地址信号的存取存储器单元所需的信息，以及如输入及输出资料的其它信息。于一实施例，开关电路16所接收的上述控制信号可能根据上述故障单元的故障状态而随着时间改变。换言之，当可用单元变成故障时或当故障单元变成可用时上述控制信号可能改变。上述变化的控制信号让开关电路16得以选择中止原有的存储器替换或建立新的存储器替换。于一实施例，开关电路16可能是一逻辑阵列，如一可再程序逻辑阵列(reprogrammable logic array，RPLA)。尤其，上述可再程序逻辑阵列(RPLA)可能与多重处理器耦合，让上述多重处理器得以存取存储器元件10，如通过从这些处理器接收单元信号以及传送单元信号至这些处理器。

并且，除了替换单一故障存储器单元之外，开关电路16可能凭借替换一故障单元所属的特定方块、群、或组的存储器单元来替换此故障单元。因此，可能使用冗余阵列的一方块、群、或组的替换单元来替换具有一个或多个故障单元的主阵列的一特定方块、群、或组的存储器单元。选择单独地替换故障单元或整群地替换故障单元是根据许多因素，如存储器元件的设计及类型、存储器元件的应用、存取存储器元件的系统的类型、以及甚至所替换的存储器元件的故障或错误的类型。

一般而言，存储器元件有两种错误：永久性及暂时性。永久性错误(也称为硬性错误(hard error))意指错误是不可逆的。一般的永久性错误发生在存储器元件的制造过程期间。暂时性错误(也称为软性错误(soft error))意指存储器单元只是暂时故障而此故障可能随着时间改变。换言之，具有暂时性错误的存储器单元可能只故障一段期间因而只需要在此特定故障期间予以替换。

为了替换暂时故障单元，所以用以控制开关电路16的控制信号可能根据上述暂时故障单元的故障状态而随着时间改变。上述变化的控制信号让存储器元件得以更有效地使用冗余阵列，结果使得更多冗余单元可用于替换额外的故障单元。

图2A及图2B分别提供一方块图及一替换图以绘示如本发明的一实施例所述的存储器单元的两种错误以及存储器单元的替换。参照图2A中具有硬性错误的存储器单元的替换，存储器单元C1至C6是一存储器阵列的存储器单元而冗余单元R11至R16是一冗余阵列的替换单元。存储器单元C2、C4、以及C5的功能在规格范围内，而存储器单元C1、C3、以及C6则是永久故障。控制信号指示开关电路分别以替换单元R11、R12、以及R13来替换故障单元C1、C3、以及C6，例如通过分别将单元C1、C3、以及C6的单元信号切换至单元R11、R12、以及R13的单元信号。

参照图2B中具有软性错误的替换图，存储器单元A1至A5是一主阵列的存储器单元而替换单元R1至R3是一冗余阵列的存储器单元。在周期T1至周期T4期间，存储器单元A1的功能正常而存储器单元A5是故障的。在周期T1期间存储器单元A2是故障的，而在周期T1至周期T3期间存储器单元A3是故障的。在周期T2至周期T4期间存储器单元A4是故障的。因此，上述控制信号根据这些暂时性故障单元的故障状态而在这些期间改变。

于操作时，在周期T1期间，上述控制信号指示上述开关电路以冗余单元R1来替换单元A2，并以冗余单元R2来替换单元A3，且以冗余单元R3来替换单元A5。在周期T2及周期T3期间，因为单元A2不再故障，所以改变上述控制信号以逆转稍早对于单元A2的替换指令。并且，因为冗余单元R1现在是可用的，所以上述控制信号指示以冗余单元R1来替换单元A3，并以冗余单元R2来替换单元A4，且以冗余单元R3来替换单元A5。在周期T4期间，因为单元A3不再故障，所以改变上述控制信号以逆转稍早对于单元A3的替换指令。并且，因为冗余单元R1现在是可用的，所以上述控制信号指示以冗余单元R1来替换单元A4并且以冗余单元R2来替换单元A5。结果，冗余单元R3现在变成可用以替换其它单元。因此，于一实施例，一开关电路可能根据故障单元于不同时间的故障状态而使用一冗余阵列的一替换单元于不同时间来替换一主阵列的不同的故障单元。

如上所述，上述控制信号可能根据一个或多个故障单元于不同时间的故障状态而改变。为了侦测存储器单元的故障状态，所以图1的存储器元件10包括与主阵列12及冗余阵列14耦合的错误侦测元件18，用以周期性地及/或根据特定命令来侦测主阵列12、冗余阵列14、或两者的存储器单元的功能。于一实施例，错误侦测元件18是一单元测试器，如一外部测试器或一内建自我测试器(built-in self-tester，BIST)。当使用一内建自我测试器(BIST)时，其可能成为存储器元件10的一部分或一个包含存储器元件10的系统芯片的一部分。

此外，如本发明的一实施例所述的系统的存储器元件10可能包括用以提供一控制信号给开关电路16的中央处理器(CPU)20。参照图1，中央处理器(CPU)20可能与开关电路16耦合。为了获得存储器单元的故障状态，所以中央处理器(CPU)20也可能与错误侦测元件18耦合以接收识别故障单元的资料，如通过其地址识别故障单元的数据。当来自错误侦测元件18的资料改变以作为主阵列12的存储器元件的故障状态变动的结果时，中央处理器(CPU)20将改变上述控制信号。上述已更新的控制信号接着将指示开关电路16适当地替换最近才故障的单元及/或取消现在恢复功能的单元的替换。于一实施例，控制信号可能通过地址或任何其它单元识别信息来响应于上述单元。

存储器元件10也可能是制造在单一半导体芯片上的系统(也称为单芯片系统(system on chip，SOC))所属的一嵌入式存储器元件。图3绘示如本发明的一实施例所述的有关单芯片系统(SOC)芯片30的布置的例子。单芯片系统(SOC)芯片30包括如数字逻辑电路的系统电路区32以及存储器模块34。于一实施例，存储器模块34可能是闪存模块，并且可能包括主阵列34A、冗余阵列34B、以及用以达成上述存储器的操作的控制电路34C。于一实施例，控制电路34C可能包括一个或多个元件，如开关电路、内建自我测试器(BIST)、用以产生控制信号的处理器、或其它能够接收及提供必要信号的便利元件。

许多现代半导体元件采用单芯片系统(SOC)设计。然而，因为存储器单元对于错误更加敏感，不论是硬性或软性错误，所以单芯片系统(SOC)芯片可能容易仅仅因为存储器模块的一错误而变成故障。结果，存储器模块错误可能明显地降低良率并且因为与存储器模块有关的高失败率而增加单芯片系统(SOC)芯片的生产成本。如上所述，如本发明所述的实施例可纠正上述元件的存储器错误，由此提供具有内建错误纠正(built-inerror-correction，BEC)能力的存储器元件或存储器模块。于一实施例，增加冗余阵列及其伴随电路，只稍微增加单芯片系统(SOC)芯片区域，却可因为内建错误纠正(BEC)能力而改善生产单芯片系统(SOC)芯片的良率。

尤其，于一实施例，冗余阵列可能只增加单芯片系统(SOC)芯片区域大约1.25％。如本发明的一实施例所述，图3的存储器模块34占用单芯片系统(SOC)芯片30整个区域的大约四分之一。于存储器模块34内，主阵列34A占用存储器模块34的大约一半区域，或单芯片系统(SOC)芯片30的大约八分之一区域。若增加一个其大小为主阵列34A的大约十分之一的冗余阵列，如冗余阵列34B，则所增加的单芯片系统(SOC)芯片区域大约是1.25％(10％×1/8)，再加上一个伴随冗余阵列34B的控制电路所占用的额外微小区域。

图4为与三个中央处理器(CPU)42、44、以及46耦合的开关电路(如可再程序逻辑阵列(RPLA)40)的方块图。可再程序逻辑阵列(RPLA)40也与存储器元件10耦合以让资料藉由中央处理器(CPU)42、44、以及46读取及写入。如图所示，可再程序逻辑阵列(RPLA)40包括一个用以接收时脉信号的时脉端CK以及三个通过中央处理器(CPU)42、44、以及46来控制存储器元件10存取的控制端A、B、以及C。可再程序逻辑阵列(RPLA)40的时脉信号可能与操作中央处理器(CPU)42、44、以及46的时脉信号相同或同步。此外，可再程序逻辑阵列(RPLA)40可能具有一个类似于图1的中央处理器(CPU)20的伴随处理器，用以产生替换故障存储器单元的控制信号。为了管理具备多重处理器的存储器存取，所以如本发明的一实施例所述的可再程序逻辑阵列(RPLA)40可能包括一取样及保持电路。上述取样及保持电路可能与不同类型的系统架构一起工作，如同步系统或流线形处理系统。

图5绘示提供一组晶体管及电容器给存储器总线10B及中央处理器(CPU)总线42B、44B、以及46B的取样及保持电路50的例子。尤其，晶体管10T及电容器10C与存储器总线10B耦合。晶体管42T及电容器42C与中央处理器(CPU)总线42B耦合。晶体管44T及电容器44C与中央处理器(CPU)总线44B耦合。晶体管46T及电容器46C与中央处理器(CPU)总线46B耦合。一般而言，每一个电容器10C、42C、44C、以及46C作为一资料储存单元，而每一个伴随晶体管10T、42T、44T、以及46T则控制所储存的资料的储存及/或读取。

于操作时，当晶体管10T的栅极端(gate terminal)10G是在逻辑高准位且晶体管42T、44T、以及46T的栅极端42G、44G、以及46G是在逻辑低准位时，存储器元件10将经由存储器总线10B传送资料。电容器10C因此储存上述资料。此后，当栅极端42G、44G、以及46G的一变成逻辑高准位且栅极端52G是在逻辑低准位时，将选择中央处理器(CPU)总线42B、44B、以及46B的一以读取所储存的资料。例如，若栅极端42G的电压变高，则所储存的资料将传送至电容器42C并可能经由中央处理器(CPU)总线42B被中央处理器(CPU)42所存取。同样地，取样及保持电路50可能以相反于选择栅极端的顺序来操作，如通过提供逻辑高准位给栅极端42G且稍后给栅极端10G，将资料从中央处理器(CPU)42经由中央处理器(CPU)总线42B传送并经由存储器总线10B储存于存储器元件10。

传送至栅极端42G、44G、或46G用以来控制存储器存取的信号可能由一信号产生器产生。图6绘示如本发明的一实施例所述的信号产生器60。栅极端52G及三个控制端A、B、C可能提供输入给信号产生器60。信号产生器60根据上述用以控制存储器元件存取的输入产生输出至栅极端42G、44G、以及46G。

本发明也提供一种操作存储器元件以提供内建错误纠正能力的方法。一种如本发明的一实施例所述的方法包括：提供一个包含复数个存储器单元的主阵列；提供一个包含复数个冗余单元的冗余阵列以替换上述主阵列的至少一个故障单元；提供一控制信号以响应于上述故障单元；根据上述故障单元在不同时间的故障状态来改变上述控制信号；以及提供一开关电路以接收上述控制信号而将上述故障单元的单元信号切换至所替换的单元。

并且，于一实施例，可能使用一处理电路来提供上述控制信号。也可能提供一错误侦测元件并与主阵列耦合以侦测主阵列的存储器单元、冗余阵列的冗余单元、或两者的故障状态。尤其，于一实施例，可能使用内建自我测试器(BIST)作为上述错误侦测元件。于另一实施例，上述开关电路可能包括一个与多于一个处理器耦合并且管理从存储器元件读取的资料、写入存储器元件的资料、或两者的可再程序逻辑阵列。如本发明的一实施例所述的存储器元件与方法的许多应用当中，于一实施例，上述存储器元件可能是一个伴随在单一半导体芯片上所制造的系统的嵌入式存储器元件。

虽然本发明已经以其较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神的情况下，当可作些许的更动与润饰，因此本发明的权利保护范围当视权利要求书所界定者为准。

Claims (17)

1.一种半导体存储器元件，其特征在于，该元件包括：

一主阵列，包含复数个存储器单元，其中包括一第一故障单元及一第二故障单元；

一冗余阵列，包含至少一个替换单元，用以替换该主阵列的至少一个故障单元；

一开关电路，与该主阵列及该冗余阵列耦合，用以接收一第一控制信号而将该第一故障单元的单元信号切换至该替换单元，并且接收一第二控制信号而将该第二故障单元的单元信号切换至该替换单元，其中该第一控制信号响应于该第一故障单元，该第二控制信号响应于该第二故障单元，并且该第一控制信号及该第二控制信号根据该第一故障单元及该第二故障单元在不同时间的一故障状态而改变；以及

一错误侦测元件，与该主阵列耦合以侦测该故障状态，其中该第一控制信号及该第二控制信号的来源数据是根据该错误侦测元件的侦测结果。

2、如权利要求1所述的半导体存储器元件，其特征在于，还包括一个与该开关电路耦合以提供该第一控制信号及该第二控制信号的处理电路。

3、如权利要求1所述的半导体存储器元件，其特征在于，当该替换单元所替换的该第一故障单元不再故障时该替换单元将可用以替换该第二故障单元。

4、如权利要求1所述的半导体存储器元件，其特征在于，该开关电路包括一可再程序逻辑阵列。

5、如权利要求1所述的半导体存储器元件，其特征在于，该开关电路与复数个处理器耦合。

6、如权利要求1所述的半导体存储器元件，其特征在于，该故障状态是一硬性错误。

7、如权利要求1所述的半导体存储器元件，其特征在于，该故障状态是一软性错误。

8、如权利要求1所述的半导体存储器元件，其特征在于，该半导体存储器元件是一嵌入式存储器元件。

9.一种具有内建错误纠正能力的半导体存储器元件，其特征在于，该元件包括：

一主阵列，包含复数个存储器单元；

一冗余阵列，包含至少一个替换单元，用以替换该主阵列的至少一个故障单元；

一开关电路，包括一个与该主阵列及该冗余阵列耦合的可再程序逻辑阵列，用以接收一控制信号，而将该故障单元的一单元信号切换至该替换单元，且该控制信号响应于该故障单元，并根据该故障单元在不同时间的故障状态而改变；以及

一错误侦测元件，与该主阵列耦合以侦测该故障状态，其中该控制信号的来源数据是根据该错误侦测元件的侦测结果。

10、如权利要求9所述的半导体存储器元件，其特征在于，还包括一个提供该控制信号的处理电路。

11、如权利要求9所述的半导体存储器元件，其特征在于，该替换单元根据该些故障单元在不同时间的该些故障状态而在不同时间替换该主阵列的不同故障单元。

12、如权利要求9所述的半导体存储器元件，其特征在于，该开关电路与多于一个处理器耦合并且管理从该半导体存储器元件读取的资料与写入该半导体存储器元件的资料两者之一。

13、如权利要求9所述的半导体存储器元件，其特征在于，该故障状态是一硬性错误。

14、如权利要求9所述的半导体存储器元件，其特征在于，该故障状态是一软性错误。

15.一种操作一存储器元件以提供内建错误纠正能力的方法，其特征在于，该方法包括：

提供一个包含复数个存储器单元的主阵列；

提供一个包含复数个冗余单元的冗余阵列，用以替换该主阵列的至少一个故障单元；

提供一控制信号以响应该故障单元；

根据该故障单元在不同时间的一故障状态来改变该控制信号；

提供一开关电路，用以接收该控制信号而将该故障单元的一单元信号切换至该替换单元；以及

提供一错误侦测元件，与该主阵列耦合以侦测该故障状态，其中该控制信号的来源数据是根据该错误侦测元件的侦测结果。

16、如权利要求15所述的方法，其特征在于，还包括提供一处理电路以提供该控制信号。

17、如权利要求15所述的方法，其特征在于，提供该开关电路包括提供一可再程序逻辑阵列。

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