CN113496757A - 半导体存储器件以及半导体存储器件的修复方法 - Google Patents

半导体存储器件以及半导体存储器件的修复方法 Download PDF

Info

Publication number
CN113496757A
CN113496757A CN202110156395.4A CN202110156395A CN113496757A CN 113496757 A CN113496757 A CN 113496757A CN 202110156395 A CN202110156395 A CN 202110156395A CN 113496757 A CN113496757 A CN 113496757A
Authority
CN
China
Prior art keywords
bira
address
spare
rank
spare rank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202110156395.4A
Other languages
English (en)
Inventor
林在日
禹洙海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113496757A publication Critical patent/CN113496757A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2094—Redundant storage or storage space
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/814—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for optimized yield
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/85—Active fault masking without idle spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本公开提供一种半导体存储器件以及半导体存储器件的修复方法。半导体存储器件包括存储器和被配置为控制存储器的存储器控制器。存储器控制器包括正常操作控制部分和修复部分。正常操作控制部分被配置为控制存储器的正常操作，并且包括在控制正常操作时使用的多个储存空间。修复部分被配置为控制存储器的修复操作，并且将在控制修复操作时检测到的故障地址储存到包括在正常操作控制部分中的多个储存空间中。

Description

半导体存储器件以及半导体存储器件的修复方法
相关申请的交叉引用
本申请要求于2020年3月19日提交的申请号为10-2020-0033926的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例涉及半导体存储系统，并且更具体地，涉及包括修复逻辑电路的半导体存储器件以及半导体存储系统的修复方法。
背景技术
随着半导体技术的发展，已经生产出了具有大储存容量的高性能存储器件。近来，在存储器件的批量生产中，为了提高制造良品率和存储器件的质量，不可避免地采用了利用备用单元(也称冗余单元)替换故障单元(也称失效单元(failed cell))的各种修复技术。在大多数片上系统(SOC)中采用的嵌入式存储器件是采用单独的高成本测试设备进行测试和修复，从而增加了嵌入式存储器件的总制造成本。因此，通过内建自测(BIST)电路获得了关于失效单元的失效信息，并使用内建冗余分析(BIRA)电路对失效单元进行了修复。
嵌入式存储器件可以具有相对较小的存储器尺寸，并且嵌入式存储器件的备用单元的数量可以相对较少。因此，通过将由BIST电路获得的故障地址(也称为失效地址(failure address))储存到BIRA电路中的内容可寻址存储器(CAM)中，可以减少修复分析时间。然而，在双列直插式存储模块(DIMM)中采用的一般存储器(例如，具有相对较大的存储器尺寸和相对大量的备用单元的一般动态随机存取存储器(DRAM))的情况下，故障地址的数量可能会增加。这可能会导致储存故障地址的CAM所占用的面积增大。相应地，存储器控制器的修复部分的面积也可能增大。
发明内容
根据一个实施例，一种半导体存储器件包括存储器和被配置为控制存储器的存储器控制器。存储器控制器包括正常操作控制部分和修复部分。正常操作控制部分被配置为控制存储器的正常操作，并且包括在控制正常操作时使用的多个储存空间。修复部分被配置为控制存储器的修复操作，并且被配置为将在控制修复操作时检测到的故障地址储存到包括在正常操作控制部分中的多个储存空间中。
根据另一个实施例，提供了一种半导体存储器件的修复方法，所述半导体存储器件包括存储器和具有用于控制存储器的正常操作的多个储存空间的存储器控制器。修复方法包括将多个储存空间重新布置成被设置为具有管线结构的多个共享空间，通过对存储器的测试操作来检测故障单元的故障地址，将检测到的故障地址储存到共享空间中的一个中，以及基于所储存的故障地址来确定修复方案。
附图说明
参考附图通过各种实施例来示出本公开技术的某些特征，在附图中：
图1是示出根据本公开的一个实施例的半导体存储器件的框图；
图2示出了根据本公开的一个实施例的包括在半导体存储器件中的存储器的配置的示例；
图3示出了根据本公开的一个实施例的包括在半导体存储器件中的存储器控制器的正常操作控制部分的配置的示例；
图4示出了根据本公开的一个实施例的用于操作包括在半导体存储器件中的存储器控制器的正常操作控制部分中所包括的储存空间部分的修复部分的内建冗余分析(BIRA)电路的配置的示例；
图5示出了根据本公开的一个实施例的用于半导体存储器件的修复操作的第一共享空间的配置的示例；
图6是示出根据本公开的一个实施例的在半导体存储器件的修复操作期间BIRA电路的第一BIRA有限状态机(FSM)的操作的流程图；
图7示出了根据本公开的一个实施例的用于执行半导体存储器件的修复操作的备用行列转换(spare pivot)故障和非备用行列转换故障；
图8示出了根据本公开的一个实施例的在半导体存储器件的修复操作期间第二级的第二共享空间的配置的示例；
图9示出了图8中所示的第二共享空间的第一储存区域中的数据储存形式的示例；
图10示出了根据本公开的一个实施例的在半导体存储器件的修复操作期间将故障地址储存到共享空间中的方法的示例；
图11至图13是示出根据本公开的一个实施例的在半导体存储器件的修复操作期间BIRA电路的第二BIRA FSM的操作的流程图；
图14示出了根据本公开的一个实施例的在半导体存储器件的修复操作期间第四级的第四共享空间的配置的示例；
图15示出了图14中所示的第四共享空间的第一储存区域中的数据储存形式的示例；
图16是示出根据本公开的一个实施例的在半导体存储器件的修复操作期间BIRA电路的第四BIRA FSM的操作的流程图；以及
图17至图25示出了根据本公开的一个实施例的半导体存储器件的修复方法。
具体实施方式
在下面的实施例描述中，将理解的是，术语“第一”和“第二”旨在标识元件，但不用于限定元件的特定数量或顺序。此外，当一个元件被称为位于另一个元素的“上”、“之上”、“上方”、“之下”或“下方”时，其意指相对位置关系，而不用于限制一个元件直接接触另一个元件或其间存在至少一个中间元件的某些情况。因此，在本文中所使用的诸如“上”、“之上”、“上方”、“之下”、“下面”、“下方”等术语仅出于描述特定的实施例的目的，而不意图限制本公开的范围。此外，当一个元件被称为与另一元件“连接”或“耦接”时，该元件可以直接与另一元件电地或机械地连接或耦接，或者可以利用其间的一个或多个附加元件而与其他元件间接地电地或机械地连接或耦接。
各种实施例涉及半导体存储器件以及该半导体存储器件的修复方法。
图1是示出根据本公开的一个实施例的半导体存储器件10的框图。参考图1，半导体存储器件10可以包括存储器100和存储器控制器200。在一个实施例中，半导体存储器件10可以被实现为具有DIMM结构，在DIMM结构中存储器100和存储器控制器200被集成在单个衬底上。存储器100可以具有数据储存空间。可以通过由存储器控制器200的请求执行的写入操作而将数据写入存储器100的数据储存空间。此外，可以通过由存储器控制器200的请求执行的读取操作而将写入存储器100的数据储存空间的数据读出。在一个实施例中，存储器100可以包括易失性存储器，诸如动态随机存取存储器(DRAM)。可选地，存储器100可以包括非易失性存储器，诸如快闪存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)或磁性电阻随机存取存储器(MRAM)。
存储器控制器200可以包括控制存储器100的正常操作的正常操作控制部分210、控制存储器100的修复操作的修复部分220以及选择器230。在本实施例中，存储器100的正常操作可以被定义为针对存储器100的读取操作和写入操作。此外，针对存储器100的修复操作可以被定义为用存储器100中的备用单元替换存储器100的故障单元的操作。正常操作控制部分210可以响应于从主机输出的命令来控制用于访问存储器100的访问操作。当将读取命令和地址从主机传送到存储器控制器200时，正常操作控制部分210可以控制针对存储器100的读取操作。当将写入命令、地址和写入数据从主机传输到存储器控制器200时，正常操作控制部分210可以控制针对存储器100的写入操作。
正常操作控制部分210可以包括储存空间部分212。在一个实施例中，储存空间部分212可以具有在控制针对存储器100的正常操作时暂时储存读取数据或写入数据的功能。在一个实施例中，储存空间部分212可以具有在控制针对存储器100的正常操作时储存在正常操作控制部分210中的数据的功能。在一个实施例中，储存空间部分212可以包括寄存器。储存空间部分212的寄存器可以利用多个触发器或静态随机存取存储器(SRAM)来实现。在一个实施例中，储存空间部分212的寄存器可以利用单个SRAM来实现。
修复部分220可以包括BIST电路222和BIRA电路224。BIST电路222可以产生用于检测存储器100中的故障单元的测试模式。BIST电路222可以使用测试模式测试存储器100。如果在测试存储器100时检测到故障单元，则BIST电路222可以将故障地址(即，故障单元的地址)传送到BIRA电路224。BIRA电路224可以储存从BIST电路222传送的故障地址。在这种情况下，BIRA电路224可以将从BIST电路222输出的当前故障地址与储存在其中的在先的故障地址进行比较，以根据比较结果以适当的方式储存当前故障地址。BIST电路222和BIRA电路224可以同时运行。也就是说，当通过BIST电路222执行测试操作时，BIRA电路224可以执行用于储存故障地址的操作。如果BIST电路222终止测试操作，则BIRA电路224可以对所储存的故障地址进行分析，以通过冗余分析(RA)找出修复方案。在本实施例中，BIRA电路224可以将包括在正常操作控制部分210中的储存空间部分212用作用于储存从BIST电路222输出的故障地址的空间。也就是说，在BIRA电路224中不需要额外的储存空间来储存故障地址。
选择器230可以选择在控制器200的正常操作控制部分210与存储器100之间的第一信号传输路径和在控制器200的修复部分220与存储器100之间的第二信号传输路径中的任意一个并将其使能。在这种情况下，未选择的信号传输路径可以被禁止。在一个实施例中，选择器230可以响应于模式选择控制信号而操作。例如，如果将请求正常操作的第一模式选择控制信号输入到选择器230中，则选择器230可以选择性地使能正常操作控制部分210与存储器100之间的第一信号传输路径。相应地，可以在正常操作控制部分210与存储器100之间传输命令、地址和数据。在这种情况下，在控制器200的修复部分220和存储器100之间不传输信号。相反，如果将请求修复操作的第二模式选择控制信号输入到选择器230，则选择器230可以选择性地使能修复部分220与存储器100之间的第二信号传输路径。相应地，可以在修复部分220与存储器100之间传输命令、地址和数据。在这种情况下，在正常操作控制部分210与存储器100之间不传输信号。
图2示出了根据本公开的一个实施例的包括在半导体存储器件10中的存储器100的配置的示例。参考图2，存储器100可以包括多个存储块BL0、BL1、……。存储块BL0、BL1、……可以具有相同的配置。也就是说，在下文中所述的第一存储块BL0的配置可以同样适用于其余的存储块。此外，由本实施例提供的第一存储块BL0的配置可以仅仅是一个示例。因此，多个存储块BL0、BL1、……中的每一个可以根据存储器100的类型或功能进行不同的配置。
第一存储块BL0可以包括单元阵列、备用行和备用列。可以将多个主存储单元设置在单元阵列中。可以将多个主存储单元设置成由多个行和多个列限定的矩阵形式。尽管图2示出了其中单元阵列被配置为仅包括八行和八列的示例，但本公开不限于此。布置在八行的任意一行中的主存储单元可以由行地址指定。例如，布置在第一行中的八个主存储单元可以由行地址“0”指定。类似地，布置在八列的任意一列中的主存储单元可以由列地址指定。例如，布置在第一列中的八个主存储单元可以由列地址“0”指定。因此，位于第二行和第三列的交叉点处的主存储单元可以由行地址“1”和列地址“2”指定。
可以提供备用行，以替换设置在单元阵列中的主存储单元之中的、布置在包括故障单元的行中的主存储单元。例如，当单元阵列中布置在第四行(即，由行地址“3”指定)的主存储单元之一是故障单元时，可以将布置在第四行中的主存储单元替换为布置在备用行之一中的备用单元。尽管图2示出了其中备用行的数量为2的示例，但本公开不限于此。也就是说，在一些其它实施例中，备用行的数量可以大于或小于2。在本实施例中，如图2所示，备用行的数量为2。因此，当单元阵列中具有故障单元的行的数量大于2时，可能无法仅使用备用行来修复单元阵列中的故障单元。每个备用行中的列的数量可以等于单元阵列中的列的数量。
可以提供备用列，以替换设置在单元阵列中的主存储单元之中的、布置在包括故障单元的列中的主存储单元。例如，当单元阵列中布置在第三列(即，由列地址“2”指定)中的主存储单元之一是故障单元时，可以将布置在第三列中的主存储单元替换为布置在备用列之一中的备用单元。尽管图2示出了其中备用列的数量为2的示例，但本公开不限于此。也就是说，在一些其它实施例中，备用列的数量可以大于或小于2。在本实施例中，如图2所示，备用列的数量为2。因此，当单元阵列中具有故障单元的列的数量大于2时，可能无法仅使用备用列来修复单元阵列中的故障单元。每个备用列的行的数量可以等于单元阵列中的行的数量。
图3示出了根据本公开的一个实施例的包括在半导体存储器件10中的存储器控制器200的正常操作控制部分210的配置的示例。参考图3，存储器控制器(图1的200)的正常操作控制部分210可以包括储存空间部分212、多路复用器214和解复用器(multiplexer)216。在本实施例中，储存空间部分212可以被配置为包括多个储存空间212-1、212-2、……。当存储器控制器(图1的200)控制针对存储器(图1的100)的正常操作时，储存空间部分212的储存空间212-1、212-2、……可以储存由针对存储器100的正常操作产生的数据。相反，当存储器控制器(图1的200)控制针对存储器(图1的100)的修复操作时，储存空间部分212的储存空间212-1、212-2、……可以用于储存由BIRA电路224的操作产生的故障地址。在一个实施例中，储存空间部分212的第一储存空间212-1可以是寄存器，并且储存空间部分212的第二储存空间212-2可以是SRAM。第一储存空间212-1和第二储存空间212-2可以通过多路复用器214选择性地接收数据，并且可以通过由解复用器216选择的路径输出数据。
多路复用器214可以选择输入到储存空间部分212的数据。正常操作输入信号可以被施加到多路复用器214的第一输入端子。修复操作输入信号，特别是BIRA操作输入信号可以被施加到多路复用器214的第二输入端子。模式选择控制信号可以被施加到多路复用器214的控制端子。多路复用器214可以根据模式选择控制信号的逻辑电平而通过多路复用器214的输出端子选择性地输出正常操作输入信号和修复操作输入信号中的任意一个。在一个实施例中，当模式选择控制信号具有与正常操作模式相对应的逻辑电平时，多路复用器214可以输出正常操作输入信号。相反，当模式选择控制信号具有与BIRA操作模式相对应的逻辑电平时，多路复用器214可以输出BIRA操作输入信号。多路复用器214的输出信号可以被输入到储存空间部分212。
解复用器216可以选择从储存空间部分212输出的数据的传输路径。储存空间部分212的输出信号可以被输入到解复用器216的输入端子。解复用器216可以通过第一输出端子和第二输出端子之一输出储存空间部分212的输出信号。解复用器216的第一输出端子可以耦接到正常操作控制部分210中的传输路径。解复用器216的第二输出端子可以耦接到包括在修复部分(图1的220)中的BIRA电路(图1的224)。解复用器216的第一输出端子和第二输出端子之一可以通过被输入到解复用器216的控制端子的模式选择控制信号来进行选择。在一个实施例中，当模式选择控制信号具有与正常操作模式相对应的逻辑电平时，解复用器216可以将第一输出端子使能。在这种情况下，从储存空间部分212输出的数据可以用在正常操作控制部分210中，以控制针对存储器100的正常操作。相反，当模式选择控制信号具有与BIRA操作模式相对应的逻辑电平时，解复用器216可以将第二输出端子使能。在这种情况下，从储存空间部分212输出的数据可以用在修复部分220的BIRA电路224中，以执行修复操作。
图4示出了根据本公开的一个实施例的用于操作在半导体存储器件10中所包括的存储器控制器200的正常操作控制部分210中的储存空间部分212的修复部分220的BIRA电路224的配置的示例，所述储存空间部分212被配置成具有管线(pipe-line，流水线)结构。参考图4，在存储器控制器200的正常操作控制部分210中的储存空间部分212可以包括彼此不同的第一共享空间至第五共享空间213-1、……、和213-5。尽管图4示出了储存空间部分212包括五个共享空间的示例，但共享空间的数量并不限于此。也就是说，根据实施例，在储存空间部分212中所包括的共享空间的数量可以设置为大于或小于5。在一个实施例中，第一共享空间至第五共享空间213-1、……、和213-5中的每一个可以是参考图3描述的第一储存空间(图3的212-1)或第二储存空间(图3的212-2)。因此，第一共享空间至第五共享空间213-1、……、和213-5中的每一个可以是寄存器或SRAM。
在另一个实施例中，第一共享空间至第五共享空间213-1、……、和213-5中的每一个可以由正常操作控制部分(图3的210)的储存空间部分212中的储存空间(图3的212-1、212-2、……)中的一些组合构成。例如，第一共享空间213-1可以由第一储存空间212-1和第二储存空间212-2的组合构成。在另一个实施例中，第一共享空间至第五共享空间213-1、……、和213-5可以由彼此逻辑上分离的储存空间(图3的212-1、212-2、……)构成。例如，第一储存空间(图3的212-1)可以被逻辑地划分为第一共享空间213-1和第二共享空间213-2。
修复部分(图1的220)的BIRA电路224可以被配置为包括多个BIRA有限状态机(例如，第一BIRA FSM至第五BIRA FSM 224-1、224-2、……和224-5)和BIRA仲裁器(arbiter)225。在一个实施例中，设置在BIRA电路224中的BIRA FSM 224-1、224-2、……、和224-5的数量可以等于构成正常操作控制部分(图1的210)的储存空间部分212的共享空间213-1、……、和213-5的数量。如图4中的虚线所示，第一BIRA FSM至第五BIRA FSM 224-1、224-2、……、和224-5中的一个和共享空间213-1、……、213-5中的一个可以构成一级(stage)。例如，从BIST电路(图1的222)接收故障地址ADDR_F的第一BIRA FSM 224-1可以与第一共享空间213-1一起构成第一级STAGE1。此外，第二BIRA FSM 224-2和第二共享空间213-2可以构成第二级STAGE2，并且第三BIRA FSM 224-3和第三共享空间213-3可以构成第三级STAGE3。此外，第四BIRA FSM 224-4和第四共享空间213-4可以构成第四级STAGE4，并且第五BIRA FSM 224-5和第五共享空间213-5可以构成第五级STAGE5。
包括在第一级STAGE1至第五级STAGE5之中的某个级中的BIRA FSM可以读出储存在某个级中所包括的共享空间中的数据(例如，故障地址ADDR_F)，以接收来自某个级中所包括的共享空间的数据。此外，包括在第一级STAGE1至第五级STAGE5之中的某个级中的BIRA FSM可以将数据(例如，故障地址ADDR_F)传送到包括在某个级的共享空间，以将数据写入包括在某个级的共享空间中。也就是说，包括在一个级中的BIRA FSM不能对包括在其他级中的共享空间执行读取操作或写入操作。例如，第一级STAGE1的第一BIRA FSM 224-1可以执行将故障地址ADDR_F仅储存到第一级STAGE1的第一共享空间213-1中的写入操作，并且可以执行仅接收储存在第一级STAGE1的第一共享空间213-1中的故障地址ADDR_F的读取操作。类似地，第二级STAGE2的第二BIRA FSM 224-2可以执行将故障地址ADDR_F仅储存到第二级STAGE2的第二共享空间213-2中的写入操作，并且可以执行仅接收储存在第二级STAGE2的第二共享空间213-2中的故障地址ADDR_F的读取操作。
在本实施例中，第一级至第五级STAGE1、……、STAGE5可以顺序地且串行地布置在BIRA电路224的输入端子与输出端子之间，以具有管线结构。在一个实施例中，直接耦接到BIRA电路224的输入端子的第一级STAGE1可以用作缓冲器。在修复操作期间，根据本实施例的半导体存储器件10不使用内容可寻址存储器(CAM)，而是使用正常操作控制部分(图1的210)中的储存空间(例如，寄存器或SRAM)作为故障地址的储存元件。因此，可能需要暂时储存从BIST电路(图1的222)输出的故障地址ADDR_F，直到在BIRA操作模式下的BIRA操作在与第一级STAGE1串联耦接的其余级(即，第二级STAGE2至第五级STAGE5)中终止。在一个实施例中，第一级STAGE1的第一共享空间213-1可以利用根据先进先出(FIFO)算法而处理数据的缓冲器来实现，所述FIFO算法是随着输入数据，以相同的顺序输出数据。第一级STAGE1的第一BIRA FSM 224-1可以从修复部分220的BIST电路(图1的222)接收故障地址ADDR_F，并可以将故障地址ADDR_F输出到第一共享空间213-1，以将故障地址ADDR_F储存到第一共享空间213-1中。第一BIRA FSM 224-1可以响应于从第二级STAGE2的第二BIRA FSM 224-2输出的读取请求信号RD而将首先输入到并储存在第一BIRA FSM 224-1的故障地址ADDR_F输出。
从第一BIRA FSM 224-1输出的故障地址ADDR_F可以被输入到对应于下一级的第二级STAGE2的第二BIRA FSM 224-2。第二BIRA FSM 224-2可以使用第二共享空间213-2执行BIRA操作。如果由第二BIRA FSM 224-2执行BIRA操作，则第二BIRA FSM224-2可以输出故障地址ADDR_F和状态信号STATUS。在这种情况下，故障地址ADDR_F可以对应于由第二BIRAFSM 224-2执行的BIRA操作的目标地址，并且状态信号STATUS可以对应于在第二BIRA FSM224-2的BIRA操作之后的状态。从第二BIRA FSM 224-2输出的故障地址ADDR_F和状态信号STATUS可以被输入到第三级STAGE3的第三BIRA FSM 224-3。
第三BIRA FSM 224-3可以执行与上述由第二BIRA FSM 224-2执行的BIRA操作相同的操作。因此，故障地址ADDR_F和状态信号STATUS可以从第三BIRA FSM 224-3传送到第四BIRA FSM 224-4。类似地，第四BIRA FSM 224-4也可以执行BIRA操作，并且在第四BIRAFSM 224-4执行BIRA操作之后，故障地址ADDR_F和状态信号STATUS可以从第四BIRA FSM224-4传送到第五BIRA FSM 224-5。由第二BIRA FAM至第五BIRA FAM 224-2、……和224-5执行的BIRA操作可以根据BIRA算法而被设置为不同。在一个实施例中，第二级STAGE2和第三级STAGE3可以被配置为执行针对备用行列转换(pivot)的BIRA操作。此外，第四级STAGE4和第五级STAGE5可以被配置为执行针对非备用行列转换的BIRA操作。下面将详细描述针对备用行列转换的BIRA操作和针对非备用行列转换的BIRA操作。
如果由BIST电路(图1的222)执行的测试操作终止，并且由第二BIRA FSM至第五BIRA FSM 224-2、……、和224-5执行的BIRA操作终止，则可以执行冗余分析(RA)操作。在一个实施例中，RA操作可以由BIRA电路224的BIRA仲裁器225执行。BIRA仲裁器225可以通过第二BIRA FSM至第五BIRA FSM 224-2、……、和224-5捉取储存在第二共享空间至第五共享空间213-2、……、和213-5中的故障地址ADDR_F的分布。此外，BIRA仲裁器225可以基于故障地址ADDR_F的分布来确定适当的修复方案，并且可以输出该修复方案。确定修复方案的方法可以根据半导体存储器件10中采用的修复算法而不同。
图5示出了根据本公开的一个实施例的包括在半导体存储器件10的储存空间部分212中的第一共享空间213-1的配置的示例。参考图5，第一级STAGE1的第一共享空间213-1可以具有多个储存区域213-11、213-12、213-13、……。在一个实施例中，多个储存区域213-11、213-12、213-13、……可以通过索引INDEX来区分。故障地址ADDR_F可以被分别储存在储存区域213-11、213-12、213-13、……中。此外，储存在第一共享空间213-1的储存区域213-11、213-12、213-13、……中的故障地址ADDR_F可以在预定条件下顺序地输出。故障地址ADDR_F可以响应于第一BIRA FSM 224-1的状态变化而被输入到第一共享空间213-1或从第一共享空间213-1输出。
图6是示出根据本公开的一个实施例的包括在半导体存储器件10中的第一级STAGE1的第一BIRA FSM 224-1的状态改变操作的流程图。参考图4、图5和图6，第一BIRAFSM 224-1可以判断故障地址ADDR_F是否从BIST电路222传送到第一BIRA FSM 224-1(参见步骤301)。如果故障地址ADDR_F被输入到第一BIRA FSM 224-1，则可以将故障地址ADDR_F储存到第一共享空间213-1中(参见步骤302)。在一个实施例中，故障地址ADDR_F可以被储存到第一共享空间213-1中的空储存区域之中的、具有最低索引的储存区域中。在这种情况下，可以将限定储存序列的指针分配到储存故障地址ADDR_F的储存区域中。如果在步骤301处没有将故障地址ADDR_F输入到第一BIRA FSM 224-1，则第一BIRA FSM 224-1可以判断读取请求信号RD是否从第二BIRA FSM 224-2传送到第一BIRA FSM 224-1(参见步骤303)。如果读取请求信号RD被输入到第一BIRA FSM 224-1，则第一BIRA FSM 224-1可以将储存在第一共享空间213-1中的故障地址ADDR_F之中的、首先储存的故障地址ADDR_F输出到第二BIRA FSM224-2(参见步骤304)。可以使用分配给储存区域213-11、213-12、……的对应的一个的指针来找出储存在第一共享空间213-1中的故障地址ADDR_F之中的、首先储存的故障地址ADDR_F。
图7示出了根据本公开的一个实施例的执行半导体存储器件10的修复操作的备用行列转换故障和非备用行列转换故障。在本实施例中，可以假设对参考图2所述的存储器100的第一存储块BL0进行测试和修复。对第一存储块BL0的以下描述可以同样适用于其他存储块BL1、BL2、……的每一个。参考图7，可以假设第一存储块BL0包括具有八行和八列、两个备用行和两个备用列的单元阵列，如参考图2所述。此外，可以假设在由BIST电路222检测第一存储块BL0时，检测出八个故障单元(由空心圆和实心圆表示)。故障单元的检测顺序由写到与故障单元的对应一个相邻处的数字来表示。如果由BIST电路222检测到故障单元，则故障单元的地址(即，故障地址)可以被实时地传送到BIRA电路224。
在本实施例中，故障单元可以被分类为备用行列转换或非备用行列转换。备用行列转换中的每个可以被定义为具有与先前检测到的故障单元的地址(即，故障地址)不同的行地址和列地址的故障单元。相反，非备用行列转换中的每个可以被定义为具有与先前检测到的故障单元的行地址和列地址中的至少一个相同的地址的故障单元。例如，具有行地址“2”和列地址“1”(在下文中，用(2,1)的形式表示)的第一故障单元(用符号“#1”表示)可以是备用行列转换，所述第一故障单元首先被检测到。具有地址(5,3)的第二故障单元(用符号“#2”表示)也可以是备用行列转换，因为第二故障单元的行地址“5”与先前检测到的第一故障单元的行地址“2”不同，并且第二故障单元的列地址“3”与先前检测到的第一故障单元的列地址“1”不同。相反，第三故障单元(用符号“#3”表示)具有与先前检测到的第一故障单元的列地址相同的列地址“1”，并且具有与先前检测到的第二故障单元的行地址相同的行地址“5”。因此，具有地址(5,1)的第三故障单元可以对应于非备用行列转换。根据上述同样的方式，具有地址(1,4)的第五故障单元(用符号“#5”表示)和具有地址(7,7)的第六故障单元(用符号“#6”表示)可以对应于备用行列转换。相反，具有地址(2,3)的第四故障单元(由符号“#4”表示)、具有地址(7,4)的第七故障单元(由符号“#7”表示)和具有地址(5,7)的第八故障单元(由符号“#8”表示)可以对应于非备用行列转换。
非备用行列转换可以具有相对于备用行列转换的交叉状态或相对于备用行列转换的非交叉状态。具有交叉状态的非备用行列转换可以被定义为：非备用行列转换具有与先前检测到的备用行列转换的行地址中的至少一个相同的行地址和与先前检测到的备用行列转换的列地址中的至少一个相同的列地址。因此，具有交叉状态的非备用行列转换的行地址可以与先前检测到的备用行列转换的行地址之一相同，并且具有交叉状态的非备用行列转换的列地址可以与先前检测到的备用行列转换的列地址之一相同。相反，具有非交叉状态的非备用行列转换可以被定义为：非备用行列转换具有与先前检测到的备用行列转换的行地址中的至少一个相同的行地址，并且具有与先前检测到的备用行列转换的列地址不同的列地址，或者可以被定义为：非备用行列转换具有与先前检测到的备用行列转换的行地址不同的行地址，并且具有与先前检测到的备用行列转换的列地址中的至少一个相同的列地址。因此，具有非交叉状态的非备用行列转换的行地址和列地址中只有一个可以与先前检测到的备用行列转换的行地址中的至少一个相同，或者可以与备用行列转换的列地址中的至少一个相同。
图8示出了根据本公开的一个实施例的在半导体存储器件10的修复操作期间第二级STAGE2的第二共享空间213-2的配置的示例。如参考图4所述，第二级STAGE2和第三级STAGE3都可以执行针对备用行列转换的BIRA操作。因此，下文将描述在第二级STAGE2中执行的BIRA操作，并且在第二级STAGE2中执行的BIRA操作也可以同样应用于第三级STAGE3。参考图8，具有储存容量“D”的第二共享空间213-2可以被划分为“N”个储存区域(即，第一储存区域至第N储存区域213-21、213-22、213-23、········和213-2N)。因此，第一储存区域至第N储存区域213-21、213-22、213-23、……和213-2N中的每个可以具有储存容量“D/N”。第二共享空间213-2可以被配置为将从构成存储器100的多个存储块BL0、BL1、BL2、……中的一个检测到的故障地址ADDR_F储存到储存区域213-21、213-22、213-23、……和213-2N中的任意一个中。例如，可以将从第一存储块BL0检测到的故障地址ADDR_F_BL0储存到第一储存区域213-21中，并且可以将从第二存储块BL1检测到的故障地址ADDR_F_BL1储存到第二储存区域213-22中。类似地，可以将从第三存储块BL2检测到的故障地址ADDR_F_BL2储存到第三储存区域213-23中。
图9示出了图8中所示的第二共享空间213-2的第一储存区域213-21中的数据储存形式的示例。如参考图8所述，可以将从存储器100的第一存储块BL0检测到的故障地址ADDR_F_BL0储存到第一储存区域213-21中。如图9所示，备用行列转换有效数据、行地址和列地址可以被储存到第一储存区域213-21中。每个备用行列转换有效数据可以具有逻辑“0”电平或逻辑“1”电平。如果备用行列转换有效数据中的某一数据具有逻辑“1”电平，则具有该数据的行地址和列地址的故障单元可以是有效的备用行列转换。也就是说，具有逻辑“1”电平的备用行列转换有效数据的行地址和列地址可以对应于备用行列转换的行地址和列地址。在储存有故障地址ADDR_F_BL0的第一储存区域213-21中的备用行列转换的数量可以根据第一存储块BL0中备用行的数量和备用列的数量来确定。如果第一存储块BL0具有“R”个备用行和“C”个备用列，则在储存有故障地址ADDR_F_BL0的第一储存区域213-21中的备用行列转换的数量可以被限制为“R×C”。在本实施例中，可以假设第一存储块BL0具有两个备用行和两个备用列。在这种情况下，在储存有故障地址ADDR_F_BL0的第一储存区域213-21中的备用行列转换的数量可以被限制为“4”。
图10示出了根据本公开的一个实施例的在半导体存储器件10的修复操作期间，将故障地址储存到共享空间的方法的示例。参考图10，从构成存储器100的存储块中的一个(例如，第一存储块BL0)检测到的故障单元的故障地址可以被划分成两组故障地址，并且可以被储存到第二级STAGE2的第二共享空间212-2和第三级STAGE3的第三共享空间213-3中。可能需要一些时钟信号来在被设置为具有管线结构的每个级中执行BIRA操作。也就是说，在第二级STAGE2中执行针对第一存储块BL0的BIRA操作所需的时钟信号的数量可能与储存在第二共享空间213-2的第一储存区域213-21中的数据量成正比。这是因为储存在第二共享空间213-2的第一储存区域213-21中的数据必须被读出，并且读出的数据必须与输入到第二级STAGE2的故障地址进行比较，以便对第一存储块BL0执行BIRA操作。因此，根据本实施例，通过将用于储存第一存储块BL0的备用行列转换的故障地址的储存区域划分为包括在第二级STAGE2中的第二共享空间213-2的第一储存区域213-21和包括在第三级STAGE3中的第三共享空间213-3的第一储存区域213-31，可以减少在每个级中执行BIRA操作所需的时钟信号的数量。在一个实施例中，在第一存储块BL0具有“R”个备用行和“C”个备用列的情况下，可以将“(R×C)/2”个故障地址储存在第二共享空间213-2的第一储存区域213-21中，并且可以将“(R×C)/2”个故障地址储存在第三共享空间213-3的第一储存区域213-31中。
图11至13是示出根据本公开的一个实施例的在半导体存储器件10的修复操作期间BIRA电路224的第二BIRA FSM 224-2的操作的流程图。首先，参考图4和图11，第二BIRAFSM 224-2可以判断故障地址ADDR_F是否被输入到第二BIRA FSM 224-2(参见步骤311)。故障地址ADDR_F可以从第一级STAGE1(其用作缓冲器)的第一BIRA FSM 224-1传送到第二级STAGE2的第二BIRA FSM 224-2。如果在步骤311处将故障地址ADDR_F输入到第二BIRA FSM224-2，则第二BIRA FSM 224-2可以判断具有输入的故障地址ADDR_F的故障单元是否是备用行列转换。为了判断具有输入的故障地址ADDR_F的故障单元是否为备用行列转换，可以读出存储在第二共享空间213-2中的故障地址ADDR_F(参见步骤312)。可以将读出的故障地址ADDR_F与输入的故障地址ADDR_F进行比较(参见步骤313)。可以判断具有输入的故障地址ADDR_F的故障单元是否为备用行列转换(参见步骤314)。可以根据步骤313的比较结果执行步骤314的判别。也就是说，如果在步骤313处输入的故障地址ADDR_F的行地址与读取的故障地址ADDR_F的行地址不同并且输入的故障地址ADDR_F的列地址与读取的故障地址ADDR_F的列地址不同，则在步骤314处可以将具有输入的故障地址ADDR_F的故障单元视为新的备用行列转换。在这种情况下，可以执行图12的步骤321。相反，如果输入的故障地址ADDR_F的行地址和列地址中的至少一个与读取的故障地址ADDR_F的行地址中的任意一个或与读取的故障地址ADDR_F的列地址中的任意一个相同，则在步骤314处可以将具有输入的故障地址ADDR_F的故障单元视为非备用行列转换。在这种情况下，可以执行图13的步骤331。
参考图12，如果在步骤314处将具有输入的故障地址ADDR_F的故障单元确定为备用行列转换，则可以判断第二共享空间213-2的第一储存区域213-21是否充满了故障地址ADDR_F(参见步骤321)。如果在步骤321处第二共享空间213-2的第一储存区域213-21没有充满故障地址ADDR_F(即，第一储存区域213-21具有可以储存输入的故障地址ADDR_F的空区域)，则可以将备用行列转换的输入的故障地址ADDR_F写入第一储存区域213-21中(参见步骤322)。如参考图9所述，可以将对应于备用行列转换有效数据的数据“1”、备用行列转换的输入故障地址ADDR_F的行地址、备用行列转换的输入故障地址ADDR_F的列地址储存在第一储存区域213-21中。可以将故障地址ADDR_F和第一状态信息(对应于关于第二BIRA FSM224-2的状态信息)传送到下一个BIRA FSM(即，第三BIRA FSM 224-3)(参见步骤323)。第一状态信息可以包括关于将第一存储块BL0的新的备用行列转换储存在第一储存区域213-21中的信息。
如果在步骤321处第二共享空间213-2的第一储存区域213-21充满了故障地址ADDR_F，则可以判断是否存在备用储存区域(参见步骤324)。当将从一个存储块检测到的备用行列转换的故障地址储存到多个共享空间中时，可以执行步骤324的判别。例如，如参考图10所述，从第一存储块BL0检测到的备用行列转换的故障地址可以被分类为两组故障地址(即，第一组故障地址ADDR_F_BL0_1和第二组故障地址ADDR_F_BL0_2)，并且第一组故障地址ADDR_F_BL0_1可以被储存到第二共享空间213-2中，而第二组故障地址ADDR_F_BL0_2可以被储存到第三共享空间213-3中。在这种情况下，尽管第二共享空间213-2的第一储存区域213-21充满了从第一存储块BL0检测到的备用行列转换的故障地址，但是第三共享空间213-3仍然可以具有能够将从第一存储块BL0检测到的备用行列转换的故障地址储存到其中的备用空间。
如上所述，如果在步骤324处存在备用储存区域，则可以将备用行列转换的输入的故障地址ADDR_F和第二状态信息(对应于关于第二BIRA FSM 224-2的状态信息)传送到下一个BIRA FSM(即，第三BIRA FSM 224-3)(参见步骤325)。第二状态信息可以包括关于能够将备用行列转换的故障地址储存在另一级的共享空间中的信息。如果在步骤324处不存在备用储存区域(即，不存在用于储存备用行列转换的输入的故障地址ADDR_F的备用空间)，则意味着具有输入的故障地址的故障单元不能被修复，因为没有备用空间存在。因此，在这种情况下，可以将关于第一存储块BL0的无法修复信息传送到BIRA仲裁器(图4的225)(参见步骤326)，并且可以将备用行列转换的输入的故障地址ADDR_F和第三状态信息(对应于关于第二BIRA FSM 224-2的状态信息)传送到下一个BIRA FSM(即，第三BIRA FSM 224-3)(参见步骤327)。第三状态信息可以包括关于第一存储块BL0的无法修复信息。
参考图13，如果在步骤314处具有输入的故障地址ADDR_F的故障单元不是备用行列转换，则具有输入的故障地址ADDR_F的故障单元可以对应于非备用行列转换。在这种情况下，在步骤331处，第二BIRA FSM 224-2可以判断输入的故障地址ADDR_F的行地址是否与先前储存在第二共享空间213-2中的备用行列转换的故障地址ADDR_F的至少一个行地址相同，以及输入的故障地址ADDR_F的列地址是否与先前储存在第二共享空间213-2中的备用行列转换的故障地址ADDR_F的至少一个列地址相同。这是为了判别非备用行列转换是否具有交叉状态。如果在步骤331处具有输入的故障地址ADDR_F的非备用行列转换被视为具有交叉状态，则可以将非备用行列转换的输入的故障地址ADDR_F和第四状态信息(对应于关于第二BIRA FSM 224-2的状态信息)传送到下一个BIRA FSM(即，第三BIRA FSM 224-3)(参见步骤332)。第四状态信息可以包括关于具有输入的故障地址ADDR_F的故障单元对应于具有交叉状态的非备用行列转换的信息。如果在步骤331中输入的故障地址ADDR_F的行地址和列地址中只有一个与储存在第二共享空间213-2中的备用行列转换的故障地址ADDR_F的至少一个行地址相同或者与储存在第二共享空间213-2中的备用行列转换的故障地址ADDR_F的至少一个列地址相同(即，具有输入的故障地址ADDR_F的故障单元为具有非交叉状态的非备用行列转换)，则非备用行列转换的输入的故障地址ADDR_F和第五状态信息(对应于关于第二BIRA FSM 224-2的状态信息)可以被传送到下一个BIRA FSM(即，第三BIRAFSM 224-3)(参见步骤333)。第五状态信息可以包括关于具有输入的故障地址ADDR_F的故障单元对应于具有非交叉状态的非备用行列转换的信息。
第三级STAGE3也可以执行与参考图11至13所述的基本相同的BIRA操作。然而，第三级STAGE3可以根据从第二级STAGE2的第二BIRA FSM 224-2输出的状态信息STATUS而仅将故障地址ADDR_F和状态信息STATUS传送到第四BIRA FSM 224-4，而不执行任何额外操作。例如，如果从第二BIRA FSM 224-2输出的状态信息STATUS是第一状态信息、第三状态信息、第四状态信息和第五状态信息中的任意一个，则第三级STAGE3的第三BIRA FSM 224-3可以将故障地址ADDR_F和状态信息STATUS传送到第四BIRA FSM 224-4，而不执行参考图11至图13所述的BIRA操作。相反，如果从第二BIRA FSM 224-2输出的状态信息STATUS是第二状态信息，则第三级STAGE3的第三BIRA FSM 224-3可以执行图12所示的步骤322和323，因为在图12的步骤321处第一储存区域没有充满故障地址。
图14示出了根据本公开的一个实施例的在半导体存储器件10的修复操作期间第四级STAGE4的第四共享空间213-4的配置的示例。如参考图4所述，第四级STAGE4和第五级STAGE5均执行针对非备用行列转换的BIRA操作。因此，下文将描述由第四级STAGE4执行的BIRA操作，并且由第四级STAGE4执行的BIRA操作可以同样应用于第五级STAGE5。参考图14，具有储存容量“D”的第四共享空间213-4可以被划分为“N”个储存区域(即，第一储存区域至第N储存区域213-41、213-42、213-43、……和213-4N)。因此，第一储存区域至第N储存区域213-41、213-42、213-43、……和213-4N中的每个可以具有储存容量“D/N”。第四共享空间213-4可以被配置为将从构成存储器100的多个存储块BL0、BL1、BL2、……中的一个检测到的故障地址ADDR_F储存到储存区域213-41、213-42、213-43、……和213-4N中的任意一个中。例如，从第一存储块BL0检测到的非备用行列转换的故障地址ADDR_F_BL0可以被储存到第一储存区域213-41中，并且从第二存储块BL1检测到的非备用行列转换的故障地址ADDR_F_BL1可以被储存到第二储存区域213-42中。类似地，从第三存储块BL2检测到的非备用行列转换的故障地址ADDR_F_BL2可以被储存到第三储存区域213-43中。
图15示出了图14中所示的第四共享空间213-4的第一储存区域213-41中的数据储存形式的示例。如参考图14所述，可以将从存储器100的第一存储块BL0检测到的非备用行列转换中具有交叉状态的非备用行列转换的故障地址ADDR_F_BL0储存到第一储存区域213-41中。如图15所示，具有交叉状态的非备用行列转换的故障地址ADDR_F_BL0可以以由多个行地址R1～R4和多个列地址C1～C4限定的矩阵形式被储存到第四共享空间213-4的第一储存区域213-41中。行地址R1～R4可以是从第一存储块BL0检测到的备用行列转换的行地址。列地址C1～C4可以是从第一存储块BL0检测到的备用行列转换的列地址。因此，在将非备用行列转换的故障地址ADDR_F_BL0传送到第四BIRA FSM 224-4的时间点处，在第四共享空间213-4的第一储存区域213-41中的多个行地址R1～R4和多个列地址C1～C4中的没有一个、部分或全部可以根据先前检测到的备用行列转换的数量来指定。
图16是示出根据本公开的一个实施例的在半导体存储器件10的修复操作期间BIRA电路224的第四BIRA FSM 224-4的操作的流程图。参考图4和图16，第四BIRA FSM 224-4可以判断故障地址ADDR_F是否被输入到第四BIRA FSM 224-4(参见步骤341)。故障地址ADDR_F和状态信息STATUS可以从前一级的BIRA FSM(即，第三级STAGE3的第三BIRA FSM224-3)传送到第四BIRA FSM 224-4。如果在步骤341处将故障地址ADDR_F输入到第四BIRAFSM 224-4，则第四BIRA FSM 224-4可以判断输入的故障地址ADDR_F是否对应于备用行列转换的故障地址(参见步骤342)。步骤342的判别可以根据从第三BIRA FSM 224-3输出的状态信息STATUS来执行。如参考图12所述，如果从第三BIRA FSM 224-3输出的状态信息STATUS是第一状态信息、第二状态信息和第三状态信息中的任意一个，则从第三BIRA FSM224-3输出的故障地址ADDR_F可以对应于备用行列转换的故障地址ADDR_F。在这种情况下，备用行列转换的故障地址ADDR_F可以被储存到第四共享空间213-4的第一储存区域213-41中(参见步骤343)。备用行列转换的故障地址ADDR_F可以通过与参考图15所述的相同方法进行储存。随后，故障地址ADDR_F和第六状态信息可以被传送到下一个BIRA FSM(即，第五级STAGE5的第五BIRA FSM)(参见步骤344)。第六状态信息可以包括关于备用行列转换的故障地址信息被储存到执行非备用行列转换的BIRA操作的共享空间中的信息。
如参考图13所述，如果从第三BIRA FSM 224-3输出的状态信息STATUS为第四状态信息或第五状态信息，则从第三BIRA FSM 224-3输出的故障地址ADDR_F可以对应于非备用行列转换的故障地址ADDR_F。也就是说，在步骤342处，从第三BIRA FSM224-3输出的故障地址ADDR_F可以被视为非备用行列转换的故障地址。在这种情况下，可以判断非备用行列转换是否具有交叉状态(参见步骤345)。如果从第三BIRA FSM224-3输出的状态信息STATUS是第四状态信息，则从第三BIRA FSM 224-3输出的故障地址可以对应于具有交叉状态的非备用行列转换的故障地址。在这种情况下，非备用行列转换的故障地址可以被储存到第四共享空间213-4的第一储存区域213-41中(参见步骤346)。随后，故障地址ADDR_F和第八状态信息可以被传送到下一个BIRA FSM(即，第五级STAGE5的第五BIRA FSM)(参见步骤347)。第八状态信息可以与从第三BIRA FSM 224-3输出的第四状态信息相同。
如果从第三BIRA FSM 224-3输出的状态信息STATUS是第五状态信息，则从第三BIRA FSM 224-3输出的故障地址ADDR_F可以对应于具有非交叉状态的非备用行列转换的故障地址ADDR_F。也就是说，在步骤345处，从第三BIRA FSM 224-3输出的故障地址ADDR_F可以被视为具有非交叉状态的非备用行列转换的故障地址。在这种情况下，故障地址ADDR_F和第七状态信息可以被传送到下一个BIRA FSM(即，第五级STAGE5的第五BIRA FSM)(参见步骤348)。第七状态信息可以与从第三BIRA FSM224-3输出的第五状态信息相同。
图17至图25示出了根据本公开的一个实施例的半导体存储器件10的修复方法。在图17至图24中的每个中，在左侧示出第一存储块BL0，在右上方示出用于针对备用行列转换的BIRA操作的第二共享空间213-2的第一储存区域213-21，并且在右下方示出用于针对具有交叉状态的非备用行列转换的BIRA操作的第四共享空间213-4的第一储存区域213-41。如图17所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(2,1)的故障单元进行第一次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(2,1)输出到BIRA电路(图1的224)。故障地址(2,1)可以通过BIRA电路224的第一BIRA FSM224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。
具有故障地址(2,1)的故障单元可以对应于备用行列转换。第二BIRA FSM 224-2可以进行操作以将备用行列转换有效数据“1”、行地址“2”和列地址“1”储存到第二共享空间213-2的第一储存区域213-21中。此外，第二BIRA FSM 224-2可以将故障地址(2,1)和第一状态信息传送给第三BIRA FSM 224-3。第三BIRA FSM 224-3可以将故障地址(2,1)和第一状态信息传送到第四BIRA FSM 224-4，而无需执行任何额外的操作，因为备用行列转换的故障地址(2,1)已经被储存在第二共享空间213-2的第一储存区域213-21中。第四BIRAFSM 224-4可以进行操作以将备用行列转换的故障地址(2,1)储存到第四共享空间213-4的第一储存区域213-41中。因此，“2”和“1”可以被分别记录为第四共享空间213-4的第一储存区域213-41的第一行地址R1和第一列地址C1。
接下来，如图18所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(5,3)的故障单元进行第二次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(5,3)输出到BIRA电路(图1的224)。故障地址(5,3)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。因为故障地址(5,3)的行地址“5”和列地址“3”与第一故障单元的行地址“2”和列地址“1”不同，因此具有故障地址(5,3)的故障单元可以对应于备用行列转换。第二BIRA FSM 224-2可以进行操作以将备用行列转换有效数据“1”、行地址“5”和列地址“3”储存到第二共享空间213-2的第一储存区域213-21中。此外，第二BIRAFSM 224-2可以将故障地址(5,3)和第一状态信息传送给第三BIRA FSM 224-3。第三BIRAFSM 224-3可以将故障地址(5,3)和第一状态信息传送给第四BIRA FSM 224-4，而无需执行任何额外的操作，因为备用行列转换的故障地址(5,3)已经被储存在第二共享空间213-2的第一储存区域213-21中。第四BIRA FSM 224-4可以进行操作以将备用行列转换的故障地址(5,3)储存到第四共享空间213-4的第一储存区域213-41中。因此，“5”和“3”可以被分别记录为第四共享空间213-4的第一储存区域213-41的第二行地址R2和第二列地址C2。
接下来，如图19所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(5,1)的故障单元进行第三次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(5,1)输出到BIRA电路(图1的224)。故障地址(5,1)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。故障地址(5,1)的行地址“5”和列地址“1”分别与第二故障单元(用符号“#2”表示)的行地址“5”和第一故障单元(用符号“#1”表示)的列地址“1”相同。因此，具有故障地址(5,1)的故障单元可以对应于具有交叉状态的非备用行列转换。被配置为对备用行列转换执行BIRA操作的第二BIRA FSM 224-2和第三BIRA FSM 224-3可以将故障地址(5,1)和第四状态信息传送到第四BIRA FSM 224-4，而无需执行任何额外的操作。第四BIRA FSM 224-4可以进行操作以将具有交叉状态的非备用行列转换的故障地址(5,1)储存到第四共享空间213-4的第一储存区域213-41。因此，“1”可以被重新编码到其中第四共享空间213-4中包括的第一储存区域213-41的第二行地址“5”和第一列地址“1”彼此相交的区域中。
接下来，如图20所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(2,3)的故障单元进行第四次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(2,3)输出到BIRA电路(图1的224)。故障地址(2,3)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。故障地址(2,3)的行地址“2”和列地址“3”分别与第一故障单元(用符号“#1”表示)的行地址“2”和第二故障单元(用符号“#2”表示)的列地址“3”相同。因此，具有故障地址(2,3)的故障单元可以对应于具有交叉状态的非备用行列转换。被配置为对备用行列转换执行BIRA操作的第二BIRA FSM 224-2和第三BIRA FSM 224-3可以将故障地址(2,3)和第四状态信息传送到第四BIRA FSM 224-4，而无需执行任何额外的操作。第四BIRA FSM 224-4可以进行操作以将具有交叉状态的非备用行列转换的故障地址(2,3)储存到第四共享空间213-4的第一储存区域213-41。因此，“1”可以被重新编码到其中第四共享空间213-4中包括的第一储存区域213-41的第一行地址“2”和第二列地址“3”彼此相交的区域中。
接下来，如图21所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(1,4)的故障单元进行第五次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(1,4)输出到BIRA电路(图1的224)。故障地址(1,4)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。因为故障地址(1,4)的行地址“1”与先前检测到的故障单元的行地址“2”和“5”不同并且故障地址(1,4)的列地址“4”与先前检测到的故障单元的列地址“1”和“3”不同，所以具有故障地址(1,4)的故障单元可以对应于备用行列转换。第二BIRA FSM 224-2可以进行操作以将备用行列转换有效数据“1”、行地址“1”和列地址“4”储存到第二共享空间213-2的第一储存区域213-21中。此外，第二BIRA FSM 224-2可以将故障地址(1,4)和第一状态信息传送给第三BIRA FSM 224-3。第三BIRA FSM 224-3可以将故障地址(1,4)和第一状态信息传送给第四BIRA FSM 224-4，而无需执行任何额外的操作，因为备用行列转换的故障地址(1,4)已经被储存在第二共享空间213-2的第一储存区域213-21中。第四BIRA FSM 224-4可以进行操作以将备用行列转换的故障地址(1,4)储存到第四共享空间213-4的第一储存区域213-41中。因此，“1”和“4”可以被分别记录为第四共享空间213-4的第一储存区域213-41的第三行地址R3和第三列地址C3。
接下来，如图22所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(7,7)的故障单元进行第六次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(7,7)输出到BIRA电路(图1的224)。故障地址(7,7)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。因为故障地址(7,7)的行地址“7”与先前检测到的故障单元的行地址“2”、“5”和“1”不同并且故障地址(7,7)的列地址“7”与先前检测到的故障单元的列地址“1”、“3”和“4”不同，所以具有故障地址(7,7)的故障单元可以对应于备用行列转换。第二BIRA FSM 224-2可以进行操作以将备用行列转换有效数据“1”、行地址“7”和列地址“7”储存到第二共享空间213-2的第一储存区域213-21中。此外，第二BIRA FSM224-2可以将故障地址(7,7)和第一状态信息传送给第三BIRA FSM 224-3。第三BIRA FSM224-3可以将故障地址(7,7)和第一状态信息传送到第四BIRA FSM 224-4，而无需执行任何额外的操作，因为备用行列转换的故障地址(7,7)已经被储存在第二共享空间213-2的第一储存区域213-21中。第四BIRA FSM 224-4可以进行操作以将备用行列转换的故障地址(7,7)储存到第四共享空间213-4的第一储存区域213-41中。因此，“7”可以被记录为第四共享空间213-4的第一储存区域213-41的第四行地址R4和第四列地址C4。
接下来，如图23所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(7,4)的故障单元进行第七次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(7,4)输出到BIRA电路(图1的224)。故障地址(7,4)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。故障地址(7,4)的行地址“7”和列地址“4”分别与第六故障单元(用符号“#6”表示)的行地址“7”和第五故障单元(用符号“#5”表示)的列地址“4”相同。因此，具有故障地址(7,4)的故障单元可以对应于具有交叉状态的非备用行列转换。被配置为对备用行列转换执行BIRA操作的第二BIRA FSM 224-2和第三BIRA FSM 224-3可以将故障地址(7,4)和第四状态信息传送到第四BIRA FSM 224-4，而无需执行任何额外的操作。第四BIRA FSM 224-4可以进行操作以将具有交叉状态的非备用行列转换的故障地址(7,4)储存到第四共享空间213-4的第一储存区域213-41。因此，“1”可以被重新编码到其中第四共享空间213-4中包含的第一储存区域213-41的第四行地址“7”和第三列地址“4”相互交叉的区域中。
接下来，如图24所示，可以假设在由BIST电路(图1的222)测试第一存储块BL0时对具有故障地址(5,7)的故障单元进行第八次测试。在这种情况下，BIST电路222可以将故障单元的故障地址(5,7)输出到BIRA电路(图1的224)。故障地址(5,7)可以通过BIRA电路224的第一BIRA FSM 224-1的控制操作而被暂时储存到第一共享空间213-1中，然后可以被传送到BIRA电路224的第二BIRA FSM 224-2。故障地址(5,7)的行地址“5”和列地址“7”分别与第二故障单元(用符号“#2”表示)的行地址“5”和第六故障单元(用符号“#6”表示)的列地址“7”相同。因此，具有故障地址(5,7)的故障单元可以对应于具有交叉状态的非备用行列转换。被配置为对备用行列转换执行BIRA操作的第二BIRA FSM 224-2和第三BIRA FSM 224-3可以将故障地址(5,7)和第四状态信息传送到第四BIRA FSM 224-4，而无需执行任何额外的操作。第四BIRA FSM 224-4可以进行操作以将具有交叉状态的非备用行列转换的故障地址(5,7)储存到第四共享空间213-4的第一储存区域213-41。因此，“1”可以被重新编码到其中第四共享空间213-4中包括的第一储存区域213-41的第二行地址“5”和第四列地址“7”相互交叉的区域中。
接下来，如图25所示，BIRA仲裁器(图4的225)可以基于通过第二BIRA FSM至第五BIRA FSM 224-2、……和224-5储存在第二共享空间至第五共享空间213-2、……和213-5中的数据而确定修复方案。在本实施例中，可以假设在由BIRA仲裁器225执行以确定修复方案的操作之前，对存储器100的BIST电路(图1的222)的测试操作终止。具体地，如图25的左侧所示，关于备用行列转换的故障地址信息可以被添加到储存在第四共享空间213-4的第一储存区域213-41中的数据中。在图25的图中，备用行列转换的故障地址信息由字符“x”表示。因此，图25的组合数据可以包括备用行列转换的四个故障地址和具有交叉状态的非备用行列转换的四个故障地址。BIRA仲裁器225可以分析图25的组合数据，以首先选择由最多的故障地址共享的行地址或列地址。在本实施例的情况下，行地址“5”由一个备用行列转换和两个具有交叉状态的非备用行列转换共享。因此，行地址“5”可以被分配到备用行中的一个，例如，第一备用行R1。
接下来，行地址“2”、列地址“4”和列地址“7”中的每一个由一个备用行列转换和一个具有交叉状态的非备用行列转换共享。因此，行地址“2”可以被分配给其余的备用行中的一个，例如，第二备用行R2。此外，列地址“4”和列地址“7”可以被分别分配给第一备用列C1和第二备用列C2。如图25的右侧所示，可以使用第一备用行R1修复第一存储块BL0中具有单元阵列的行地址“5”的三个故障单元，并且可以使用第二备用行R2修复第一存储块BL0中具有单元阵列的行地址“2”的两个故障单元。此外，可以使用第一备用列C1修复在第一存储块BL0中具有单元阵列的列地址“4”的两个故障单元，并且可以使用第二备用列C2修复在第一存储块BL0中具有单元阵列的列地址“7”的两个故障单元。
根据本公开的实施例，在控制针对存储器的修复操作时，可以将存储器的故障地址储存到包括在正常操作控制部分的储存空间部分的储存空间中。因此，可能具有能够减少包括在存储器控制器中的修复部分的面积开销的优点。此外，在修复操作期间使用存储器控制器的正常操作控制部分中的储存空间时，可以将储存空间和BIRA FSM配置为具有管线结构。因此，可以具有能够提高修复速度的优点。
出于例示的目的，上文已经提出了有限数量的本公开的可能的实施例。本领域的普通技术人员将理解，各种修改、添加和替换都是可能的。虽然本专利文件包含许多具体内容，但这些内容不应被解释为对本公开的范围或可能要求保护的内容的限制，而是对可能特定于具体实施例的特征的描述。本专利文件中在各自的实施例背景中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景中描述的各种特征也可以在多个实施例中分别实施或以任何合适的子组合实施。此外，尽管上文可以将特征描述为在某些组合中起作用，甚至最初也是这样要求的，但在某些情况下，可以将所要求的组合中的一个或多个特征从该组合中去除掉，并且所要求的组合可以涉及子组合或子组合的变型。

Claims (20)

1.一种半导体存储器件，包括：
存储器；以及
存储器控制器，其被配置为控制所述存储器，
其中，所述存储器控制器包括：
正常操作控制部分，其被配置为控制所述存储器的正常操作，其中，所述正常操作控制部分包括在控制所述正常操作时使用的多个储存空间；以及
修复部分，其被配置为控制所述存储器的修复操作，并且被配置为将在控制所述修复操作时检测到的故障地址储存到包括在所述正常操作控制部分中的所述多个储存空间中。
2.根据权利要求1所述的半导体存储器件，其中，所述存储器和所述存储器控制器具有集成在单个衬底上的模块结构。
3.根据权利要求1所述的半导体存储器件，
其中，所述存储器的所述正常操作包括针对所述存储器的读取操作和写入操作；以及
其中，所述存储器的修复操作包括测试所述存储器并且用备用单元替换通过测试所述存储器而检测到的故障单元。
4.根据权利要求1所述的半导体存储器件，其中，所述多个储存空间中的每个使用寄存器或静态随机存取存储器SRAM来实现。
5.根据权利要求1所述的半导体存储器件，
其中，所述修复部分包括内建自测BIST电路和内建冗余分析BIRA电路；
其中，所述BIST电路被配置为对所述存储器执行测试操作，以及将在所述测试操作期间检测到的故障单元的故障地址传输到所述BIRA电路；以及
其中，所述BIRA电路被配置为将从所述BIST电路输出的所述故障地址储存到包括在所述正常操作控制部分中的所述多个储存空间中，并且基于储存在所述BIRA电路中的所述故障地址来确定修复方案。
6.根据权利要求1所述的半导体存储器件，还包括选择器，所述选择器被配置为选择在所述正常操作控制部分与所述存储器之间的第一信号传输路径以及在所述修复部分与所述存储器之间的第二信号传输路径中的任意一个并将其使能。
7.根据权利要求1所述的半导体存储器件，其中，所述正常操作控制部分包括：
多路复用器，其被配置为通过第一输入端子和第二输入端子中的对应的端子接收正常操作输入信号和修复操作输入信号，并且被配置为响应于模式选择控制信号而将所述正常操作输入信号和所述修复操作输入信号中的一个输出到所述多个储存空间；以及
解复用器，其包括：连接至所述正常操作控制部分中的传输路径的第一输出端子，以及连接至所述修复部分的第二输出端子，并且所述解复用器被配置为响应于所述模式选择控制信号而通过所述第一输出端子和所述第二输出端子中的一个输出从所述多个储存空间输出的数据。
8.根据权利要求1所述的半导体存储器件，
其中，所述储存空间对应于多个共享空间，所述多个共享空间被设置成具有管线结构并且彼此不同；
其中，所述修复部分包括多个内建冗余分析BIRA有限状态机FSM，所述BIRA FSM与所述多个共享空间一起提供多个级；以及
其中，所述多个级中的每个包括所述多个共享空间中的一个和所述多个BIRA FSM中的一个，以执行BIRA操作。
9.根据权利要求8所述的半导体存储器件，其中，所述多个级中的第一级被配置为从内建自测BIST电路接收所述故障地址，并且所述第一级用作缓冲器。
10.根据权利要求8所述的半导体存储器件，
其中，故障单元被分类为备用行列转换或非备用行列转换；
其中，所述备用行列转换中的每个具有与先前检测到的所述故障单元的行地址不同的行地址和与先前检测到的所述故障单元的列地址不同的列地址；
其中，所述非备用行列转换中的每个的地址与先前检测到的所述故障单元的行地址和列地址中的至少一个相同；
其中，所述非备用行列转换被分类为具有交叉状态的非备用行列转换或具有非交叉状态的非备用行列转换；
其中，具有交叉状态的所述非备用行列转换中的每个具有与先前检测到的所述备用行列转换的行地址中的至少一个相同的行地址和与先前检测到的所述备用行列转换的列地址中的至少一个相同的列地址；
其中，具有非交叉状态的所述非备用行列转换中的每个具有与先前检测到的所述备用行列转换的行地址中的至少一个相同的行地址和与先前检测到的所述备用行列转换的列地址不同的列地址，或者具有与先前检测到的所述备用行列转换的行地址不同的行地址和与先前检测到的所述备用行列转换的列地址中的至少一个相同的列地址；以及
其中，所述BIRA FSM中的一些被配置为对所述备用行列转换执行所述BIRA操作，而所述BIRA FSM的另一些被配置为对具有交叉状态的所述非备用行列转换执行所述BIRA操作。
11.根据权利要求10所述的半导体存储器件，其中，对所述备用行列转换执行所述BIRA操作的所述BIRA FSM被设置在对具有交叉状态的所述非备用行列转换执行所述BIRA操作的所述BIRA FSM之前。
12.根据权利要求10所述的半导体存储器件，其中，对所述备用行列转换执行所述BIRA操作的所述BIRA FSM被配置为将所述备用行列转换的行地址和列地址储存到包括对所述备用行列转换执行所述BIRA操作的所述BIRA FSM的所述级的所述共享空间中。
13.根据权利要求10所述的半导体存储器件，其中，当将故障地址输入到对所述备用行列转换执行所述BIRA操作的所述BIRA FSM时，对所述备用行列转换执行所述BIRA操作的所述BIRA FSM被配置为读出储存在包括所述BIRA FSM的所述级的所述共享空间中的所述故障地址，并且将输入的故障地址与读取的故障地址进行比较，以判断所述输入的故障地址是否对应于所述备用行列转换的地址。
14.根据权利要求13所述的半导体存储器件，其中，当所述输入的故障地址对应于所述备用行列转换的地址时，对所述备用行列转换执行所述BIRA操作的所述BIRA FSM被配置为当在所述共享空间中存在备用储存区域时，将所述输入的故障地址储存到包括对所述备用行列转换执行所述BIRA操作的所述BIRA FSM的所述级的所述共享空间中；以及对所述备用行列转换执行所述BIRA操作的所述BIRA FSM被配置为当在所述共享空间不存在备用储存区域时，产生无法修复信息。
15.根据权利要求13所述的半导体存储器件，
其中，对具有交叉状态的所述非备用行列转换执行所述BIRA操作的所述BIRA FSM被配置为当所述输入的故障地址对应于所述备用行列转换的地址时，将所述输入的故障地址的行地址和列地址储存到包括对具有交叉状态的所述非备用行列转换执行所述BIRA操作的所述BIRA FSM的所述级的共享空间中；以及
其中，对具有交叉状态的所述非备用行列转换执行所述BIRA操作的所述BIRA FSM被配置为当所述输入的故障地址对应于所述非备用行列转换的地址时，判断所述输入的故障地址是具有交叉状态还是非交叉状态。
16.根据权利要求15所述的半导体存储器件，其中，当所述输入的故障地址对应于具有交叉状态的所述非备用行列转换时，对具有交叉状态的所述非备用行列转换执行BIRA操作的所述BIRA FSM被配置为将关于与具有交叉状态的所述非备用行列转换相对应的所述输入的故障地址的信息储存到其中所储存的备用行列转换的行地址中的一个与所储存的备用行列转换的列地址中的一个彼此相交的区域中。
17.根据权利要求10所述的半导体存储器件，还包括BIRA仲裁器，所述BIRA仲裁器被配置为基于关于对所述备用行列转换执行所述BIRA操作的所述BIRA FSM和对具有交叉状态的所述非备用行列转换执行所述BIRA操作的所述BIRA FSM的状态信息来确定针对所述故障单元的修复方案。
18.一种半导体存储器件的修复方法，所述半导体存储器件包括存储器和存储器控制器，所述存储器控制器包括在控制所述存储器的正常操作时使用的多个储存空间，所述修复方法包括：
将所述多个储存空间重新布置成被设置为具有管线结构的多个共享空间；
通过对所述存储器的测试操作来检测故障单元的故障地址；
将检测到的故障地址储存到所述多个共享空间中的一个中；以及
基于所储存的故障地址来确定修复方案。
19.根据权利要求18所述的修复方法，其中，将所述检测到的故障地址储存到所述共享空间中的步骤包括：
读取先前储存在所述共享空间中的故障地址；
将所述检测到的故障地址与读取的故障地址进行比较，以判断具有所述检测到的故障地址的故障单元是否对应于备用行列转换，所述备用行列转换的行地址和列地址与先前检测到的故障单元的行地址和列地址不同；以及
当具有所述检测到的故障地址的所述故障单元对应于所述备用行列转换时，在所述共享空间中存在备用储存区域时将所述检测到的故障地址的行地址和列地址写入所述共享空间的所述备用储存区域中。
20.根据权利要求19所述的修复方法，还包括：当具有所述检测到的故障地址的所述故障单元对应于非备用行列转换时，将关于所述检测到的故障地址的信息储存到所述共享空间的另一个共享空间中。
CN202110156395.4A 2020-03-19 2021-02-04 半导体存储器件以及半导体存储器件的修复方法 Withdrawn CN113496757A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0033926 2020-03-19
KR1020200033926A KR20210117557A (ko) 2020-03-19 2020-03-19 반도체 메모리 장치 및 반도체 메모리 장치에서의 리페어 방법

Publications (1)

Publication Number Publication Date
CN113496757A true CN113496757A (zh) 2021-10-12

Family

ID=77748796

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110156395.4A Withdrawn CN113496757A (zh) 2020-03-19 2021-02-04 半导体存储器件以及半导体存储器件的修复方法

Country Status (3)

Country Link
US (1) US11621050B2 (zh)
KR (1) KR20210117557A (zh)
CN (1) CN113496757A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022252205A1 (en) * 2021-06-04 2022-12-08 Yangtze Memory Technologies Co., Ltd. Firmware repair for three-dimensional nand memory
CN117083677A (zh) * 2021-11-17 2023-11-17 谷歌有限责任公司 利用共享物理存储器的逻辑存储器修复

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242269B1 (en) * 1997-11-03 2001-06-05 Texas Instruments Incorporated Parallel scan distributors and collectors and process of testing integrated circuits
US6634003B1 (en) * 2000-02-10 2003-10-14 Lsi Logic Corporation Decoding circuit for memories with redundancy
US7143321B1 (en) * 2000-04-29 2006-11-28 Hewlett-Packard Development Company, L.P. System and method for multi processor memory testing
JP2006302464A (ja) * 2005-04-25 2006-11-02 Nec Electronics Corp 半導体記憶装置
US7757135B2 (en) * 2006-09-11 2010-07-13 Mentor Graphics Corporation Method and apparatus for storing and distributing memory repair information
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR102072449B1 (ko) * 2012-06-01 2020-02-04 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법
KR102120825B1 (ko) * 2013-01-03 2020-06-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US20210295944A1 (en) 2021-09-23
US11621050B2 (en) 2023-04-04
KR20210117557A (ko) 2021-09-29

Similar Documents

Publication Publication Date Title
KR101129135B1 (ko) 반도체 기억 장치
CN107408411B (zh) 存储器装置及其控制方法
KR100252053B1 (ko) 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법
US7362633B2 (en) Parallel read for front end compression mode
KR20190107861A (ko) 리던던시 영역을 리페어 하는 반도체 장치
EP1647031B1 (en) Memory device and method of storing fail addresses of a memory cell
KR20200123279A (ko) 공유 에러 검출 및 정정 메모리
US6469949B1 (en) Fuse latch array system for an embedded DRAM having a micro-cell architecture
US7848164B2 (en) Semiconductor memory device having redundancy memory block and cell array structure thereof
CN113496757A (zh) 半导体存储器件以及半导体存储器件的修复方法
KR100206701B1 (ko) 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
US7487414B2 (en) Parallel bit test circuits for testing semiconductor memory devices and related methods
US20220277800A1 (en) Memory system with redundant operation
Hou et al. A built-in self-repair scheme for drams with spare rows, columns, and bits
US20070115720A1 (en) Non-volatile semiconductor memory device and method for operating a non-volatile memory device
US6539505B1 (en) Method of testing a semiconductor memory, and semiconductor memory with a test device
US20070226553A1 (en) Multiple banks read and data compression for back end test
US6601194B1 (en) Circuit configuration for repairing a semiconductor memory
CN107767900B (zh) 一种存储器器件和中央处理单元
US11216596B2 (en) Semiconductor system capable of scrambling addresses
US11450404B1 (en) Memory device including redundancy mats
CN111951845B (zh) 一种分级管理冗余存储的mram芯片
US6754113B2 (en) Topography correction for testing of redundant array elements
TW202223902A (zh) 記憶體電路、用於記憶體電路的自我修復的系統及方法
CN118038947A (zh) 存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20211012

WW01 Invention patent application withdrawn after publication