KR102120825B1 - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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KR102120825B1 KR1020130000437A KR20130000437A KR102120825B1 KR 102120825 B1 KR102120825 B1 KR 102120825B1 KR 1020130000437 A KR1020130000437 A KR 1020130000437A KR 20130000437 A KR20130000437 A KR 20130000437A KR 102120825 B1 KR102120825 B1 KR 102120825B1
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Abstract

메모리 장치는 메모리 셀 어레이, 다목적 레지스터(Multi Purpose Register; MPR) 및 제어부를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록들을 구비한다. 다목적 레지스터는 상기 복수의 메모리 블록들의 물리 정보를 저장한다. 제어부는 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 출력한다. 메모리 장치는 소비 전력을 감소시키고 동작 속도를 향상시킬 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
일반적인 메모리 시스템에서 메모리 컨트롤러는 미리 정해진 파라미터들을 사용하여 메모리 장치의 동작을 일률적으로 제어한다.
그런데 메모리 장치의 경우 메모리 셀 어레이의 메모리 블록들 별로 물리적인 특성이 서로 상이할 수 있고, 메모리 셀 어레이의 특정 블록에 대해서만 리프레시가 필요한 경우가 있다.
따라서 메모리 컨트롤러가 메모리 장치에 포함되는 메모리 블록들의 동작을 동일한 기준에 따라 제어하는 경우 메모리 시스템의 퍼포먼스가 떨어지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 셀 어레이에 포함되는 메모리 블록들의 물리 정보를 메모리 컨트롤러에 제공할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이, 다목적 레지스터(Multi Purpose Register; MPR) 및 제어부를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 구비한다. 상기 다목적 레지스터는 상기 복수의 메모리 블록들의 물리 정보를 저장한다. 상기 제어부는 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 출력한다.
일 실시예에 있어서, 상기 물리 정보는 상기 복수의 메모리 블록들 각각의 주소 정보를 포함할 수 있다.
상기 주소 정보는 상기 복수의 메모리 블록들 각각의 시작 주소를 포함할 수 있다.
상기 주소 정보는 상기 메모리 셀 어레이의 최초 주소 및 상기 복수의 메모리 블록들의 사이즈를 포함할 수 있다.
상기 메모리 장치는 리프레시 주소를 수신하고, 상기 복수의 메모리 블록들 중에서 상기 리프레시 주소를 시작 주소로 하는 메모리 블록에 대해 리프레시 동작을 수행하는 리프레시 제어 회로를 더 포함할 수 있다.
상기 물리 정보는 상기 복수의 메모리 블록들 각각의 동작 속도를 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 구비하고, 상기 다목적 레지스터는 상기 메모리 셀 어레이에 포함되는 상기 복수의 페이지들 중에서 리페어된 페이지들의 주소를 더 저장하고, 상기 제어부는 상기 MPR 독출 명령에 응답하여 상기 리페어된 페이지들의 주소를 더 출력할 수 있다.
상기 제어부는 상기 MPR 독출 명령에 응답하여 제1 시간 구간 동안 상기 복수의 메모리 블록들의 물리 정보를 순차적으로 출력하고, 제2 시간 구간 동안 상기 리페어된 페이지들의 주소를 순차적으로 출력할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 메모리 셀 어레이에 포함되는 복수의 메모리 블록들의 물리 정보를 저장하는 다목적 레지스터(Multi Purpose Register; MPR)를 구비한다. 상기 메모리 컨트롤러는 상기 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 초기 파워업 구간 동안 상기 메모리 장치에 MPR 독출 명령을 제공하고, 상기 메모리 장치는 상기 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 상기 메모리 컨트롤러에 제공한다.
일 실시예에 있어서, 상기 물리 정보는 상기 복수의 메모리 블록들 각각의 주소 정보를 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 각각의 주소 정보에 기초하여 상기 복수의 메모리 블록들 중에서 리프레시가 필요한 메모리 블록을 선택하고, 리프레시 명령 및 상기 선택된 메모리 블록의 시작 주소에 상응하는 리프레시 주소를 상기 메모리 장치에 제공할 수 있다.
상기 메모리 장치는 상기 리프레시 명령에 응답하여 상기 복수의 메모리 블록들 중에서 상기 리프레시 주소를 시작 주소로 하는 메모리 블록에 대해 리프레시 동작을 수행할 수 있다.
상기 복수의 메모리 블록들 각각은 복수의 페이지들을 구비하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중에서 동일한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령(active command)을 제공하는 경우 제1 시간 간격을 두고 상기 연속적인 액티브 명령을 상기 메모리 장치에 제공하고, 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 제1 시간 간격보다 적은 제2 시간 간격을 두고 상기 연속적인 액티브 명령을 상기 메모리 장치에 제공할 수 있다.
상기 다목적 레지스터는 상기 메모리 셀 어레이에 포함되는 상기 복수의 페이지들 중에서 리페어된 페이지들의 주소를 더 저장하고, 상기 메모리 장치는 상기 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 리페어된 페이지들의 주소를 상기 메모리 컨트롤러에 더 제공할 수 있다.
상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 상기 리페어된 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 제1 시간 간격을 두고 상기 연속적인 액티브 명령을 상기 메모리 장치에 제공할 수 있다.
상기 물리 정보는 상기 복수의 메모리 블록들 각각의 동작 속도를 더 포함하고, 상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 각각의 동작 속도에 기초하여 상기 복수의 메모리 블록들을 접근하기 위한 타이밍 파라미터를 상기 복수의 메모리 블록들 별로 상이하게 설정할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 시스템은 커맨드 버스(command bus)의 효율을 높일 수 있고, 소비 전력을 감소시킬 수 있으며, 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 다목적 레지스터(Multi Purpose Register; MPR)의 일 예를 나타내는 도면이다.
도 5는 도 3의 메모리 장치에 포함되는 다목적 레지스터(Multi Purpose Register; MPR)의 다른 예를 나타내는 도면이다.
도 6은 도 3의 메모리 장치에 포함되는 다목적 레지스터(Multi Purpose Register; MPR)의 또 다른 예를 나타내는 도면이다.
도 7은 MPR 독출 명령에 따른 도 3의 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(100)는 메모리 시스템(30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 메모리 장치들(200a~200n) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 어드레스를 입력하고, 데이터 핀(103, 203)을 통해 메모리 장치(200a)로 데이터를 입력하거나 메모리 장치(200a)로부터 데이터를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200a)는 제어부(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(RA MUX)(240), 컬럼 어드레스 래치(CA LATCH)(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이(280), 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 어드레스 변환 회로(225), 다목적 레지스터(Multi Purpose Register; MPR)(300) 및 리프레시 제어 회로(400)를 포함할 수 있다.
상기 메모리 셀 어레이(280)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 각각은 복수의 메모리 블록들로 구분될 수 있다. 상기 복수의 메모리 블록들은 서로 상이한 물리 특성을 가질 수 있다. 예를 들어, 상기 복수의 메모리 블록들의 동작 속도는 서로 상이할 수 있다. 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다. 예를 들어, 하나의 페이지는 하나의 메모리 셀 로우를 포함할 수 있다.
상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
제어부(210)는 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어부(210)는 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어부(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어부(210)는 동기 방식으로 메모리 장치(200a)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 논리 로우 어드레스(RADDL) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 논리 로우 어드레스(RADDL)를 어드레스 변환 회로(225)에 제공하고, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
어드레스 변환 회로(225)는 수신된 논리 로우 어드레스(RADDL)를 메모리 셀 어레이(280)의 각 메모리 셀 로우들을 지정하는 물리 로우 어드레스(RADDP)로 변환하여 로우 어드레스 멀티플렉서(240)에 제공한다. 어드레스 변환 회로(225)는 논리 로우 어드레스(RADDL)를 물리 로우 어드레스(RADDP)로 변환하기 위해 메모리 셀 어레이(280)의 각 메모리 셀 로우들의 논리 로우 어드레스(RADDL)와 물리 로우 어드레스(RADDP)를 연관시켜 저장하는 어드레스 매핑 테이블을 포함할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 변환 회로(225)로부터 물리 로우 어드레스(RADDP)를 수신하고, 리프레시 제어 회로(400)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 리프레시 신호(REF)에 따라 물리 로우 어드레스(RADDP) 또는 리프레시 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 이러한 리프레시 신호(REF)는 메모리 컨트롤러(100)로부터 제공되는 오토 리프레시 커맨드에 기초하여 생성될 수도 있고 메모리 장치(200a)의 셀프 리프레시 모드에서 내부적으로 생성될 수도 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
다목적 레지스터(300)는 메모리 셀 어레이(280)에 포함되는 상기 복수의 메모리 블록들의 물리 정보를 저장할 수 있다.
메모리 시스템(30)의 초기 파워업(power-up) 구간 동안 메모리 컨트롤러(100)는 제어부(210)에 MPR 독출 명령을 제공하고, 제어부(210)는 상기 MPR 독출 명령에 응답하여 다목적 레지스터(300)에 저장된 상기 복수의 메모리 블록들의 물리 정보를 메모리 컨트롤러(100)에 제공할 수 있다.
일 실시예에 있어서, 다목적 레지스터(300)에 저장되는 상기 복수의 메모리 블록들의 물리 정보는 상기 복수의 메모리 블록들 각각의 주소 정보를 포함할 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 메모리 셀 어레이(280)에 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n)이 포함되는 경우, 다목적 레지스터(300)는 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n) 각각의 시작 주소(RADDL1, RADDL2, ..., RADDLn)를 저장할 수 있다. 이 경우, 제어부(210)는 상기 MPR 독출 명령에 응답하여 다목적 레지스터(300)에 저장된 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n)의 시작 주소(RADDL1, RADDL2, ..., RADDLn)를 순차적으로 메모리 컨트롤러(100)에 제공할 수 있다.
또는, 메모리 셀 어레이(280)에 포함되는 복수의 메모리 블록들이 동일한 크기를 갖는 경우, 다목적 레지스터(300)는 메모리 셀 어레이(280)의 최초 주소 및 상기 복수의 메모리 블록들의 사이즈만을 저장할 수 있다. 이 경우, 제어부(210)는 상기 MPR 독출 명령에 응답하여 다목적 레지스터(300)에 저장된 상기 최초 주소 및 상기 사이즈를 메모리 컨트롤러(100)에 제공할 수 있다.
메모리 컨트롤러(100)는 초기 파워업 구간 동안 메모리 장치(200a)로부터 상기 복수의 메모리 블록들 각각의 시작 주소를 제공받으므로, 이후 상기 복수의 메모리 블록들 중에서 어떤 메모리 블록에 대해 기입 동작 및 독출 동작이 수행되었는지 및 현재 어떤 메모리 블록에 데이터가 저장되어 있는지 여부를 알 수 있다. 따라서 메모리 컨트롤러(100)는 메모리 장치(200a)에 포함되는 모든 메모리 블록들에 대해 주기적으로 또는 비주기적으로 리프레시를 시키지 않고, 현재 데이터가 저장되어 있어 리프레시가 필요한 메모리 블록에 대해서만 리프레시를 시킬 수 있다.
이를 위해, 메모리 컨트롤러(100)는 초기 파워업 구간 동안 메모리 장치(200a)로부터 수신한 상기 복수의 메모리 블록들 각각의 시작 주소에 기초하여 상기 복수의 메모리 블록들 중에서 리프레시가 필요한 메모리 블록을 선택하고, 리프레시 명령(REF) 및 상기 선택된 메모리 블록의 시작 주소에 상응하는 리프레시 주소(REFA)를 메모리 장치(200a)에 제공할 수 있다. 리프레시 명령(REF)은 커맨드 핀(101, 201)을 통해 메모리 컨트롤러(100)로부터 제어부(210)에 제공되고, 리프레시 주소(REFA)는 어드레스 핀(102, 202)을 통해 메모리 컨트롤러(100)로부터 어드레스 레지스터(220)에 제공될 수 있다.
메모리 장치(200a)는 리프레시 명령(REF)에 응답하여 상기 복수의 메모리 블록들 중에서 리프레시 주소(REFA)를 시작 주소로 하는 메모리 블록에 대해 선택적으로 리프레시 동작을 수행할 수 있다. 예를 들면, 어드레스 레지스터(220)는 리프레시 주소(REFA)를 제어부(210)에 제공하고, 제어부(210)는 리프레시 명령(REF)에 응답하여 리프레시 주소(REFA)를 리프레시 제어 회로(400)에 제공하고 리프레시 명령(REF)을 로우 어드레스 멀티플렉서(240)에 제공하고, 리프레시 제어 회로(400)는 상기 복수의 메모리 블록들 중에서 리프레시 주소(REFA)를 시작 주소로 하는 메모리 블록에 포함되는 복수의 페이지들 각각의 논리 로우 어드레스를 리프레시 로우 어드레스(REF_ADDR)로서 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
상술한 바와 같이, 메모리 시스템(30)은 리프레시가 필요한 메모리 블록에 대해서만 선택적으로 리프레시 동작을 수행함으로써 커맨드 버스(command bus)의 효율을 높일 수 있고, 소비 전력을 감소시킬 수 있다.
한편, 메모리 컨트롤러(100)는 초기 파워업 구간 동안 메모리 장치(200a)로부터 상기 복수의 메모리 블록들 각각의 시작 주소를 제공받으므로, 이후 접근하는 페이지가 상기 복수의 메모리 블록들 중에서 어떤 메모리 블록에 포함되는지를 알 수 있다. 또한, 메모리 장치(200a)의 동일한 뱅크 어레이에서 서로 상이한 메모리 블록에 포함되는 페이지들을 연속적으로 접근하는 경우, 현재 오픈되어 있는 페이지를 프리차지하지 않고 새로운 페이지를 오픈할 수 있다.
따라서 메모리 컨트롤러(100)는 상기 복수의 메모리 블록들 중에서 동일한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령(active command)(예를 들면, 기입 명령 또는 독출 명령)을 제공하는 경우 미리 정해진 로우 사이클 시간(row cycle time; tRC)의 간격을 두고 상기 연속적인 액티브 명령을 메모리 장치(200a)에 제공하고, 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 미리 정해진 로우 사이클 시간(row cycle time; tRC) 간격보다 적은 시간 간격을 두고 상기 연속적인 액티브 명령을 메모리 장치(200a)에 제공할 수 있다. 이로써 메모리 시스템(30)의 전체적인 동작 속도를 향상시킬 수 있다.
다른 실시예에 있어서, 다목적 레지스터(300)에 저장되는 상기 복수의 메모리 블록들의 물리 정보는 상기 복수의 메모리 블록들 각각의 동작 속도를 더 포함할 수 있다. 상기 동작 속도는 상응하는 메모리 블록에 포함되는 페이지들의 기입 회복 시간(write recovery time; tWR)일 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 메모리 셀 어레이(280)에 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n)이 포함되는 경우, 다목적 레지스터(300)는 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n) 각각의 시작 주소(RADDL1, RADDL2, ..., RADDLn) 및 동작 속도(SP1, SP2, ..., SPn)를 연관시켜 저장할 수 있다. 이 경우, 제어부(210)는 상기 MPR 독출 명령에 응답하여 다목적 레지스터(300)에 저장된 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n)의 시작 주소(RADDL1, RADDL2, ..., RADDLn) 및 동작 속도(SP1, SP2, ..., SPn)의 쌍을 순차적으로 메모리 컨트롤러(100)에 제공할 수 있다.
메모리 컨트롤러(100)는 초기 파워업 구간 동안 메모리 장치(200a)로부터 제공되는 상기 복수의 메모리 블록들 각각의 시작 주소 및 동작 속도에 기초하여 상기 복수의 메모리 블록들을 접근하기 위한 타이밍 파라미터를 상기 복수의 메모리 블록들 별로 상이하게 설정할 수 있다. 상기 타이밍 파라미터는 기입 회복 시간(write recovery time; tWR), 접근 시간(access time; tAC) 및 로우 사이클 시간(row cycle time; tRC) 등일 수 있다. 예를 들어, 메모리 컨트롤러(100)는 동작 속도가 상대적으로 빠른 메모리 블록에 접근하는 경우에는 상대적으로 적은 값을 갖는 타이밍 파라미터를 사용하여 접근하고, 동작 속도가 상대적으로 느린 메모리 블록에 접근하는 경우에는 상대적으로 큰 값을 갖는 타이밍 파라미터를 사용하여 접근할 수 있다.
상술한 바와 같이, 메모리 시스템(30)은 상기 복수의 메모리 블록들의 동작 속도에 기초하여 상기 복수의 메모리 블록들을 접근하기 위한 상기 타이밍 파라미터를 상기 복수의 메모리 블록들 별로 상이하게 설정함으로써 메모리 시스템(30)의 전체적인 동작 속도를 향상시킬 수 있다.
또 다른 실시예에 있어서, 다목적 레지스터(300)는 메모리 셀 어레이(280)에 포함되는 상기 복수의 메모리 페이지들 중에서 리페어된 페이지들의 주소들을 더 저장할 수 있다. 상기 리페어된 페이지들은 상기 복수의 메모리 블록들 중의 리던던시 블록에 포함되는 페이지로 대체될 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 메모리 셀 어레이(280)에 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n)이 포함되는 경우, 다목적 레지스터(300)는 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n) 각각의 시작 주소(RADDL1, RADDL2, ..., RADDLn) 및 메모리 셀 어레이(280)에 포함되는 상기 복수의 메모리 페이지들 중에서 리페어된 페이지들의 주소들(RPA1, RPA2, ..., RPAm)을 저장할 수 있다. 이 경우, 제어부(210)는 상기 MPR 독출 명령에 응답하여 다목적 레지스터(300)에 저장된 제1 내지 제n 메모리 블록들(2811, 2812, ..., 281n)의 시작 주소(RADDL1, RADDL2, ..., RADDLn) 및 메모리 셀 어레이(280)에 포함되는 상기 복수의 메모리 페이지들 중에서 리페어된 페이지들의 주소들(RPA1, RPA2, ..., RPAm)을 메모리 컨트롤러(100)에 제공할 수 있다.
도 7은 MPR 독출 명령에 따른 도 3의 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 제어부(210)는 커맨드 핀(CMDP)(201)을 통해 메모리 컨트롤러(100)로부터 MPR 독출 명령(MPRR)을 수신하는 경우, 데이터 핀(DQP)(203)을 통해 메모리 컨트롤러(100)에 제1 시간 구간(tBLOCK) 동안 상기 복수의 메모리 블록들의 시작 주소(RADDL1, RADDL2, ..., RADDLn)를 순차적으로 제공하고 제2 시간 구간(tREPAIR) 동안 상기 리페어된 페이지들의 주소들(RPA1, RPA2, ..., RPAm)을 순차적으로 제공할 수 있다. 제1 시간 구간(tBLOCK) 및 제2 시간 구간(tREPAIR)의 길이는 메모리 셀 어레이(280)의 사이즈 및 상기 복수의 메모리 블록들의 개수에 기초하여 설정될 수 있다.
메모리 컨트롤러(100)는 초기 파워업 구간 동안 메모리 장치(200a)로부터 상기 복수의 메모리 블록들 각각의 시작 주소를 제공받으므로, 이후 접근하는 페이지가 상기 복수의 메모리 블록들 중에서 어떤 메모리 블록에 포함되는지를 알 수 있다. 또한, 메모리 장치(200a)의 동일한 뱅크 어레이에서 서로 상이한 메모리 블록에 포함되는 페이지들을 연속적으로 접근하는 경우, 현재 오픈되어 있는 페이지를 프리차지하지 않고 새로운 페이지를 오픈할 수 있다.
따라서 메모리 컨트롤러(100)는 상기 복수의 메모리 블록들 중에서 동일한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령(active command)(예를 들면, 기입 명령 또는 독출 명령)을 제공하는 경우 미리 정해진 로우 사이클 시간(row cycle time; tRC)의 간격을 두고 상기 연속적인 액티브 명령을 메모리 장치(200a)에 제공하고, 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 미리 정해진 로우 사이클 시간(row cycle time; tRC) 간격보다 적은 시간 간격을 두고 상기 연속적인 액티브 명령을 메모리 장치(200a)에 제공할 수 있다.
그러나 연속적인 액티브 명령을 수행하는 페이지들이 서로 상이한 메모리 블록에 포함되는 주소를 갖는다고 할지라도, 상기 페이지들이 리페어된 페이지들인 경우 상기 페이지들은 리던던시 블록에 포함되는 페이지들로 대체되므로 상기 페이지들은 동일한 메모리 블록에 포함될 수 있다. 이 경우 상기 연속적인 액티브 명령이 상기 미리 정해진 로우 사이클 시간(row cycle time; tRC)의 간격보다 적은 시간 간격을 갖는 경우 동작 오류가 발생할 수 있다.
이를 방지하기 위해, 메모리 컨트롤러(100)는 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 상기 리페어된 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 미리 정해진 로우 사이클 시간(row cycle time; tRC)의 간격을 두고 상기 연속적인 액티브 명령을 메모리 장치(200a)에 제공할 수 있다.
상술한 바와 같이, 메모리 장치(200a)는 메모리 셀 어레이(280)에 포함되는 상기 복수의 메모리 페이지들 중에서 리페어된 페이지들의 주소들(RPA1, RPA2, ..., RPAm)을 메모리 컨트롤러(100)에 추가적으로 제공함으로써 메모리 컨트롤러(100)는 연속적인 액티브 명령을 수행하는 페이지들이 서로 상이한 메모리 블록에 포함되는지 여부 및 상기 연속적인 액티브 명령을 수행하는 페이지들이 리페어된 페이지들인지 여부를 함께 고려하여 메모리 장치(200a)에 제공하는 상기 연속적인 액티브 명령의 인터벌을 제어할 수 있다. 이로써 메모리 시스템(30)의 전체적인 동작 속도를 향상시키면서 동작 오류를 줄일 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 8을 참조하면, 메모리 모듈(700)은 복수의 메모리 장치들(720)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(700)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.
메모리 모듈(700)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 메모리 장치들(720)에 제공하는 버퍼(710)를 더 포함할 수 있다.
버퍼(710)와 메모리 장치들(720) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(710)와 메모리 장치들(720) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(710)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(710)의 로드만을 구동함으로써 메모리 모듈(700)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(700)은 보다 많은 수의 메모리 장치들(720) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(700)을 포함할 수 있다.
메모리 장치(720)는 메모리 셀 어레이에 포함되는 복수의 메모리 블록들의 물리 정보를 저장하는 다목적 레지스터(Multi Purpose Register; MPR)를 포함할 수 있다. 상기 메모리 컨트롤러는 초기 파워업(power-up) 구간 동안 메모리 장치(720)에 MPR 독출 명령을 제공하고, 메모리 장치(720)는 상기 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 상기 메모리 컨트롤러에 제공할 수 있다. 상기 메모리 컨트롤러는 메모리 장치(720)에 포함되는 메모리 블록들의 물리 정보에 기초하여 상기 메모리 블록들을 서로 상이하게 제어함으로써 전체적인 퍼포먼스를 향상시킬 수 있다. 메모리 장치(720)는 도 3에 도시된 메모리 장치(200a)로 구현될 수 있다. 도 3의 메모리 장치(200a)의 구성 및 동작에 대해서는 도 1 내지 7을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(720)에 대한 상세한 설명은 생략한다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 9를 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인퍼페이스(830), 비휘발성 메모리 장치(NVM)(840), 메모리 시스템(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 시스템(850)은 메모리 컨트롤러(851) 및 메모리 장치(852)를 포함할 수 있다. 메모리 장치(852)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(852)는 메모리 셀 어레이에 포함되는 복수의 메모리 블록들의 물리 정보를 저장하는 다목적 레지스터(Multi Purpose Register; MPR)를 포함할 수 있다. 메모리 컨트롤러(851)는 초기 파워업(power-up) 구간 동안 메모리 장치(852)에 MPR 독출 명령(MPRR)을 제공하고, 메모리 장치(852)는 MPR 독출 명령(MPRR)에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보(INFO)를 메모리 컨트롤러(851)에 제공할 수 있다. 메모리 컨트롤러(851)는 메모리 장치(852)에 포함되는 메모리 블록들의 물리 정보에 기초하여 상기 메모리 블록들을 서로 상이하게 제어함으로써 전체적인 퍼포먼스를 향상시킬 수 있다. 메모리 시스템(850)은 도 2에 도시된 메모리 시스템(30)으로 구현될 수 있다. 도 2의 메모리 시스템(30)의 구성 및 동작에 대해서는 도 1 내지 7을 참조하여 상세히 설명하였으므로, 여기서는 메모리 시스템(850)에 대한 상세한 설명은 생략한다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 10을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 10에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.
프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(940)은 메모리 컨트롤러(911)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치(941)는 메모리 셀 어레이에 포함되는 복수의 메모리 블록들의 물리 정보를 저장하는 다목적 레지스터(Multi Purpose Register; MPR)를 포함할 수 있다. 메모리 컨트롤러(911)는 초기 파워업(power-up) 구간 동안 메모리 장치(941)에 MPR 독출 명령(MPRR)을 제공하고, 메모리 장치(941)는 MPR 독출 명령(MPRR)에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보(INFO)를 메모리 컨트롤러(911)에 제공할 수 있다. 메모리 컨트롤러(911)는 메모리 장치(941)에 포함되는 메모리 블록들의 물리 정보에 기초하여 상기 메모리 블록들을 서로 상이하게 제어함으로써 전체적인 퍼포먼스를 향상시킬 수 있다. 메모리 컨트롤러(911) 및 메모리 장치(941)를 포함하는 메모리 시스템은 도 2에 도시된 메모리 시스템(30)으로 구현될 수 있다. 도 2의 메모리 시스템(30)의 구성 및 동작에 대해서는 도 1 내지 7을 참조하여 상세히 설명하였으므로, 여기서는 메모리 컨트롤러(911) 및 메모리 장치(941)에 대한 상세한 설명은 생략한다.
입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 10에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 시스템을 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 복수의 메모리 블록들을 구비하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들의 물리 정보를 저장하는 다목적 레지스터(Multi Purpose Register; MPR); 및
    MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 출력하는 제어부를 포함하고,
    초기 파워업 구간 동안 상기 MPR 독출 명령을 수신하고,
    상기 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 출력하며,
    상기 물리 정보는 상기 복수의 메모리 블록들 각각의 주소 정보를 포함하고,
    상기 복수의 메모리 블록들 각각의 주소 정보에 기초하여 상기 복수의 메모리 블록들 중에서 리프레시가 필요한 메모리 블록을 선택하여, 리프레시 명령 및 상기 선택된 메모리 블록의 시작 주소에 상응하는 리프레시 주소를 수신하며,
    상기 복수의 메모리 블록들 각각은 복수의 페이지들을 구비하고,
    상기 복수의 메모리 블록들 중에서 동일한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령(active command)이 필요한 경우 제1 시간 간격을 두고 상기 연속적인 액티브 명령을 수신하고, 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령이 필요한 경우 상기 제1 시간 간격보다 적은 제2 시간 간격을 두고 상기 연속적인 액티브 명령을 수신하는 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 리프레시 주소를 수신하고, 상기 복수의 메모리 블록들 중에서 상기 리프레시 주소를 시작 주소로 하는 메모리 블록에 대해 리프레시 동작을 수행하는 리프레시 제어 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 물리 정보는 상기 복수의 메모리 블록들 각각의 동작 속도를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1 항에 있어서,
    상기 다목적 레지스터는 상기 메모리 셀 어레이에 포함되는 상기 복수의 페이지들 중에서 리페어된 페이지들의 주소를 더 저장하고,
    상기 제어부는 상기 MPR 독출 명령에 응답하여 상기 리페어된 페이지들의 주소를 더 출력하는 것을 특징으로 하는 메모리 장치.
  6. 메모리 셀 어레이에 포함되는 복수의 메모리 블록들의 물리 정보를 저장하는 다목적 레지스터(Multi Purpose Register; MPR)를 구비하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 초기 파워업 구간 동안 상기 메모리 장치에 MPR 독출 명령을 제공하고,
    상기 메모리 장치는 상기 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 복수의 메모리 블록들의 물리 정보를 상기 메모리 컨트롤러에 제공하며,
    상기 물리 정보는 상기 복수의 메모리 블록들 각각의 주소 정보를 포함하고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 각각의 주소 정보에 기초하여 상기 복수의 메모리 블록들 중에서 리프레시가 필요한 메모리 블록을 선택하고, 리프레시 명령 및 상기 선택된 메모리 블록의 시작 주소에 상응하는 리프레시 주소를 상기 메모리 장치에 제공하며,
    상기 복수의 메모리 블록들 각각은 복수의 페이지들을 구비하고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중에서 동일한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령(active command)을 제공하는 경우 제1 시간 간격을 두고 상기 연속적인 액티브 명령을 상기 메모리 장치에 제공하고, 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 제1 시간 간격보다 적은 제2 시간 간격을 두고 상기 연속적인 액티브 명령을 상기 메모리 장치에 제공하는 메모리 시스템.
  7. 삭제
  8. 삭제
  9. 제6 항에 있어서, 상기 다목적 레지스터는 상기 메모리 셀 어레이에 포함되는 상기 복수의 페이지들 중에서 리페어된 페이지들의 주소를 더 저장하고,
    상기 메모리 장치는 상기 MPR 독출 명령에 응답하여 상기 다목적 레지스터에 저장된 상기 리페어된 페이지들의 주소를 상기 메모리 컨트롤러에 더 제공하고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 중에서 서로 상이한 메모리 블록에 포함되는 상기 리페어된 페이지들에 대해 연속적인 액티브 명령을 제공하는 경우 상기 제1 시간 간격을 두고 상기 연속적인 액티브 명령을 상기 메모리 장치에 제공하는 것을 특징으로 하는 메모리 시스템.
  10. 제6 항에 있어서, 상기 물리 정보는 상기 복수의 메모리 블록들 각각의 동작 속도를 더 포함하고,
    상기 메모리 컨트롤러는 상기 복수의 메모리 블록들 각각의 동작 속도에 기초하여 상기 복수의 메모리 블록들을 접근하기 위한 타이밍 파라미터를 상기 복수의 메모리 블록들 별로 상이하게 설정하는 것을 특징으로 하는 메모리 시스템.
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