KR20150099928A

KR20150099928A - 반도체 메모리 장치 및 메모리 시스템

Info

Publication number: KR20150099928A
Application number: KR1020140021092A
Authority: KR
Inventors: 장민수; 한공흠; 박철성; 유장우; 이창용; 장태성
Original assignee: 삼성전자주식회사
Priority date: 2014-02-24
Filing date: 2014-02-24
Publication date: 2015-09-02
Also published as: US20150242352A1; US10318469B2

Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 데이터 반전 회로를 포함한다. 상기 데이터 반전 회로는 서로 다른 제1 데이터 라인들을 통하여 상기 메모리 셀 어레이에 저장된 제1 및 제2 단위 데이터를 수신하고, 상기 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들의 토글링 회수에 기초하여 상기 제2 단위 데이터를 반전 여부를 결정하여 상기 제2 데이터 라인을 통하여 상기 데이터 입출력 버퍼에 전송한다.

Description

반도체 메모리 장치 및 메모리 시스템{Semiconductor memory device and memory system including the same}

본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

반도체 장치에서 데이터를 독출하거나 기입할 때, 순차적으로 전송되는 데이터의 비트가 변화하게 된다. 전송되는 데이터의 비트의 변화가 빈번한 경우에 메모리 장치에서 데이터의 입출력에 따라 전력 소모가 많아지게 된다. 이에 대한 해결책으로 버스 인코딩 방법이 사용되어 왔다. 이러한 버스 인코딩 방법 중 하나로서, 버스 인버터 코딩 방법이 있다. 버스 인버터 코딩은 버스에서 데이터 값의 변화가 가능한 한 적게 발생하도록 하여 데이터 전송시 버스 선들의 변화화는 횟수를 감소시켜 동적 소비 전력을 감소시키는 방법이다.

이에 따라, 본 발명의 일 목적은 동작 스피드의 손실 없이 데이터 반전 스킴을 사용할 수 있는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는데 있다.

상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 데이터 반전 회로를 포함한다. 상기 데이터 반전 회로는 서로 다른 제1 데이터 라인들을 통하여 상기 메모리 셀 어레이에 저장된 제1 및 제2 단위 데이터를 수신하고, 상기 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들의 토글링 회수에 기초하여 상기 제2 단위 데이터를 반전 여부를 결정하여 상기 제2 데이터 라인을 통하여 상기 데이터 입출력 버퍼에 전송한다.

예시적인 실시예에 있어서, 상기 데이터 반전 회로는 상기 토글링 회수가 상기 제1 및 제2 단위 데이터들의 데이터 폭의 절반보다 큰 경우에 상기 제2 단위 데이터를 반전시킬 수 있다.

예시적인 실시예에 있어서, 상기 데이터 반전 회로는 상기 토글링 회수가 상기 제1 및 제2 단위 데이터들의 데이터 폭의 절반 이하인 경우에 상기 제2 단위 데이터를 유지시킬 수 있다.

예시적인 실시예에 있어서, 상기 데이터 반전 회로는 상기 제1 및 제2 단위 데이터들의 대응 비트들의 상기 토글링 회수에 기초하여 상기 제1 단위 데이터가 전송되는 동안에 상기 제2 단위 데이터의 반전 여부를 결정하는 제1 플래그 신호를 발생하는 제1 플래그 발생기; 전송 제어 신호 및 상기 제1 플래그 신호에 기초하여 제2 플래그 신호를 발생하는 제2 플래그 발생기; 및 상기 전송 제어 신호, 상기 제1 플래그 신호 및 상기 제2 플래그 신호에 기초하여 상기 제1 단위 데이터는 유지하여 상기 데이터 입출력 버퍼에 전송하고, 상기 제2 단위 데이터는 반전시키거나 유지하여 상기 데이터 입출력 버퍼에 전송하는 선택적 데이터 반전부를 포함할 수 있다.

상기 토글링 회수가 상기 제1 및 제2 단위 데이터들의 데이터 폭의 절반보다 큰 경우에 상기 제1 플래그 신호는 제1 로직 레벨을 가질 수 있다.

상기 전송 제어 신호에 기초하여 상기 제1 단위 데이터가 상기 데이터 입출력 버퍼에 전송되는 동안, 상기 제2 플래그 신호는 상기 제1 로직 레벨과는 다른 제2 로직 레벨을 가질 수 있다.

상기 전송 제어 신호에 기초하여 상기 제2 단위 데이터가 상기 데이터 입출력 버퍼에 전송되는 동안, 상기 제2 플래그 신호는 상기 제1 플래그 신호와 동일한 로직 레벨을 가질 수 있다.

상기 제1 플래그 발생기는 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들 각각의 동일성 여부를 나타내는 복수의 비교 신호들을 발생하는 비교 회로부; 및 상기 비교 회로부에 연결되고, 상기 복수의 비교 신호들을 수신하여 상기 토글링 회수를 카운팅하여 상기 제1 플래그 신호를 제공하는 카운터를 포함할 수 있다.

상기 비교 회로부는 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들 각각에 대하여 배타적 오어 연산을 수행하여 상기 복수의 비교 신호들을 각각 제공하는 복수의 배타적 오어 게이트들을 포함할 수 있다.

상기 제2 플래그 발생기는 상기 제1 플래그 신호를 수신하는 제1 입력 단자, 접지 전압에 연결되는 제2 입력 단자 및 상기 전송 제어 신호를 수신하는 제어 단자를 구비하는 멀티플렉서를 포함할 수 있다.

상기 선택적 데이터 반전부는 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들 각각을 수신하는 복수의 단위 회로들을 포함하고, 상기 단위 회로들 각각은 상기 제2 단위 데이터의 비트를 수신하는 제1 입력 단자, 상기 제2 단위 데이터의 비트의 반전 비트를 수신하는 제2 입력 단자 및 상기 제1 플래그 신호를 수신하는 제어 단자를 구비하는 제1 멀티플렉서; 상기 제1 멀티플렉서의 출력을 수신하는 제1 입력 단자, 상기 제2 단위 데이터의 비트를 수신하는 제2 입력 단자 및 상기 전송 제어 신호를 수신하는 제어 단자를 구비하는 제2 멀티플렉서; 및 상기 제2 멀티플렉서의 출력을 수신하는 제1 입력 단자, 상기 제2 멀티플렉서의 출력의 반전된 버전을 수신하는 제2 입력 단자 및 상기 제2 플래그 신호를 수신하는 제어 단자를 구비하는 제3 멀티플렉서를 포함할 수 있다.

상기 전송 제어 신호는 상기 제1 단위 데이터가 전송되는 동안에는 제1 로직 레벨을 가지고, 상기 제2 단위 데이터가 전송되는 동안에는 상기 제1 로직 레벨과는 다른 제2 로직 레벨을 가질 수 있다.

상기 데이터 반전 회로는 클럭 신호 및 독출 커맨드에 기초하여 상기 전송 제어 신호를 발생하는 전송 신호 발생기를 더 포함할 수 있다.

예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제1 단위 데이터 및 상기 제2 단위 데이터의 비트들을 직렬화하여 상기 데이터 입출력 버퍼에 제공하는 직렬화기를 더 포함할 수 있다.

예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 제2 플래그 신호를 수신하고 상기 제2 플래그 신호를 외부의 메모리 컨트롤러에 제공하는 플래그 버퍼를 더 포함할 수 있다.

상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이 및 데이터 반전 회로를 포함한다. 상기 데이터 반전 회로는 상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 서로 다른 데이터 라인들을 통하여 상기 메모리 셀 어레이에 저장된 제1 및 제2 단위 데이터를 수신하고, 상기 제1 단위 데이터가 데이터 버스를 통하여 데이터 입출력 버퍼에 전송되는 동안에 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들의 토글링 회수에 기초하여 상기 제2 단위 데이터를 반전 여부를 결정하여 상기 데이터 버스를 통하여 상기 데이터 입출력 버퍼에 전송한다.

본 발명에 실시예들에 따르면, 반도체 메모리 장치는 메모리 셀 어레이로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송하는 데이터 반전 회로를 포함할 수 있다. 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치들 중 하나의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 입출력 게이팅 회로의 구성을 나타내는 블록도이다.
도 5는 도 3의 반도체 메모리 장치에서 제1 뱅크 센스 앰프, 데이터 반전 회로 어레이 및 데이터 입출력 버퍼의 연결 관계를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 도 5의 데이터 반전 회로의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 도 6의 제1 플래그 발생기의 일 예를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 도 6의 제1 플래그 발생기의 다른 예를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 도 6의 제2 플래그 발생기를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 도 6의 선택적 데이터 반전부의 구성을 나타내는 회로도이다.
도 11은 도 3의 반도체 메모리 장치의 독출 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 일 실시예에 따라 제2 플래그 신호에 응답하여 제2 출력 단위 데이터가 선택적으로 반전되는 것을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 도 2의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.

도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 메모리 장치들(200a~200n)을 포함할 수 있다.

호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.

메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).

또한, 메모리 컨트롤러(100)는 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200n)의 동작을 제어한다.

실시예에 따라, 메모리 장치들(200a~200n) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.

도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.

도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 메모리 장치(200a)만을 예로 들어 설명한다.

도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 별도의 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터 블록(DTA)을 교환하고, 별도의 핀들(104, 204)은 전송선(TL4)을 통하여 제2 플래그 신호(FLAG2)를 전송할 수 있다. 제2 플래그 신호(FLAG2)는 후술되는 바와 같이 데이터 블록(DTA)에 포함되는 복수의 단위 데이터들 각각의 반전 여부를 나타낼 수 있다.

도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 메모리 장치(200a)로 데이터를 입력하거나 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 어드레스를 입력하거나, 메모리 장치(200a)로부터 어드레스를 출력할 수 있다. 또한 메모리 컨트롤러(100)는 별도의 핀들(104, 204)을 통하여 반도체 메모리 장치(200a)로부터 제2 플래그 신호(FLAG2)를 전송받을 수 있다. 여기서 별도의 핀들(104, 204)은 데이터 마스크 핀일 수 있다. 즉 메모리 컨트롤러(100)는 기입 동작시에는 별도의 핀들(104, 204)을 통하여 반도체 메모리 장치(200a)에 데이터 마스크 신호를 전송할 수 있다. 반도체 메모리 장치(200)는 데이터 마스크 신호에 응답하여 복수의 단위 데이터를 각각에 대하여 선택적으로 마스크된 기입 동작을 수행할 수 있다. 또한 메모리 컨트롤러(100)는 기입 동작시에는 별도의 핀들(104, 204)을 통하여 반도체 메모리 장치(200a)로부터 제2 플래그 신호(FLAG2)를 수신할 수 있다.

도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치들 중 하나의 구성을 나타내는 블록도이다.

반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(300), 데이터 입출력 버퍼(299), 플래그 버퍼(290), 리프레쉬 어드레스 생성기(297) 및 플래그 버퍼(290)를 포함할 수 있다.

상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.

또한, 실시예에 따라, 반도체 메모리 장치(200a)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate)4 SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.

어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 생성기(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 저장하는 독출 데이터 래치들, 독출 데이터 래치들에 저장된 데이터를 선택적으로 반전시키는 데이터 반전 회로들 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 뱅크 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 상기 데이터 반전 회로에 의하여 선택적으로 반전되어 데이터 입출력 버퍼(299)에 전송될 수 있다. 즉 입출력 게이팅 회로(290)에 포함되는 데이터 반전 회로는 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d) 중 하나로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼(299)에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력 버퍼(299)에 전송할 수 있다.

데이터 입출력 버퍼(299)는 메모리 컨트롤러(100)로부터의 데이터 블록(DTA)을 입출력 게이팅 회로(300)에 제공하고, 입출력 게이팅 회로(300)로부터의 독출 데이터를 메모리 컨트롤러(100)에 제공할 수 있다.

제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작을 수행하도록 제어 신호를 생성할 수 있고, 독출 동작을 수행하도록 독출 신호(RD) 생성할 수 있다. 제어 로직(210a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 반도체 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다. 또한, 제어 로직(210)은 리프레쉬 어드레스 생성기(297)가 리프레쉬를 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성하도록 리프레쉬 어드레스 생성기(297)를 제어할 수 있다.

플래그 버퍼(290)는 데이터 입출력 회로(300)에 포함되는 데이터 반전 회로에서 제공되며 제2 단위 데이터의 반전 여부를 나타내는 제2 플래그 신호(FLAG2)를 수신하고, 수신된 제2 플래그 신호(FLAG2)를 임시로 저장하고, 저장된 제2 플래그 신호(FLAG2)를 데이터 마스크 핀(204)을 통하여 메모리 컨트롤러(100)에 전송할 수 있다.

도 4는 본 발명의 일 실시예에 따른 도 3의 입출력 게이팅 회로의 구성을 나타내는 블록도이다.

도 4를 참조하면, 입출력 게이팅 회로(300)는 병렬화기(deserilaixer, DESER; 310), 기입 드라이버(320), 직렬화기(serializer, SER; 330) 및 적어도 하나의 데이터 반전 회로(400)를 포함하여 구성될 수 있다.

병렬화기(310)는 데이터 입출력 버퍼(299)로부터 제공되는 직렬의 기입 데이터 블록(WDTA)을 병렬화하여 기입 드라이버(320)에 제공한다. 기입 드라이버(320)는 병렬화된 기입 데이터 블록에 포함되는 복수의 단위 데이터들을 제1 내지 제4 뱅크 센스 앰프들(285) 중 하나를 통하여 메모리 셀 어레이의 해당 영역에 기입할 수 있다. 적어도 하나의 데이터 반전 회로(400)는 제1 내지 제4 뱅크 센스 앰프들(285) 중 하나로부터 서로 다른 제1 데이터 라인들을 통하여 메모리 셀 어레이에 저장된 제1 및 제2 단위 데이터들을 제공받아 제1 단위 데이터가 데이터 입출력 버퍼(299)에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정할 수 있다. 직렬화기(330)는 데이터 반전 회로(400)로부터 제공되는 제1 및 제2 단위 데이터들을 직렬화하여 직렬 독출 데이터 블록(RDTA)을 데이터 입출력 버퍼(299)에 제공할 수 있다. 도 4에서 하나의 데이터 반전 회로(400)가 도시되었지만, 복수의 데이터 반전 회로들이 데이터 반전 회로 어레이를 구성하여 제1 내지 제4 뱅크 센스 앰프들(285) 중 하나로부터의 단위 데이터들을 선택적으로 반전시켜 직렬화기(330)에 제공할 수 있다.

도 5는 도 3의 반도체 메모리 장치에서 제1 뱅크 센스 앰프, 데이터 반전 회로 어레이 및 데이터 입출력 버퍼의 연결 관계를 나타낸다.

도 3 및 도 5를 참조하면, 제1 뱅크 센스 앰프(285a)는 복수의 제1 데이터 라인들(DL1) 각각을 통하여 복수의 단위 데이터들(UD1~UD16, unit data(UD))을 데이터 반전 회로 어레이(301)에 제공할 수 있다. 복수의 단위 데이터들(UD1~UD16) 각각은 복수의 비트들을 포함할 수 있다. 즉, 복수의 단위 데이터들(UD1~UD16) 각각은 바이트 단위의 8비트 데이터들을 포함할 수 있으나 이에 한정되는 것은 아니다.

데이터 반전 회로 어레이(301)는 복수의 데이터 반전 회로들을 포함할 수 있다. 데이터 반전 회로(400)는 서로 다른 제1 데이터 라인들을 통하여 복수의 단위 데이터들(UD1~UD16) 중 제1 및 제2 단위 데이터들(UD1, UD9)을 수신하고, 제1 단위 데이터(UD1)가 제1 출력 단위 데이터(UDD1)로서 제2 데이터 라인(DL2)을 통하여 데이터 입출력 버퍼(299)에 전송되는 동안에 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들의 토글링 회수에 기초하여 제2 단위 데이터(UD9)의 반전 여부를 결정하고, 제2 데이터 라인(DL2)을 통하여 제2 출력 단위 데이터(UDD2)로서 데이터 입출력 버퍼(299)에 전송할 수 있다. 보다 상세하게는, 데이터 반전 회로(400)는 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들의 토글링 회수가 기준 값 보다 큰 경우에는 제2 단위 데이터(UD9)를 반전시켜 데이터 입출력 버퍼(299)에 전송할 수 있다. 또한, 데이터 반전 회로(400)는 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들의 토글링 회수가 기준 값 이하인 경우에 제2 단위 데이터(UD9)를 반전시키지 않고 데이터 입출력 버퍼(299)에 전송할 수 있다. 여기서 상기 기준값은 제1 및 제2 단위 데이터들(UD1, UD9)의 데이터 폭의 절반일 수 있다. 즉, 제1 및 제2 단위 데이터들(UD1, UD9) 각각이 8비트로 구성되는 경우 상기 기준값은 4일 수 있다.

도 6은 본 발명의 일 실시예에 따른 도 5의 데이터 반전 회로의 구성을 나타내는 블록도이다.

도 6을 참조하면, 데이터 반전 회로(400)는 제1 플래그 발생기(410), 제2 플래그 발생기(440) 및 선택적 데이터 반전부(450)를 포함할 수 있다. 실시예에 있어서, 데이터 반전 회로(400)는 전송 신호 발생기(490)를 더 포함할 수 있다.

제1 플래그 발생기(410)는 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들(UD1, UD9)을 병렬로 수신하고, 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들의 토글링 회수에 기초하여 제2 단위 데이터(UD9)의 반전 여부를 나타내는 제1 플래그 신호(FLAG1)를 발생한다. 제2 플래그 발생기(440)는 제1 플래그 신호(FLAG1) 및 전송 제어 신호(FRDTP)를 수신하고, 제1 플래그 신호(FLAG1) 및 전송 제어 신호(FRDTP)에 기초하여 출력 단위 데이터(UDD)의 반전 여부를 결정하는 제2 플래그 신호(FLAG2)를 발생한다.

선택적 데이터 반전부(450)는 전송 제어 신호(FRDTP), 제1 플래그 신호(FLAG1) 및 제2 플래그 신호(FLAG2)를 수신하고, 전송 제어 신호(FRDTP), 제1 플래그 신호(FLAG1) 및 제2 플래그 신호(FLAG2)에 기초하여 제1 단위 데이터(UD1)는 반전시키지 않고 유지하여 데이터 입출력 버퍼(299)에 전송하고, 제2 단위 데이터(UD2)는 제2 플래그 신호(FLAG2)에 따라 반전시키거나 유지하여 출력 단위 데이터(UDD)로서 데이터 입출력 버퍼(299)에 전송할 수 있다. 출력 단위 데이터(UDD)는 도 4의 직렬화기(330)에서 직렬화되어 데이터 입출력 버퍼(299)에 전송될 수 있다.

전송 신호 발생기(490)는 클럭 신호(CLK) 및 독출 커맨드(RD)에 응답하여 전송 제어 신호(FRDTP)를 발생할 수 있다.

도 7은 본 발명의 일 실시예에 따른 도 6의 제1 플래그 발생기의 일 예를 나타내는 회로도이다.

도 7을 참조하면, 제1 플래그 발생기(410a)는 비교 회로부(420a) 및 카운터(430a)를 포함하여 구성될 수 있다. 비교 회로부(420a)는 복수의 배타적 오어 게이트들(421a~428a)을 포함하고, 배타적 오어 게이트들(421a~428a) 각각은 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각에 대하여 배타적 오어 연산을 수행하여 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각의 토글링 여부를 나타내는 복수의 비교 신호들(CS11~CS18)을 출력할 수 있다. 카운터(430a)는 복수의 비교 신호들(CS11~CS18)을 수신하고, 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각의 토글링 회수를 카운팅하여 이를 나타내는 제1 플래그 신호(FLAG1)를 출력할 수 있다.

예를 들어, 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각이 토글링하면, 비교 신호들(CS11~CS18) 각각은 제1 논리 레벨(로직 하이 레벨)을 가질 수 있다. 예를 들어, 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각이 토글링하지 않으면, 비교 신호들(CS11~CS18) 각각은 제2 논리 레벨(로직 로우 레벨)을 가질 수 있다. 따라서 카운터(430a)는 비교 신호들(CS11~CS18) 중에서 제1 논리 레벨을 가지는 비교 신호들의 개수를 카운팅하고, 카운팅된 개수가 기준 값보다 큰 경우에는 제1 논리 레벨을 가지는 제1 플래그 신호(FLAG1)를 출력할 수 있다. 또한, 카운터(430a)는 비교 신호들(CS11~CS18) 중에서 제1 논리 레벨을 가지는 비교 신호들의 개수를 카운팅하고, 카운팅된 개수가 기준 값 이하인 경우에는 제2 논리 레벨을 가지는 제1 플래그 신호(FLAG1)를 출력할 수 있다.

도 8은 본 발명의 일 실시예에 따른 도 6의 제1 플래그 발생기의 다른 예를 나타내는 회로도이다.

도 8을 참조하면, 제1 플래그 발생기(410b)는 비교 회로부(420b) 및 카운터(430b)를 포함하여 구성될 수 있다. 비교 회로부(420b)는 복수의 배타적 노어 게이트들(421b~428b)을 포함하고, 배타적 노어 게이트들(421b~428b) 각각은 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각에 대하여 배타적 노어 연산을 수행하여 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각의 토글링 여부를 나타내는 복수의 비교 신호들(CS21~CS28)을 출력할 수 있다. 카운터(430b)는 복수의 비교 신호들(CS21~CS28)을 수신하고, 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각의 토글링 회수를 카운팅하여 이를 나타내는 제1 플래그 신호(FLAG1)를 출력할 수 있다.

예를 들어, 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각이 토글링하면, 비교 신호들(CS21~CS28) 각각은 제2 논리 레벨(로직 로우 레벨)을 가질 수 있다. 예를 들어, 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각이 토글링하지 않으면, 비교 신호들(CS21~CS28) 각각은 제1 논리 레벨(로직 하이 레벨)을 가질 수 있다. 따라서 카운터(430b)는 비교 신호들(CS21~CS28) 중에서 제2 논리 레벨을 가지는 비교 신호들의 개수를 카운팅하고, 카운팅된 개수가 기준 값보다 큰 경우에는 제1 논리 레벨을 가지는 제1 플래그 신호(FLAG1)를 출력할 수 있다. 또한, 카운터(430a)는 비교 신호들(CS21~CS28) 중에서 제2 논리 레벨을 가지는 비교 신호들의 개수를 카운팅하고, 카운팅된 개수가 기준 값 이하인 경우에는 제2 논리 레벨을 가지는 제1 플래그 신호(FLAG1)를 출력할 수 있다.

도 9는 본 발명의 일 실시예에 따른 도 6의 제2 플래그 발생기를 나타내는 회로도이다.

도 9를 참조하면, 제2 플래그 발생기(440)는 멀티플렉서(441)를 포함할 수 있다. 멀티플렉서(441)는 제1 플래그 신호(FLAG1)를 수신하는 제1 입력 단자, 접지 전압(GND)에 연결되는 제2 입력 단자, 전송 제어 신호(FRDTP)를 수신하는 제어 단자 및 제2 플래그 신호(FLAG2)를 제공하는 출력 단자를 구비할 수 있다. 따라서 전송 제어 신호(FRDTP)가 하이 레벨인 경우에는 제2 플래그 신호(FLAG2)는 로우 레벨이 되고, 전송 제어 신호(FRDTP)가 로우 레벨인 경우에는 제2 플래그 신호(FLAG2)는 제1 플래그 신호(FLAG1)와 동일한 로직 레벨을 가질 수 있다.

도 10은 본 발명의 일 실시예에 따른 도 6의 선택적 데이터 반전부의 구성을 나타내는 회로도이다.

도 10을 참조하면, 선택적 데이터 반전부(450)는 제1 및 제2 단위 데이터들(UD1, UD9)의 대응 비트들(UD11, UD91, ..., UD18, UD98) 각각과, 제1 및 제2 플래그 신호들(FLAG1, FLAG2) 및 전송 제어 신호(FRDTP)를 수신하는 복수의 단위 회로들(451~458)을 포함할 수 있다.

대응 비트들(UD11, UD91)을 수신하는 단위 회로(451)는 제1 내지 제3 멀티플렉서들(164, 462, 463) 및 제1 및 제2 인버터들(464, 465)을 포함할 수 있다. 제1 멀티플렉서(461)는 제2 단위 데이터(UD9)의 제1 비트(UD91)를 수신하는 제1 입력 단자, 제2 단위 데이터(UD9)의 제1 비트(UD91)가 제1 인버터(464)에 의하여 반전된, 제2 단위 데이터(UD9)의 제1 비트(UD91)의 반전된 버전을 수신하는 제2 입력 단자 및 제1 플래그 신호(FLAG1)를 수신하는 제어 단자를 구비한다. 제2 멀티플렉서(462)는 제1 멀티플렉서(461)의 출력을 수신하는 제1 입력 단자, 제1 단위 데이터(UD1)의 제1 비트(UD11)를 수신하는 제2 입력 단자 및 전송 제어 신호(FRDTP)를 수신하는 제어 단자를 구비한다. 제3 멀티플렉서(463)는 제2 멀티플렉서(462)의 출력을 수신하는 제1 입력 단자, 제2 멀티플렉서(462)의 출력이 제2 인버터(465)에 의하여 반전된, 제2 멀티플렉서(462)의 출력의 반전된 버전을 수신하는 제2 입력 단자 및 제2 플래그 신호(FLAG2)를 수신하는 제어 단자를 구비할 수 있다.

전송 제어 신호(FRDTP)가 하이 레벨이어서 제1 단위 데이터(UD1)가 전송되는 동안에는 제2 플래그 신호(FLAG2)가 로우 레벨이므로 제1 단위 데이터(UD1)의 제1 비트(UD11)가 출력 단위 데이터(UDD_1)로서 제공된다. 또한, 전송 제어 신호(FRDTP)가 로우 레벨이어서 제2 단위 데이터(UD2)가 전송되는 동안에는 제2 플래그 신호(FLAG2)는 제1 플래그 신호(FLAG1)와 동일하므로 제2 단위 데이터(UD2)의 제1 비트(UD91)가 반전되거나 유지되어 출력 단위 데이터(UDD_1)로서 제공된다.

단위 회로들(452~458) 각각의 구성은 단위 회로(451)의 구성과 실질적으로 동일하므로 단위 회로들(452~458)에 대한 상세한 설명은 생략한다.

도 11은 도 3의 반도체 메모리 장치의 독출 동작을 나타내는 타이밍도이다.

도 11에서는 도 3의 반도체 메모리 장치(200a)에서 독출 동작이 수행되는 동안에, 복수의 단위 데이터들(UD1~UD16)과 출력 단위 데이터들(UDD1~UDD16)의 데이터 윈도우(data window)를 나타낸다.

도 3 내지 도 11을 참조하면, 타이밍들(T11~T12)에 독출 커맨드가 제어 로직(210)으로부터 입출력 게이팅 회로(300)에 제공된다. 타이밍들(T21~T24) 사이에 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이로부터 상응하는 뱅크 센스 앰프를 통하여 복수의 단위 데이터들(UD1~UD16)이 서로 다른 제1 데이터 라인들(DL1)을 통하여 병렬로 입출력 게이팅 회로(300)의 데이터 반전 회로 어레이(301)에 제공된다. 타이밍들(T21~T24) 동안에 활성화되는 전송 제어 신호(FRDTP)에 응답하여 데이터 반전 회로 어레이(301)에 포함되는 복수의 데이터 반전 회로들 각각은 복수의 단위 데이터들(UD1~UD8)을 반전시키기 않고 유지하여 출력 단위 데이터들(UDD1~UDD8)로서 데이터 입출력 버퍼(299)에 전송한다.

출력 단위 데이터들(UDD1~UDD8)이 데이터 입출력 버퍼(299)에 전송되는 동안 데이터 반전 회로 어레이(301)에 포함되는 복수의 데이터 반전 회로들 각각은 복수의 단위 데이터들(UD1~UD8) 각각과 복수의 단위 데이터들(UD9~UD16) 각각의 대응 비트들의 토글링 회수를 카운팅하여 단위 데이터들(UD9~UD16) 각각의 반전 여부를 결정한다. 타이밍들(T25~T28) 동안에 비활성화되는 전송 제어 신호(FRDTP)에 응답하여 데이터 반전 회로 어레이(301)에 포함되는 복수의 데이터 반전 회로들 각각은 제2 플래그 신호(FLAG2)에 논리 레벨에 따라 복수의 단위 데이터들(UD9~UD16)을 선택적으로 반전시켜 출력 단위 데이터들(UDD9~UDD16)로서 데이터 입출력 버퍼(299)에 전송한다. 출력 단위 데이터들(UDD1~UDD8) 각각과 출력 단위 데이터들(UDD9~UDD16)의 대응하는 각각은 동일한 제2 데이터 라인을 통하여 데이터 입출력 버퍼(299)에 전송된다. 타이밍(T29)에 전송 제어 신호(FRDTP)는 다시 활성화될 수 있다.

도 12는 본 발명의 일 실시예에 따라 제2 플래그 신호에 응답하여 제2 출력 단위 데이터가 선택적으로 반전되는 것을 나타낸다.

도 12를 참조하면, 타이밍들(T41~T42) 사이에 전송 제어 신호(FRDTP)가 하이 레벨이 되고, 제1 단위 데이터(UD1)는 반전되지 않고, 출력 단위 데이터(UDD)로서 데이터 입출력 버퍼(299)에 전송되고, 타이밍들(T42~T43) 사이에 전송 제어 신호(FRDTP)가 로우 레벨이 되고 제2 단위 데이터(UD9)는 제2 플래그 신호(FLAG21)에 응답하여 반전되거나, 제2 플래그 신호(FALG22)에 응답하여 반전되지 않고, 출력 단위 데이터(UDD)로서 데이터 입출력 버퍼(299)에 전송됨을 알 수 있다. 따라서 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다.

도 13은 본 발명의 일 실시예에 따른 도 2의 메모리 컨트롤러의 구성을 나타내는 블록도이다.

도 2 및 도 13을 참조하면, 메모리 컨트롤러(100)는 데이터 레지스터(110), 데이터 출력부(120), 데이터 반전 회로(130), 입력 버퍼(140), 커맨드 출력부(150) 및 어드레스 출력부(160)를 포함하여 구성될 수 있다.

데이터 레지스터(110)는 도 1의 호스트(20)로부터 중앙 처리 장치로부터 제공되는 입력 데이터(DI)들을 저장한다. 데이터 레지스터(100)에 저장된 입력 데이터(DI)들은 연속적으로(또는 순차적으로) 데이터 출력부(120)로 출력된다.

데이터 출력부(103)는 데이터 출력부(120)로부터 연속적으로 수신되는 입력 데이터(DI)에 기초하여 데이터 핀(103)을 통하여 복수의 단위 데이터들을 포함하는 데이터 블록(DTA)을 반도체 메모리 장치(200a)에 제공할 수 있다.

데이터 반전 회로(130)는 별도의 핀(104)을 통하여 반도체 메모리 장치(200a)로부터 수신된 제2 플래그 신호(FLAG2)의 논리 레벨에 따라 데이터 핀(103)을 통하여 반도체 메모리 장치(200a)로부터 수신된 데이터 블록(DTA)의 단위 데이터들 각각을 선택적으로 반전하여 출력 데이터(DO)로서 입력 버퍼(140)에 제공할 수 있다. 입력 버퍼(140)는 데이터 반전 회로(130)로부터 제공되는 출력 데이터(DO)를 버퍼링한다. 버퍼링된 출력 데이터(DO)는 메모리 컨트롤러(100) 내부의 다른 회로 블록(circuit block)에서 사용되거나, 메모리 컨트롤러(100) 외부의 캐시 메모리(cache memory), 또는 메모리 컨트롤러(20) 외부의 호스트(20)에 제공될 수 있다.

커맨드 출력부(150)는 호스트(20)로부터의 신호에 응답하여 커맨드 신호(CMD)를 커맨드 핀(101)을 통하여 반도체 메모리 장치(200a)에 제공할 수 있다. 어드레스 출력부(160)는 호스트(20)로부터의 신호에 응답하여 어드레스 신호(ADD)를 어드레스 핀(102)을 통하여 반도체 메모리 장치(200a)에 제공할 수 있다.

도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.

도 14에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제n 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.

제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다.

또한 제1 반도체 레이어(610)는 입출력 게이팅 회로(6107)를 더 포함할 수 있다. 입출력 게이팅 회로(6107)는 메모리 영역(621)으로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력부(610)에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력부(6103)에 전송하는 데이터 반전 회로를 구비할 수 있다. 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다.

한편, 제n 반도체 레이어(620)는, 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(622)을 구비할 수 있다.

도 15는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.

도 15를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.

마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 도 6의 데이터 반전 회로(400)를 포함하여 메모리 셀 어레이로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송할 수 있다. 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다.

메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다. 또한 반도체 메모리 장치(730)는 단위 데이터를 각각의 반전 여부를 나타내는 제2 플래그 신호(FLAG2)를 시스템 버스를 통하여 메모리 컨트롤러(720)에 전송할 수 있다.

도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 16을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 반도체 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

반도체 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(930)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치(930)는 도 6의 데이터 반전 회로(400)를 포함하여 메모리 셀 어레이로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송할 수 있다. 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다. 반도체 메모리 장치(950)는 단위 데이터들의 반전 여부를 나타내는 제2 플래그 신호(FLAG2)를 어플리케이션 프로세서(910)에 제공할 수 있다.

비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 17에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치들 각각은 도 6의 데이터 반전 회로(400)를 포함하여 메모리 셀 어레이로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송할 수 있다. 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다. 반도체 메모리 장치들 각각은 단위 데이터들의 반전 여부를 나타내는 제2 플래그 신호(FLAG2)를 메모리 컨트롤러(1111)에 제공할 수 있다.

입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명의 실시예들에 따르면 반도체 메모리 장치는 메모리 셀 어레이로부터 서로 다른 제1 데이터 라인들을 통하여 제1 및 제2 단위 데이터들을 수신하고, 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하고, 반전되거나 반전되지 않은 제2 단위 데이터를 제1 단위 데이터의 전송 후에 상기 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송하는 데이터 반전 회로를 포함할 수 있다. 따라서, 제1 단위 데이터가 전송되는 동안에 제2 단위 데이터의 반전 여부를 결정하므로 동작 스피드의 손실 없이 데이터 버스 반전 스킴을 적용할 수 있다.

본 발명은 메모리 컨트롤러와 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

메모리 셀 어레이; 및
서로 다른 제1 데이터 라인들을 통하여 상기 메모리 셀 어레이에 저장된 제1 및 제2 단위 데이터를 수신하고, 상기 제1 단위 데이터가 제2 데이터 라인을 통하여 데이터 입출력 버퍼에 전송되는 동안에 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들의 토글링 회수에 기초하여 상기 제2 단위 데이터를 반전 여부를 결정하여 상기 제2 데이터 라인을 통하여 상기 데이터 입출력 버퍼에 전송하는 데이터 반전 회로를 포함하는 반도체 메모리 장치.
제1항에 있어서,
상기 데이터 반전 회로는 상기 토글링 회수가 상기 제1 및 제2 단위 데이터들의 데이터 폭의 절반보다 큰 경우에 상기 제2 단위 데이터를 반전시키고,
상기 토글링 회수가 상기 제1 및 제2 단위 데이터들의 데이터 폭의 절반 이하인 경우에 상기 제2 단위 데이터를 유지시키는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터 반전 회로는
상기 제1 및 제2 단위 데이터들의 대응 비트들의 상기 토글링 회수에 기초하여 상기 제1 단위 데이터가 전송되는 동안에 상기 제2 단위 데이터의 반전 여부를 결정하는 제1 플래그 신호를 발생하는 제1 플래그 발생기;
전송 제어 신호 및 상기 제1 플래그 신호에 기초하여 제2 플래그 신호를 발생하는 제2 플래그 발생기; 및
상기 전송 제어 신호, 상기 제1 플래그 신호 및 상기 제2 플래그 신호에 기초하여 상기 제1 단위 데이터는 유지하여 상기 데이터 입출력 버퍼에 전송하고, 상기 제2 단위 데이터는 반전시키거나 유지하여 상기 데이터 입출력 버퍼에 전송하는 선택적 데이터 반전부를 포함하는 반도체 메모리 장치.
제3항에 있어서,
상기 토글링 회수가 상기 제1 및 제2 단위 데이터들의 데이터 폭의 절반보다 큰 경우에 상기 제1 플래그 신호는 제1 로직 레벨을 갖고,
상기 전송 제어 신호에 기초하여 상기 제1 단위 데이터가 상기 데이터 입출력 버퍼에 전송되는 동안, 상기 제2 플래그 신호는 상기 제1 로직 레벨과는 다른 제2 로직 레벨을 갖고,
상기 전송 제어 신호에 기초하여 상기 제2 단위 데이터가 상기 데이터 입출력 버퍼에 전송되는 동안, 상기 제2 플래그 신호는 상기 제1 플래그 신호와 동일한 로직 레벨을 갖는 반도체 메모리 장치.
제3항에 있어서, 상기 제1 플래그 발생기는
상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들 각각의 동일성 여부를 나타내는 복수의 비교 신호들을 발생하는 비교 회로부; 및
상기 비교 회로부에 연결되고, 상기 복수의 비교 신호들을 수신하여 상기 토글링 회수를 카운팅하여 상기 제1 플래그 신호를 제공하는 카운터를 포함하고,
상기 비교 회로부는 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들 각각에 대하여 배타적 오어 연산을 수행하여 상기 복수의 비교 신호들을 각각 제공하는 복수의 배타적 오어 게이트들을 포함하고,
상기 제2 플래그 발생기는
상기 제1 플래그 신호를 수신하는 제1 입력 단자, 접지 전압에 연결되는 제2 입력 단자 및 상기 전송 제어 신호를 수신하는 제어 단자를 구비하는 멀티플렉서를 포함하는 반도체 메모리 장치.
제3항에 있어서, 상기 선택적 데이터 반전부는
상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들 각각을 수신하는 복수의 단위 회로들을 포함하고, 상기 단위 회로들 각각은
상기 제2 단위 데이터의 비트를 수신하는 제1 입력 단자, 상기 제2 단위 데이터의 비트의 반전 비트를 수신하는 제2 입력 단자 및 상기 제1 플래그 신호를 수신하는 제어 단자를 구비하는 제1 멀티플렉서;
상기 제1 멀티플렉서의 출력을 수신하는 제1 입력 단자, 상기 제2 단위 데이터의 비트를 수신하는 제2 입력 단자 및 상기 전송 제어 신호를 수신하는 제어 단자를 구비하는 제2 멀티플렉서; 및
상기 제2 멀티플렉서의 출력을 수신하는 제1 입력 단자, 상기 제2 멀티플렉서의 출력의 반전된 버전을 수신하는 제2 입력 단자 및 상기 제2 플래그 신호를 수신하는 제어 단자를 구비하는 제3 멀티플렉서를 포함하고,
상기 전송 제어 신호는 상기 제1 단위 데이터가 전송되는 동안에는 제1 로직 레벨을 가지고, 상기 제2 단위 데이터가 전송되는 동안에는 상기 제1 로직 레벨과는 다른 제2 로직 레벨을 가지는 반도체 메모리 장치.
제3항에 있어서, 상기 데이터 반전 회로는
상기 전송 제어 신호를 발생하는 전송 신호 발생기를 더 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는
상기 제1 단위 데이터 및 상기 제2 단위 데이터의 비트들을 직렬화하여 상기 데이터 입출력 버퍼에 제공하는 직렬화기를 더 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리 장치는
상기 제2 플래그 신호를 수신하고 상기 제2 플래그 신호를 외부의 메모리 컨트롤러에 제공하는 플래그 버퍼를 더 포함하는 반도체 메모리 장치.
적어도 하나의 반도체 메모리 장치; 및
상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
상기 적어도 하나의 반도체 메모리 장치는
메모리 셀 어레이; 및 상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 서로 다른 데이터 라인들을 통하여 상기 메모리 셀 어레이에 저장된 제1 및 제2 단위 데이터를 수신하고, 상기 제1 단위 데이터가 데이터 버스를 통하여 데이터 입출력 버퍼에 전송되는 동안에 상기 제1 단위 데이터와 상기 제2 단위 데이터의 대응 비트들의 토글링 회수에 기초하여 상기 제2 단위 데이터를 반전 여부를 결정하여 상기 데이터 버스를 통하여 상기 데이터 입출력 버퍼에 전송하는 데이터 반전 회로를 포함하는 메모리 시스템.