TWI748507B - 資料存取系統及操作資料存取系統的方法 - Google Patents

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Abstract

資料存取系統包含快閃記憶體、第一反向電路、區塊暫存記憶體、錯誤修正電路、第二反向電路及應用電路。第一反向電路將快閃記憶體中第一區塊所儲存的複數筆資料反向以產生複數筆反向資料。區塊暫存記憶體儲存複數筆反向資料。當錯誤修正電路判斷複數筆反向資料為可修正時，錯誤修正電路修正儲存在區塊暫存記憶體中的至少一筆反向資料。第二反向電路將區塊暫存記憶體中的複數筆反向資料的數值反向以產生複數筆還原資料。應用電路接收複數筆還原資料，並根據複數筆還原資料執行對應操作。

Description

資料存取系統及操作資料存取系統的方法
本發明是有關於一種資料存取系統，特別是一種能夠簡化資料存取程序的資料存取系統。
快閃記憶體(Flash)因為具有非揮發性(non-volatile)及可多次寫入的特性，而被廣泛應用在各種系統中。一般來說，快閃記憶體只能對尚未被寫入的區塊來進行寫入。因此，在對快閃記憶體進行寫入之前，必須先判斷欲寫入的區塊是否尚未被寫入；倘若該區塊先前已被寫入資料，就必須先對該區塊進行清除操作，才能夠將新的資料寫入。此外，由於快閃記憶體的錯誤率較高，因此在對快閃記憶體進行寫入之前，還會透過錯誤修正(Error Checking and Correcting，ECC)電路來判斷該區塊是否為壞塊(bad block)。倘若在一個區塊內存在太多的位元錯誤，錯誤修正電路就會將該區塊判斷為不可信任的壞塊。此時，為了維護資料的正確性，系統將會另外尋找快閃記憶體中的好塊(good block)來儲存資料。
在先前技術中，由於錯誤修正電路常會將未被寫入的區塊誤判為壞塊，因此常需要複雜的額外電路來做進一步的判斷，導致存取快閃記憶體的過程變得複雜。
本發明的一實施例提供一種資料存取系統。資料存取系統包含快閃記憶體、第一反向電路、區塊暫存記憶體、錯誤修正電路、第二反向電路及應用電路。
快閃記憶體包含複數個區塊。第一反向電路耦接於快閃記憶體，第一反向電路接收一區塊所儲存的複數筆第一資料，並將該些筆第一資料的數值反向以產生複數筆第一反向資料。區塊暫存記憶體耦接於第一反向電路，區塊暫存記憶體儲存該些筆第一反向資料。
錯誤修正電路耦接於第一反向電路及區塊暫存記憶體。錯誤修正電路判斷該些筆第一反向資料是否可修正，而當判斷該些筆第一反向資料為可修正時，修正儲存在區塊暫存記憶體中的至少一筆第一反向資料。第二反向電路耦接於區塊暫存記憶體，第二反向電路接收區塊暫存記憶體中的該些筆第一反向資料，並將該些筆第一反向資料的數值反向以產生複數筆第一還原資料。應用電路接收該些筆第一還原資料，並根據該些筆第一還原資料執行對應操作。
本發明的另一實施例提供一種操作資料存取系統的方法。資料存取系統包含快閃記憶體、區塊暫存記憶體、錯誤修正電路及應用電路，快閃記憶體包含複數個區塊。
操作資料存取系統的方法包含快閃記憶體輸出一區塊所儲存的複數筆第一資料，將該些筆第一資料的數值反向以產生複數筆第一反向資料，區塊暫存記憶體儲存該些筆第一反向資料，當錯誤修正電路判斷該些筆第一反向資料為可修正時，錯誤修正電路修正儲存在區塊暫存記憶體中的至少一筆第一反向資料，將該些筆第一反向資料的數值反向以產生複數筆第一還原資料，及應用電路接收該些筆第一還原資料以執行對應操作。
100:資料存取系統
110:快閃記憶體
120A、120B、120C、120D:反向器
130:區塊暫存記憶體
140:錯誤修正電路
150:應用電路
160:比較電路
170:多工器
D1A:第一資料
D1B:第一反向資料
D1C:第一還原資料
D2A:第二資料
D2B:第二反向資料
D2C:第二還原資料
CC1A:錯誤檢核碼
CC1B:反向錯誤檢核碼
SIGctrl:控制訊號
200:方法
S210至S270、S310至S350:步驟
第1圖是本發明一實施例之資料存取系統的示意圖。
第2圖是本發明一實施例之操作第1圖之資料存取系統的方法流程圖。
第3圖是本發明一實施例之操作第1圖之資料存取系統之另一方法流程圖。
第1圖是本發明一實施例之資料存取系統100的示意圖。資料存取系統100包含快閃記憶體110、反向電路120A、120B、區塊暫存記憶體130、錯誤修正(Error Checking and Correcting，ECC)電路140及應用電路150。
第一反向電路120A可耦接於快閃記憶體110，區塊暫存記憶體130可耦接於反向電路120A及反向電路120B，錯誤修正電路140可耦接於區塊暫存記憶體130，而應用電路150可耦接於反向電路120B。
在有些實施例中，應用電路150可以向快閃記憶體110存取資料以執行所需的操作。舉例來說，應用電路150可以是用以提供處理器所需資料的雙倍資料率(Double Data Rate，DDR)記憶體，然而本發明並不以此為限。此外，快閃記憶體110可以例如但不限於是NAND型快閃記憶體，並可包含複數個區塊BL1至BLN，其中N為正整數。當應用電路150欲使用快閃記憶體110的區塊BL1來存取資料時，應用電路150需先透過錯誤修正電路140來判斷區塊BL1是否為好塊(good block)。倘若區塊BL1為壞塊(bad block)，表示區塊BL1可能無法正確儲存資料，因此應用電路150將選擇其他的區塊來做資料存取。
一般來說，錯誤修正電路140僅能夠修正一固定數量以內的位元資料，例如在有些實施例中，錯誤修正電路140最多可以將6個數值被誤寫為1的位 元修正為0，在此情況下，當發生錯誤的位元超過6個位元時，錯誤修正電路140便將回報無法修正。然而在有些實施例中，由於快閃記憶體110的區塊BL1至BLN在尚未被寫入之前，預設的位元數值皆為第一數值，例如為1，因此若錯誤修正電路140直接存取區塊BL1的資料，則將因為數值為1的位元太多，而直接將區塊BL1判斷為壞塊。此時就需要另外以計數的方式判斷區塊BL1中數值為1的位元個數，以供系統判斷區塊BL1是否確實為壞塊或者是尚未被寫入的空塊。在先前技術中，由於用以計數的電路構造較為複雜，因此將不必要地增加整體電路面積。
為了簡化系統的操作，資料存取系統100可以透過第一反向電路120A將所欲讀取之區塊內的資料反向，以避免錯誤修正電路140誤判。舉例來說，若應用電路150欲存取區塊BL1的資料，則第一反向電路120A會先將區塊BL1中的複數筆第一資料D1A的數值反向以產生複數筆第一反向資料D1B，並將複數筆第一反向資料D1B儲存於區塊暫存記憶體130中。
接著，錯誤修正電路140便可判斷複數筆第一反向資料D1B是否可修正，而當錯誤修正電路140判斷複數筆第一反向資料D1B有錯誤但可修正時，錯誤修正電路140便可修正儲存在區塊暫存記憶體130中的至少一筆第一反向資料D1B。
在此情況下，若區塊BL1尚未被寫入，則第一資料D1A的數值將為1，而第一反向資料D1B的數值將皆為0。因此，即便在區塊BL1為空塊的情況下，錯誤修正電路140也不會因為資料中具有太多數值為1的位元，而將區塊BL1誤判為壞塊。
在錯誤修正電路140完成錯誤檢測及/或修正之後，第二反向電路120B便可接收區塊暫存記憶體130中的複數筆第一反向資料D1B，並將複數筆第一反向資料D1B的數值反向以產生複數筆第一還原資料D1C。如此一來，應用電 路150就可以接收第一還原資料D1C，並根據第一還原資料D1C執行對應的操作。
由於資料存取系統100可以透過第一反向電路120A將第一資料D1A的數值反向以產生第一反向資料D1B，因此可以確保錯誤修正電路140維持正常運作，而不至於將好塊誤判為壞塊。此外，在第1圖中，資料存取系統100還可另包含比較電路160。比較電路160可耦接於第二反向電路120B，並且可以判斷第一還原資料D1C是否皆具有第一數值，例如皆為1，如此一來，就可以判斷區塊BL1是否尚未被寫入。
由於在資料存取系統100中，錯誤修正電路140不至於將空的(尚未被寫入的)好塊誤判為壞塊，因此比較電路160只需要檢測區塊暫存記憶體130中的第一還原資料D1C的數值是否皆為1，以協助系統判斷區塊BL1是否為空塊即可，而無須詳細的計算數值為1的位元個數為何。也因此，相較先前技術所需的計數電路，比較電路160的結構較為簡單，所需的電路面積也較小。
在有些實施例中，在應用電路150將資料寫入快閃記憶體110之前，錯誤修正電路140會根據每一筆資料產生對應的檢核碼，以便後續在讀出該筆資料時能夠作錯誤檢測及修正。
在第1圖中，資料存取系統100還可包含第三反向電路120C、第四反向電路120D、及多工器170。第三反向電路120C可耦接於應用電路150及錯誤修正電路140。第三反向電路120C可將應用電路150傳來的複數筆第二資料D2A反向以產生複數筆第二反向資料D2B。而錯誤修正電路140則可根據第二反向資料D2B產生複數個錯誤檢核碼CC1A。如此一來，在後續的操作中，當應用電路150欲自快閃記憶體110中讀取第二資料D2A時，在第一反向器120A將第二資料D2A反向之後，錯誤修正電路140就可以根據先前已反向的第二反向資料D2B所產生的錯誤檢核碼CC1A來判斷反向資料是否可以修正，以確保錯誤修正電路140能夠正確運作。
多工器170可耦接於第三反向電路120C、錯誤修正電路140及第四反向電路120D。多工器170可根據控制訊號SIGctrl來選擇資料傳輸的路徑，以分別將第三反向電路120C傳來之第二反向資料D2B或錯誤檢核碼CC1A傳輸至第四反向電路120D。如此一來，第四反向電路120D便可將第二反向資料D2B反向以產生第二還原資料D2C，並將錯誤修正電路140所產生的錯誤檢核碼CC1A反向以產生複數個反向錯誤檢核碼CC1B。接著，第二還原資料D2C及與之對應的反向錯誤檢核碼CC1B就會被儲存至快閃記憶體110中的指定區塊，例如區塊BL2。
由於資料存取系統100可以透過反向電路將資料反向，因此可以避免錯誤修正電路140誤將資料全為1的空塊判斷為壞塊，進而簡化存取資料的流程，也使得用以判斷空塊的比較電路160能夠較為簡化，並減少資料存取系統100的電路面積。
第2圖是本發明一實施例之操作資料存取系統100的方法200的流程圖。方法200包含步驟S210至S270，S210：快閃記憶體110輸出第一區塊BL1所儲存的複數筆第一資料D1A；S220：將複數筆第一資料D1A的數值反向以產生複數筆第一反向資料D1B；S230：區塊暫存記憶體130儲存複數筆第一反向資料D1B；S240：當錯誤修正電路140判斷複數筆第一反向D1B資料為可修正時，錯誤修正電路140修正儲存在區塊暫存記憶體130中的至少一筆第一反向資料D1B；S250：將複數筆第一反向資料D1B的數值反向以產生複數筆第一還原資料D1C；S260：比較電路160判斷複數筆第一還原資料D1C是否皆具有第一 數值1，以判斷區塊B1是否尚未被寫入；S270：應用電路150接收複數筆第一還原資料D1C以執行對應操作。
透過步驟S210至S270，方法200可以先將快閃記憶體110中區塊BL1的第一資料D1A反向，因此可以避免錯誤修正電路140誤將資料為全1的空塊判斷為壞塊，進而簡化存取資料的流程。此外，為了確保錯誤修正電路140能夠正確的檢測及修正位元錯誤，方法200還可包含其他的步驟以確保在將資料儲存至快閃記憶體110時，能夠一併儲存對應的錯誤檢核碼。第3圖是本發明一實施例之操作資料存取系統100之方法200的另一流程圖，在第3圖中，方法200還可包含步驟S310至S350。
S310：將應用電路150傳來的複數筆第二資料反向D2A以產生複數筆第二反向資料D2B；S320：錯誤修正電路140根據複數筆第二反向資料D2B產生複數個錯誤檢核碼CC1A；S330：將複數個錯誤檢核碼CC1A反向以產生複數個反向錯誤檢核碼CC1B；S340：將複數筆第二反向資料D2B反向以產生複數筆第二還原資料D2C；S350：將複數筆第二還原資料D2C及與複數筆第二還原資料D2C相對應的複數個反向錯誤檢核碼CC1B儲存至快閃記憶體110中的第二區塊BL2。
如此一來，在應用電路150將資料寫入快閃記憶體110之前，錯誤修正電路140便可根據第二反向資料D2B產生對應的檢核碼，以便後續在讀出第二還原資料D2C時，能夠對第二還原資料D2C的反向資料進行錯誤檢測及修正。
綜上所述，本發明的實施例所提供的資料存取系統及操作資料存取 系統的方法可以透過反向電路將自快閃記憶體中讀取的資料反向，因此可以避免錯誤修正電路誤將未被寫入的空塊判斷為壞塊，進而簡化存取資料的流程，也使得用以判斷空塊的比較電路能夠較為簡化，並減少資料存取系統的電路面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:資料存取系統
110:快閃記憶體
120A、120B、120C、120D:反向器
130:區塊暫存記憶體
140:錯誤修正電路
150:應用電路
160:比較電路
170:多工器
D1A:第一資料
D1B:第一反向資料
D1C:第一還原資料
D2A:第二資料
D2B:第二反向資料
D2C:第二還原資料
CC1A:錯誤檢核碼
CC1B:反向錯誤檢核碼
SIGctrl:控制訊號

Claims (10)

  1. 一種資料存取系統，包含：一快閃記憶體，包含複數個區塊；一第一反向電路，耦接於該快閃記憶體，用以接收該些區塊中一第一區塊所儲存的複數筆第一資料，並將該些筆第一資料的數值反向以產生複數筆第一反向資料；一區塊暫存記憶體，耦接於該第一反向電路，用以儲存該些筆第一反向資料；一錯誤修正(Error Checking and Correcting，ECC)電路，耦接於該第一反向電路及該區塊暫存記憶體，用以判斷該些筆第一反向資料是否可修正，及當判斷該些筆第一反向資料為可修正時，修正儲存在該區塊暫存記憶體中的至少一筆第一反向資料；一第二反向電路，耦接於該區塊暫存記憶體，用以接收該區塊暫存記憶體中的該些筆第一反向資料，並將該些筆第一反向資料的數值反向以產生複數筆第一還原資料；及一應用電路，用以接收該些筆第一還原資料，並根據該些筆第一還原資料執行一對應操作。
  2. 如請求項1所述之資料存取系統，其中當該第一區塊尚未被寫入時，儲存在該第一區塊中的該些筆第一資料皆具有一第一數值。
  3. 如請求項2所述之資料存取系統，另包含一比較電路，耦接於該第二反向電路，用以判斷該些筆第一還原資料是否皆具有該第一數值，以判斷該第一區塊是否尚未被寫入。
  4. 如請求項1所述之資料存取系統，其中該應用電路係為一雙倍資料率(Double Data Rate，DDR)記憶體。
  5. 如請求項1所述之資料存取系統，另包含一第三反向電路，耦接於該應用電路，用以將該應用電路傳來的複數筆第二資料反向以產生複數筆第二反向資料。
  6. 如請求項5所述之資料存取系統，其中該錯誤修正電路另耦接於該第三反向電路，用以根據該些筆第二反向資料產生複數個錯誤檢核碼。
  7. 如請求項6所述之資料存取系統，另包含一第四反向電路，耦接於該快閃記憶體，用以將該些錯誤檢核碼反向以產生複數個反向錯誤檢核碼。
  8. 如請求項7所述之資料存取系統，另包含一多工器，耦接於該第三反向電路、該錯誤修正電路及該第四反向電路，用以根據一控制訊號將該第三反向電路傳來之該些筆第二反向資料或該些錯誤檢核碼傳輸至該第四反向電路。
  9. 如請求項8所述之資料存取系統，其中該第四反向電路另用以將該些筆第二反向資料反向以產生複數筆第二還原資料，及將該些筆第二還原資料及與該些筆第二還原資料相對應的該些反向錯誤檢核碼儲存至該快閃記憶體中的一第二區塊。
  10. 如請求項1所述之資料存取系統，其中該快閃記憶體是NAND型快閃記憶體。
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