JPS5837638B2 - キオクソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は電子計算機等の情報処理装置の２進情報を記憶
する記憶装置に関し、特に記憶装置の記憶内容における
誤り訂正方法に関する。

従来、記憶装置の同一アドレス内におけるデータピット
の誤り訂正方法としては、ハミング符号による１ビット
誤りの訂正、あるいは、１ビット誤り訂正、２ビット誤
り検出符号が用いられていたが、２ビット以上の誤り訂
正は、誤り訂正符号の数が増加するだけでなく、誤りデ
ータ位置の解読に複雑な論理回路を必要とするため、実
際にはほとんど実用化されていなかった。

なお、ここで述べる誤り訂正符号は１ビット以上の定め
られたビット数のデータにこのデータを訂正するために
付加されるチェックビットのことをいう。

本発明は、従来から知られていた１ビット誤り訂正−２
ビット誤り検出符号を用いて、誤り訂正符号の数を増加
させることなく、また誤り訂正位置の解読に特殊な論理
回路を用いることなく、同一アドレス中の２ビット迄の
データまたは誤り訂正符号の誤り訂正のできる記憶装置
を提供することにある。

本発明は、指定されたアドレスに２進符号化されたデー
タおよび誤り訂正符号を記憶させる主記憶回路と、 主記憶回路から読み出された読出データおよび誤り訂正
符号のバリテイチェツクを行ないシンドロームを発生す
るシンドローム発生回路と、上記シンドロームにより、
データ、または誤り訂正符号に誤りがあれば、その誤り
を主記憶回路のアドレスに対応して記憶するシンドロー
ム記憶回路と、シンドロームを解読して１ビットの誤り
があれば読出データの当該ビットを訂正し、また、シン
ドロームを解読して２ビットの誤りがあれば、シンドロ
ーム記憶回路の対応するアドレスに記憶された以前のシ
ンドロームと新たに発生したシンドロームとにより、２
ビットの誤り位置を検出し１ｌ：！′ット、または２ビ
ットの誤りを訂正する誤り訂正回路とから構成される。

本発明は、従来知られていた記憶装置の同一アドレス内
のデータピットに生じた１ビット誤り訂正、２ビット誤
り検出の誤り訂正符号を用いて、１ビット誤り訂正だけ
でなく、２ビット誤りの訂正を行なおうとするものであ
り、次の原理に基づいている。

すなわち、記憶装置の読出時に、データピットと誤り訂
正符号とによりパリテイチェツクを行ない、１ビット誤
りが発生した場合、それを訂正すると共に、そのパリテ
イチェツクの結果をシンドローム記憶回路の対応するア
ドレス位置に記憶し、次に同一アドレスデータに２ビッ
トの誤りが発生した場合、上記シンドローム記憶回路の
記憶内容と新たに発生したシンドロームとにより、２ビ
ットデータの訂正を行なおうとするものであり、同一ア
ドレスに生ずる２ビットの誤りが、同一の読出時にはじ
めて２ビット誤りが発生する場合を除き、誤り訂正符号
の増加や複雑な解読回路を必要とせずに、２ビットの誤
りを訂正することができる。

例えば、３ビットのデータＤＯ，ＤＩ，Ｄ２を記憶する
場合、表１に示されるようなパリテイ発生マトリクスに
より１ビット訂正−２ビット誤り検出を行なうための誤
り訂正符号ｐｏ，ｐｉ，Ｐ２ ，Ｐ３を発生させると、
３ビットのデータＤＯ，ＤＩ，Ｄ２のすべての組合わせ
について表２に示すような誤り訂正符号ｐＯ，ｐ１ ，
ｐ２，Ｐ３が得られ、逆に表２に示す７ビットの情報Ｄ
ｏ，ＤＩ ，Ｄ２，ＰＯ，Ｐ１ ，Ｐ２，Ｐ３を表１の
パリテイ発生マトリクスへ与えれば、表３に示すように
シンドロームＥＯ，Ｅ１，Ｅ２，Ｅ３はすべてＯとなる
。

すなわち、表２に示す７ピットの情報ＤＯ，ＤＩ ，Ｄ
２，ＰＯ，Ｐ１ ，Ｐ２，Ｐ３を記憶回路に記憶させ、
表ｌに示すパリテイ発生マトリクスを用いてシンドロー
ムＥＯ，Ｅ１，Ｅ２ ，Ｅ３を得れば、記憶内容に誤り
がなげれば、常にシンドロームＥＯ，Ｅ１，Ｅ２，Ｅ３
はＯとなる。

一方、記憶内容に誤りがある場合について表４および、
表５を用いて説明すると以下のようになる。

表４においては、例えばＤＯ，ＤＩ，Ｄ２なる書込みデ
ータ２０１が与えられると、表１０パリテイ発生マトリ
クスにより、誤り訂正符号ＰＯ，Ｐ１ ，Ｐ２，Ｐ３が
付加されて書込データ、および、誤り訂正符号２０２が
主記憶回路の指定されるアドレスに書き込まれ、当該ア
ドレスが読み出されると誤りがなげれば、読出データ、
ＤＯ〜Ｄ２および誤り訂正符号ＰＯ〜Ｐ３、２０３は書
込データ２０１と全く同じ情報が得られ、表１のパリテ
イ発生マトリクスより、シンドロームＥＯ，Ｅ１，Ｅ２
，Ｅ３は２０４に示すように全て０となり、したがって
読出データは２０３はそのまま出力２０５として得られ
る。

ところが、書込データＤＯ，ＤＩ，Ｄ２が２０１と同様
に２１１として与えられ、２１１から２０２と同様に誤
り訂正符号ｐｏ，ｐ１ ，ｐ２，ｐ３が付加されて、書
込データ、および、誤り訂正符号２１２が与えられても
、記憶部には２１３のようにＤ１に誤りがあるように指
定されたアドレスに記憶されていると、当該アドレスが
読み出されると表１のパリテイ発生マトリクスより、シ
ンドロームＥＯ，Ｅｌ，Ｅ２ ，Ｅ３を求めると、２１
４のようになり、これは表１を参照すると、Ｄ１に誤り
があることがわかり出力データ２１５として、Ｄ１が訂
正されて、１ビット誤り訂正が行なわれると共に、２１
４は当該主記憶回路のアドレスと対応するシンドローム
記憶回路に２１６として記憶される。

さらに、同一アドレスが読み出されたとき、２２３に示
すように書き込まれた内容２１２とＤ１およびＤ２が異
なって読み出された場合表１のバリテイ発生マトリクス
を用いても、このマトリクスからは該当する誤り位置が
発見されないようなシンドロームＥＯ，Ｅｌ，Ｅ２，Ｅ
３２２４が発生されるが、この場合、以前に対応するシ
ンドローム記憶回路に記憶されている２１６と２２４の
それぞれ対応するビット位置のパリテイをとって２２５
を得ると、２２５は表１からＤ２の誤りを示しているの
で、２２３の読出データのうちＤ２を訂正し、２２６を
得た後２１６の示す誤り位置Ｄ１を訂正して、２ビット
の誤りの訂正された出力データ２２７を得る。

他の１例として、表５の例について説明すると、Ｄｏ，
ＤＩ，Ｄ２なる書込データ３０１が与えられると、表４
の例と同様にして表１のパリテイ発生マトリクスにより
誤り訂正符号ＰＯ，ＰＩ，Ｐ２，Ｐ３が付加されて３０
２が主記憶回路の指定されるアドレスに書き込まれ、当
該アドレスが読み出されると誤りがなげれば３０３に示
されるような３０２と全く同一の符号が得られ、表１の
パリテイ発生マトリクスにより３０４に示すようにシン
ドロームＥＯ，Ｅｌ，Ｅ２，Ｅ３は全てＯとなり、した
がって３０３の読出データはそのまま出力される。

ところが、書込データが３０１と同様に３１１と与えら
れて、３１１から３０２と同様に誤り訂正符号ＰＯ，Ｐ
ｉ，Ｐ２，Ｐ３が付加されて、書込データおよび誤り訂
正符号３１２が与えられても主記憶回路には３１３のよ
うにＰＯに誤りがあるように指定されたアドレスに記憶
されていると、当該アドレスが読み出されて表１のハリ
テイ発生マトリクスによりシンドロームＥＯ ，Ｅ１
，Ｅ２，Ｅ３を求めると、３１４のようになり、表１を
参照してＰＯに誤りがあることがわかり、出力データ３
１５は、３１３の読出データとなると共に、３１４は当
該主記憶回路のアドレスと対応するシンドローム記憶回
路に記憶される。

さらに、同一アドレスが読み出されたとき、３２３に示
すように書き込まれた内容３１２とＤ１およびＰＯが異
なって読み出された場合、表１のパリテイ発生マトリク
スを用いても、このマトリクスからは該当する誤り位置
が発見されないようなシンドロームＥＯ，Ｅ１，Ｅ２，
Ｅ３ ３２４が発生されるが、この場合以前に対応す
るシンドローム記憶回路に記憶されている３１６と３２
４の対応するビット位置のハリテイをとって３２５を得
ると、３２５は表１からＤ１の誤りを示しているので、
３２３の読出データのうちＤ１を訂正し、３２６を得た
後、３１６の示す誤り位置を表１から求めればＰＯであ
るので、３２６はそのまま３２７として出力データとな
る。

以上述べたように、表ｌにより発生された誤り訂正符号
ＰＯ，ＰＩ，Ｐ２，Ｐ３は、もし同一アドレスの読出情
報に１ビットの誤りがあればシンドロームＥＯ，Ｅ１
，Ｅ２，Ｅ３のうち１のビットが奇数個となり誤り位置
が訂正可能であるが、２ビットの誤りがあるとシンドロ
ームＥＯ，Ｅｌ，Ｅ２，Ｅ３のうち１０ビットが偶数個
となり、２ビット誤りの検出は可能であるが、一般には
誤り位置は不明なので誤り訂正は不可能であるが、上記
のシンドローム記憶回路を設けることによりご同一アド
レスの読出し情報に２ビットの誤りが発生してもその発
生時期が異なれば、誤り訂正が可能となる。

次に本発明の実施例について、図面を参照して説明する
。

第１図を参照すると、本発明の第１の実施例は書込デー
タ２を入力とし、１ビット誤り訂正・２ビット誤り検出
を行なう誤り訂正符号３を出力とする誤り訂正符号発生
回路２０と、アドレス指定ビット１、指定されたアドレ
スに書込むための書込データ２および、誤り訂正符号３
を人力とし、読出データ４および、誤り訂正符号５を出
力とする主記憶回路２１と、データ４および符号５を入
力とし、これらのパリテイチェックによりシンドローム
６を出力とするシンドローム発生回路２２と、シンドロ
ーム６とアドレス指定ビット１を入力とし、回路２１と
対応するアドレスへシンドローム６を書き込み、さらに
以前に書き込まれたシンドローム７を読み出すシンドロ
ーム記憶回路２３と、シンドローム６および７を入力と
し、誤り訂正位置の解読を行なって、１ビット誤り位置
指定信号８により１ビットの誤り訂正位置を指定する１
ビット誤り訂正位置指定回路２４と、１ビット誤り位置
指定信号８と読出データ４を入力とし、もし読出データ
４に誤りがあれば読出データの１ビットの誤りを訂正し
て、１ビットの誤りの訂正された読出データ９を出力す
る第１の誤り訂正回路２５と、１ビット訂正された読出
データ９を入力としこれを保持して出力としてデータ９
と同一データ１０をある一定期間与える読出しデー夕保
持回路２６と、データ１０と他の１ビット誤り位置指定
信号８を入力としてこれにより、出力データ１０にさら
に他の１ビットの誤りがあれば訂正を行ない、出力デー
タ１１を与える第２誤り訂正回路２７とからなる誤り訂
正回路２８とを含む。

次に第１の実施例につき、第１図を用いてその動作を説
明する。

先ず書込時においては、アドレス指定ビット１により主
記憶回路２１の指定されたアドレスに、書込データ２お
よび書き込むべき誤り訂正符号３が書き込まれる。

一方、読出時においては、指定されたアドレスの読出デ
ータおよび読み出された誤り訂正符号５が記憶回路２１
から読み出され、シンドローム発生回路２２により読出
データに誤りがあるかどうかチェックされ、もし当該デ
ータに誤りがなければ、誤り位置指定回路２４により当
該回路の入力であるシンドローム６が解読された結果得
られる１ビット誤り位置指定信号８は、誤り訂正位置を
指定せず、したがって第１の誤り訂正回路２５は、与え
られた読出データ４をそのまま出力９として出力し、デ
ータ９はデータ保持回路２６に保持されて、該出力１０
として出力されさらに第２の誤り訂正回路２７に与えら
れた読出データ１０は、他の１ビット誤り位置指定信号
８により第１の誤り訂正回路２５における動作と同様に
そのまま読出データ１１として出力される。

ところが、読出時に、読出データ４または誤り訂正符号
５に１ビットの誤りがシンドローム発生回路２２におい
て発見されると、シンドローム発生回路２２の出力であ
るシンドローム６はシンドローム記憶回路２３の主記憶
回路２１と対応するアドレスに書き込まれると同時に、
誤り位置指定回路２４０入力として与えられて、誤り位
置が解読された結果、■ビット誤り位置指定信号８が第
１の誤り訂正回路２５に読出データ４と共に入力されて
、データ９はデータ保持回路２６に保持されて、その出
力としてデータ１０が得られるが、このとき誤り位置指
定回路２４の出力である他の１ビット誤り位置指定信号
８は、誤り訂正位置を指定しないように動作するため、
第２の誤り訂正回路２７に与えられたデータ１０は、他
の１ビット誤り位置指定信号８によって誤り訂正が行な
われることなく、したがってデータ１０は、そのまま出
力１１として出力されるため、読出テ゛一夕４に１ビッ
トの誤りがあれば１ビットの誤りの訂正が行なわれる。

なお、読出時に誤りデータの発見されない場合および１
ビットの誤りのみ発見された場合には、シンドローム記
憶回路２３の出力は、誤り位置指定回路２４０入力とし
ては使用されない。

さらに、読出時に、読出データ４および誤り訂正符号の
なかで合計２ビットの誤りがあることがシンドローム発
生回路２２により発見されると、シンドローム６の解読
によって２ビットの誤り位置を発見することはできない
が以前に１ビットの誤りが同一アドレスに発見されてい
た場合には、シンドローム６とシンドローム記憶回路２
３に書き込まれているシンドローム７が読み出されて誤
り位置指定回路２４０入力として与えられて、このシン
ドローム７とシンドローム６とにより、新たに発生した
読出データ４の１ビットの誤り位置を誤り位置指定回路
２４により解読し、１ビット誤り位置指定信号８が第１
の誤り訂正回路２５に読出データ４と共に入力されて当
該誤り位置が訂正されて、読出データ９として出力され
、データ９はデータ保持回路２６に保持されてその出力
としてデータ１０が得られるが、このとき誤り位置指定
回路２４はシンドロームＴを解読して以前に発生した１
ビットの当該アドレスにおける誤りを解読した結果得ら
れる他の１ビット誤り位置指定信号８が第２の誤り訂正
回路２７に、データ１０と共に与えられて、以前に発生
した誤りデータ位置が訂正されてその結果２ビットの誤
りが訂正される。

第２図を参照すると、本発明の第２の実施例は書込デー
タ４２を入力とし、１ビット誤り訂正・２ビット誤り検
出を行なう誤り訂正符号４３を出力とする誤り訂正符号
発生回路６０と、アドレス指定ビット４１、指定された
アドレスに書き込むための書込データ４２および誤り訂
正符号４３を入力とし、読出データ４４および誤り訂正
符号４５を出力とする主記憶回路６１と、データ４４お
よび誤り訂正符号４５を入力とし、これらのパリテイチ
ェツクによりシンドローム４６を出力するシンドローム
発生回路６２と、シントローム４６とアドレス指定ビッ
ト４１とを入力とし、主記憶回路６１と対応するアドレ
スへシンドローム４６を書き込み、さらに書き込まれた
内容をシンドローム４７として読み出すシンドローム記
憶回路６３と、シンドローム４６および４７を入力とし
、誤り訂正位置の解読を行なって、１ビット誤り位置指
定信号４８により１ビットの誤り訂正位置を指定する１
ビット誤り訂正位置指定回路６４と、シンドローム４７
を入力とし、以前に発生した誤り訂正位置の解読を行な
って他の１ビット誤り位置指定信号４９により他の１ビ
ットの誤り訂正位置を指定する２ビット目誤り訂正位置
指定回路６５と、２つの１ビット誤り位置指定信号４８
および４９を入力とし、最大２ビットの誤り位置を指定
し２ビット誤り位置指定信号５０を出力とする読出デー
タ４４と同数の論理和回路６６とからなる誤り位置指定
回路６８、２ビット誤り位置指定信号５０と読出データ
４４を入力とし、最大２ビットの誤り訂正を行なって、
読出データ５１を出力する誤り訂正回路６７とを含む。

次に第２の実施例につき、第２図を用いてその動作を説
明する。

先ず、書込時においては、アドレス指定ビット４１によ
り主記憶回路６１の指定されたアドレスに、書込データ
４２および誤り訂正符号４３が書き込まれる。

一方、読出時においては、アドレス指定ビット４１によ
り指定されたアドレスの読出データ４４および誤り訂正
符号４５が主記憶回路６１より読み出され、シンドロー
ム発生回路６２により読出データ４４に誤りがあるかど
うかチェックされ、もし当該データに誤りがなげれば、
シンドローム４６は、誤り訂正位置を指定せず、このと
きシンドローム記憶回路６３の出力シンドローム４７も
同様に誤り訂正位置を指定しないので、シンドローム４
６および４７が解読されて出力される１ビット目誤り位
置指定回路６４および２ビット目誤り位置指定６５の出
力４８および４９も読出テ゛一夕４４の誤り訂正位置を
指定せず、したがってこれらの論理和を得る論理和回路
６６０２ビット誤り位置指定信号５０においても、誤り
訂正位置は指定されないので、誤り訂正回路６７の出力
データ５１には、読出データ４４が出ることになる。

ところが、読出時に読出データ４４または誤り訂正符号
４５に１ビットの誤りがあることがシンドローム発生回
路６２において発見されると、シンドローム発生回路６
２の出力であるシンドローム４６は、シンドローム記憶
回路６３の主記憶回路６１と対応するアドレスに書き込
まれると同時に、１ビット誤り位置を指定するために、
■ビット目誤り位置指定回路６４０入力として与えられ
るが、シンドローム記憶回路６３の出力であるシンドロ
ーム４７は、１ビット目誤り位置指定回路６４および２
ビツｌ・目誤り位置指定回路６５に対して誤り位置を指
定する情報としては使用されず、したがって１ビット目
誤り位置指定回路６４は読出データ４４のｌビットの誤
り位置を解読して、１ビット誤り位置指定信号４８とし
て出力するが、２ビット目誤り位置指定回路６５は、誤
り訂正位置を示すことな《、論理和回路６６の出力とし
てこれらの論理和がとられて、１ビットの誤り訂正位置
が指定され、誤り訂正回路６７において読出データ４４
は２ビット誤り位置指定信号５０により読出データ４４
に１ビット誤りがあれば、１ビット訂正されて、１ビッ
トの誤り訂正が行なわれる。

一方、読出時に読出データ４４および誤り訂正符号４５
に２ビットの誤りがあると、シンドローム４６によって
のみでは、２ビットの誤り訂正位置を発見することはで
きないが、以前に１ビットの誤りが同一アドレスに発見
されていた場合には、シンドローム記憶回路６３の主記
憶回路６１に対応するアドレスに以前に書き込まれた１
ビットの誤りを示すシンドローム４７として出力される
ので、１ビット目誤り位置指定回路６４において、新た
に発生した１ビットの誤り位置をシンドローム４６と４
７を入力として解読し、１ビット誤り位置指定信号４８
を出力し、一方２ビット目誤り位置指定回路６５により
シンドローム４７を入力として以前に同一アドレスにお
いて発生した１ピットの誤りを解読して他の１ビット誤
り位置指定信号４９を出力し、２つの２ビット誤り位置
指定信号４，８および４９を入力として論理和回路６６
においてこれらの論理和をとることにより、２ビット誤
り位置指定信号５０は２ビットの誤りを指定することが
できるので、誤り訂正回路６γにおいては、読出データ
４４を２ビット誤り位置指定信号５０により２ビットの
誤りの訂正が行なわれる。

なお、これらの実施例においては、シンドローム記憶回
路２３および６３は、それぞれ主記憶回路２１および６
１と必ずしも同数のアドレスを持つ必要はなく、主記憶
回路２１および６１を複数個のブロックに分け、そのブ
ロック毎に対応するアドレスを持っても、２ビットの誤
りの発生する確率は非常に低いので、有効になる。

さらに、主記憶回路２１または６１は固有のアドレスを
有するかわりに、読出データ１ビットの誤りが発生した
場合に、当該アドレスとそれぞれビット６またはビット
４６とを記憶して、後に２ビットの誤りが発生した場合
に、主記憶回路２１および６１に記憶された当該アドレ
スを参照してシンドローム７または４７を得るような連
想記憶回路でもよい。

本発明は、以上第１、第２の実施例において説明したよ
うに、同一アドレスに生じる２ビットの誤りが、それぞ
れの誤りが発生し始める時期が異なる場合、始めに発生
した１ビットの誤り位置を示す符号を記憶することによ
り、新たに２ビット目の誤りが発生した場合でも、以前
の誤り位置を示す符号と新たに２ビットの誤りが発生し
たことを示す符号とにより、新たに発生した１ビットの
誤り位置を解読すると同時に、以前の１ビットの誤り位
置を解読することにより、２ビットの誤りが訂正でき、
しかも誤り訂正符号は１ビット誤り訂正−２ビット誤り
検出符号を用いることができるので、ハードウエアの増
加は非常に少なくて、２ビットの誤りの訂正できる効果
がある。

このように、同一アドレスの２ビットの誤りが同時に生
じ始めるのではなく、時間をおいて生じ始めることは、
近年ますます利用の多くなっている、半導体記憶装置の
ように、ビット毎に独立した記憶セルが故障する確率の
高い場合には、同一アドレスで２ビット迄の故障は本発
明を使用することにより見かけ上故障とならないので、
装置の見かけの信頼性を大巾に上げることができる。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例である。 図において、１および４１は、アドレス指定ビット、２
および４２は書込データ、３および４３は書き込むべき
誤り訂正符号、４および４４は読出データ、５および４
５は読み出された誤り訂正符号、６および４６はシンド
ローム、７および４７は以前に発生したシンドローム、
８，４および４９は１ビット誤り位置指定信号、９およ
び１０は１ビット誤りが訂正された読出データ、１１お
よび５１は読出データ、２０および６０は誤り訂正符号
発生回路、２１および６１は主記憶回路、２２および６
２はシンドローム発生回路、２３および６３はシンドロ
ーム記憶回路、２４および６８は誤り位置指定回路、２
５および第１の誤り訂正回路、２６はデータ保持回路、
２７は第２の誤り訂正回路、６４は１ビット目誤り訂正
位置指定回路、６５は２ビット目誤り訂正位置指定回路
、６６は論理和回路、２８および６７は誤り訂正回路で
ある。

Claims (1)

1. 【特許請求の範囲】 １ １ビット以上のデータからこのデータに対し１ビッ
   ト誤り訂正２ビット誤り検出を行なうための誤り訂正符
   号を発生する誤り訂正符号発生回路と、前記１ビット以
   上のデータおよび前記誤り訂正符号とからなる情報を記
   憶するための複数のアドレス可能なロケーションを有す
   る主記憶回路と、指定されたアドレスに応じた前記主記
   憶回路のロケーションから読み出された前記情報に対応
   したシンドロームを発生するシンドローム発生回路と、
   前記シンドローム発生回路で発生する前記シンドローム
   により、 前記読み出された情報にｌビットの誤りがあることが判
   明したときに、 このシンドロームを前記指定されたアドレスに関係づけ
   て記憶し、 ２ビットの誤りがあることが判明したときに前記指定さ
   れたアドレスに関係づけて、以前に記憶しているシンド
   ロームを読み出すシンドローム記憶回路と、 前記シンドロームにより前記読み出された情報に１ビッ
   トの誤りがあることが判明したときにこのシンドローム
   から１ピットの誤り位置指示信号を、２ビットの誤りが
   あることが判明したときにこのシンドロームおよび前記
   指定されたアドレスに関係づけられたシンドローム記憶
   回路から読み出された以前に記憶しているシンドローム
   から１ビットの誤り位置指定する信号ならびに以前に記
   憶しているシンドロームから１ビットの誤り位置指定信
   号を発生するための誤り位置指定回路と、前記誤り位置
   指定回路から発生する多くとも２ビットの誤り位置指定
   信号により前記主記憶回路から読み出される情報のうち
   の少なくともデータを訂正し、訂正されたデータを少な
   くとも出力する誤り訂正回路とを含だことを特徴とする
   記憶装置。