JPH05108495A - データ用誤り訂正検出方法及びコンピユータ・メモリ用 誤り検出回路 - Google Patents
データ用誤り訂正検出方法及びコンピユータ・メモリ用 誤り検出回路Info
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- JPH05108495A JPH05108495A JP4053033A JP5303392A JPH05108495A JP H05108495 A JPH05108495 A JP H05108495A JP 4053033 A JP4053033 A JP 4053033A JP 5303392 A JP5303392 A JP 5303392A JP H05108495 A JPH05108495 A JP H05108495A
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Abstract
(57)【要約】 （修正有）
【目的】 コンピュータシステムに多重ビット出力メモ
リデバイスを設けた場合、メモリに記憶されたデータに
対するビット誤りの発生の検出を提供する。 【構或】 多重出力の回路内にデータワードを記憶する
主メモリと協働して誤り訂正コードと装置を使用する。
全データワードに対する奇偶ビット５６を記憶する。３
２ビットのデータワードに対して少くとも３ビットを１
０個のメモリに記憶する。主メモリからデータを読出す
時、検査ビットと奇偶ビットの組を生成記憶した検査ビ
ット４２〜５４と記憶した奇偶ビットとを比較、検査ビ
ットシンドロームと奇偶ビットシンドロームを生ずる。
検査ビットシンドローム７０−８４を復合して出力し、
この出力を奇偶シンドロームと共に誤りジェネレータ回
路１０４に入力して多重ビット誤り１０８、検査ビット
誤り１１２等の誤り信号を生成する。
リデバイスを設けた場合、メモリに記憶されたデータに
対するビット誤りの発生の検出を提供する。 【構或】 多重出力の回路内にデータワードを記憶する
主メモリと協働して誤り訂正コードと装置を使用する。
全データワードに対する奇偶ビット５６を記憶する。３
２ビットのデータワードに対して少くとも３ビットを１
０個のメモリに記憶する。主メモリからデータを読出す
時、検査ビットと奇偶ビットの組を生成記憶した検査ビ
ット４２〜５４と記憶した奇偶ビットとを比較、検査ビ
ットシンドロームと奇偶ビットシンドロームを生ずる。
検査ビットシンドローム７０−８４を復合して出力し、
この出力を奇偶シンドロームと共に誤りジェネレータ回
路１０４に入力して多重ビット誤り１０８、検査ビット
誤り１１２等の誤り信号を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に誤り訂正及び検
出、ことに多重−ビット出力を持つメモリ回路を利用す
るコンピュータ・メモリに誤り訂正検出コードを加える
ことに関する。
出、ことに多重−ビット出力を持つメモリ回路を利用す
るコンピュータ・メモリに誤り訂正検出コードを加える
ことに関する。
【０００２】
【発明の背景】コンピュータ・メモリは、コンピュータ
のＣＰＵに使われるデータの記憶のためにダイナミック
ＲＡＭ（ＤＲＡＭ）を利用する。このデータは、多くの
考えられる原因により改悪状態になる。従ってメモリ・
システムは、ランダムな誤りが比較的起りにくくなるよ
うに改良され開発される。しかし多くの用途ではデータ
の完全性は、比較的まれな誤りでも許容できないほど臨
界的である。種種の誤り訂正検出コードが、このような
誤りを検出し又若干の場合には訂正するように開発され
ている。最もよく知られているものはハミング・コード
である。このハミング・コードは、１ビット又は２ビッ
トの誤り検出と、１ビットの誤り訂正を行う。コンピュ
ータ・メモリ・システムでこのようなハミング・コード
を実行できる工業用回路が利用できる。ハミング・コー
ドの技術は、よく知られこの技術分野の文献に広く記載
してある。
のＣＰＵに使われるデータの記憶のためにダイナミック
ＲＡＭ（ＤＲＡＭ）を利用する。このデータは、多くの
考えられる原因により改悪状態になる。従ってメモリ・
システムは、ランダムな誤りが比較的起りにくくなるよ
うに改良され開発される。しかし多くの用途ではデータ
の完全性は、比較的まれな誤りでも許容できないほど臨
界的である。種種の誤り訂正検出コードが、このような
誤りを検出し又若干の場合には訂正するように開発され
ている。最もよく知られているものはハミング・コード
である。このハミング・コードは、１ビット又は２ビッ
トの誤り検出と、１ビットの誤り訂正を行う。コンピュ
ータ・メモリ・システムでこのようなハミング・コード
を実行できる工業用回路が利用できる。ハミング・コー
ドの技術は、よく知られこの技術分野の文献に広く記載
してある。
【０００３】各メモリ・デバイスに１ビツトのデータを
記憶する従来のメモリ・システムでは、ハミング・コー
ドの使用が極めて有効である。大形のメモリ・システム
は、それぞれたとえば１メガビット、４メガビット又は
１６メガビットのデータを含む数百又は数千もの個別の
メモリ・デバイスを備える。ＤＲＡＭデバイスは通常デ
バイスごとに１ビットの出力を生じ、データ・ワードを
このデータ・ワード内のビット数と同数のメモリ・デバ
イスにわたって配分する。一般にソフト・エラーと称す
るランダムに発生する誤りは１ビット誤りであることが
最も多い。さらに特定のメモリ・デバイスに恒久的又は
一時的な故障が生じても、なお生ずるデータ・ワードに
１ビット誤りが生ずる。従ってハミング・コードの使用
により１ビット誤りを検出し訂正することができる。こ
れ等の状態のもとでの多重−ビット誤りの確率はわずか
であると想定される。ハミング・コードは、典型的には
２ビット誤りを検出するが、訂正することはできない。
しかし比較的多数のビット誤りを経済的に検出し訂正す
ることは極めてむずかしい。多重−ビット誤りの生ずる
確率は、わずかであるので誤りの発生を完全に無視でき
ることは従来から認められていることである。
記憶する従来のメモリ・システムでは、ハミング・コー
ドの使用が極めて有効である。大形のメモリ・システム
は、それぞれたとえば１メガビット、４メガビット又は
１６メガビットのデータを含む数百又は数千もの個別の
メモリ・デバイスを備える。ＤＲＡＭデバイスは通常デ
バイスごとに１ビットの出力を生じ、データ・ワードを
このデータ・ワード内のビット数と同数のメモリ・デバ
イスにわたって配分する。一般にソフト・エラーと称す
るランダムに発生する誤りは１ビット誤りであることが
最も多い。さらに特定のメモリ・デバイスに恒久的又は
一時的な故障が生じても、なお生ずるデータ・ワードに
１ビット誤りが生ずる。従ってハミング・コードの使用
により１ビット誤りを検出し訂正することができる。こ
れ等の状態のもとでの多重−ビット誤りの確率はわずか
であると想定される。ハミング・コードは、典型的には
２ビット誤りを検出するが、訂正することはできない。
しかし比較的多数のビット誤りを経済的に検出し訂正す
ることは極めてむずかしい。多重−ビット誤りの生ずる
確率は、わずかであるので誤りの発生を完全に無視でき
ることは従来から認められていることである。
【０００４】単一のコンピュータ主メモリに対し数百メ
ガバイトのようなはるかに大きい主メモリ容量の導入に
よって、単一ビットだけでなくて、各デバイスから多重
−ビットを出力するメモリ回路を利用することが必要に
なっている。この種の典型的なＤＲＡＭ・デバイスは、
１メガビット及び４メガビットのようなメモリ・デバイ
ス・サイズに対し並列に４ビット出力を生ずることがで
きる。このような実際例は継続し又メモリ回路の容量が
１６メガバイト又６４メガバイトに高くなると一層大き
い多重−ビット出力も生ずるのは明らかである。しかし
単一メモリ・デバイスが単一デバイス・ワードで４ビツ
トを生ずるときは、この特定のメモリ・デバイスに故障
を生ずると多重−ビット誤りがはるかに生じやすくな
る。
ガバイトのようなはるかに大きい主メモリ容量の導入に
よって、単一ビットだけでなくて、各デバイスから多重
−ビットを出力するメモリ回路を利用することが必要に
なっている。この種の典型的なＤＲＡＭ・デバイスは、
１メガビット及び４メガビットのようなメモリ・デバイ
ス・サイズに対し並列に４ビット出力を生ずることがで
きる。このような実際例は継続し又メモリ回路の容量が
１６メガバイト又６４メガバイトに高くなると一層大き
い多重−ビット出力も生ずるのは明らかである。しかし
単一メモリ・デバイスが単一デバイス・ワードで４ビツ
トを生ずるときは、この特定のメモリ・デバイスに故障
を生ずると多重−ビット誤りがはるかに生じやすくな
る。
【０００５】極めて高いレベルのデータ完全性すなわち
データ保全性（ｄａｔａｉｎｔｅｇｒｉｔｙ）を必要と
するコンピュータ・システムの若干の用途が開発されて
いる。このようなコンピュータ・システムに対しては、
年間にわずかに１回又は２回だけの割合でも検出されな
い誤りが存在するときは、油断のならない結果を生ずる
ことになる。多重−ビット出力メモリ・デバイスの使用
と、データ完全性の重要さの増大とによって、多重−ビ
ット誤りが一層生じやすいので、このようなコンピュー
タ・メモリに記憶されたデータに対する多重−ビット誤
りの発生を検出する方法及び装置が必要である。
データ保全性（ｄａｔａｉｎｔｅｇｒｉｔｙ）を必要と
するコンピュータ・システムの若干の用途が開発されて
いる。このようなコンピュータ・システムに対しては、
年間にわずかに１回又は２回だけの割合でも検出されな
い誤りが存在するときは、油断のならない結果を生ずる
ことになる。多重−ビット出力メモリ・デバイスの使用
と、データ完全性の重要さの増大とによって、多重−ビ
ット誤りが一層生じやすいので、このようなコンピュー
タ・メモリに記憶されたデータに対する多重−ビット誤
りの発生を検出する方法及び装置が必要である。
【０００６】
【発明の概要】本発明の選択した実施例は、コンピュー
タ・メモリ内に記憶されたデータに対する誤りの訂正検
出の方法である。最少数の誤り検出訂正記憶検査ビット
は、選択した誤り訂正コードの使用によりデータ・ワー
ドに対し生成される。このコードは、単一ビット誤りを
検出する。奇偶記憶検査ビットは、データ・ワードの全
体に対し生成される。データ・ワード記憶検査ビット及
び記憶奇偶検査ビットは、コンピュータ・メモリ内に記
憶される。コンピュータ・メモリは、データ・ワードの
多重−ビットを、各メモリ・デバイス内に記憶する複数
の多重−ビット出力メモリ・デバイスから成っている。
記憶検査ビット又は記憶奇偶検査ビットのうち一方だけ
しかメモリ・デバイスのいずれにも記憶されない。この
コンピュータ・メモリは読出され、データ・ワード、記
憶検査ビット（ｓｔｏｒｅ ｃｈｅｃｋ ｂｉｔｓ）及
び記憶奇偶ビット（ｓｔｏｒｅ ｐａｒｉｔｙｂｉｔ）
を生成する。誤り条件によって、コンピュータ・メモリ
から読出されたデータ・ワード、記憶検査ビット及び記
憶奇偶検査ビットの組すなわち重合（ｓｅｔ）内に１つ
又は複数のビット誤りが存在する。コンピュータ・メモ
リから読出した選択した誤り訂正コードは、データ・ワ
ードに加えられ、１組の検証検査ビット（ｖｅｒｉｆｙ
ｃｈｅｃｋ ｂｉｔｓ）を生ずる。書込み奇偶検査ビ
ットは、コンピュータ・メモリから読出したデータ・ワ
ードの調査によつて生成される。コンピュータ・メモリ
から読出した記憶検査ビットは、検証検査ビットと比較
されて検査ビット・シンドロームを生成する。コンピュ
ータ・メモリから読出した記憶奇偶検査ビットは、又検
証奇偶検査と比較し奇偶シンドロームを生成する。次に
検査ビット・シンドロームは次のように復号して、
（ａ）すべてデータ・ビット内で生ずる単一ビット誤り
を検出して識別し又は３ビット誤りを検出し、この場合
第１の出力はこのような発生起時に生成するか又は、
（ｂ）２ビツト誤りを検出し、この場合第２の出力はこ
のような発生時に生成するか又は（ｃ）メモリ・デバイ
スのうちの１つのメモリ・デバイス内のデータ・ビット
内にすべて生ずる３ビット誤りを検出し、このような状
態のもとで第３の出力を生成して、第１の出力を、この
ような第１出力を生ずる場合には、奇偶シンドロームと
比較し、単一ビット誤りを指示する第４の出力、又はメ
モリ回路のうちの１つの回路内の３ビット誤りの存在を
指示する第５の出力を生成する。
タ・メモリ内に記憶されたデータに対する誤りの訂正検
出の方法である。最少数の誤り検出訂正記憶検査ビット
は、選択した誤り訂正コードの使用によりデータ・ワー
ドに対し生成される。このコードは、単一ビット誤りを
検出する。奇偶記憶検査ビットは、データ・ワードの全
体に対し生成される。データ・ワード記憶検査ビット及
び記憶奇偶検査ビットは、コンピュータ・メモリ内に記
憶される。コンピュータ・メモリは、データ・ワードの
多重−ビットを、各メモリ・デバイス内に記憶する複数
の多重−ビット出力メモリ・デバイスから成っている。
記憶検査ビット又は記憶奇偶検査ビットのうち一方だけ
しかメモリ・デバイスのいずれにも記憶されない。この
コンピュータ・メモリは読出され、データ・ワード、記
憶検査ビット（ｓｔｏｒｅ ｃｈｅｃｋ ｂｉｔｓ）及
び記憶奇偶ビット（ｓｔｏｒｅ ｐａｒｉｔｙｂｉｔ）
を生成する。誤り条件によって、コンピュータ・メモリ
から読出されたデータ・ワード、記憶検査ビット及び記
憶奇偶検査ビットの組すなわち重合（ｓｅｔ）内に１つ
又は複数のビット誤りが存在する。コンピュータ・メモ
リから読出した選択した誤り訂正コードは、データ・ワ
ードに加えられ、１組の検証検査ビット（ｖｅｒｉｆｙ
ｃｈｅｃｋ ｂｉｔｓ）を生ずる。書込み奇偶検査ビ
ットは、コンピュータ・メモリから読出したデータ・ワ
ードの調査によつて生成される。コンピュータ・メモリ
から読出した記憶検査ビットは、検証検査ビットと比較
されて検査ビット・シンドロームを生成する。コンピュ
ータ・メモリから読出した記憶奇偶検査ビットは、又検
証奇偶検査と比較し奇偶シンドロームを生成する。次に
検査ビット・シンドロームは次のように復号して、
（ａ）すべてデータ・ビット内で生ずる単一ビット誤り
を検出して識別し又は３ビット誤りを検出し、この場合
第１の出力はこのような発生起時に生成するか又は、
（ｂ）２ビツト誤りを検出し、この場合第２の出力はこ
のような発生時に生成するか又は（ｃ）メモリ・デバイ
スのうちの１つのメモリ・デバイス内のデータ・ビット
内にすべて生ずる３ビット誤りを検出し、このような状
態のもとで第３の出力を生成して、第１の出力を、この
ような第１出力を生ずる場合には、奇偶シンドロームと
比較し、単一ビット誤りを指示する第４の出力、又はメ
モリ回路のうちの１つの回路内の３ビット誤りの存在を
指示する第５の出力を生成する。
【０００７】本発明の別の態様は、３２−ビット・デー
タ・ワードに対するデータ・ビットと複数の多重−ビッ
ト出力メモリ・デバイスを利用するコンピュータ・メモ
リ内のデータ・ワードの対応する検査ビットとの特定の
記憶を行う方法にある。本方法は、第１の４−ビット出
力メモリ・デバイスの４−ビットのデータ・ワードを記
憶し、第２の４−ビット出力メモリ・デバイス内の４−
ビットのデータ・ワードを記憶し、第３の４−ビット出
力メモリ・デバイス内の３ビットのデータ・ワードと１
つの誤り訂正検出検査ビットとを記憶し、第４の４−ビ
ット出力メモリ・デバイス内のデータ・ワードの３ビッ
トと、１つの誤り訂正検出検査ビットとを記憶し、第５
の４−ビット出力メモリ・デバイス内のデータ・ワード
の３ビットと１つの誤り訂正検出検査ビットとを記憶
し、第６の４−ビット出力メモリ・デバイス内のデータ
・ワードの３ビットと１つの誤り訂正検出検査ビットと
を記憶し、第７の４−ビット出力メモリ・デバイス内の
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶し、第８の４−ビット出力メモリ・デバ
イス内のデータ・ワードの３ビットと１つつの誤り訂正
検出検査ビットとを記憶し、第９の４−ビット出力メモ
リ・デバイス内のデータ・ワードの３ビットと１つの誤
り訂正検出検査ビットとを記憶し、第１０の４−ビット
出力メモリ・デバイス内のデータ・ワードの３ビットと
データ・ワード用奇偶ビットとを記憶することから成っ
ている。
タ・ワードに対するデータ・ビットと複数の多重−ビッ
ト出力メモリ・デバイスを利用するコンピュータ・メモ
リ内のデータ・ワードの対応する検査ビットとの特定の
記憶を行う方法にある。本方法は、第１の４−ビット出
力メモリ・デバイスの４−ビットのデータ・ワードを記
憶し、第２の４−ビット出力メモリ・デバイス内の４−
ビットのデータ・ワードを記憶し、第３の４−ビット出
力メモリ・デバイス内の３ビットのデータ・ワードと１
つの誤り訂正検出検査ビットとを記憶し、第４の４−ビ
ット出力メモリ・デバイス内のデータ・ワードの３ビッ
トと、１つの誤り訂正検出検査ビットとを記憶し、第５
の４−ビット出力メモリ・デバイス内のデータ・ワード
の３ビットと１つの誤り訂正検出検査ビットとを記憶
し、第６の４−ビット出力メモリ・デバイス内のデータ
・ワードの３ビットと１つの誤り訂正検出検査ビットと
を記憶し、第７の４−ビット出力メモリ・デバイス内の
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶し、第８の４−ビット出力メモリ・デバ
イス内のデータ・ワードの３ビットと１つつの誤り訂正
検出検査ビットとを記憶し、第９の４−ビット出力メモ
リ・デバイス内のデータ・ワードの３ビットと１つの誤
り訂正検出検査ビットとを記憶し、第１０の４−ビット
出力メモリ・デバイス内のデータ・ワードの３ビットと
データ・ワード用奇偶ビットとを記憶することから成っ
ている。
【０００８】以下本発明を添付図面について詳しく説明
する。
する。
【０００９】
【実施例】本発明は以下に述べる実施例において、デー
タ・ワードの多重−ビットを、各別のメモリ・デバイス
に記憶するメモリ・システムと協働して使うようにビッ
ト誤り検出訂正（ＥＤＣ）コードを備えている。最も一
般的な形の現用のメモリ・デバイスはダイナミックＲＡ
Ｍ（ＤＲＡＭ）である。この説明で述べるメモリ・シス
テムに応用できる現用のＤＲＡＭの構成は２５６Ｋ×４
又は１メガビット×４として設計される。この設計は、
メモリの読出し又は書込みのサイクルの発生時に４ビッ
トのデータを１サイクル中に並列に書込み又は読出す。
とくに大形の主メモリではこのような多重−ビット出力
メモリ・デバイス（ｍｕｌｔｉ−ｂｉｔ ｏｕｔｐｕｔ
ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を利用するのがますま
す普通になっている。典型的なデータ・ワードは、多重
−ビット出力メモリ・デバイスにわたつて配分される３
２ビットから成っている。誤り訂正検出検査ビットをデ
ータ・ワードと協働して使うときは、これ等のビットも
又主メモリに記憶する。
タ・ワードの多重−ビットを、各別のメモリ・デバイス
に記憶するメモリ・システムと協働して使うようにビッ
ト誤り検出訂正（ＥＤＣ）コードを備えている。最も一
般的な形の現用のメモリ・デバイスはダイナミックＲＡ
Ｍ（ＤＲＡＭ）である。この説明で述べるメモリ・シス
テムに応用できる現用のＤＲＡＭの構成は２５６Ｋ×４
又は１メガビット×４として設計される。この設計は、
メモリの読出し又は書込みのサイクルの発生時に４ビッ
トのデータを１サイクル中に並列に書込み又は読出す。
とくに大形の主メモリではこのような多重−ビット出力
メモリ・デバイス（ｍｕｌｔｉ−ｂｉｔ ｏｕｔｐｕｔ
ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を利用するのがますま
す普通になっている。典型的なデータ・ワードは、多重
−ビット出力メモリ・デバイスにわたつて配分される３
２ビットから成っている。誤り訂正検出検査ビットをデ
ータ・ワードと協働して使うときは、これ等のビットも
又主メモリに記憶する。
【００１０】３２−ビット・データ・ワードに対しては
ハミング・コードは、単一ビット誤りを検出し訂正し、
２ビット誤りの存在を検出することのできる最少７ビッ
トを使用する。
ハミング・コードは、単一ビット誤りを検出し訂正し、
２ビット誤りの存在を検出することのできる最少７ビッ
トを使用する。
【００１１】標準の７−ビット・ハミング・コードは、
ＡＭＤ Ａｍ２ｎＣ６６０、ナショナル・セミコンダク
タ（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｏｔｏｒ）
７４Ｆ６３２又はテキサス・インスツルメンツ（Ｔｅｘ
ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）ＳＮ７４ＡＳ６３２の
ような工業的に利用できる部品の使用により供給するこ
とができる。本発明では、単一ビット誤りの検出訂正と
２ビット誤りの検出とをこれ等の工業的に利用できる部
品で実施するのと同じ方法で実施される。
ＡＭＤ Ａｍ２ｎＣ６６０、ナショナル・セミコンダク
タ（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｏｔｏｒ）
７４Ｆ６３２又はテキサス・インスツルメンツ（Ｔｅｘ
ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）ＳＮ７４ＡＳ６３２の
ような工業的に利用できる部品の使用により供給するこ
とができる。本発明では、単一ビット誤りの検出訂正と
２ビット誤りの検出とをこれ等の工業的に利用できる部
品で実施するのと同じ方法で実施される。
【００１２】本発明を述べるのにこの場合利用される図
のほかにさらに詳細な説明に続く１２の表を含める。こ
れ等の１２の表は本発明の説明に参照する。
のほかにさらに詳細な説明に続く１２の表を含める。こ
れ等の１２の表は本発明の説明に参照する。
【００１３】本発明に利用される主メモリのセグメント
は図１に示してある。はるかに大きい全主メモリの小部
分であるメモリ１０は１０個のＤＲＡＭデバイス１２、
１４、１６、１８、２０、２２、２４、２６、２８、３
０を備えている。これ等の各ＤＲＡＭデバイスはメモリ
・サイクル中に４−ビットの出力を生ずる。代表的ＤＲ
ＡＭデバイスは、２５６Ｋ×４ビット又は１メガビット
×４ビットの構成を持つ。この種のＤＲＡＭデバイス
は、広く利用され業界の文献に詳しく記載してある。一
層大きい容量を持つ多重−ビット・メモリ・デバイスが
近い将来利用できるのは疑いない。
は図１に示してある。はるかに大きい全主メモリの小部
分であるメモリ１０は１０個のＤＲＡＭデバイス１２、
１４、１６、１８、２０、２２、２４、２６、２８、３
０を備えている。これ等の各ＤＲＡＭデバイスはメモリ
・サイクル中に４−ビットの出力を生ずる。代表的ＤＲ
ＡＭデバイスは、２５６Ｋ×４ビット又は１メガビット
×４ビットの構成を持つ。この種のＤＲＡＭデバイス
は、広く利用され業界の文献に詳しく記載してある。一
層大きい容量を持つ多重−ビット・メモリ・デバイスが
近い将来利用できるのは疑いない。
【００１４】メモリ１０は、１つのデータ・ワードを記
憶するのに利用する１０個のＤＲＡＭデバイスから成
る。コンピュータの全主要メモリはその中に多数のメモ
リ１０を利用する。しかし本発明はメモリ１０だけを参
照して詳しく述べる。
憶するのに利用する１０個のＤＲＡＭデバイスから成
る。コンピュータの全主要メモリはその中に多数のメモ
リ１０を利用する。しかし本発明はメモリ１０だけを参
照して詳しく述べる。
【００１５】本発明の重要な態様はデータ・ワードに対
するデータ・ビットと、メモリ１０内の協働する誤り訂
正検査ビット及び奇偶ビットとに対する記憶場所であ
る。各ＤＲＡＭデバイス１２〜３０は少なくとも３デー
タビットを含み、メモリデバイスのいずれにも１検査ビ
ットだけしか記憶しない。
するデータ・ビットと、メモリ１０内の協働する誤り訂
正検査ビット及び奇偶ビットとに対する記憶場所であ
る。各ＤＲＡＭデバイス１２〜３０は少なくとも３デー
タビットを含み、メモリデバイスのいずれにも１検査ビ
ットだけしか記憶しない。
【００１６】本発明の選定した実施例によればＤＲＡＭ
デバイス１２はデータ・ビット２，３，５及び３１を記
憶する。ＤＲＡＭデバイス１４は、検査ビット１と共に
データ・ビット１４，２０及び２４を記憶する。ＤＲＡ
Ｍデバイス１６は、データ・ビット０，４，８及び９を
記憶する。ＤＲＡＭデバイス１８は、検査ビット６と共
にデータ・ビット１１，１２及び１３を記憶する。ＤＲ
ＡＭデバイス２０は、検査ビット５と共にデータ・ビッ
ト６，１０及び１７を記憶する。ＤＲＡＭデバイス２２
は、検査ビット７と共にデータ・ビット１５，１８及び
１９を記憶する。ＤＲＡＭデバイス２４は、検査ビット
４と共にデータ・ビット７，２１及び２２を記憶する。
ＤＲＡＭデバイス２６は、検査ビット２と共にデータ・
ビット１６，２３及び２５を記憶する。ＤＲＡＭデバイ
ス２８は、検査ビット０と共にデータ・ビット２６，２
７及び３０を記憶する。最後にＤＲＡＭデバイス３０
は、検査ビット３と共にデータ・ビット１，２８及び２
９を記憶する。検査ビット０ないし６は、前記した工業
用部品に利用される普通の７−ビット・ハミング・コー
ドの７ビットを構成する。第８の検査ビットは、データ
・ワードの全３２−ビットに対し生ずる奇偶検査ビット
である。
デバイス１２はデータ・ビット２，３，５及び３１を記
憶する。ＤＲＡＭデバイス１４は、検査ビット１と共に
データ・ビット１４，２０及び２４を記憶する。ＤＲＡ
Ｍデバイス１６は、データ・ビット０，４，８及び９を
記憶する。ＤＲＡＭデバイス１８は、検査ビット６と共
にデータ・ビット１１，１２及び１３を記憶する。ＤＲ
ＡＭデバイス２０は、検査ビット５と共にデータ・ビッ
ト６，１０及び１７を記憶する。ＤＲＡＭデバイス２２
は、検査ビット７と共にデータ・ビット１５，１８及び
１９を記憶する。ＤＲＡＭデバイス２４は、検査ビット
４と共にデータ・ビット７，２１及び２２を記憶する。
ＤＲＡＭデバイス２６は、検査ビット２と共にデータ・
ビット１６，２３及び２５を記憶する。ＤＲＡＭデバイ
ス２８は、検査ビット０と共にデータ・ビット２６，２
７及び３０を記憶する。最後にＤＲＡＭデバイス３０
は、検査ビット３と共にデータ・ビット１，２８及び２
９を記憶する。検査ビット０ないし６は、前記した工業
用部品に利用される普通の７−ビット・ハミング・コー
ドの７ビットを構成する。第８の検査ビットは、データ
・ワードの全３２−ビットに対し生ずる奇偶検査ビット
である。
【００１７】図２には本発明に使う別の装置を示す。誤
り制御デバイス４０は７個のシンドローム・ジェネレー
タ回路４２、４４、４６、４８、５０、５２、５４と共
に奇偶ジェネレータ回路５６を備えている。各シンドロ
ーム・ジェネレータ回路は、３２−ビット・データ・ワ
ードの１６−ビットを受け取り、又排他的論理和機能
（ｅｘｃｌｕｓｉｖｅ ＯＲ ｆｕｎｃｔｉｏｎ）によ
って誤り訂正検査ビットを生ずる。各シンドローム・ジ
ェネレータ回路４２ないし５４はそれぞれ検査ビット０
ないし６を生成する。奇偶ジェネレータ回路５６はデー
タ・ワードの３２ビット全部に対し排他的論理和機構を
使い検証検査ビットを生ずる。
り制御デバイス４０は７個のシンドローム・ジェネレー
タ回路４２、４４、４６、４８、５０、５２、５４と共
に奇偶ジェネレータ回路５６を備えている。各シンドロ
ーム・ジェネレータ回路は、３２−ビット・データ・ワ
ードの１６−ビットを受け取り、又排他的論理和機能
（ｅｘｃｌｕｓｉｖｅ ＯＲ ｆｕｎｃｔｉｏｎ）によ
って誤り訂正検査ビットを生ずる。各シンドローム・ジ
ェネレータ回路４２ないし５４はそれぞれ検査ビット０
ないし６を生成する。奇偶ジェネレータ回路５６はデー
タ・ワードの３２ビット全部に対し排他的論理和機構を
使い検証検査ビットを生ずる。
【００１８】各シンドローム・ジェネレータ回路４２な
いし５４のデータ入力はメモリ１０から読出されるデー
タ・ワードである。これ等の入力は次の表１の通りであ
る。
いし５４のデータ入力はメモリ１０から読出されるデー
タ・ワードである。これ等の入力は次の表１の通りであ
る。
【００１９】
【表１】
【００２０】３２のデータ・ビット（０…３１）は、す
べて奇偶ジェネレータ回路５６に入力され検査ビット７
と称する奇偶ビットを生ずる。
べて奇偶ジェネレータ回路５６に入力され検査ビット７
と称する奇偶ビットを生ずる。
【００２１】各シンドローム・ジェネレータ回路４２〜
５６は排他的論理和回路（ｅｘｃｌｕｓｉｖｅ ＯＲ
ｃｉｒｃｕｉｔ）である。
５６は排他的論理和回路（ｅｘｃｌｕｓｉｖｅ ＯＲ
ｃｉｒｃｕｉｔ）である。
【００２２】各シンドローム・ジェネレータ回路４２〜
５６からの出力は排他的論理和論理ゲート〔ｅｘｃｌｕ
ｓｉｖｅ ＯＲ ｌｏｇｉｃ ｇａｔｅ〕７０、７２、
７４、７６、７８、８０、８２、８４に第１の入力とし
て送る。メモリ１０から、読出された検査ビット０〜７
はそれぞれ各排他的論理和論理ゲート（以下単に論理ゲ
ートと呼ぶ）７０〜８４の第２入力に入力される。各論
理ゲート７０〜８４の出力は各シンドローム・ビット０
〜７である。各シンドローム・ビット０〜６はこの場合
検査ビット・シンドロームと称する。シンドローム・ビ
ット７は奇偶ビット・シンドロームと称する。
５６からの出力は排他的論理和論理ゲート〔ｅｘｃｌｕ
ｓｉｖｅ ＯＲ ｌｏｇｉｃ ｇａｔｅ〕７０、７２、
７４、７６、７８、８０、８２、８４に第１の入力とし
て送る。メモリ１０から、読出された検査ビット０〜７
はそれぞれ各排他的論理和論理ゲート（以下単に論理ゲ
ートと呼ぶ）７０〜８４の第２入力に入力される。各論
理ゲート７０〜８４の出力は各シンドローム・ビット０
〜７である。各シンドローム・ビット０〜６はこの場合
検査ビット・シンドロームと称する。シンドローム・ビ
ット７は奇偶ビット・シンドロームと称する。
【００２３】検査ビット・シンドローム（ビット０〜
６）は、可能な１２８の各組合せに７つの入力を復号す
るデコーダ１００に入力され、デコーダ１００からの１
２８の出力の選択された１つを動作させる。デコーダ１
００はこのような復合のための普通の論理設計を持つ。
６）は、可能な１２８の各組合せに７つの入力を復号す
るデコーダ１００に入力され、デコーダ１００からの１
２８の出力の選択された１つを動作させる。デコーダ１
００はこのような復合のための普通の論理設計を持つ。
【００２４】デコーダ１００からの出力は、誤りジェネ
レータ回路１０４の対応する組の入力に１群の線路１０
２を経て送られる。検査ビット・シンドローム（ビット
０〜６）は、ヌ誤りジェネレータ回路１０４に入力され
る。ゲート８４の出力に生ずる奇偶ビット・シンドロー
ム・ビット７は同様に誤りジェネレータ回路１０４への
入力として生ずる。回路１０４に入力を受けると、この
回路は４本の線路１０６、１０８、１１０、１１２で４
つの可能な出力の１つを生ずる。単一ビット誤りに対し
ては線路１０６で、多重−ビット誤りに対しては線路１
０８で、３ビット誤りに対しては線路１１０で、又検査
ビット誤りに対しては線路１１２でそれぞれ出力が生成
される。
レータ回路１０４の対応する組の入力に１群の線路１０
２を経て送られる。検査ビット・シンドローム（ビット
０〜６）は、ヌ誤りジェネレータ回路１０４に入力され
る。ゲート８４の出力に生ずる奇偶ビット・シンドロー
ム・ビット７は同様に誤りジェネレータ回路１０４への
入力として生ずる。回路１０４に入力を受けると、この
回路は４本の線路１０６、１０８、１１０、１１２で４
つの可能な出力の１つを生ずる。単一ビット誤りに対し
ては線路１０６で、多重−ビット誤りに対しては線路１
０８で、３ビット誤りに対しては線路１１０で、又検査
ビット誤りに対しては線路１１２でそれぞれ出力が生成
される。
【００２５】誤りジェネレータ回路１０４を図３及び図
４について詳しく述べる。線路１０２における回路１０
０の１２８の出力は、それぞれＯＲ回路１３０、ＯＲ回
路１３２及びＯＲ回路１３４に入力される。ＯＲ回路１
３０からの出力は、ＯＲゲート１３６に第１入力として
送られる。ＯＲゲート１３６は、その出力線路として線
路１０８を持ち、多重−ビット誤りを指示する。
４について詳しく述べる。線路１０２における回路１０
０の１２８の出力は、それぞれＯＲ回路１３０、ＯＲ回
路１３２及びＯＲ回路１３４に入力される。ＯＲ回路１
３０からの出力は、ＯＲゲート１３６に第１入力として
送られる。ＯＲゲート１３６は、その出力線路として線
路１０８を持ち、多重−ビット誤りを指示する。
【００２６】ＯＲゲート１３２の出力は、第１入力とし
てＯＲ回路１３８に送られる。ＯＲ回路１３８は、その
出力を第２入力としてＯＲ回路１３６に、かつ線路１１
０に送り、３ビット誤りの存在を指示する。ＯＲ回路１
３４の出力は、線路１１２に送られ検査ビット誤りを指
示し、かつ入力としてインバータ１４０に送られる。イ
ンバータ１４０は、その出力をＡＮＤゲート１４２の第
１入力に送る。各論理ゲート７０〜８４からのシンドロ
ーム・ビット０〜７は、ＯＲゲート１５０に入力され
る。ＯＲゲート１５０は、その出力をＡＮＤゲート１４
２の第３入力に接続してある。シンドローム・ビット７
は、インバータ１５２を経てＡＮＤゲート１４２の第２
入力に接続してある。このシンドローム・ビット７はさ
らにＡＮＤゲート１５４の第１入力に接続してある。Ａ
ＮＤゲート１５４はその第２入力にＯＲゲート１５０の
出力を接続する。ＡＮＤゲート１５４の出力はＯＲゲー
ト１３８の第３入力に接続してある。
てＯＲ回路１３８に送られる。ＯＲ回路１３８は、その
出力を第２入力としてＯＲ回路１３６に、かつ線路１１
０に送り、３ビット誤りの存在を指示する。ＯＲ回路１
３４の出力は、線路１１２に送られ検査ビット誤りを指
示し、かつ入力としてインバータ１４０に送られる。イ
ンバータ１４０は、その出力をＡＮＤゲート１４２の第
１入力に送る。各論理ゲート７０〜８４からのシンドロ
ーム・ビット０〜７は、ＯＲゲート１５０に入力され
る。ＯＲゲート１５０は、その出力をＡＮＤゲート１４
２の第３入力に接続してある。シンドローム・ビット７
は、インバータ１５２を経てＡＮＤゲート１４２の第２
入力に接続してある。このシンドローム・ビット７はさ
らにＡＮＤゲート１５４の第１入力に接続してある。Ａ
ＮＤゲート１５４はその第２入力にＯＲゲート１５０の
出力を接続する。ＡＮＤゲート１５４の出力はＯＲゲー
ト１３８の第３入力に接続してある。
【００２７】誤りジェネレータ回路１０４の入力は、８
つのシンドローム入力（ビット０〜７）と共に線路１０
２の１２８の要素である。第３Ａ図及び第３Ｂ図に示し
た論理回賂は線賂１０６、１０８、１１０、１１２に誤
り出力指示を生ずる。
つのシンドローム入力（ビット０〜７）と共に線路１０
２の１２８の要素である。第３Ａ図及び第３Ｂ図に示し
た論理回賂は線賂１０６、１０８、１１０、１１２に誤
り出力指示を生ずる。
【００２８】本発明の作用を第１図及び第２図について
以下に述べる。メモリ１０を備えたコンピュータ主メモ
リは、３２−ビット・データ・ワードを受け取る。この
データ・ワードは、シンドローム回路４２〜５４と同等
のシンドローム・ジェネレータによって処理され、７−
ビット・ハミング・コードを普通の方法で生ずる。３２
−ビット・データ・ワードは、又回路５６のような奇偶
ジェネレータ回路に入力され、奇偶検査ビットを生ず
る。
以下に述べる。メモリ１０を備えたコンピュータ主メモ
リは、３２−ビット・データ・ワードを受け取る。この
データ・ワードは、シンドローム回路４２〜５４と同等
のシンドローム・ジェネレータによって処理され、７−
ビット・ハミング・コードを普通の方法で生ずる。３２
−ビット・データ・ワードは、又回路５６のような奇偶
ジェネレータ回路に入力され、奇偶検査ビットを生ず
る。
【００２９】奇偶検査ビットと共にハミング・コードの
７検査ビットは、図１について述べ図１に示した特定の
構成のＤＲＡＭデバイス１２〜３０に記憶される。これ
等は記憶検査ビット及び記憶奇偶ビットと称する。従っ
て各データ・ワードに対して、データー・ワードでは３
２のビット、ハミング・コードでは７のビット又は奇偶
検査ビットでは１ビットを記憶される。ＤＲＡＭデバイ
スのうち８つは、１つの検査ビット又は奇偶ビットと共
に３つのデータビットを記憶し、ＤＲＡＭデバイスの２
つは４つのデータビットだけを記憶する。
７検査ビットは、図１について述べ図１に示した特定の
構成のＤＲＡＭデバイス１２〜３０に記憶される。これ
等は記憶検査ビット及び記憶奇偶ビットと称する。従っ
て各データ・ワードに対して、データー・ワードでは３
２のビット、ハミング・コードでは７のビット又は奇偶
検査ビットでは１ビットを記憶される。ＤＲＡＭデバイ
スのうち８つは、１つの検査ビット又は奇偶ビットと共
に３つのデータビットを記憶し、ＤＲＡＭデバイスの２
つは４つのデータビットだけを記憶する。
【００３０】メモリ１０内に前回に記憶された特定のデ
ータ・ワードを読出するように要求を受け取るときは、
このデータ・ワードは図１のＤＲＡＭデバイスの出力に
対し示したように検査ビット及び奇偶ビットと共に並列
に読出される。メモリ１０から読出されたデータ・ワー
ドは、シンドローム・ジエネレータ回路４２〜５４に、
図２のこれ等の回路に対する入力として示した組合せで
入力される。メモリ１０から読出されたデータ・ワード
の３２のビット全部を、奇偶ジエネレータ回路５６に入
力する。各シンドローム・ジエネレータ回路４２〜５４
は、検証検査ビットと呼ばれる各検査ビットを生ずる。
奇偶ジエネレータ回路５６は又いわゆる検証奇偶検査ビ
ットを生ずる。各検証検査ビットは、メモリ１０から読
出された対応する記憶検査ビットと共に論理ゲート７０
〜８４の各１つに入力される。
ータ・ワードを読出するように要求を受け取るときは、
このデータ・ワードは図１のＤＲＡＭデバイスの出力に
対し示したように検査ビット及び奇偶ビットと共に並列
に読出される。メモリ１０から読出されたデータ・ワー
ドは、シンドローム・ジエネレータ回路４２〜５４に、
図２のこれ等の回路に対する入力として示した組合せで
入力される。メモリ１０から読出されたデータ・ワード
の３２のビット全部を、奇偶ジエネレータ回路５６に入
力する。各シンドローム・ジエネレータ回路４２〜５４
は、検証検査ビットと呼ばれる各検査ビットを生ずる。
奇偶ジエネレータ回路５６は又いわゆる検証奇偶検査ビ
ットを生ずる。各検証検査ビットは、メモリ１０から読
出された対応する記憶検査ビットと共に論理ゲート７０
〜８４の各１つに入力される。
【００３１】各論理ゲート７０〜８２は、メモリ１０か
ら読出された記憶検査ビットと、シンドローム・ジエネ
レータ回路４２〜５４により生ずる検証検査ビットとの
関数である検査ビット・シンドロームを生ずる。データ
・ワード又は検査ビット内に又は新たな検証検査ビット
の生成の際に、誤りが生じていなければ、論理ゲート７
０〜８４の出力にすベて一様な論理０である。このシン
ドローム状態は、デコーダ１００の出力線路の１つによ
る与えられた論理出力を生ずる。この出力は、誤りジエ
ネレータ回路１０４に送られる。この状態に対して誤り
ジエネレータ回路１０４は、誤りが生じていないから線
路１０６〜１１２のずれも動作させない。
ら読出された記憶検査ビットと、シンドローム・ジエネ
レータ回路４２〜５４により生ずる検証検査ビットとの
関数である検査ビット・シンドロームを生ずる。データ
・ワード又は検査ビット内に又は新たな検証検査ビット
の生成の際に、誤りが生じていなければ、論理ゲート７
０〜８４の出力にすベて一様な論理０である。このシン
ドローム状態は、デコーダ１００の出力線路の１つによ
る与えられた論理出力を生ずる。この出力は、誤りジエ
ネレータ回路１０４に送られる。この状態に対して誤り
ジエネレータ回路１０４は、誤りが生じていないから線
路１０６〜１１２のずれも動作させない。
【００３２】誤り状態が生ずるときは、論理ゲート７０
〜８４への入力はすべて同じではなくて、誤りの発生を
指示する検査ビット・シンドロームが論理ゲード７０〜
８２の出力に生ずる。この７−ビット・シンドローム
は、デコーダ１００に入力される。デコーダ１００は、
その１２８の出力のうちで入力シンドロームに対応する
出力に対し動作状態を生或する。この出力は、誤りジエ
ネレータ回路１０４の対応する入力に送られる。さらに
誤りジエネレータ回路１０４への入力は、論理ゲート８
４により生ずる奇偶シンドロームと、検査ビット・シン
ドローム０〜６とである。これ等の入力は論理的に比較
されて、線路１０６，１０８，１１０，１１２により４
つの出力のうちの１つを生ずる。特定の出力を生ずる論
理を以下に述べる。
〜８４への入力はすべて同じではなくて、誤りの発生を
指示する検査ビット・シンドロームが論理ゲード７０〜
８２の出力に生ずる。この７−ビット・シンドローム
は、デコーダ１００に入力される。デコーダ１００は、
その１２８の出力のうちで入力シンドロームに対応する
出力に対し動作状態を生或する。この出力は、誤りジエ
ネレータ回路１０４の対応する入力に送られる。さらに
誤りジエネレータ回路１０４への入力は、論理ゲート８
４により生ずる奇偶シンドロームと、検査ビット・シン
ドローム０〜６とである。これ等の入力は論理的に比較
されて、線路１０６，１０８，１１０，１１２により４
つの出力のうちの１つを生ずる。特定の出力を生ずる論
理を以下に述べる。
【００３３】データ・ワード内の単一ビット誤りの発生
を、「ソフト誤り」（ｓｏｆｔ ｅｒｒｏｒ）と呼ぶ。
単一ビット誤りの存在は判定することができ、又データ
・ワード内の誤りのビットの場所も同様に判定すること
ができる。次いでこのビットを反転させて訂正したデー
タ・ワードを生ずる。これは従来のハミング誤り検出訂
正方法である。この状態が起ると、線路１０６に単一ビ
ット（ソフト）誤りの発生を指示する出力信号が生ず
る。
を、「ソフト誤り」（ｓｏｆｔ ｅｒｒｏｒ）と呼ぶ。
単一ビット誤りの存在は判定することができ、又データ
・ワード内の誤りのビットの場所も同様に判定すること
ができる。次いでこのビットを反転させて訂正したデー
タ・ワードを生ずる。これは従来のハミング誤り検出訂
正方法である。この状態が起ると、線路１０６に単一ビ
ット（ソフト）誤りの発生を指示する出力信号が生ず
る。
【００３４】しかし多重−ビット誤りが、データ・ワー
ド及び検査ビットに生ずると、２つの他の出力のうちの
いずれか１つを生成する。全部の誤りがＤＲＡＭデバイ
ス１２〜３０のうちの１つで生ずるビット誤りを検出す
るときは、線路１１０に出力を生成する。しかし多重−
ビット誤りがあり、誤りの全部のビットがＤＲＡＭデバ
イス１２〜３０の１つで発生したことを判定できない場
合に、線路１０８に、このような多量−ビット誤りの発
生を指示する出力を生成する。
ド及び検査ビットに生ずると、２つの他の出力のうちの
いずれか１つを生成する。全部の誤りがＤＲＡＭデバイ
ス１２〜３０のうちの１つで生ずるビット誤りを検出す
るときは、線路１１０に出力を生成する。しかし多重−
ビット誤りがあり、誤りの全部のビットがＤＲＡＭデバ
イス１２〜３０の１つで発生したことを判定できない場
合に、線路１０８に、このような多量−ビット誤りの発
生を指示する出力を生成する。
【００３５】メモリ１０から読出された検査ビットの１
つに誤りが生じた場合には、線路１１２に誤り信号を生
成する。
つに誤りが生じた場合には、線路１１２に誤り信号を生
成する。
【００３６】表２は、各単一ビット誤り条件に対し論理
ゲート７０〜８４の出力に生ずる８−ビット・シンドロ
ームを示す。データ・ビットはＤＢ０〜Ｂ３１とし、検
査ビットＣＢ０〜ＣＢ７とする。各単一ビット誤りに対
し十六進値で表わした対応するシンドロームを示す。
ゲート７０〜８４の出力に生ずる８−ビット・シンドロ
ームを示す。データ・ビットはＤＢ０〜Ｂ３１とし、検
査ビットＣＢ０〜ＣＢ７とする。各単一ビット誤りに対
し十六進値で表わした対応するシンドロームを示す。
【００３７】表３、表４、表５には、シンドローム・ビ
ット０〜６から成る７−ビット検査ビットに対する１２
８の可能なシンドロームを例示してある。各シンドロー
ムに対し対応する誤りのタイプを示してある。可能な誤
りのタイプは、単−ビット、３ビット、多重ビット及び
クオッド・ビット（ｑｕａｄ ｂｉｔ）である。デコー
ダ１００は、７ビットシンドローム入力を受け取り、こ
れに応答してその１２８の出力の１つを動作させる。
ット０〜６から成る７−ビット検査ビットに対する１２
８の可能なシンドロームを例示してある。各シンドロー
ムに対し対応する誤りのタイプを示してある。可能な誤
りのタイプは、単−ビット、３ビット、多重ビット及び
クオッド・ビット（ｑｕａｄ ｂｉｔ）である。デコー
ダ１００は、７ビットシンドローム入力を受け取り、こ
れに応答してその１２８の出力の１つを動作させる。
【００３８】表６、表７、表８は、諭理ゲート７０〜８
４により生成されるシンドロームを示す。各ＤＲＡＭデ
バイス１２〜３０に対し生ずることのできる３及び４ビ
ットの各誤り条件に対するシンドロームを示してある。
これ等のシンドロームは又１６進値として表示してあ
る。これ等はすべて、各論理ゲート７０〜８４の出力に
生ずる８ビットのシンドロームを表わす。
４により生成されるシンドロームを示す。各ＤＲＡＭデ
バイス１２〜３０に対し生ずることのできる３及び４ビ
ットの各誤り条件に対するシンドロームを示してある。
これ等のシンドロームは又１６進値として表示してあ
る。これ等はすべて、各論理ゲート７０〜８４の出力に
生ずる８ビットのシンドロームを表わす。
【００３９】表９、表１０、表１１、表１２、表１３
は、可能なシンドローム値と各線路１０６，１０８，１
１０，１１２に生ずる出力との間の各論理関係を示す。
単一ビット誤りは、文字Ｓにより、２ビット誤りは文字
Ｄにより、３ビット誤りは文字Ｔにより、クオッド・ビ
ット誤りは文字Ｑによりそれぞれ示してある。各文字の
次の数字は、入力により表わされる誤り条件の数字であ
る。
は、可能なシンドローム値と各線路１０６，１０８，１
１０，１１２に生ずる出力との間の各論理関係を示す。
単一ビット誤りは、文字Ｓにより、２ビット誤りは文字
Ｄにより、３ビット誤りは文字Ｔにより、クオッド・ビ
ット誤りは文字Ｑによりそれぞれ示してある。各文字の
次の数字は、入力により表わされる誤り条件の数字であ
る。
【００４０】図２、図３及び図４に示した回路について
示した表２ないし１３のデータ表示は、線路１０６、１
０８、１１０、１１２で選択した４つの出力を生ずるよ
うに誤りジエネレータ回路１０４内の論理を独特に定め
る。
示した表２ないし１３のデータ表示は、線路１０６、１
０８、１１０、１１２で選択した４つの出力を生ずるよ
うに誤りジエネレータ回路１０４内の論理を独特に定め
る。
【００４１】本発明は、３ビット誤りがＤＲＡＭデバイ
ス１２〜３０の単一の１つ内に生ずる場合に、３ビット
誤りの検出を行うものである。ＤＲＡＭデバイス１２〜
３０のうち多重の回路に生ずる３ビット誤りは、必ずし
も検出されるわけではない。しかしこのような誤りは、
ＤＲＡＭデバイスのうちの１つの完全な故障によって起
りやすいから、任意の３ビット誤りを検出するのは可能
性が極めて高い。
ス１２〜３０の単一の１つ内に生ずる場合に、３ビット
誤りの検出を行うものである。ＤＲＡＭデバイス１２〜
３０のうち多重の回路に生ずる３ビット誤りは、必ずし
も検出されるわけではない。しかしこのような誤りは、
ＤＲＡＭデバイスのうちの１つの完全な故障によって起
りやすいから、任意の３ビット誤りを検出するのは可能
性が極めて高い。
【００４２】本発明の複数の実施例を添付図面について
述べたが、本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんである。
述べたが、本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんである。
【００４３】
【表２】
【００４４】
【表３】
【００４５】
【表４】
【００４６】
【表５】
【００４７】
【表６】
【００４８】
【表７】
【００４９】
【表８】
【００５０】
【表９】
【００５１】
【表１０】
【００５２】
【表１１】
【００５３】
【表１２】
【００５４】
【表１３】
【図１】単一データ・ワード用の複数のビットを誤り訂
正検出検査ビットと共に記憶するダイナミックＲＡＭ
（ＤＲＡＭ）デバイスの集合を備えたコンピュータ・メ
モリの一部分の説明図である。
正検出検査ビットと共に記憶するダイナミックＲＡＭ
（ＤＲＡＭ）デバイスの集合を備えたコンピュータ・メ
モリの一部分の説明図である。
【図２】単一ビット誤りを検出訂正し種種の形式の多重
ビット誤りを検出する本発明による誤り訂正検出回路の
回路図である。
ビット誤りを検出する本発明による誤り訂正検出回路の
回路図である。
【図３】図２に示した誤りジエネレータ回路の一部分の
詳細な回路図である。
詳細な回路図である。
【４図】図２に示した誤りジエネレータ回路の残余の部
分の詳細な回路図である。
分の詳細な回路図である。
１０ コンピュータ・メモリ １２，１４，１６，１８，２０，２２，２４，２６，２
８，３０ ＤＲＡＭデバイス ４２，４４，４６，４８，５０，５２，５４ シンド
ローム・ジエネレータ ５６ 奇偶ジエネレータ回路 ７０，７２，７４，７６，７８，８０，８２ 論理回
路 ８４ 論理回路 １００ デコーダ回路 １０４ 誤りジエネレータ回路
８，３０ ＤＲＡＭデバイス ４２，４４，４６，４８，５０，５２，５４ シンド
ローム・ジエネレータ ５６ 奇偶ジエネレータ回路 ７０，７２，７４，７６，７８，８０，８２ 論理回
路 ８４ 論理回路 １００ デコーダ回路 １０４ 誤りジエネレータ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク、エイ、クワートロウマニ アメリカ合衆国テクサス州75002、アリン、 ウイロウ・ブルツク・ドライヴ 710番 (72)発明者 ケヴイン、エム、ロウダン アメリカ合衆国テクサス州75081、リチア ドスン、 ウインドソング・トレイル 1810番
Claims (12)
- 【請求項１】 コンピュータ・メモリ内に記憶されたデ
ータの誤り訂正及び検出を行う、データ用誤り訂正検出
方法において、 （イ）データ・ワード内の単一ビット誤りを検出して訂
正し多重ビット誤りを検出する、選択した誤り訂正コー
ドの使用により、前記データ・ワード用の記憶検査ビッ
トの誤り検出訂正の組を生成する段階と、 （ロ）前記データ・ワードに対する記憶奇偶検査ビット
を生成する段階と、 （ハ）複数の多重−ビット出力メモリ・デバイスを備え
たコンピュータ・メモリ内に前記データ・ワード、前記
記憶検査ビット及び前記記憶奇偶検査ビットを記憶する
に際し、これ等の各多重−ビット出力メモリ・デバイス
内に前記データ・ワードの多重ビットを記憶し、前記多
重−ビット出力メモリ・デバイスの任意の１つに前記記
憶検査ビット又は記憶奇偶検査ビットのうちの１つ以上
は記憶しないようにする段階と、 （ニ）前記コンピュータ・メモリから前記データ・ワー
ド、前記記憶検査ビット及び前記記憶奇偶検査ビットを
読出すに際し、前記コンピュータ・メモリから読出され
る前記データ・ワード、前記記憶検査ビット及び前記記
憶奇偶検査ビット内に１つ又は複数のビット誤りが存在
するようにする段階と、 （ホ）前記コンピュータ・メモリから読出された前記デ
ータ・ワードに対し前記選択した誤り訂正コードの使用
により検証検査ビットの誤り検出訂正の組を生成する段
階と、 （ヘ）前記コンピュータ・メモリから読出した前記デー
タ・ワードに対し検証奇偶検査ビットを生成する段階
と、 （ト）前記コンピュータ・メモリから読出した前記記憶
検査ビットを前記検証検査ビットと比較して検査ビット
・シンドロームを生成する段階と、 （チ）前記コンピュータ・メモリから読出した前記記憶
奇偶検査ビットを前記検証奇偶検査ビットと比較して奇
偶シンドロームを生成する段階と、 （リ）前記検査ビット・シンドローム及び前記奇偶シン
ドロームを復号して、 （ａ）前記コンピュータ・メモリから読出した前記デー
タ・ワード内の単一ビット誤りを検出して識別し第１の
出力を生成するか又は （ｂ）前記多重−ビット出力メモリ・デバイスのうちの
単一の多重−ビット出力メモリ・デバイス内に全く生じ
ない多重ビット誤りを検出して第２の出力を生成するか
又は （ｃ）前記多重−ビット出力メモリ・デバイスのうちの
１つ内のデータ・ビット内にすべて生ずる３ビット誤り
を検出して第３の出力を生成するか又は、 （ｄ）検査ビット誤りを検出して第４の出力を生成する
ようにする段階と、を包含するデータ用誤り訂正検出方
法。 - 【請求項２】 前記データ・ワードが３２ビットを持
ち、前記記憶検査ビットの組が７ビットを持ち、前記各
多重−ビット出力メモリ・デバイスが４ビットを記憶
し、前記４ビットのうち少なくとも３ビットは、前記デ
ータ・ワードのデータ・ビットである、請求項１のデー
タ用誤り訂正検出方法。 - 【請求項３】 前記記憶検査ビットの組が、単一ビット
誤りを検出訂正しかつ２ビット誤りを検出するために、
前記データ・ワードに対し最少数のビットを含む、請求
項１のデータ用誤り訂正検出方法。 - 【請求項４】 データ・ワードの多重ビットをコンピュ
ータ・メモリ内の複数の各メモリデバイス内に記憶し
て、前紀コンピュータ・メモリ内の１つのメモリ・デバ
イスの故障を検出する故障検出方法において、 （イ）前記データ・ワード内の単一ビット誤りを検出訂
正しかつ多重ビット誤りを検出する選択した誤り訂正コ
ードの使用により、データ・ワードに対し記憶検査ビッ
トの誤り検出訂正の組を生成する段階と、 （ロ）前記データ・ワードに対し記憶奇偶検査ビットを
生成する段階と、 （ハ）複数の多重−ビット出力メモリ・デバイスを備え
たコンピュータ・メモリ内に前記データ・ワード、前記
記憶検査ビット及び記憶奇偶検査ビットを記憶するに際
し、前記データ・ワードの多重ビットを前記各多重一ビ
ット出力メモリ・デバイス内に記憶し、前記記憶検査ビ
ット又は記憶奇偶検査ビットの１つ以上を、前記多重−
ビット出力メモリ・デバイスの任意の１つ内に記憶しな
いようにする段階と、 （ニ）前記コンピュータ・メモリから前記データ・ワー
ド、前記記憶検査ビット及び前記記憶奇偶検査ビットを
読出す際に、前記コンピュータ・メモリから読出される
前記データ・ワード、前記記憶検査ビット及び前記記憶
奇偶検査ビットに１つ又は複数のビット誤りが存在する
ようにする段階と、 （ホ）前記コンピュータ・メモリから読出された前記デ
ータ・ワードに対し前記選択した誤り訂正コードの使用
により、検証検査ビットの誤り検出訂正の組を生成する
段階と、 （ヘ）前記コンピュータ・メモリから読出される前記デ
ータ・ワードに対し検証奇偶検査ビットを生成する段階
と、 （ト）前記コンピュータ・メモリから読出される前記記
憶検査ビットを、前記検証検査ビットと比較し検査ビッ
ト・シンドロームを生成する段階と、 （チ）前記コンピュータ・メモリから読出される前記記
憶奇偶検査ビットを、前記検証奇偶検査ビットと比較し
奇偶シンドロームを生成する段階と、 前記検査ビット・シンドローム及び前記奇偶シンドロー
ムを複合して前記多重−ビット出力メモリ・デバイスの
１つ内の前記データ・ワード内にすべて生ずる３ビット
誤りを検出することにより、前記コンピュータ・メモリ
内の１つの多重−ビット出力メモリ・デバイスの故障を
指示する段階と、を含有する、故障検出方法。 - 【請求項５】 前記データ・ワードが３２ビットを持
ち、前記記憶検査ビットの組が７ビットを持ち、前記各
多重−ビット出力メモリ・デバイスが４ビットを記憶
し、これ等の４ビットのうち少なくとも３つが前記デー
タ・ワードのデータ・ビットである、請求項４の故障検
出方法。 - 【請求項６】 前記記憶検査ビットの組が、単一ビット
誤りを検出して訂正しかつ２ビット誤りを検出するため
に、前記データ・ワード用の最少数のビットを含む、請
求項４の故障検出方法。 - 【請求項７】データ・ワードのデータ・ビットと、対応
するデータ・ワード用誤り訂正検出検査ビットとコンピ
ュータ・メモリ内に記憶する記憶方法において、 （イ）複数の多重−ビット出力メモリ・デバイスのそれ
ぞれ内に、前記データ・ワード用の前記データ・ビット
の多重−ビットを記憶する段階と、 （ロ）前記複数の多重−ビット出力メモリ・デバイス内
に前記誤り訂正検出検査ビットを記憶する際に、前記デ
ータ・ワード用の前記誤り訂正検出ビットのうちの１つ
以上を前記各多重−ビット出力メモリ・デバイスに記憶
しないようにする段階と、を包含する、記憶方法。 - 【請求項８】 前記多重−ビット出力メモリ・デバイス
を１０個設け、前記データ・ワード内に３２ビットを含
み、８つの検査ビットを含み、前記各多重−ビット出力
メモリ・デバイスにより前記ビットの４つを保留する、
請求項７の記憶方法。 - 【請求項９】 各データ・ワードを記憶するために、複
数の多重−ビット出力メモリ・デバイスを利用するコン
ピュータ・メモリ内に３２−ビット・データ・ワードの
データ・ビット及びデータ・ワード用の対応する検査ビ
ットを記憶する記憶方法において、 （イ）第１の４−ビット出力メモリ・デバイス内に前記
データ・ワードの４ビットを記憶する段階と、 （ロ）第２の４−ビット出力メモリ・デバイス内に前記
データ・ワードの４−ビットを記憶する段階と、 （ハ）第３の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （ニ）第４の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （ホ）第５の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （ヘ）第６の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （ト）第７の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （チ）第８の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビツトと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （リ）第９の４−ビット出力メモリ・デバイス内に前記
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶する段階と、 （ヌ）第１０の４−ビット出力メモリ・デバイス内に前
記データ・ワードの３ビットと、１つのデータ・ワード
用奇偶ビットとを記憶する段階と、を包含する記憶方
法。 - 【請求項１０】 データ・ワードが、複数の各メモリ・
デバイス内に、記憶される多重−ビットと共に記憶され
る前記データ・ワードに対する１組のシンドローム検査
ビット及び奇偶検査ビットとを備えた、コンピュータ・
メモリ用誤り検出回路において、 （イ）前記コンピュータ・メモリの前記各メモリ・デバ
イスから読出された、前記データ・ワードの各別のサブ
セットのビットをそれぞれ受け取るように接続され、そ
れぞれ対応するシンドローム検査ビットを生成する複数
のシンドローム・ジェネレータと、 （ロ）前記コンピュータ・メモリから読出される前記デ
ータ・ワードに対する奇偶ビットを生成する奇偶ジェネ
レータ回路と、 （ハ）前記コンピュータ・メモリから読出される前記記
憶したシンドローム検査ビットと、前記生成されるシン
ドローム検査ビットとを受け取るように接続され、シン
ドロームを出力に生成する論理回賂と、 （ニ）前記コンピュータ・メモリから読出される前記記
憶した奇偶ビットを受け取るように接続され、かつ前記
生成される奇偶ビットを受け取るように接続され、奇偶
シンドローム・ビットを生成する論理回路と、 前記シンドロームを受け取り、このシンドロームを復号
し、複数の出力線路の少なくとも１つに論理信号を生成
するように接続したデコーダ回路と、 前記論理信号を受け取るように、前記デコーダ回路の前
記出力線路に接続され、前記シンドロームを受け取るよ
うに接続され、かつ前記奇偶シンドローム・ビットを受
け取るように接続され、前記データ・ワード内の単一ビ
ット誤りを指示する単一ビット誤り信号と、前記データ
・ワード及び検査ビットが記憶された前記メモリ・デバ
イスの１つ以上のメモリ・デバイスにわたって配分され
た複数のビット誤りを指示する多重−ビット誤り信号
と、前記メモリ・デバイスの１つの中の少なくとも３つ
のビット誤りを指示する３ビット誤り信号とを含む複数
の誤り指示信号を生成する誤りジェネレータ回路と、を
包含するコンピュータ・メモリ用誤り検出回路。 - 【請求項１１】 前記各シンドローム・ジェネレータ回
路がＯＲゲートであり、前記記憶したシンドローム検査
ビットを受け取るように接続した前記論理回路がＯＲゲ
ートである、請求項１０のコンピュータ・メモリ用誤り
検出回路。 - 【請求項１２】 前記誤りジェネレータ回路が、又前記
複数のメモリ・デバイス内に記憶した検査ビット内のビ
ット誤りの存在を指示する検査ビット誤り信号を生成す
るようにした、請求項１０のコンピュータ・メモリ用誤
り検出回路。
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