JP2001358702A

JP2001358702A - 誤り訂正符号の検査装置

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Publication number: JP2001358702A
Application number: JP2001117596A
Authority: JP
Inventors: Sharma Debendra Das; デベンドラ・ダス・シャーマ; Elizabeth S Wolf; エリザベス・エス・ウォルフ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2000-05-01
Filing date: 2001-04-17
Publication date: 2001-12-26
Also published as: DE60117066T2; US20040243887A1; US6799287B1; EP1160987B1; DE60117066D1; EP1160987A2; EP1160987A3

Abstract

(57)【要約】【課題】誤り訂正符合の実装形態及び誤り訂正符合ア
ルゴリズムの正確さを検査する装置を提供する。【解決手段】本発明に係る装置は誤り注入モジュール
(１２０)を使用してエンコーダ(１１５)とデコーダ(１
３５)間で誤り訂正符合（ＥＣＣ）回路にランダムの誤
りを注入する。エンコーダはチェックビットと共にデー
タビットを符号化して符号化された信号を生成する。誤
り注入モジュールにより変更された後、デコーダは符号
化された信号を復号化する。デコーダの出力は、誤りな
し信号、１ビット誤り信号、複数ビット誤り信号、およ
び誤り位置信号を取り得る。出力された信号はモニタモ
ジュール(１４０)により予想される値と比較されて、Ｅ
ＣＣまたはＥＣＣ回路内に誤りが存在するか否かが判定
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶システムある
いは通信システムのための誤り訂正符号に関する。

【０００２】

【従来の技術】通信システムおよび記憶システムでは、
接続されるシステムの動作に影響を及ぼす可能性がある
誤り（エラー）が生じることがある。典型的な誤りは、
特定のメモリ位置が１つまたは複数のα粒子に晒される
ときに生じ得る。α粒子の放射によって、そのメモリ位
置に格納されたデータビットが、「１」と「０」が入れ
替わってしてしまう場合がある。

【０００３】誤り訂正符号（ＥＣＣ）を用いて、通信シ
ステムおよび記憶システムの信頼性および状態の保全性
を高めることができる。１つの誤りを訂正し、また２つ
の誤りを検出はするが訂正しない誤り訂正符号が知られ
ている。他にも複数の誤りを検出し訂正するＥＣＣもあ
る。ＥＣＣの応用形態において、メモリアレイチップ
は、チップ内に発生する誤りをＥＣＣによって訂正でき
るように構成することができる。

【０００４】１ビット誤りの訂正および２ビット誤りの
検出は、チェックビットを利用することにより行うこと
ができる。典型的なＥＣＣの実装形態では、多数のチェ
ックビットが各データワードに付けられる。付けられた
チェックビットは、ＥＣＣ論理回路によりデータワード
内の誤りを検出するために使用される。誤り制御の最も
簡単で最も一般的な形は、パリティビットを使用するこ
とにより実施される。１つのデータワードに１つのパリ
ティビットが付けられ、偶数パリティ符号の場合には偶
数個の、奇数パリティ符号の場合には奇数個の１がデー
タワード内に並ぶように、０または１がパリティビット
に割り当てられる。

【０００５】コンピュータシステムにおいてデータワー
ドを送信する前に、データワードのソースポイントにお
いて、パリティビットの値が計算され、データワードに
付加される。送信されたデータワードを受信すると、宛
先ポイントのロジックはパリティビットを再計算し、そ
の値を付加された受信パリティビットと比較する。再計
算されたパリティビットと受信したパリティビットとが
等しくない場合には、ビット誤りが検出されている。し
かしながら、パリティ符号には、複数個のビット誤りは
訂正できず、また偶数個のビット誤りを検出できないと
いう欠点がある。例えば、あるデータビットが０から１
に変化し、別のビットが１から０に変化した場合（２ビ
ット誤り）には、データワードのパリティは変化せず、
誤りは検出されないであろう。

【０００６】データワード内のデータビットのサブセッ
トにそれぞれ対応するパリティビットをデータワードに
付加することにより、パリティビットの概念は、複数の
ビット誤りを検出するように、あるいは１つまたは多数
のビット誤りの位置を判定するように拡張することがで
きる。一旦データのビット誤りが検出されたなら、論理
回路を用いて誤りのあるビットを訂正し、１ビット誤り
訂正を提供することができる。

【０００７】よく知られている誤り訂正符号はハミング
符号であり、それは一例としてＳＥＣ−ＤＥＤ(single
error correction-double error detection)符号であ
る。ＥＣＣは、データワードがメモリ内に格納されてい
る際に、データワードに一連のチェックビットを付加す
る。読出し動作時に、検索されたチェックビットと再計
算されたチェックビットとが比較され、１ビット誤りの
位置を検出し特定（すなわち訂正）する。より多くのチ
ェックビットを付加し、そのチェックビットによって表
されるデータビットのサブセットを適当に重複させるこ
とによって、誤り訂正符号に複数ビットの誤り訂正およ
び検出機能を持たせることもできる。

【０００８】誤り訂正符号の正確さの検査は２つのステ
ップ、すなわち、誤り訂正符号の基礎をなすアルゴリズ
ムを検査するステップと、ハードウエア装置上またはハ
ードウエア装置のシミュレーション上の誤り訂正符号の
実装形態を検査するステップとを含む。誤り訂正符号を
検査するための現在の方法は、これら２つのステップを
結び付けておらず、それゆえ完全な検査を提供していな
い。この問題の一例を、線形符号に関して示すことがで
きる。線形符号は、ガロア体整数論に基づく特性を用い
て構成される。その特性の概念的な論証は、ガロア体の
数学的な枠組みの中で行うことができる。この概念に基
づいて、手作業あるいはコンピュータプログラムのいず
れかによって、生成行列（Ｇ行列として知られる）、パ
リティ行列（Ｈ行列として知られる）、および種々の誤
りのシナリオに対応する種々のシンドロームベクトルが
生成される。１ビット誤り訂正−２ビット誤り検出（Ｓ
ＥＣ−ＤＥＤ）符号はＨ行列を有する。Ｈ行列内では、
何れの２つの列も同一ではなく、また任意の２つの列の
ガロア体加算はＨ行列内のいずれの列にも等しくない。
この概念の数学的な論証によれば、Ｇ行列、Ｈ行列およ
びシンドロームベクトルの生成中に導入される誤りは全
く検出されない。その後、そのＧ行列、Ｈ行列およびシ
ンドロームベクトルは高級言語において使用され、ハー
ドウエア装置、あるいはハードウエア装置のシミュレー
ションとして実装することができる誤り訂正符号回路を
生成する。実装形態の検査は、実装形態が、Ｇ行列、Ｈ
行列およびシンドロームベクトルに基づいて予想される
出力を供するか否かをチェックすることにより完了す
る。

【０００９】従来のアプローチが有する１つの問題点
は、Ｇ行列、Ｈ行列およびシンドロームベクトルの生成
中に生じる可能性がある誤りに由来する。数学的な特性
から誤り訂正符号回路を直接に生成するための自動化さ
れたツールが存在しないために、そのような誤りは検出
できない場合がある。

【００１０】

【発明が解決しようとする課題】従って本発明の目的
は、誤り訂正符号アルゴリズムの正確さ、および誤り訂
正符号の実装形態の正確さを検査するための方法および
装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の装置は、誤り注
入モジュールを使用してエンコーダとデコーダとの間で
ＥＣＣ回路にランダムの誤りを注入する。エンコーダは
チェックビットと共にデータビットを符号化し、符号化
された信号を生成する。デコーダは、誤り注入モジュー
ルによる変更を加えた後に、符号化された信号を復号化
する。誤り注入モジュールは、誤りなし（ゼロ・エラ
ー）を注入する場合もある。別法では、誤り注入回路
は、１つの誤りあるいは複数の誤りを注入する場合もあ
る。デコーダの出力は、誤りなし信号、１ビット誤り信
号、複数ビット誤り信号および誤り位置信号の場合があ
る。また他の信号を出力することもできる。デコーダの
出力は、モニタモジュールを用いて、各信号について予
測される値と比較される。出力された信号と予測される
値との間に差があれば、ＥＣＣ内、あるいはＥＣＣを実
装するために使用される回路内に誤りがあることを示
す。

【００１２】ＥＣＣは、実際のハードウエア装置内に検
査装置を実装することにより検査されることができる。
この実施形態では、誤り注入モジュールおよびモニタモ
ジュールをデコーダおよびエンコーダと同じチップ上に
配置することができる。別法では、誤り注入モジュール
およびモニタモジュールをデコーダおよびエンコーダと
は異なるチップ上に配置することができる。またＥＣＣ
検査装置は、実際のハードウエア装置のシミュレーショ
ンとして、または実際のハードウエアからなる正規の
(フォーマルの)検査モデル内に実装されることもでき
る。

【００１３】

【発明の実施の形態】誤り訂正符号（ＥＣＣ）回路は、
１ビット誤りを訂正し２ビット誤りを検出するために、
半導体メモリ設計において幅広く用いられている。一般
的なＥＣＣ符号の１つはＳＥＣ−ＤＥＤ（１ビット誤り
訂正−２ビット誤り検出）符号である。他のＥＣＣ符号
は、３ビット以上の誤りを検出し、２ビット以上の誤り
を訂正することができる。

【００１４】ＥＣＣ回路は、特定の数のデータビットに
対して多数のチェックビットを生成し、その後、それら
のチェックビットを、データビットを有するメモリに書
き込むことにより、誤りチェック機能を実行する。そし
て、後続の読出し−書込みサイクル中、あるいは他のメ
モリアクセス中に、チェックビットを用いてデータビッ
トについての訂正値を検査する。ＥＣＣを実現するため
に必要とされるチェックビットの数は、読み出されるデ
ータビットの数に依存する。表１に示されるように、読
み出されるデータビット数が増えると、必要とされるＥ
ＣＣビットの数も増える。

【００１５】

【表１】

【００１６】従来のシステムを用いてＥＣＣチェックビ
ットを実装するためのハードウエアが図１(a)に示され
る。誤り訂正符号回路１０は、メモリライン１１を備え
る。メモリライン１１は、図１(a)に示すように３０デ
ータビットを含む。メモリライン１１には、ＥＣＣセル
１２が関連する。上記の表１を参照すると、メモリライ
ン１１において１ビット誤り訂正および２ビット誤り検
出を行うために、ＥＣＣセル１２には６つのＥＣＣビッ
トが格納される必要がある。ＥＣＣブロック１３が使用
されて、ＥＣＣビットを生成し、読出しおよび書込み動
作中にメモリライン１１内のデータビットをチェックす
ることを含む誤り訂正／検出符号動作を実行する。

【００１７】図１(b)は、チェックビットおよびシンド
ロームビットを生成するＥＣＣブロック１３の一部のブ
ロック図である。当分野においてよく知られているよう
に、シンドロームビットは、データストア動作中に、元
々データとともにメモリに格納されているＥＣＣビット
と、コンピュータシステムにおける読出しコマンドの実
行中、あるいは他のメモリアクセス中に生じるような、
メモリからフェッチされたデータに基づいて生成される
新たなＥＣＣビットの組とを比較することにより生成さ
れる。すなわち、シンドロームビットは単に対応する受
信ＥＣＣビットと新たに生成されたＥＣＣビットとのＸ
ＯＲ（排他的論理和）をとったものである。検索された
ＥＣＣビットと、新たに生成されたＥＣＣビットとを組
み合わせることにより、０でない任意のシンドロームビ
ットが作成される場合には、検索されたデータ内に誤り
が検出されている。

【００１８】図１(b)では、回路２０はＸＯＲ木２１
と、ビットタイプＸＯＲモジュール２２とを備える。書
込み動作では、例えばパリティチェック行列を用いてデ
ータビットを処理することにより、ＥＣＣビットが同時
に生成される。そのようなＥＣＣビットの生成は当分野
においてよく知られている。読出し動作では、シンドロ
ームビットが、標準的な復号化プロセスに従って読み出
されたデータビットから同時に生成される。図１(b)に
示されるように、ＥＣＣビットおよびシンドロームビッ
トの両方に対して同じＸＯＲ木２１を用いることができ
る。

【００１９】ＥＣＣおよび関連する回路（ハードウエア
またはハードウエアシミュレーション）を生成するため
の従来のアプローチは、基礎をなすアルゴリズムにおい
て生じる可能性のある誤りを考慮していない。従って、
ある実装形態におけるＥＣＣの応用形態では、全ての誤
りを正確に訂正または検出できない場合がある。これは
特に、ＥＣＣが線形コードと算術コードの組み合わせ、
または標準的な手順に従わないいくつかの他のカスタム
コードであるときに当てはまる。

【００２０】この問題を解決するために、本発明に係る
装置および方法は、ＥＣＣ回路の実装形態に、ＥＣＣ回
路が訂正または検出するものと予想される種々の誤りを
与える。本発明に係る装置および方法は、ＥＣＣの概
念、アルゴリズム、および実装形態を同時に検査する。

【００２１】図２は、ＥＣＣを検査するための装置およ
び方法を示すブロック図である。図２において、装置１
００はエンコーダ１１５を有する送信器１１０を備え
る。送信器１１０およびエンコーダ１１５は、誤り注入
回路１２０を介してデコーダ１３５を有する受信器１３
０に接続される。また、エンコーダ１１５およびデコー
ダ１３５にはモニタモジュール１４０が接続される。上
記のように、装置１００は、実際のハードウエア装置と
して実装されるか、または例えばいずれも当分野におい
てよく知られているＶＨＤＬあるいはＶｅｒｉｌｏｇの
ようなハードウエア記述言語を用いるハードウエア装置
のシミュレーションとして実装されることができる。

【００２２】方法および装置１００は、エンコーダ１１
５とデコーダ１３５とを接続し、発生する可能性のある
誤りを注入することにより、ＥＣＣを完全に試験するよ
うに機能する。動作時に、データがエンコーダ１１５に
入力される。エンコーダ１１５は、データを符号化し、
出力ベクトル１１２を生成する。図２に示される例で
は、データ入力は６４ビット長である。表１を参照する
と、エンコーダは、データ入力に８ビットを加えて出力
ベクトル１１２が７２ビット長になるように、符号化す
るであろう。出力ベクトル１１２は誤り注入回路１２０
を介して送出される。誤り注入回路１２０は、ＥＣＣが
訂正または検出できる誤りを導入する。誤り注入回路１
２０は、誤りを導入しない（誤りなし（ゼロ・エラー）
の場合）ことによってもＥＣＣおよびその実装形態を試
験する。その後、変更されたデータは、デコーダ１３５
に直接に供給される。

【００２３】デコーダ１３５は、変更されたデータを復
号化し、いくつかの出力信号を生成する。その出力信号
は、データアウト信号、誤りなし信号、１ビット誤り信
号および２ビット（複数ビット）誤り信号を含む。また
デコーダ１３５は、誤りが生じているビットの位置を示
す、ｅｒｒｏｒ＿ｌｏｃ信号を供給する場合もある。ｅ
ｒｒｏｒ＿ｌｏｃ信号は、上記のシンドロームと類似の
場合がある。また他の出力信号を供給することもでき
る。これらの出力信号は、モニタモジュール１４０に供
給される。モニタモジュール１４０は、所与の出力信号
が予想されたものであるか否かを判定する。出力信号が
予想されたものでない場合には、ＥＣＣまたはＥＣＣ回
路に問題が生じている可能性がある。ＳＥＣ―ＤＥＤ
ＥＣＣの例について、誤りが注入されない場合には、予
想される結果は以下の通りである。出力信号ｎｏ＿ｅｒ
ｒｏｒ（誤りなし）が１に設定され、出力信号ｓｉｎｇ
ｌｅ＿ｅｒｒｏｒ（１ビット誤り）およびｍｕｌｔｉｐ
ｌｅ＿ｅｒｒｏｒ（多数ビット誤り）が０に設定され、
６４ビット信号ｄａｔａ＿ｏｕｔ（データアウト）＝ｄ
ａｔａ＿ｉｎ（データイン）になる。

【００２４】その後、誤り注入回路１２０は、７２ビッ
トからなる各データに１つずつ、１ビット誤りを注入す
る。再び、デコーダ１３５からの出力信号がモニタモジ
ュール１４０に供給され、モニタモジュール１４０は、
供給される出力信号が予想される出力信号と一致するか
否かを判定する。ＳＥＣ―ＤＥＤＥＣＣの例につい
て、予想される結果は以下の通りである。ｄａｔａ＿ｏ
ｕｔ＝ｄａｔａ＿ｉｎ（誤りが訂正されたことを示
す）、ｓｉｎｇｌｅ＿ｅｒｒｏｒ＝１、ｎｏ＿ｅｒｒｏ
ｒ＝ｍｕｌｔｉｐｌｅ＿ｅｒｒｏｒ＝０である。ｅｒｒ
ｏｒ＿ｌｏｃ信号が出力される場合もある。

【００２５】また装置１００は、複数の誤りが存在する
場合のＥＣＣの適切な動作についてもチェックする。２
ビット誤りについてチェックするために、誤り注入装置
１２０は、２ビット誤り（この例では、２５５６通りの
可能性がある）を注入する。予想される結果は、ｎｏ＿
ｅｒｒｏｒ＝ｓｉｎｇｌｅ＿ｅｒｒｏｒ＝０、ｍｕｌｔ
ｉｐｌｅ＿ｅｒｒｏｒ＝１である。この例のＥＣＣはＳ
ＥＣ−ＤＥＤであるので、モニタモジュールは、ｄａｔ
ａ＿ｏｕｔ＝ｄａｔａ＿ｉｎを比較しない。

【００２６】装置１００は、ＥＣＣの検査方法に応じ
て、様々に実装されることができる。誤り注入回路１２
０は、ｄａｔａ＿ｏｕｔビットと、ｄａｔａ＿ｏｕｔビ
ットと同じデータ長のバイナリ誤りベクトルとのＸＯＲ
として実装されることができる。このバイナリ誤りベク
トルは、全ての異なる誤りタイプについてのシミュレー
ション環境においてランダムに生成されることができ
る。これらの誤りタイプは、例えば誤りなし、１ビット
誤りおよび２ビット誤りを含む。またバイナリ誤りベク
トルは、手作業で符号化され、誤り注入回路１２０に供
給される場合もある。同様に、正規の検査モジュール
は、全ての誤りのシナリオを含む場合がある。

【００２７】基礎をなすアルゴリズムおよびＥＣＣ回路
を含む、ＥＣＣの適切な動作を検査するために、装置１
００は、コンピュータシステム内の任意のタイプのメモ
リとともに用いられることができる。例えば、ＥＣＣ回
路１００は、キャッシュメモリおよびメインメモリとと
もに用いることができる。装置１００は任意のＥＣＣと
ともに用いることができる。一連の説明はＳＥＣ−ＤＥ
Ｄを用いる装置１００の動作を記載してきたが、当業者
には、方法および装置１００が複数の誤りを検出および
訂正することができるＥＣＣ（例えば、ＤＥＣ−ＴＥＤ
符号）とともに用いられることができることは理解され
よう。

【００２８】装置１００は、デュアルインラインメモリ
モジュール（ＤＩＭＭ）カード上に１つあるいは複数の
メモリチップとともに設けられることができ、例えばＡ
ＳＩＣチップ内に実装されることもできる。ＡＳＩＣチ
ップは、コンピュータシステムのデータバスとメモリチ
ップとを相互接続するように機能するであろう。書込み
動作の実行中にデータバスからメモリチップに渡される
データは、メモリチップに格納される前に、装置１００
を通るであろう。同様に、メモリチップからデータバス
に渡されるデータも装置１００を通るであろう。従っ
て、誤り検出および訂正機構は、データがコンピュータ
システムによってメモリチップに格納されているとき
に、そのデータに対して動作する。

【００２９】図２に示される実施形態では、送信器１１
０および受信器１３０を接続するデータバスは、１クロ
ックサイクル内で全７２ビットを搬送するだけの十分な
帯域幅を有する。しかしながら、装置１００は、より狭
い帯域幅を有するシステムバスとともに用いることもで
きる。この場合には、全てのデータおよびチェックビッ
トを伝送するために、複数サイクルが必要とされること
がある。

【００３０】図３および図４は、図２に示される装置１
００を用いて実行することができるプロセスを示す。図
３は、誤りなし信号が注入されるときのプロセス２００
を示す。プロセスはステップ２１０で開始する。ステッ
プ２２０では、エンコーダ１１５はＥＣＣを伴うトラン
ザクションを符号化する。続いてそのトランザクション
は、誤り注入回路１２０において処理され、ステップ２
３０において、誤りなし信号が注入される。

【００３１】ステップ２４０において、そのトランザク
ションはＥＣＣを用いて復号化される。ステップ２５０
において、モニタモジュール１４０は、復号化されたト
ランザクションをモニタする。ステップ２６０におい
て、モニタモジュールは復号化されたトランザクション
と予想される結果とを比較する。この場合、ＥＣＣ符号
および回路が正確に動作すると、６４ビット信号ｄａｔ
ａ＿ｏｕｔ＝ｄａｔａ＿ｉｎであり、出力信号ｎｏ＿ｅ
ｒｒｏｒは１に設定され、出力信号ｓｉｎｇｌｅ＿ｅｒ
ｒｏｒおよびｍｕｌｔｉｐｌｅ＿ｅｒｒｏｒは０に設定
される。ＥＣＣまたはＥＣＣ回路の動作中に誤りがない
ことが示される場合には、プロセスはステップ２８０に
進み、終了する。誤りがあることが示される場合には、
プロセスはステップ２７０に進み、誤りが宣言される。
その後プロセスはステップ２８０に進み、終了する。

【００３２】図４は、誤り注入回路１２０が１ビット誤
りを挿入するプロセス３００を示す。プロセス３００は
プロセス２００と同様であるが、予想される出力信号
が、ｄａｔａ＿ｏｕｔ＝ｄａｔａ＿ｉｎ（ＥＣＣによっ
て１ビット誤りが訂正される）、ｓｉｎｇｌｅ＿ｅｒｒ
ｏｒ＝１、ｍｕｌｔｉｐｌｅ＿ｅｒｒｏｒおよびｎｏ＿
ｅｒｒｏｒが０である点が異なる。

【００３３】本明細書で用いられる用語および記載は、
単なる例示を目的としており、限定することを意味して
いない。多数の変形形態が実現可能であり、また全ての
用語は指示のない限り最も広い意味で理解されるべきで
あることは、当業者には理解されよう。

【００３４】本発明には例として以下の実施態様が含ま
れる。（１）誤り訂正符号回路において動作する誤り訂正符合
（ＥＣＣ）を検査するための装置（１００）であって、
データビットを符号化して該データビットとチェックビ
ットとを含む符号化された信号を生成するエンコーダ
（１１５）と、前記エンコーダに接続され、誤り信号を
前記符号化された信号に注入して変更された信号を生成
することができる誤り注入モジュール（１２０）と、前
記誤り注入モジュールに接続され、前記変更された信号
を復号化して該変更された信号内に誤りが存在すること
を示す１つまたは複数の出力信号を生成するデコーダ
（１３５）と、を備える装置。

【００３５】（２）前記装置は、ハードウエア装置のシ
ミュレーションおよび実際のハードウエア装置のうちの
１つとして具現される、上記（１）に記載の装置。

【００３６】（３）前記誤り信号は、誤りなし、１ビッ
ト誤りおよび複数ビット誤りのうちの１つである上記
（１）に記載の装置。

【００３７】（４）前記誤り注入モジュール（１２０）
と、前記エンコーダ（１１５）と、前記デコーダ（１３
５）とに接続されるモニタモジュール（１４０）をさら
に備え、該モニタモジュールは前記１つまたは複数の出
力信号を受信し、１つまたは複数の比較信号と前記デー
タビットとを供給して前記ＥＣＣおよび前記ＥＣＣ回路
における誤りを示す、上記（１）に記載の装置。

【００３８】（５）前記１つまたは複数の比較信号は、
誤りなし比較信号と、１ビット誤り比較信号と、複数ビ
ット誤り比較信号と、誤り位置比較信号とを含む上記
（４）に記載の装置。

【００３９】（６）前記１つまたは複数の比較信号は、
誤りなしあるいは１ビット誤り条件が存在するときに供
給されるデータアウト（ｄａｔａ＿ｏｕｔ）＝データイ
ン（ｄａｔａ＿ｉｎ）信号をさらに含む、上記（５）に
記載の装置。

【００４０】（７）誤り訂正符号回路において動作する
誤り訂正符号を検査するための方法であって、データ入
力信号をデータエンコーダに供給し、データビットおよ
びチェックビットを含むＥＣＣ符号化データ信号を生成
し、前記符号化データ信号を変更して変更されたデータ
信号を生成する誤り注入信号を供給し、前記変更された
データ信号を復号化して、誤りの存在を示す１つまたは
複数の出力信号を生成するようにされた方法。

【００４１】（８）前記誤り注入信号は、誤りなし、１
ビット誤りおよび複数ビット誤りのうちの１つである上
記（７）に記載の方法。

【００４２】（９）前記１つまたは複数の出力信号と対
応する予想される信号とを比較し、前記１つまたは複数
の出力信号と前記対応する予想される信号とが一致しな
い場合には、前記ＥＣＣまたは前記ＥＣＣ回路内の誤り
を宣言することをさらに含む、上記（７）に記載の方
法。

【００４３】（１０）前記検査は、正規の検査とシミュ
レーションのうちの１つである上記（７）に記載の方
法。

【００４４】

【発明の効果】本発明によれば、誤り訂正符号アルゴリ
ズムの正確さ、および誤り訂正符号実装形態の正確さを
検査するための方法および装置を実現することができ
る。

【図面の簡単な説明】

【図１】(a)はエラー訂正回路のブロック図である。(b)
は(a)のＥＣＣブロックの一部分のブロック図である。

【図２】誤り訂正符号および回路を検査するための装置
のブロック図である。

【図３】図２の装置で実行されるプロセスを示す流れ図
である。

【図４】図２の装置で実行されるプロセスを示す流れ図
である。

【符号の説明】

１００装置１１５エンコーダ１２０誤り注入モジュール１３５デコーダ１４０モニタモジュール

───────────────────────────────────────────────────── フロントページの続き (72)発明者エリザベス・エス・ウォルフアメリカ合衆国95014カリフォルニア州カパティーノ、ラ・ロダ・ドライブ 10553 Ｆターム(参考） 5B001 AA03 AB08 AD03 AD06 AE02 5K014 AA05 BA05 EA08 GA06

Claims

【特許請求の範囲】

【請求項１】誤り訂正符号回路において動作する誤り
訂正符号を検査するための装置であって、データビットを符号化して該データビットとチェックビ
ットとを含む符号化された信号を生成するエンコーダ
と、前記エンコーダに接続され、誤り信号を前記符号化され
た信号に注入して変更された信号を生成することができ
る誤り注入モジュールと、前記誤り注入モジュールに接続され、前記変更された信
号を復号化して該変更された信号内に誤りが存在するこ
とを示す１つまたは複数の出力信号を生成するデコーダ
と、を備える装置。