JP2001358702A - 誤り訂正符号の検査装置 - Google Patents
誤り訂正符号の検査装置Info
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Abstract
ルゴリズムの正確さを検査する装置を提供する。 【解決手段】 本発明に係る装置は誤り注入モジュール
(120)を使用してエンコーダ(115)とデコーダ(1
35)間で誤り訂正符合(ECC)回路にランダムの誤
りを注入する。エンコーダはチェックビットと共にデー
タビットを符号化して符号化された信号を生成する。誤
り注入モジュールにより変更された後、デコーダは符号
化された信号を復号化する。デコーダの出力は、誤りな
し信号、1ビット誤り信号、複数ビット誤り信号、およ
び誤り位置信号を取り得る。出力された信号はモニタモ
ジュール(140)により予想される値と比較されて、E
CCまたはECC回路内に誤りが存在するか否かが判定
される。
Description
いは通信システムのための誤り訂正符号に関する。
接続されるシステムの動作に影響を及ぼす可能性がある
誤り(エラー)が生じることがある。典型的な誤りは、
特定のメモリ位置が1つまたは複数のα粒子に晒される
ときに生じ得る。α粒子の放射によって、そのメモリ位
置に格納されたデータビットが、「1」と「0」が入れ
替わってしてしまう場合がある。
ステムおよび記憶システムの信頼性および状態の保全性
を高めることができる。1つの誤りを訂正し、また2つ
の誤りを検出はするが訂正しない誤り訂正符号が知られ
ている。他にも複数の誤りを検出し訂正するECCもあ
る。ECCの応用形態において、メモリアレイチップ
は、チップ内に発生する誤りをECCによって訂正でき
るように構成することができる。
検出は、チェックビットを利用することにより行うこと
ができる。典型的なECCの実装形態では、多数のチェ
ックビットが各データワードに付けられる。付けられた
チェックビットは、ECC論理回路によりデータワード
内の誤りを検出するために使用される。誤り制御の最も
簡単で最も一般的な形は、パリティビットを使用するこ
とにより実施される。1つのデータワードに1つのパリ
ティビットが付けられ、偶数パリティ符号の場合には偶
数個の、奇数パリティ符号の場合には奇数個の1がデー
タワード内に並ぶように、0または1がパリティビット
に割り当てられる。
ドを送信する前に、データワードのソースポイントにお
いて、パリティビットの値が計算され、データワードに
付加される。送信されたデータワードを受信すると、宛
先ポイントのロジックはパリティビットを再計算し、そ
の値を付加された受信パリティビットと比較する。再計
算されたパリティビットと受信したパリティビットとが
等しくない場合には、ビット誤りが検出されている。し
かしながら、パリティ符号には、複数個のビット誤りは
訂正できず、また偶数個のビット誤りを検出できないと
いう欠点がある。例えば、あるデータビットが0から1
に変化し、別のビットが1から0に変化した場合(2ビ
ット誤り)には、データワードのパリティは変化せず、
誤りは検出されないであろう。
トにそれぞれ対応するパリティビットをデータワードに
付加することにより、パリティビットの概念は、複数の
ビット誤りを検出するように、あるいは1つまたは多数
のビット誤りの位置を判定するように拡張することがで
きる。一旦データのビット誤りが検出されたなら、論理
回路を用いて誤りのあるビットを訂正し、1ビット誤り
訂正を提供することができる。
符号であり、それは一例としてSEC−DED(single
error correction-double error detection)符号であ
る。ECCは、データワードがメモリ内に格納されてい
る際に、データワードに一連のチェックビットを付加す
る。読出し動作時に、検索されたチェックビットと再計
算されたチェックビットとが比較され、1ビット誤りの
位置を検出し特定(すなわち訂正)する。より多くのチ
ェックビットを付加し、そのチェックビットによって表
されるデータビットのサブセットを適当に重複させるこ
とによって、誤り訂正符号に複数ビットの誤り訂正およ
び検出機能を持たせることもできる。
ップ、すなわち、誤り訂正符号の基礎をなすアルゴリズ
ムを検査するステップと、ハードウエア装置上またはハ
ードウエア装置のシミュレーション上の誤り訂正符号の
実装形態を検査するステップとを含む。誤り訂正符号を
検査するための現在の方法は、これら2つのステップを
結び付けておらず、それゆえ完全な検査を提供していな
い。この問題の一例を、線形符号に関して示すことがで
きる。線形符号は、ガロア体整数論に基づく特性を用い
て構成される。その特性の概念的な論証は、ガロア体の
数学的な枠組みの中で行うことができる。この概念に基
づいて、手作業あるいはコンピュータプログラムのいず
れかによって、生成行列(G行列として知られる)、パ
リティ行列(H行列として知られる)、および種々の誤
りのシナリオに対応する種々のシンドロームベクトルが
生成される。1ビット誤り訂正−2ビット誤り検出(S
EC−DED)符号はH行列を有する。H行列内では、
何れの2つの列も同一ではなく、また任意の2つの列の
ガロア体加算はH行列内のいずれの列にも等しくない。
この概念の数学的な論証によれば、G行列、H行列およ
びシンドロームベクトルの生成中に導入される誤りは全
く検出されない。その後、そのG行列、H行列およびシ
ンドロームベクトルは高級言語において使用され、ハー
ドウエア装置、あるいはハードウエア装置のシミュレー
ションとして実装することができる誤り訂正符号回路を
生成する。実装形態の検査は、実装形態が、G行列、H
行列およびシンドロームベクトルに基づいて予想される
出力を供するか否かをチェックすることにより完了す
る。
は、G行列、H行列およびシンドロームベクトルの生成
中に生じる可能性がある誤りに由来する。数学的な特性
から誤り訂正符号回路を直接に生成するための自動化さ
れたツールが存在しないために、そのような誤りは検出
できない場合がある。
は、誤り訂正符号アルゴリズムの正確さ、および誤り訂
正符号の実装形態の正確さを検査するための方法および
装置を提供することにある。
入モジュールを使用してエンコーダとデコーダとの間で
ECC回路にランダムの誤りを注入する。エンコーダは
チェックビットと共にデータビットを符号化し、符号化
された信号を生成する。デコーダは、誤り注入モジュー
ルによる変更を加えた後に、符号化された信号を復号化
する。誤り注入モジュールは、誤りなし(ゼロ・エラ
ー)を注入する場合もある。別法では、誤り注入回路
は、1つの誤りあるいは複数の誤りを注入する場合もあ
る。デコーダの出力は、誤りなし信号、1ビット誤り信
号、複数ビット誤り信号および誤り位置信号の場合があ
る。また他の信号を出力することもできる。デコーダの
出力は、モニタモジュールを用いて、各信号について予
測される値と比較される。出力された信号と予測される
値との間に差があれば、ECC内、あるいはECCを実
装するために使用される回路内に誤りがあることを示
す。
査装置を実装することにより検査されることができる。
この実施形態では、誤り注入モジュールおよびモニタモ
ジュールをデコーダおよびエンコーダと同じチップ上に
配置することができる。別法では、誤り注入モジュール
およびモニタモジュールをデコーダおよびエンコーダと
は異なるチップ上に配置することができる。またECC
検査装置は、実際のハードウエア装置のシミュレーショ
ンとして、または実際のハードウエアからなる正規の
(フォーマルの)検査モデル内に実装されることもでき
る。
1ビット誤りを訂正し2ビット誤りを検出するために、
半導体メモリ設計において幅広く用いられている。一般
的なECC符号の1つはSEC−DED(1ビット誤り
訂正−2ビット誤り検出)符号である。他のECC符号
は、3ビット以上の誤りを検出し、2ビット以上の誤り
を訂正することができる。
対して多数のチェックビットを生成し、その後、それら
のチェックビットを、データビットを有するメモリに書
き込むことにより、誤りチェック機能を実行する。そし
て、後続の読出し−書込みサイクル中、あるいは他のメ
モリアクセス中に、チェックビットを用いてデータビッ
トについての訂正値を検査する。ECCを実現するため
に必要とされるチェックビットの数は、読み出されるデ
ータビットの数に依存する。表1に示されるように、読
み出されるデータビット数が増えると、必要とされるE
CCビットの数も増える。
ットを実装するためのハードウエアが図1(a)に示され
る。誤り訂正符号回路10は、メモリライン11を備え
る。メモリライン11は、図1(a)に示すように30デ
ータビットを含む。メモリライン11には、ECCセル
12が関連する。上記の表1を参照すると、メモリライ
ン11において1ビット誤り訂正および2ビット誤り検
出を行うために、ECCセル12には6つのECCビッ
トが格納される必要がある。ECCブロック13が使用
されて、ECCビットを生成し、読出しおよび書込み動
作中にメモリライン11内のデータビットをチェックす
ることを含む誤り訂正/検出符号動作を実行する。
ロームビットを生成するECCブロック13の一部のブ
ロック図である。当分野においてよく知られているよう
に、シンドロームビットは、データストア動作中に、元
々データとともにメモリに格納されているECCビット
と、コンピュータシステムにおける読出しコマンドの実
行中、あるいは他のメモリアクセス中に生じるような、
メモリからフェッチされたデータに基づいて生成される
新たなECCビットの組とを比較することにより生成さ
れる。すなわち、シンドロームビットは単に対応する受
信ECCビットと新たに生成されたECCビットとのX
OR(排他的論理和)をとったものである。検索された
ECCビットと、新たに生成されたECCビットとを組
み合わせることにより、0でない任意のシンドロームビ
ットが作成される場合には、検索されたデータ内に誤り
が検出されている。
と、ビットタイプXORモジュール22とを備える。書
込み動作では、例えばパリティチェック行列を用いてデ
ータビットを処理することにより、ECCビットが同時
に生成される。そのようなECCビットの生成は当分野
においてよく知られている。読出し動作では、シンドロ
ームビットが、標準的な復号化プロセスに従って読み出
されたデータビットから同時に生成される。図1(b)に
示されるように、ECCビットおよびシンドロームビッ
トの両方に対して同じXOR木21を用いることができ
る。
またはハードウエアシミュレーション)を生成するため
の従来のアプローチは、基礎をなすアルゴリズムにおい
て生じる可能性のある誤りを考慮していない。従って、
ある実装形態におけるECCの応用形態では、全ての誤
りを正確に訂正または検出できない場合がある。これは
特に、ECCが線形コードと算術コードの組み合わせ、
または標準的な手順に従わないいくつかの他のカスタム
コードであるときに当てはまる。
装置および方法は、ECC回路の実装形態に、ECC回
路が訂正または検出するものと予想される種々の誤りを
与える。本発明に係る装置および方法は、ECCの概
念、アルゴリズム、および実装形態を同時に検査する。
び方法を示すブロック図である。図2において、装置1
00はエンコーダ115を有する送信器110を備え
る。送信器110およびエンコーダ115は、誤り注入
回路120を介してデコーダ135を有する受信器13
0に接続される。また、エンコーダ115およびデコー
ダ135にはモニタモジュール140が接続される。上
記のように、装置100は、実際のハードウエア装置と
して実装されるか、または例えばいずれも当分野におい
てよく知られているVHDLあるいはVerilogの
ようなハードウエア記述言語を用いるハードウエア装置
のシミュレーションとして実装されることができる。
5とデコーダ135とを接続し、発生する可能性のある
誤りを注入することにより、ECCを完全に試験するよ
うに機能する。動作時に、データがエンコーダ115に
入力される。エンコーダ115は、データを符号化し、
出力ベクトル112を生成する。図2に示される例で
は、データ入力は64ビット長である。表1を参照する
と、エンコーダは、データ入力に8ビットを加えて出力
ベクトル112が72ビット長になるように、符号化す
るであろう。出力ベクトル112は誤り注入回路120
を介して送出される。誤り注入回路120は、ECCが
訂正または検出できる誤りを導入する。誤り注入回路1
20は、誤りを導入しない(誤りなし(ゼロ・エラー)
の場合)ことによってもECCおよびその実装形態を試
験する。その後、変更されたデータは、デコーダ135
に直接に供給される。
号化し、いくつかの出力信号を生成する。その出力信号
は、データアウト信号、誤りなし信号、1ビット誤り信
号および2ビット(複数ビット)誤り信号を含む。また
デコーダ135は、誤りが生じているビットの位置を示
す、error_loc信号を供給する場合もある。e
rror_loc信号は、上記のシンドロームと類似の
場合がある。また他の出力信号を供給することもでき
る。これらの出力信号は、モニタモジュール140に供
給される。モニタモジュール140は、所与の出力信号
が予想されたものであるか否かを判定する。出力信号が
予想されたものでない場合には、ECCまたはECC回
路に問題が生じている可能性がある。SEC―DED
ECCの例について、誤りが注入されない場合には、予
想される結果は以下の通りである。出力信号no_er
ror(誤りなし)が1に設定され、出力信号sing
le_error(1ビット誤り)およびmultip
le_error(多数ビット誤り)が0に設定され、
64ビット信号data_out(データアウト)=d
ata_in(データイン)になる。
トからなる各データに1つずつ、1ビット誤りを注入す
る。再び、デコーダ135からの出力信号がモニタモジ
ュール140に供給され、モニタモジュール140は、
供給される出力信号が予想される出力信号と一致するか
否かを判定する。SEC―DED ECCの例につい
て、予想される結果は以下の通りである。data_o
ut=data_in(誤りが訂正されたことを示
す)、single_error=1、no_erro
r=multiple_error=0である。err
or_loc信号が出力される場合もある。
場合のECCの適切な動作についてもチェックする。2
ビット誤りについてチェックするために、誤り注入装置
120は、2ビット誤り(この例では、2556通りの
可能性がある)を注入する。予想される結果は、no_
error=single_error=0、mult
iple_error=1である。この例のECCはS
EC−DEDであるので、モニタモジュールは、dat
a_out=data_inを比較しない。
て、様々に実装されることができる。誤り注入回路12
0は、data_outビットと、data_outビ
ットと同じデータ長のバイナリ誤りベクトルとのXOR
として実装されることができる。このバイナリ誤りベク
トルは、全ての異なる誤りタイプについてのシミュレー
ション環境においてランダムに生成されることができ
る。これらの誤りタイプは、例えば誤りなし、1ビット
誤りおよび2ビット誤りを含む。またバイナリ誤りベク
トルは、手作業で符号化され、誤り注入回路120に供
給される場合もある。同様に、正規の検査モジュール
は、全ての誤りのシナリオを含む場合がある。
を含む、ECCの適切な動作を検査するために、装置1
00は、コンピュータシステム内の任意のタイプのメモ
リとともに用いられることができる。例えば、ECC回
路100は、キャッシュメモリおよびメインメモリとと
もに用いることができる。装置100は任意のECCと
ともに用いることができる。一連の説明はSEC−DE
Dを用いる装置100の動作を記載してきたが、当業者
には、方法および装置100が複数の誤りを検出および
訂正することができるECC(例えば、DEC−TED
符号)とともに用いられることができることは理解され
よう。
モジュール(DIMM)カード上に1つあるいは複数の
メモリチップとともに設けられることができ、例えばA
SICチップ内に実装されることもできる。ASICチ
ップは、コンピュータシステムのデータバスとメモリチ
ップとを相互接続するように機能するであろう。書込み
動作の実行中にデータバスからメモリチップに渡される
データは、メモリチップに格納される前に、装置100
を通るであろう。同様に、メモリチップからデータバス
に渡されるデータも装置100を通るであろう。従っ
て、誤り検出および訂正機構は、データがコンピュータ
システムによってメモリチップに格納されているとき
に、そのデータに対して動作する。
0および受信器130を接続するデータバスは、1クロ
ックサイクル内で全72ビットを搬送するだけの十分な
帯域幅を有する。しかしながら、装置100は、より狭
い帯域幅を有するシステムバスとともに用いることもで
きる。この場合には、全てのデータおよびチェックビッ
トを伝送するために、複数サイクルが必要とされること
がある。
00を用いて実行することができるプロセスを示す。図
3は、誤りなし信号が注入されるときのプロセス200
を示す。プロセスはステップ210で開始する。ステッ
プ220では、エンコーダ115はECCを伴うトラン
ザクションを符号化する。続いてそのトランザクション
は、誤り注入回路120において処理され、ステップ2
30において、誤りなし信号が注入される。
ションはECCを用いて復号化される。ステップ250
において、モニタモジュール140は、復号化されたト
ランザクションをモニタする。ステップ260におい
て、モニタモジュールは復号化されたトランザクション
と予想される結果とを比較する。この場合、ECC符号
および回路が正確に動作すると、64ビット信号dat
a_out=data_inであり、出力信号no_e
rrorは1に設定され、出力信号single_er
rorおよびmultiple_errorは0に設定
される。ECCまたはECC回路の動作中に誤りがない
ことが示される場合には、プロセスはステップ280に
進み、終了する。誤りがあることが示される場合には、
プロセスはステップ270に進み、誤りが宣言される。
その後プロセスはステップ280に進み、終了する。
りを挿入するプロセス300を示す。プロセス300は
プロセス200と同様であるが、予想される出力信号
が、data_out=data_in(ECCによっ
て1ビット誤りが訂正される)、single_err
or=1、multiple_errorおよびno_
errorが0である点が異なる。
単なる例示を目的としており、限定することを意味して
いない。多数の変形形態が実現可能であり、また全ての
用語は指示のない限り最も広い意味で理解されるべきで
あることは、当業者には理解されよう。
れる。 (1)誤り訂正符号回路において動作する誤り訂正符合
(ECC)を検査するための装置(100)であって、
データビットを符号化して該データビットとチェックビ
ットとを含む符号化された信号を生成するエンコーダ
(115)と、前記エンコーダに接続され、誤り信号を
前記符号化された信号に注入して変更された信号を生成
することができる誤り注入モジュール(120)と、前
記誤り注入モジュールに接続され、前記変更された信号
を復号化して該変更された信号内に誤りが存在すること
を示す1つまたは複数の出力信号を生成するデコーダ
(135)と、を備える装置。
ミュレーションおよび実際のハードウエア装置のうちの
1つとして具現される、上記(1)に記載の装置。
ト誤りおよび複数ビット誤りのうちの1つである上記
(1)に記載の装置。
と、前記エンコーダ(115)と、前記デコーダ(13
5)とに接続されるモニタモジュール(140)をさら
に備え、該モニタモジュールは前記1つまたは複数の出
力信号を受信し、1つまたは複数の比較信号と前記デー
タビットとを供給して前記ECCおよび前記ECC回路
における誤りを示す、上記(1)に記載の装置。
誤りなし比較信号と、1ビット誤り比較信号と、複数ビ
ット誤り比較信号と、誤り位置比較信号とを含む上記
(4)に記載の装置。
誤りなしあるいは1ビット誤り条件が存在するときに供
給されるデータアウト(data_out)=データイ
ン(data_in)信号をさらに含む、上記(5)に
記載の装置。
誤り訂正符号を検査するための方法であって、データ入
力信号をデータエンコーダに供給し、データビットおよ
びチェックビットを含むECC符号化データ信号を生成
し、前記符号化データ信号を変更して変更されたデータ
信号を生成する誤り注入信号を供給し、前記変更された
データ信号を復号化して、誤りの存在を示す1つまたは
複数の出力信号を生成するようにされた方法。
ビット誤りおよび複数ビット誤りのうちの1つである上
記(7)に記載の方法。
応する予想される信号とを比較し、前記1つまたは複数
の出力信号と前記対応する予想される信号とが一致しな
い場合には、前記ECCまたは前記ECC回路内の誤り
を宣言することをさらに含む、上記(7)に記載の方
法。
レーションのうちの1つである上記(7)に記載の方
法。
ズムの正確さ、および誤り訂正符号実装形態の正確さを
検査するための方法および装置を実現することができ
る。
は(a)のECCブロックの一部分のブロック図である。
のブロック図である。
である。
である。
Claims (1)
- 【請求項1】 誤り訂正符号回路において動作する誤り
訂正符号を検査するための装置であって、 データビットを符号化して該データビットとチェックビ
ットとを含む符号化された信号を生成するエンコーダ
と、 前記エンコーダに接続され、誤り信号を前記符号化され
た信号に注入して変更された信号を生成することができ
る誤り注入モジュールと、 前記誤り注入モジュールに接続され、前記変更された信
号を復号化して該変更された信号内に誤りが存在するこ
とを示す1つまたは複数の出力信号を生成するデコーダ
と、を備える装置。
Applications Claiming Priority (2)
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