JP3325914B2 - データ用誤り訂正検出方法及びコンピュータ・メモリ用 誤り検出回路 - Google Patents
データ用誤り訂正検出方法及びコンピュータ・メモリ用 誤り検出回路Info
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- Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、一般に誤り訂正及び検
出、ことに多重−ビット出力を持つメモリ回路を利用す
るコンピュータ・メモリに誤り訂正検出コードを加える
ことに関する。
出、ことに多重−ビット出力を持つメモリ回路を利用す
るコンピュータ・メモリに誤り訂正検出コードを加える
ことに関する。
【０００２】
【発明の背景】コンピュータ・メモリは、コンピュータ
のＣＰＵに使われるデータの記憶のためにダイナミック
ＲＡＭ（ＤＲＡＭ）を利用する。このデータは、多くの
考えられる原因により改悪状態になる。従ってメモリ・
システムは、ランダムな誤りが比較的起りにくくなるよ
うに改良され開発される。しかし多くの用途ではデータ
の完全性は、比較的まれな誤りでも許容できないほど臨
界的である。種種の誤り訂正検出コードが、このような
誤りを検出し又若干の場合には訂正するように開発され
ている。最もよく知られているものはハミング・コード
である。このハミング・コードは、１ビット又は２ビッ
トの誤り検出と、１ビットの誤り訂正を行う。コンピュ
ータ・メモリ・システムでこのようなハミング・コード
を実行できる工業用回路が利用できる。ハミング・コー
ドの技術は、よく知られこの技術分野の文献に広く記載
してある。
のＣＰＵに使われるデータの記憶のためにダイナミック
ＲＡＭ（ＤＲＡＭ）を利用する。このデータは、多くの
考えられる原因により改悪状態になる。従ってメモリ・
システムは、ランダムな誤りが比較的起りにくくなるよ
うに改良され開発される。しかし多くの用途ではデータ
の完全性は、比較的まれな誤りでも許容できないほど臨
界的である。種種の誤り訂正検出コードが、このような
誤りを検出し又若干の場合には訂正するように開発され
ている。最もよく知られているものはハミング・コード
である。このハミング・コードは、１ビット又は２ビッ
トの誤り検出と、１ビットの誤り訂正を行う。コンピュ
ータ・メモリ・システムでこのようなハミング・コード
を実行できる工業用回路が利用できる。ハミング・コー
ドの技術は、よく知られこの技術分野の文献に広く記載
してある。
【０００３】各メモリ・デバイスに１ビツトのデータを
記憶する従来のメモリ・システムでは、ハミング・コー
ドの使用が極めて有効である。大形のメモリ・システム
は、それぞれたとえば１メガビット、４メガビット又は
１６メガビットのデータを含む数百又は数千もの個別の
メモリ・デバイスを備える。ＤＲＡＭデバイスは通常デ
バイスごとに１ビットの出力を生じ、データ・ワードを
このデータ・ワード内のビット数と同数のメモリ・デバ
イスにわたって配分する。一般にソフト・エラーと称す
るランダムに発生する誤りは１ビット誤りであることが
最も多い。さらに特定のメモリ・デバイスに恒久的又は
一時的な故障が生じても、なお生ずるデータ・ワードに
１ビット誤りが生ずる。従ってハミング・コードの使用
により１ビット誤りを検出し訂正することができる。こ
れ等の状態のもとでの多重−ビット誤りの確率はわずか
であると想定される。ハミング・コードは、典型的には
２ビット誤りを検出するが、訂正することはできない。
しかし比較的多数のビット誤りを経済的に検出し訂正す
ることは極めてむずかしい。多重−ビット誤りの生ずる
確率は、わずかであるので誤りの発生を完全に無視でき
ることは従来から認められていることである。
記憶する従来のメモリ・システムでは、ハミング・コー
ドの使用が極めて有効である。大形のメモリ・システム
は、それぞれたとえば１メガビット、４メガビット又は
１６メガビットのデータを含む数百又は数千もの個別の
メモリ・デバイスを備える。ＤＲＡＭデバイスは通常デ
バイスごとに１ビットの出力を生じ、データ・ワードを
このデータ・ワード内のビット数と同数のメモリ・デバ
イスにわたって配分する。一般にソフト・エラーと称す
るランダムに発生する誤りは１ビット誤りであることが
最も多い。さらに特定のメモリ・デバイスに恒久的又は
一時的な故障が生じても、なお生ずるデータ・ワードに
１ビット誤りが生ずる。従ってハミング・コードの使用
により１ビット誤りを検出し訂正することができる。こ
れ等の状態のもとでの多重−ビット誤りの確率はわずか
であると想定される。ハミング・コードは、典型的には
２ビット誤りを検出するが、訂正することはできない。
しかし比較的多数のビット誤りを経済的に検出し訂正す
ることは極めてむずかしい。多重−ビット誤りの生ずる
確率は、わずかであるので誤りの発生を完全に無視でき
ることは従来から認められていることである。
【０００４】単一のコンピュータ主メモリに対し数百メ
ガバイトのようなはるかに大きい主メモリ容量の導入に
よって、単一ビットだけでなくて、各デバイスから多重
−ビットを出力するメモリ回路を利用することが必要に
なっている。この種の典型的なＤＲＡＭ・デバイスは、
１メガビット及び４メガビットのようなメモリ・デバイ
ス・サイズに対し並列に４ビット出力を生ずることがで
きる。このような実際例は継続し又メモリ回路の容量が
１６メガバイト又６４メガバイトに高くなると一層大き
い多重−ビット出力も生ずるのは明らかである。しかし
単一メモリ・デバイスが単一デバイス・ワードで４ビツ
トを生ずるときは、この特定のメモリ・デバイスに故障
を生ずると多重−ビット誤りがはるかに生じやすくな
る。
ガバイトのようなはるかに大きい主メモリ容量の導入に
よって、単一ビットだけでなくて、各デバイスから多重
−ビットを出力するメモリ回路を利用することが必要に
なっている。この種の典型的なＤＲＡＭ・デバイスは、
１メガビット及び４メガビットのようなメモリ・デバイ
ス・サイズに対し並列に４ビット出力を生ずることがで
きる。このような実際例は継続し又メモリ回路の容量が
１６メガバイト又６４メガバイトに高くなると一層大き
い多重−ビット出力も生ずるのは明らかである。しかし
単一メモリ・デバイスが単一デバイス・ワードで４ビツ
トを生ずるときは、この特定のメモリ・デバイスに故障
を生ずると多重−ビット誤りがはるかに生じやすくな
る。
【０００５】極めて高いレベルのデータ完全性すなわち
データ保全性（ｄａｔａｉｎｔｅｇｒｉｔｙ）を必要と
するコンピュータ・システムの若干の用途が開発されて
いる。このようなコンピュータ・システムに対しては、
年間にわずかに１回又は２回だけの割合でも検出されな
い誤りが存在するときは、油断のならない結果を生ずる
ことになる。多重−ビット出力メモリ・デバイスの使用
と、データ完全性の重要さの増大とによって、多重−ビ
ット誤りが一層生じやすいので、このようなコンピュー
タ・メモリに記憶されたデータに対する多重−ビット誤
りの発生を検出する方法及び装置が必要である。
データ保全性（ｄａｔａｉｎｔｅｇｒｉｔｙ）を必要と
するコンピュータ・システムの若干の用途が開発されて
いる。このようなコンピュータ・システムに対しては、
年間にわずかに１回又は２回だけの割合でも検出されな
い誤りが存在するときは、油断のならない結果を生ずる
ことになる。多重−ビット出力メモリ・デバイスの使用
と、データ完全性の重要さの増大とによって、多重−ビ
ット誤りが一層生じやすいので、このようなコンピュー
タ・メモリに記憶されたデータに対する多重−ビット誤
りの発生を検出する方法及び装置が必要である。
【０００６】
【発明の概要】本発明の選択した実施例は、コンピュー
タ・メモリ内に記憶されたデータに対する誤りの訂正検
出の方法である。最少数の誤り検出訂正記憶検査ビット
は、選択した誤り訂正コードの使用によりデータ・ワー
ドに対し生成される。このコードは、単一ビット誤りを
検出する。パリティ記憶検査ビットは、データ・ワード
の全体に対し生成される。データ・ワード記憶検査ビッ
ト及び記憶パリティ検査ビットは、コンピュータ・メモ
リ内に記憶される。コンピュータ・メモリは、データ・
ワードの多重−ビットを、各メモリ・デバイス内に記憶
する複数の多重−ビット出力メモリ・デバイスから成っ
ている。どのメモリ・デバイスにも記憶検査ビットと記
憶パリティ検査ビットのうちの高々一方だけしか記憶さ
れない。このコンピュータ・メモリは読出され、データ
・ワード、記憶検査ビット（ｓｔｏｒｅ ｃｈｅｃｋ
ｂｉｔｓ）及び記憶パリティ・ビット（ｓｔｏｒｅ ｐ
ａｒｉｔｙｂｉｔ）を生成する。誤り条件によって、コ
ンピュータ・メモリから読出されたデータ・ワード、記
憶検査ビット及び記憶パリティ検査ビットの組すなわち
集合（ｓｅｔ）内に１つ又は複数のビット誤りが存在す
る。コンピュータ・メモリから読出した選択した誤り訂
正コードは、データ・ワードに加えられ、１組の検証検
査ビット（ｖｅｒｉｆｙ ｃｈｅｃｋ ｂｉｔｓ）を生
ずる。書込みパリティ検査ビットは、コンピュータ・メ
モリから読出したデータ・ワードの調査によって生成さ
れる。コンピュータ・メモリから読出した記憶検査ビッ
トは、検証検査ビットと比較されて検査ビット・シンド
ロームを生成する。コンピュータ・メモリから読出した
記憶パリティ検査ビットは、又検証パリティ検査と比較
しパリティ・シンドロームを生成する。次に検査ビット
・シンドロームは次のようにデコードされる： （ａ）単一ビット誤りを検出してそれがどのビットかを
識別するか、または全ての誤りビットが前述の複数のメ
モリ・デバイスの内の一つに含まれているデータ・ビッ
ト及びチェック・ビット内で起こったところの３ビット
誤りを検出する。このようなことが起こったとき、第１
の出力が生成される。 （ｂ）２ビット誤りを検出する。このようなことが起こ
ったとき、第２の出力が 生成される。 （ｃ）複数のメモリ・デバイスのうちの１つの中のデー
タ・ビット中にすべての誤りビットが存在するタイプの
３ビット誤りを検出して、第１の出力が出力されていれ
ばそれをパリティ・シンドロームと比較し、単一ビット
誤りであることを示す第４の出力かあるいはメモリ回路
の一つに３ビット誤りが存在することを示す第５の出力
を生成する。
タ・メモリ内に記憶されたデータに対する誤りの訂正検
出の方法である。最少数の誤り検出訂正記憶検査ビット
は、選択した誤り訂正コードの使用によりデータ・ワー
ドに対し生成される。このコードは、単一ビット誤りを
検出する。パリティ記憶検査ビットは、データ・ワード
の全体に対し生成される。データ・ワード記憶検査ビッ
ト及び記憶パリティ検査ビットは、コンピュータ・メモ
リ内に記憶される。コンピュータ・メモリは、データ・
ワードの多重−ビットを、各メモリ・デバイス内に記憶
する複数の多重−ビット出力メモリ・デバイスから成っ
ている。どのメモリ・デバイスにも記憶検査ビットと記
憶パリティ検査ビットのうちの高々一方だけしか記憶さ
れない。このコンピュータ・メモリは読出され、データ
・ワード、記憶検査ビット（ｓｔｏｒｅ ｃｈｅｃｋ
ｂｉｔｓ）及び記憶パリティ・ビット（ｓｔｏｒｅ ｐ
ａｒｉｔｙｂｉｔ）を生成する。誤り条件によって、コ
ンピュータ・メモリから読出されたデータ・ワード、記
憶検査ビット及び記憶パリティ検査ビットの組すなわち
集合（ｓｅｔ）内に１つ又は複数のビット誤りが存在す
る。コンピュータ・メモリから読出した選択した誤り訂
正コードは、データ・ワードに加えられ、１組の検証検
査ビット（ｖｅｒｉｆｙ ｃｈｅｃｋ ｂｉｔｓ）を生
ずる。書込みパリティ検査ビットは、コンピュータ・メ
モリから読出したデータ・ワードの調査によって生成さ
れる。コンピュータ・メモリから読出した記憶検査ビッ
トは、検証検査ビットと比較されて検査ビット・シンド
ロームを生成する。コンピュータ・メモリから読出した
記憶パリティ検査ビットは、又検証パリティ検査と比較
しパリティ・シンドロームを生成する。次に検査ビット
・シンドロームは次のようにデコードされる： （ａ）単一ビット誤りを検出してそれがどのビットかを
識別するか、または全ての誤りビットが前述の複数のメ
モリ・デバイスの内の一つに含まれているデータ・ビッ
ト及びチェック・ビット内で起こったところの３ビット
誤りを検出する。このようなことが起こったとき、第１
の出力が生成される。 （ｂ）２ビット誤りを検出する。このようなことが起こ
ったとき、第２の出力が 生成される。 （ｃ）複数のメモリ・デバイスのうちの１つの中のデー
タ・ビット中にすべての誤りビットが存在するタイプの
３ビット誤りを検出して、第１の出力が出力されていれ
ばそれをパリティ・シンドロームと比較し、単一ビット
誤りであることを示す第４の出力かあるいはメモリ回路
の一つに３ビット誤りが存在することを示す第５の出力
を生成する。
【０００７】本発明の別の態様は、３２−ビット・デー
タ・ワードに対するデータ・ビットと複数の多重−ビッ
ト出力メモリ・デバイスを利用するコンピュータ・メモ
リ内のデータ・ワードの対応する検査ビットとの特定の
記憶を行う方法にある。本方法は、第１の４−ビット出
力メモリ・デバイスの４−ビットのデータ・ワードを記
憶し、第２の４−ビット出力メモリ・デバイス内の４−
ビットのデータ・ワードを記憶し、第３の４−ビット出
力メモリ・デバイス内の３ビットのデータ・ワードと１
つの誤り訂正検出検査ビットとを記憶し、第４の４−ビ
ット出力メモリ・デバイス内のデータ・ワードの３ビッ
トと、１つの誤り訂正検出検査ビットとを記憶し、第５
の４−ビット出力メモリ・デバイス内のデータ・ワード
の３ビットと１つの誤り訂正検出検査ビットとを記憶
し、第６の４−ビット出力メモリ・デバイス内のデータ
・ワードの３ビットと１つの誤り訂正検出検査ビットと
を記憶し、第７の４−ビット出力メモリ・デバイス内の
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶し、第８の４−ビット出力メモリ・デバ
イス内のデータ・ワードの３ビットと１つの誤り訂正検
出検査ビットとを記憶し、第９の４−ビット出力メモリ
・デバイス内のデータ・ワードの３ビットと１つの誤り
訂正検出検査ビットとを記憶し、第１０の４−ビット出
力メモリ・デバイス内のデータ・ワードの３ビットとデ
ータ・ワード用パリティ・ビットとを記憶することから
成っている。
タ・ワードに対するデータ・ビットと複数の多重−ビッ
ト出力メモリ・デバイスを利用するコンピュータ・メモ
リ内のデータ・ワードの対応する検査ビットとの特定の
記憶を行う方法にある。本方法は、第１の４−ビット出
力メモリ・デバイスの４−ビットのデータ・ワードを記
憶し、第２の４−ビット出力メモリ・デバイス内の４−
ビットのデータ・ワードを記憶し、第３の４−ビット出
力メモリ・デバイス内の３ビットのデータ・ワードと１
つの誤り訂正検出検査ビットとを記憶し、第４の４−ビ
ット出力メモリ・デバイス内のデータ・ワードの３ビッ
トと、１つの誤り訂正検出検査ビットとを記憶し、第５
の４−ビット出力メモリ・デバイス内のデータ・ワード
の３ビットと１つの誤り訂正検出検査ビットとを記憶
し、第６の４−ビット出力メモリ・デバイス内のデータ
・ワードの３ビットと１つの誤り訂正検出検査ビットと
を記憶し、第７の４−ビット出力メモリ・デバイス内の
データ・ワードの３ビットと、１つの誤り訂正検出検査
ビットとを記憶し、第８の４−ビット出力メモリ・デバ
イス内のデータ・ワードの３ビットと１つの誤り訂正検
出検査ビットとを記憶し、第９の４−ビット出力メモリ
・デバイス内のデータ・ワードの３ビットと１つの誤り
訂正検出検査ビットとを記憶し、第１０の４−ビット出
力メモリ・デバイス内のデータ・ワードの３ビットとデ
ータ・ワード用パリティ・ビットとを記憶することから
成っている。
【０００８】以下本発明を添付図面について詳しく説明
する。
する。
【０００９】
【実施例】本発明は以下に述べる実施例において、デー
タ・ワードの多重−ビットを、各別のメモリ・デバイス
に記憶するメモリ・システムと協働して使うようにビッ
ト誤り検出訂正（ＥＤＣ）コードを備えている。最も一
般的な形の現用のメモリ・デバイスはダイナミックＲＡ
Ｍ（ＤＲＡＭ）である。この説明で述べるメモリ・シス
テムに応用できる現用のＤＲＡＭの構成は２５６Ｋ×４
又は１メガビット×４として設計される。この設計は、
メモリの読出し又は書込みのサイクルの発生時に４ビッ
トのデータを１サイクル中に並列に書込み又は読出す。
とくに大形の主メモリではこのような多重−ビット出力
メモリ・デバイス（ｍｕｌｔｉ−ｂｉｔ ｏｕｔｐｕｔ
ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を利用するのがますま
す普通になっている。典型的なデータ・ワードは、多重
−ビット出力メモリ・デバイスにわたつて配分される３
２ビットから成っている。誤り訂正検出検査ビットをデ
ータ・ワードと協働して使うときは、これ等のビットも
又主メモリに記憶する。
タ・ワードの多重−ビットを、各別のメモリ・デバイス
に記憶するメモリ・システムと協働して使うようにビッ
ト誤り検出訂正（ＥＤＣ）コードを備えている。最も一
般的な形の現用のメモリ・デバイスはダイナミックＲＡ
Ｍ（ＤＲＡＭ）である。この説明で述べるメモリ・シス
テムに応用できる現用のＤＲＡＭの構成は２５６Ｋ×４
又は１メガビット×４として設計される。この設計は、
メモリの読出し又は書込みのサイクルの発生時に４ビッ
トのデータを１サイクル中に並列に書込み又は読出す。
とくに大形の主メモリではこのような多重−ビット出力
メモリ・デバイス（ｍｕｌｔｉ−ｂｉｔ ｏｕｔｐｕｔ
ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を利用するのがますま
す普通になっている。典型的なデータ・ワードは、多重
−ビット出力メモリ・デバイスにわたつて配分される３
２ビットから成っている。誤り訂正検出検査ビットをデ
ータ・ワードと協働して使うときは、これ等のビットも
又主メモリに記憶する。
【００１０】３２−ビット・データ・ワードに対しては
ハミング・コードは、単一ビット誤りを検出し訂正し、
２ビット誤りの存在を検出することのできる最少７ビッ
トを使用する。
ハミング・コードは、単一ビット誤りを検出し訂正し、
２ビット誤りの存在を検出することのできる最少７ビッ
トを使用する。
【００１１】標準の７−ビット・ハミング・コードは、
ＡＭＤ Ａｍ２ｎＣ６６０、ナショナル・セミコンダク
タ（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｏｔｏｒ）
７４Ｆ６３２又はテキサス・インスツルメンツ（Ｔｅｘ
ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）ＳＮ７４ＡＳ６３２の
ような工業的に利用できる部品の使用により供給するこ
とができる。本発明では、単一ビット誤りの検出訂正と
２ビット誤りの検出とをこれ等の工業的に利用できる部
品で実施するのと同じ方法で実施される。
ＡＭＤ Ａｍ２ｎＣ６６０、ナショナル・セミコンダク
タ（Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｏｔｏｒ）
７４Ｆ６３２又はテキサス・インスツルメンツ（Ｔｅｘ
ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）ＳＮ７４ＡＳ６３２の
ような工業的に利用できる部品の使用により供給するこ
とができる。本発明では、単一ビット誤りの検出訂正と
２ビット誤りの検出とをこれ等の工業的に利用できる部
品で実施するのと同じ方法で実施される。
【００１２】本発明を述べるのにこの場合利用される図
のほかにさらに詳細な説明に続く１２の表を含める。こ
れ等の１２の表は本発明の説明に参照する。
のほかにさらに詳細な説明に続く１２の表を含める。こ
れ等の１２の表は本発明の説明に参照する。
【００１３】本発明に利用される主メモリのセグメント
は図１に示してある。はるかに大きい全主メモリの小部
分であるメモリ１０は１０個のＤＲＡＭデバイス１２、
１４、１６、１８、２０、２２、２４、２６、２８、３
０を備えている。これ等の各ＤＲＡＭデバイスはメモリ
・サイクル中に４−ビットの出力を生ずる。代表的ＤＲ
ＡＭデバイスは、２５６Ｋ×４ビット又は１メガビット
×４ビットの構成を持つ。この種のＤＲＡＭデバイス
は、広く利用され業界の文献に詳しく記載してある。一
層大きい容量を持つ多重−ビット・メモリ・デバイスが
近い将来利用できるのは疑いない。
は図１に示してある。はるかに大きい全主メモリの小部
分であるメモリ１０は１０個のＤＲＡＭデバイス１２、
１４、１６、１８、２０、２２、２４、２６、２８、３
０を備えている。これ等の各ＤＲＡＭデバイスはメモリ
・サイクル中に４−ビットの出力を生ずる。代表的ＤＲ
ＡＭデバイスは、２５６Ｋ×４ビット又は１メガビット
×４ビットの構成を持つ。この種のＤＲＡＭデバイス
は、広く利用され業界の文献に詳しく記載してある。一
層大きい容量を持つ多重−ビット・メモリ・デバイスが
近い将来利用できるのは疑いない。
【００１４】メモリ１０は、１つのデータ・ワードを記
憶するのに利用する１０個のＤＲＡＭデバイスから成
る。コンピュータの全主要メモリはその中に多数のメモ
リ１０を利用する。しかし本発明はメモリ１０だけを参
照して詳しく述べる。
憶するのに利用する１０個のＤＲＡＭデバイスから成
る。コンピュータの全主要メモリはその中に多数のメモ
リ１０を利用する。しかし本発明はメモリ１０だけを参
照して詳しく述べる。
【００１５】本発明の重要な態様はデータ・ワードに対
するデータ・ビットと、メモリ１０内の協働する誤り訂
正検査ビット及びパリティ・ビットとに対する記憶場所
である。各ＤＲＡＭデバイス１２〜３０は少なくとも３
データビットを含み、メモリデバイスのいずれにも１検
査ビットだけしか記憶しない。
するデータ・ビットと、メモリ１０内の協働する誤り訂
正検査ビット及びパリティ・ビットとに対する記憶場所
である。各ＤＲＡＭデバイス１２〜３０は少なくとも３
データビットを含み、メモリデバイスのいずれにも１検
査ビットだけしか記憶しない。
【００１６】本発明の選ばれた実施例によればＤＲＡＭ
デバイス１２はデータ・ビット２，３，５及び３１を記
憶する。ＤＲＡＭデバイス１４は、検査ビット１と共に
データ・ビット１４，２０及び２４を記憶する。ＤＲＡ
Ｍデバイス１６は、データ・ビット０，４，８及び９を
記憶する。ＤＲＡＭデバイス１８は、検査ビット６と共
にデータ・ビット１１，１２及び１３を記憶する。ＤＲ
ＡＭデバイス２０は、検査ビット５と共にデータ・ビッ
ト６，１０及び１７を記憶する。ＤＲＡＭデバイス２２
は、検査ビット７と共にデータ・ビット１５，１８及び
１９を記憶する。ＤＲＡＭデバイス２４は、検査ビット
４と共にデータ・ビット７，２１及び２２を記憶する。
ＤＲＡＭデバイス２６は、検査ビット２と共にデータ・
ビット１６，２３及び２５を記憶する。ＤＲＡＭデバイ
ス２８は、検査ビット０と共にデータ・ビット２６，２
７及び３０を記憶する。最後にＤＲＡＭデバイス３０
は、検査ビット３と共にデータ・ビット１，２８及び２
９を記憶する。検査ビット０ないし６は、前記した工業
用部品に利用される普通の７−ビット・ハミング・コー
ドの７ビットを構成する。第８の検査ビットは、データ
・ワードの全３２−ビットに対し生ずるパリティ検査ビ
ットである。
デバイス１２はデータ・ビット２，３，５及び３１を記
憶する。ＤＲＡＭデバイス１４は、検査ビット１と共に
データ・ビット１４，２０及び２４を記憶する。ＤＲＡ
Ｍデバイス１６は、データ・ビット０，４，８及び９を
記憶する。ＤＲＡＭデバイス１８は、検査ビット６と共
にデータ・ビット１１，１２及び１３を記憶する。ＤＲ
ＡＭデバイス２０は、検査ビット５と共にデータ・ビッ
ト６，１０及び１７を記憶する。ＤＲＡＭデバイス２２
は、検査ビット７と共にデータ・ビット１５，１８及び
１９を記憶する。ＤＲＡＭデバイス２４は、検査ビット
４と共にデータ・ビット７，２１及び２２を記憶する。
ＤＲＡＭデバイス２６は、検査ビット２と共にデータ・
ビット１６，２３及び２５を記憶する。ＤＲＡＭデバイ
ス２８は、検査ビット０と共にデータ・ビット２６，２
７及び３０を記憶する。最後にＤＲＡＭデバイス３０
は、検査ビット３と共にデータ・ビット１，２８及び２
９を記憶する。検査ビット０ないし６は、前記した工業
用部品に利用される普通の７−ビット・ハミング・コー
ドの７ビットを構成する。第８の検査ビットは、データ
・ワードの全３２−ビットに対し生ずるパリティ検査ビ
ットである。
【００１７】図２には本発明に使う別の装置を示す。誤
り制御デバイス４０は７個のシンドローム・ジェネレー
タ回路４２、４４、４６、４８、５０、５２、５４と共
にパリティ・ジェネレータ回路５６を備えている。各シ
ンドローム・ジェネレータ回路は、３２−ビット・デー
タ・ワードの１６−ビットを受け取り、又排他的論理和
機能 （ｅｘｃｌｕｓｉｖｅ ＯＲ ｆｕｎｃｔｉｏ
ｎ）によって誤り訂正検査ビットを生ずる。各シンドロ
ーム・ジェネレータ回路４２ないし５４はそれぞれ検査
ビット０ないし６を生成する。パリティ・ジェネレータ
回路５６はデータ・ワードの３２ビット全部に対し排他
的論理和機構を使い検証検査ビットを生ずる。
り制御デバイス４０は７個のシンドローム・ジェネレー
タ回路４２、４４、４６、４８、５０、５２、５４と共
にパリティ・ジェネレータ回路５６を備えている。各シ
ンドローム・ジェネレータ回路は、３２−ビット・デー
タ・ワードの１６−ビットを受け取り、又排他的論理和
機能 （ｅｘｃｌｕｓｉｖｅ ＯＲ ｆｕｎｃｔｉｏ
ｎ）によって誤り訂正検査ビットを生ずる。各シンドロ
ーム・ジェネレータ回路４２ないし５４はそれぞれ検査
ビット０ないし６を生成する。パリティ・ジェネレータ
回路５６はデータ・ワードの３２ビット全部に対し排他
的論理和機構を使い検証検査ビットを生ずる。
【００１８】各シンドローム・ジェネレータ回路４２な
いし５４のデータ入力はメモリ１０から読出されるデー
タ・ワードである。これ等の入力は次の表１の通りであ
る。
いし５４のデータ入力はメモリ１０から読出されるデー
タ・ワードである。これ等の入力は次の表１の通りであ
る。
【００１９】
【表１】
【００２０】３２のデータ・ビット（０…３１）は、す
べてパリティ・ジェネレータ回路５６に入力され検査ビ
ット７と称するパリティ・ビットを生ずる。
べてパリティ・ジェネレータ回路５６に入力され検査ビ
ット７と称するパリティ・ビットを生ずる。
【００２１】各シンドローム・ジェネレータ回路４２〜
５６は排他的論理和回路（ｅｘｃｌｕｓｉｖｅ ＯＲ
ｃｉｒｃｕｉｔ）である。
５６は排他的論理和回路（ｅｘｃｌｕｓｉｖｅ ＯＲ
ｃｉｒｃｕｉｔ）である。
【００２２】各シンドローム・ジェネレータ回路４２〜
５６からの出力は排他的論理和論理ゲート（ｅｘｃｌｕ
ｓｉｖｅ ＯＲ ｌｏｇｉｃ ｇａｔｅ）７０、７２、
７４、７６、７８、８０、８２、８４に第１の入力とし
て送る。メモリ１０から、読出された検査ビット０〜７
はそれぞれ各排他的論理和論理ゲート（以下単に論理ゲ
ートと呼ぶ）７０〜８４の第２入力に入力される。各論
理ゲート７０〜８４の出力は各シンドローム・ビット０
〜７である。各シンドローム・ビット０〜６はこの場合
検査ビット・シンドロームと称する。シンドローム・ビ
ット７はパリティ・ビット・シンドロームと称する。
５６からの出力は排他的論理和論理ゲート（ｅｘｃｌｕ
ｓｉｖｅ ＯＲ ｌｏｇｉｃ ｇａｔｅ）７０、７２、
７４、７６、７８、８０、８２、８４に第１の入力とし
て送る。メモリ１０から、読出された検査ビット０〜７
はそれぞれ各排他的論理和論理ゲート（以下単に論理ゲ
ートと呼ぶ）７０〜８４の第２入力に入力される。各論
理ゲート７０〜８４の出力は各シンドローム・ビット０
〜７である。各シンドローム・ビット０〜６はこの場合
検査ビット・シンドロームと称する。シンドローム・ビ
ット７はパリティ・ビット・シンドロームと称する。
【００２３】検査ビット・シンドローム（ビット０〜
６）は、７つの入力を可能な１２８の組合せの一つにデ
コードするデコーダ１００に入力され、デコーダ１００
からの１２８の出力の選択された１つを動作させる。デ
コーダ１００はこのようなデコードのための普通の論理
設計を持つ。
６）は、７つの入力を可能な１２８の組合せの一つにデ
コードするデコーダ１００に入力され、デコーダ１００
からの１２８の出力の選択された１つを動作させる。デ
コーダ１００はこのようなデコードのための普通の論理
設計を持つ。
【００２４】デコーダ１００からの出力は、誤りジェネ
レータ回路１０４の対応する組の入力に１群の線路１０
２を経て送られる。検査ビット・シンドローム（ビット
０〜６）も誤りジェネレータ回路１０４に入力される。
ゲート８４の出力に生ずるパリティ・ビット・シンドロ
ーム・ビット７もまた同様に誤りジェネレータ回路１０
４への入力として与えられる。回路１０４に入力を受け
ると、この回路は４本の線路１０６、１０８、１１０、
１１２で４つの可能な出力の１つを生ずる。単一ビット
誤りに対しては線路１０６に、多重−ビット誤りに対し
ては線路１０８に、３ビット誤りに対しては線路１１０
に、又検査ビット誤りに対しては線路１１２に、それぞ
れ出力が生成される。
レータ回路１０４の対応する組の入力に１群の線路１０
２を経て送られる。検査ビット・シンドローム（ビット
０〜６）も誤りジェネレータ回路１０４に入力される。
ゲート８４の出力に生ずるパリティ・ビット・シンドロ
ーム・ビット７もまた同様に誤りジェネレータ回路１０
４への入力として与えられる。回路１０４に入力を受け
ると、この回路は４本の線路１０６、１０８、１１０、
１１２で４つの可能な出力の１つを生ずる。単一ビット
誤りに対しては線路１０６に、多重−ビット誤りに対し
ては線路１０８に、３ビット誤りに対しては線路１１０
に、又検査ビット誤りに対しては線路１１２に、それぞ
れ出力が生成される。
【００２５】誤りジェネレータ回路１０４を図３及び図
４について詳しく述べる。線路１０２における回路１０
０の１２８の出力は、それぞれＯＲ回路１３０、ＯＲ回
路１３２及びＯＲ回路１３４に入力される。ＯＲ回路１
３０からの出力は、ＯＲゲート１３６に第１入力として
送られる。ＯＲゲート１３６は、その出力線路として線
路１０８を持ち、多重−ビット誤りを指示する。
４について詳しく述べる。線路１０２における回路１０
０の１２８の出力は、それぞれＯＲ回路１３０、ＯＲ回
路１３２及びＯＲ回路１３４に入力される。ＯＲ回路１
３０からの出力は、ＯＲゲート１３６に第１入力として
送られる。ＯＲゲート１３６は、その出力線路として線
路１０８を持ち、多重−ビット誤りを指示する。
【００２６】ＯＲゲート１３２の出力は、第１入力とし
てＯＲ回路１３８に送られる。ＯＲ回路１３８は、その
出力を第２入力としてＯＲ回路１３６に、かつ線路１１
０に送り、３ビット誤りの存在を指示する。ＯＲ回路１
３４の出力は、線路１１２に送られ検査ビット誤りを指
示し、かつ入力としてインバータ１４０に送られる。イ
ンバータ１４０は、その出力をＡＮＤゲート１４２の第
１入力に送る。各論理ゲート７０〜８４からのシンドロ
ーム・ビット０〜７は、ＯＲゲート１５０に入力され
る。ＯＲゲート１５０は、その出力をＡＮＤゲート１４
２の第３入力に接続してある。シンドローム・ビット７
は、インバータ１５２を経てＡＮＤゲート１４２の第２
入力に接続してある。このシンドローム・ビット７はさ
らにＡＮＤゲート１５４の第１入力に接続してある。Ａ
ＮＤゲート１５４はその第２入力にＯＲゲート１５０の
出力を接続する。ＡＮＤゲート１５４の出力はＯＲゲー
ト１３８の第３入力に接続してある。
てＯＲ回路１３８に送られる。ＯＲ回路１３８は、その
出力を第２入力としてＯＲ回路１３６に、かつ線路１１
０に送り、３ビット誤りの存在を指示する。ＯＲ回路１
３４の出力は、線路１１２に送られ検査ビット誤りを指
示し、かつ入力としてインバータ１４０に送られる。イ
ンバータ１４０は、その出力をＡＮＤゲート１４２の第
１入力に送る。各論理ゲート７０〜８４からのシンドロ
ーム・ビット０〜７は、ＯＲゲート１５０に入力され
る。ＯＲゲート１５０は、その出力をＡＮＤゲート１４
２の第３入力に接続してある。シンドローム・ビット７
は、インバータ１５２を経てＡＮＤゲート１４２の第２
入力に接続してある。このシンドローム・ビット７はさ
らにＡＮＤゲート１５４の第１入力に接続してある。Ａ
ＮＤゲート１５４はその第２入力にＯＲゲート１５０の
出力を接続する。ＡＮＤゲート１５４の出力はＯＲゲー
ト１３８の第３入力に接続してある。
【００２７】誤りジェネレータ回路１０４の入力は、８
つのシンドローム入力（ビット０〜７）と共に線路１０
２の１２８の要素である。第３Ａ図及び第３Ｂ図に示し
た論理回賂は線賂１０６、１０８、１１０、１１２に誤
り出力指示を生ずる。
つのシンドローム入力（ビット０〜７）と共に線路１０
２の１２８の要素である。第３Ａ図及び第３Ｂ図に示し
た論理回賂は線賂１０６、１０８、１１０、１１２に誤
り出力指示を生ずる。
【００２８】本発明の作用を第１図及び第２図について
以下に述べる。メモリ１０を備えたコンピュータ主メモ
リは、３２−ビット・データ・ワードを受け取る。この
データ・ワードは、シンドローム回路４２〜５４と同等
のシンドローム・ジェネレータによって処理され、７−
ビット・ハミング・コードを普通の方法で生ずる。３２
−ビット・データ・ワードは、又回路５６のようなパリ
ティ・ジェネレータ回路に入力され、パリティ検査ビッ
トを生ずる。
以下に述べる。メモリ１０を備えたコンピュータ主メモ
リは、３２−ビット・データ・ワードを受け取る。この
データ・ワードは、シンドローム回路４２〜５４と同等
のシンドローム・ジェネレータによって処理され、７−
ビット・ハミング・コードを普通の方法で生ずる。３２
−ビット・データ・ワードは、又回路５６のようなパリ
ティ・ジェネレータ回路に入力され、パリティ検査ビッ
トを生ずる。
【００２９】パリティ検査ビットと共にハミング・コー
ドの７検査ビットは、図１について述べ図１に示した特
定の構成のＤＲＡＭデバイス１２〜３０に記憶される。
これ等は記憶検査ビット及び記憶パリティ・ビットと称
する。従って各データ・ワードに対して、データ・ワー
ドについては３２ビット、ハミング・コードについては
７ビット、パリティ検査ビットについては１ビットが記
憶される。ＤＲＡＭデバイスのうち８つは、データビッ
トを３ビットに加えて１ビットの検査ビット又はパリテ
ィ・ビットを記憶し、ＤＲＡＭデバイスのうちの２つは
４ビットのデータビットだけを記憶する。
ドの７検査ビットは、図１について述べ図１に示した特
定の構成のＤＲＡＭデバイス１２〜３０に記憶される。
これ等は記憶検査ビット及び記憶パリティ・ビットと称
する。従って各データ・ワードに対して、データ・ワー
ドについては３２ビット、ハミング・コードについては
７ビット、パリティ検査ビットについては１ビットが記
憶される。ＤＲＡＭデバイスのうち８つは、データビッ
トを３ビットに加えて１ビットの検査ビット又はパリテ
ィ・ビットを記憶し、ＤＲＡＭデバイスのうちの２つは
４ビットのデータビットだけを記憶する。
【００３０】メモリ１０内に前回に記憶された特定のデ
ータ・ワードを読出するように要求を受け取るときは、
このデータ・ワードは図１のＤＲＡＭデバイスの出力に
対し示したように検査ビット及びパリティ・ビットと共
に並列に読出される。メモリ１０から読出されたデータ
・ワードは、シンドローム・ジェネレータ回路４２〜５
４に、図２のこれ等の回路に対する入力として示した組
合せで入力される。メモリ１０から読出されたデータ・
ワードの３２のビット全部を、パリティ・ジェネレータ
回路５６に入力する。各シンドローム・ジェネレータ回
路４２〜５４は、検証検査ビットと呼ばれる各検査ビッ
トを生ずる。パリティ・ジェネレータ回路５６は又いわ
ゆる検証パリティ検査ビットを生ずる。各検証検査ビッ
トは、メモリ１０から読出された対応する記憶検査ビッ
トと共に論理ゲート７０〜８４の各１つに入力される。
ータ・ワードを読出するように要求を受け取るときは、
このデータ・ワードは図１のＤＲＡＭデバイスの出力に
対し示したように検査ビット及びパリティ・ビットと共
に並列に読出される。メモリ１０から読出されたデータ
・ワードは、シンドローム・ジェネレータ回路４２〜５
４に、図２のこれ等の回路に対する入力として示した組
合せで入力される。メモリ１０から読出されたデータ・
ワードの３２のビット全部を、パリティ・ジェネレータ
回路５６に入力する。各シンドローム・ジェネレータ回
路４２〜５４は、検証検査ビットと呼ばれる各検査ビッ
トを生ずる。パリティ・ジェネレータ回路５６は又いわ
ゆる検証パリティ検査ビットを生ずる。各検証検査ビッ
トは、メモリ１０から読出された対応する記憶検査ビッ
トと共に論理ゲート７０〜８４の各１つに入力される。
【００３１】各論理ゲート７０〜８２は、メモリ１０か
ら読出された記憶検査ビットと、シンドローム・ジェネ
レータ回路４２〜５４により生ずる検証検査ビットとの
関数である検査ビット・シンドロームを生ずる。データ
・ワード又は検査ビット内に又は新たな検証検査ビット
の生成の際に誤りが生じていなければ、論理ゲート７０
〜８４の出力はすべて一様に論理０である。このシンド
ローム状態は、デコーダ１００の出力線路の１つの上に
所与の論理出力を生ずる。この出力は、誤りジェネレー
タ回路１０４に送られる。この状態に対して誤りジェネ
レータ回路１０４は、誤りが生じていないから線路１０
６〜１１２のいずれも付勢しない。
ら読出された記憶検査ビットと、シンドローム・ジェネ
レータ回路４２〜５４により生ずる検証検査ビットとの
関数である検査ビット・シンドロームを生ずる。データ
・ワード又は検査ビット内に又は新たな検証検査ビット
の生成の際に誤りが生じていなければ、論理ゲート７０
〜８４の出力はすべて一様に論理０である。このシンド
ローム状態は、デコーダ１００の出力線路の１つの上に
所与の論理出力を生ずる。この出力は、誤りジェネレー
タ回路１０４に送られる。この状態に対して誤りジェネ
レータ回路１０４は、誤りが生じていないから線路１０
６〜１１２のいずれも付勢しない。
【００３２】誤り状態が生ずるときは、論理ゲート７０
〜８４への入力はすべて同じではなくて、誤りの発生を
指示する検査ビット・シンドロームが論理ゲート７０〜
８２の出力に生ずる。 この７−ビット・シンドローム
は、デコーダ１００に入力される。デコーダ１００は、
その１２８の出力のうちで入力シンドロームに対応する
出力に対し動作状態を生成する。この出力は、誤りジェ
ネレータ回路１０４の対応する入力に送られる。さらに
誤りジェネレータ回路１０４への入力は、論理ゲート８
４により生ずるパリティ・シンドロームと、検査ビット
・シンドローム０〜６とである。これ等の入力は論理的
に比較されて、線路１０６、１０８、１１０、１１２に
より４つの出力のうちの１つを生ずる。特定の出力を生
ずる論理を以下に述べる。
〜８４への入力はすべて同じではなくて、誤りの発生を
指示する検査ビット・シンドロームが論理ゲート７０〜
８２の出力に生ずる。 この７−ビット・シンドローム
は、デコーダ１００に入力される。デコーダ１００は、
その１２８の出力のうちで入力シンドロームに対応する
出力に対し動作状態を生成する。この出力は、誤りジェ
ネレータ回路１０４の対応する入力に送られる。さらに
誤りジェネレータ回路１０４への入力は、論理ゲート８
４により生ずるパリティ・シンドロームと、検査ビット
・シンドローム０〜６とである。これ等の入力は論理的
に比較されて、線路１０６、１０８、１１０、１１２に
より４つの出力のうちの１つを生ずる。特定の出力を生
ずる論理を以下に述べる。
【００３３】データ・ワード内の単一ビット誤りの発生
を、「ソフト誤り」（ｓｏｆｔ ｅｒｒｏｒ）と呼ぶ。
単一ビット誤りの存在は判定することができ、又データ
・ワード内の誤りのビットの場所も同様に判定すること
ができる。従って、このビットを反転させて訂正された
データ・ワードを生成する。これは従来のハミング誤り
検出訂正方法である。この状態が起ると、線路１０６に
単一ビット（ソフト）誤りの発生を指示する出力信号が
生ずる。
を、「ソフト誤り」（ｓｏｆｔ ｅｒｒｏｒ）と呼ぶ。
単一ビット誤りの存在は判定することができ、又データ
・ワード内の誤りのビットの場所も同様に判定すること
ができる。従って、このビットを反転させて訂正された
データ・ワードを生成する。これは従来のハミング誤り
検出訂正方法である。この状態が起ると、線路１０６に
単一ビット（ソフト）誤りの発生を指示する出力信号が
生ずる。
【００３４】しかし多重−ビット誤りが、データ・ワー
ド及び検査ビットに生ずると、２つの他の出力のうちの
いずれか１つを生成する。全部の誤りがＤＲＡＭデバイ
ス１２〜３０のうちの１つで生ずるビット誤りを検出す
るときは、線路１１０に出力を生成する。しかし多重−
ビット誤りがあり、誤りの全部のビットがＤＲＡＭデバ
イス１２〜３０の１つで発生したことを判定できない場
合に、線路１０８に、このような多量−ビット誤りの発
生を指示する出力を生成する。
ド及び検査ビットに生ずると、２つの他の出力のうちの
いずれか１つを生成する。全部の誤りがＤＲＡＭデバイ
ス１２〜３０のうちの１つで生ずるビット誤りを検出す
るときは、線路１１０に出力を生成する。しかし多重−
ビット誤りがあり、誤りの全部のビットがＤＲＡＭデバ
イス１２〜３０の１つで発生したことを判定できない場
合に、線路１０８に、このような多量−ビット誤りの発
生を指示する出力を生成する。
【００３５】メモリ１０から読出された検査ビットの１
つに誤りが生じた場合には、線路１１２に誤り信号を生
成する。
つに誤りが生じた場合には、線路１１２に誤り信号を生
成する。
【００３６】表２は、各単一ビット誤り条件に対し論理
ゲート７０〜８４の出力に生ずる８−ビット・シンドロ
ームを示す。データ・ビットはＤＢ０〜Ｂ３１とし、検
査ビットＣＢ０〜ＣＢ７とする。各単一ビット誤りに対
し十六進値で表わした対応するシンドロームを示す。
ゲート７０〜８４の出力に生ずる８−ビット・シンドロ
ームを示す。データ・ビットはＤＢ０〜Ｂ３１とし、検
査ビットＣＢ０〜ＣＢ７とする。各単一ビット誤りに対
し十六進値で表わした対応するシンドロームを示す。
【００３７】表３、表４、表５には、シンドローム・ビ
ット０〜６から成る７−ビット検査ビットに対する１２
８の可能なシンドロームを例示してある。各シンドロー
ムに対し対応する誤りのタイプを示してある。可能な誤
りのタイプは、単−ビット、３ビット、多重ビット及び
クオッド・ビット（ｑｕａｄ ｂｉｔ）である。デコー
ダ１００は、７ビットシンドローム入力を受け取り、こ
れに応答してその１２８の出力の１つを動作させる。
ット０〜６から成る７−ビット検査ビットに対する１２
８の可能なシンドロームを例示してある。各シンドロー
ムに対し対応する誤りのタイプを示してある。可能な誤
りのタイプは、単−ビット、３ビット、多重ビット及び
クオッド・ビット（ｑｕａｄ ｂｉｔ）である。デコー
ダ１００は、７ビットシンドローム入力を受け取り、こ
れに応答してその１２８の出力の１つを動作させる。
【００３８】表６、表７、表８は、諭理ゲート７０〜８
４により生成されるシンドロームを示す。各ＤＲＡＭデ
バイス１２〜３０に対し生ずることのできる３及び４ビ
ットの各誤り条件に対するシンドロームを示してある。
これ等のシンドロームは又１６進値として表示してあ
る。これ等はすべて、各論理ゲート７０〜８４の出力に
生ずる８ビットのシンドロームを表わす。
４により生成されるシンドロームを示す。各ＤＲＡＭデ
バイス１２〜３０に対し生ずることのできる３及び４ビ
ットの各誤り条件に対するシンドロームを示してある。
これ等のシンドロームは又１６進値として表示してあ
る。これ等はすべて、各論理ゲート７０〜８４の出力に
生ずる８ビットのシンドロームを表わす。
【００３９】表９、表１０、表１１、表１２、表１３
は、可能なシンドローム値と各線路１０６，１０８，１
１０，１１２に生ずる出力との間の各論理関係を示す。
単一ビット誤りは、文字Ｓにより、２ビット誤りは文字
Ｄにより、３ビット誤りは文字Ｔにより、クオッド・ビ
ット誤りは文字Ｑによりそれぞれ示してある。各文字の
次の数字は、入力により表わされる誤り条件の数字であ
る。
は、可能なシンドローム値と各線路１０６，１０８，１
１０，１１２に生ずる出力との間の各論理関係を示す。
単一ビット誤りは、文字Ｓにより、２ビット誤りは文字
Ｄにより、３ビット誤りは文字Ｔにより、クオッド・ビ
ット誤りは文字Ｑによりそれぞれ示してある。各文字の
次の数字は、入力により表わされる誤り条件の数字であ
る。
【００４０】図２、図３及び図４に示した回路について
示した表２ないし１３のデータ表示は、線路１０６、１
０８、１１０、１１２で選択した４つの出力を生ずるよ
うに誤りジエネレータ回路１０４内の論理を独特に定め
る。
示した表２ないし１３のデータ表示は、線路１０６、１
０８、１１０、１１２で選択した４つの出力を生ずるよ
うに誤りジエネレータ回路１０４内の論理を独特に定め
る。
【００４１】本発明は、３ビット誤りがＤＲＡＭデバイ
ス１２〜３０の単一の１つ内に生ずる場合に、３ビット
誤りの検出を行うものである。ＤＲＡＭデバイス１２〜
３０のうち多重の回路に生ずる３ビット誤りは、必ずし
も検出されるわけではない。しかしこのような誤りは、
ＤＲＡＭデバイスのうちの１つの完全な故障によって起
りやすいから、任意の３ビット誤りを検出するのは可能
性が極めて高い。
ス１２〜３０の単一の１つ内に生ずる場合に、３ビット
誤りの検出を行うものである。ＤＲＡＭデバイス１２〜
３０のうち多重の回路に生ずる３ビット誤りは、必ずし
も検出されるわけではない。しかしこのような誤りは、
ＤＲＡＭデバイスのうちの１つの完全な故障によって起
りやすいから、任意の３ビット誤りを検出するのは可能
性が極めて高い。
【００４２】本発明の複数の実施例を添付図面について
述べたが、本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんである。
述べたが、本発明はなおその精神を逸脱しないで種種の
変化変型を行うことができるのはもちろんである。
【００４３】
【表２】
【００４４】
【表３】
【００４５】
【表４】
【００４６】
【表５】
【００４７】
【表６】
【００４８】
【表７】
【００４９】
【表８】
【００５０】
【表９】
【００５１】
【表１０】
【００５２】
【表１１】
【００５３】
【表１２】
【００５４】
【表１３】
【図１】単一データ・ワード用の複数のビットを誤り訂
正検出検査ビットと共に記憶するダイナミックＲＡＭ
（ＤＲＡＭ）デバイスの集合を備えたコンピュータ・メ
モリの一部分の説明図である。
正検出検査ビットと共に記憶するダイナミックＲＡＭ
（ＤＲＡＭ）デバイスの集合を備えたコンピュータ・メ
モリの一部分の説明図である。
【図２】単一ビット誤りを検出訂正し種種の形式の多重
ビット誤りを検出する本発明による誤り訂正検出回路の
回路図である。
ビット誤りを検出する本発明による誤り訂正検出回路の
回路図である。
【図３】図２に示した誤りジエネレータ回路の一部分の
詳細な回路図である。
詳細な回路図である。
【４図】図２に示した誤りジエネレータ回路の残余の部
分の詳細な回路図である。
分の詳細な回路図である。
１０ コンピュータ・メモリ １２，１４，１６，１８，２０，２２，２４，２６，２
８，３０ ＤＲＡＭデバイス ４２，４４，４６，４８，５０，５２，５４ シンド
ローム・ジエネレータ ５６ 奇偶ジエネレータ回路 ７０，７２，７４，７６，７８，８０，８２ 論理回
路 ８４ 論理回路 １００ デコーダ回路 １０４ 誤りジエネレータ回路
８，３０ ＤＲＡＭデバイス ４２，４４，４６，４８，５０，５２，５４ シンド
ローム・ジエネレータ ５６ 奇偶ジエネレータ回路 ７０，７２，７４，７６，７８，８０，８２ 論理回
路 ８４ 論理回路 １００ デコーダ回路 １０４ 誤りジエネレータ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク、エイ、クワートロゥマニ アメリカ合衆国テクサス州75002、アリ ン、 ウイロゥ・ブルック・ドライヴ 710番 (72)発明者 ケヴィン、エム、ロゥダン アメリカ合衆国テクサス州75081、リチ ァドスン、 ウインドソング・トレィル 1810番 (56)参考文献 特開 昭55−69858（ＪＰ，Ａ) 特開 昭58−151657（ＪＰ，Ａ) 特開 平１−18860（ＪＰ，Ａ) 特開 昭53−25330（ＪＰ，Ａ) 特開 昭51−147925（ＪＰ，Ａ) 特開 昭58−205260（ＪＰ，Ａ) 特開 平２−98759（ＪＰ，Ａ) 特開 昭60−20366（ＪＰ，Ａ) 欧州特許出願公開166269（ＥＰ，Ａ ２) 欧州特許出願公開401994（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 320 G06F 11/10 330
Claims (10)
- 【請求項１】以下の(A)から(I)のステップを設け、コン
ピュータ・メモリに記憶されたデータの誤りを訂正・検
出する方法： (A) データ・ワードについての単一ビット誤りを訂正し
また複数ビット誤りを検出する選択された誤り訂正コー
ドを使用することによって、前記データ・ワードについ
て誤り検出及び訂正集合である記憶検査ビットを生成す
る； (B) 前記データ・ワードについての記憶パリティ検査ビ
ットを生成する； (C) 前記データ・ワードと前記記憶検査ビットと前記記
憶パリティ検査ビットを、マルチビット出力のメモリ・
デバイスを設けたコンピュータ・メモリに記憶する：こ
こにおいて、前記データ・ワード中の複数のビットが前
記メモリ・デバイスの各々に記憶され、前記メモリ・デ
バイスのいずれも前記データ・ワード毎に前記記憶検査
ビットと前記記憶パリティ検査ビットを合わせても高々
１ビットしか記憶しない； (D) 前記コンピュータ・メモリから前記データ・ワード
と前記記憶検査ビットと前記パリティ検査ビットを読み
出す：ここにおいて、前記読み出された前記データ・ワ
ードと前記記憶検査ビットと前記記憶パリティ検査ビッ
トには１ないし複数のビットの誤りが起こり得る； (E) 前記読み出された前記データ・ワードについて、前
記選択された誤り訂正コードを使用して、誤り検出及び
訂正集合である検証検査ビットを生成する： (F) 前記読み出された前記データ・ワードについて、検
証パリティ検査ビットを生成する； (G) 前記読み出された前記記憶検査ビットを前記検証検
査ビットと比較して、検査ビット・シンドロームを生成
する； (H) 前記読み出された前記記憶パリティ検査ビットを前
記検証パリティ検査ビットと比較して、パリティ・シン
ドロームを生成する； (I) 前記検査ビット・シンドローム及び前記パリティ・
シンドロームをデコードして、以下の(I-1)ないし(I-4)
のいずれかの動作を行う：(I-1) 前記読み出された前記データ・ワード中の単一誤
りを検出してそれを識別し、第１の出力を生成する；(I-2) 前記複数のメモリ・デバイスのうちの１つのもの
の中だけで起こったのではない複数ビット誤りを検出し
て、第２の出力を生成する；(I-3) 前記複数のメモリ・デバイスのうちの１つの中だ
けに記憶されたデータ・ビット内で起こった３ビット誤
りを検出して、第３の出力を生成する；(I-4) 検査ビット誤りを検出して、第４の出力を生成す
る。 - 【請求項２】前記データ・ワードは３２ビットであり、
前記記憶検査ビットの集合は７ビットを有し、前記メモ
リ・デバイスは４ビット幅であって前記４ビット中の少
なくとも３ビットは前記データ・ワード中のデータ・ビ
ットであることを特徴とする、請求項１記載のデータの
誤りを訂正・検出する方法。 - 【請求項３】前記記憶検査ビットの集合は前記データ・
ワードについて単一ビット誤りを訂正し２ビット誤りを
検出するための最小数のビットを有することを特徴とす
る、請求項１記載のデータの誤りを訂正・検出する方
法。 - 【請求項４】以下の(A)から(I)のステップを有し、各々
が個々のデータ・ワードの複数のビットを記憶するメモ
リ・デバイスを複数個有するメモリ中の前記メモリ・デ
バイスの誤動作を検出する方法： (A) データ・ワードについての単一ビット誤りを訂正し
また複数ビット誤りを検出する選択された誤り訂正コー
ドを使用することによって、前記データ・ワードについ
て誤り検出及び訂正集合である記憶検査ビットを生成す
る； (B) 前記データ・ワードについての記憶パリティ検査ビ
ットを生成する； (C) 前記データ・ワードと前記記憶検査ビットと前記記
憶パリティ検査ビットを、マルチビット出力のメモリ・
デバイスを設けたコンピュータ・メモリに記憶する：こ
こにおいて、前記データ・ワード中の複数のビットが前
記メモリ・デバイスの各々に記憶され、前記メモリ・デ
バイスのいずれも前記データ・ワード毎に前記記憶検査
ビットと前記記憶パリティ検査ビットを合わせても高々
１ビットしか記憶しない； (D) 前記コンピュータ・メモリから前記データ・ワード
と前記記憶検査ビットと前記パリティ検査ビットを読み
出す：ここにおいて、前記読み出された前記データ・ワ
ードと前記記憶検査ビットと前記記憶パリティ検査ビッ
トには１ないし複数のビットの誤りが起こり得る； (E) 前記読み出された前記データ・ワードについて、前
記選択された誤り訂正コードを使用して、誤り検出及び
訂正集合である検証検査ビットを生成する： (F) 前記読み出された前記データ・ワードについて、検
証パリティ検査ビットを生成する； (G) 前記読み出された前記記憶検査ビットを前記検証検
査ビットと比較して、検査ビット・シンドロームを生成
する； (H) 前記読み出された前記記憶パリティ検査ビットを前
記検証パリティ検査ビットと比較して、パリティ・シン
ドロームを生成する； (I) 前記検査ビット・シンドローム及び前記パリティ・
シンドロームをデコードし、前記複数のメモリ・デバイ
スの１つの中のみで起こった３ビット誤りを検出して、
前記複数のメモリ・デバイスのうちの誤動作を起こした
ものを指示する。 - 【請求項５】前記データ・ワードは３２ビットであり、
前記記憶検査ビットの集合は７ビットを有し、前記メモ
リ・デバイスは４ビット幅であって前記４ビット中の少
なくとも３ビットは前記データ・ワード中のデータ・ビ
ットであることを特徴とする、請求項４記載のデータの
誤りを訂正・検出する方法。 - 【請求項６】前記記憶検査ビットの集合は前記データ・
ワードについて単一ビット誤りを訂正し２ビット誤りを
検出するための最小数のビットを有することを特徴とす
る、請求項４記載のデータの誤りを訂正・検出する方
法。 - 【請求項７】以下の(A)から(J)のステップを有し、３２
ビット・データ・ワードのデータ・ビット及び前記デー
タ・ワードについての対応する検査ビットを、各々の前
記データ・ワードの記憶に当たって各々が複数ビットの
出力を有する複数のメモリ・デバイスを使用するコンピ
ュータ・メモリ中に記憶する方法： (A) 前記データ・ワード中の４ビットを第１の前記メモ
リ・デバイスに記憶する； (B) 前記データ・ワード中の４ビットを第２の前記メモ
リ・デバイスに記憶する； (C) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第３の前記メモリ・デバイス
に記憶する； (D) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第４の前記メモリ・デバイス
に記憶する； (E) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第５の前記メモリ・デバイス
に記憶する； (F) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第６の前記メモリ・デバイス
に記憶する； (G) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第７の前記メモリ・デバイス
に記憶する； (H) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第８の前記メモリ・デバイス
に記憶する； (I) 前記データ・ワード中の３ビット及び１ビットの誤
り訂正・検出検査ビットを第９の前記メモリ・デバイス
に記憶する； (J) 前記データ・ワード中の３ビット及び前記データ・
ワードについての１ビットのパリティ・ビットを第１０
の前記メモリ・デバイスに記憶する。 - 【請求項８】以下の(A)から(F)を設け、データ・ワード
のうちの複数ビットが複数のメモリ・デバイスの各々に
記憶されるとともに前記記憶されるデータ・ワードにつ
いてのシンドローム検査ビットの集合とパリティ検査ビ
ットも記憶されるコンピュータ・メモリのための誤り検
出回路： (A) 各々が前記データ・ワードの別々の部分集合を受け
取るように接続された複数のシンドローム生成手段：前
記データ・ワードは前記コンピュータ・メモリの前記メ
モリ・デバイスから読み出されたものであり、前記シン
ドローム生成手段の各々は対応するシンドローム検査ビ
ットを生成する； (B) 前記コンピュータ・メモリから読み出された前記デ
ータ・ワードについてのパリティ・ビットを生成するパ
リティ生成手段； (C) 前記コンピュータ・メモリから読み出されたところ
の前記記憶されていたシンドローム検査ビット及び前記
生成されたシンドローム検査ビットを受け取るように接
続され、その出力にシンドロームを生成する第１の論理
回路手段； (D) 前記コンピュータ・メモリから読み出されたところ
の記憶されていたパリティ検査ビットを受け取るように
接続されるとともに、前記生成されたパリティ・ビット
を受け取るように接続され、これらからパリティ・シン
ドローム・ビットを作成する第２の論理回路手段； (E) 前記シンドロームを受け取り、前記シンドロームを
デコードし、それによって複数の出力線のうちの少なく
とも１本に論理信号を生成して与えるように接続された
デコード回路手段； (F) 前記デコーダ回路手段の前記出力線に接続されて前
記論理信号を受け取り、前記シンドロームを受け取るよ
うに接続され、更に前記パリティ・シンドロームを受け
取るように接続されて、複数の誤り表示信号を作成する
誤り生成手段：前記複数の誤り表示信号は、前記データ
・ワード中の単一ビット誤りを示す単一ビット誤り信号
と、前記データ・ワードと前記検査ビットが記憶されて
いた複数の前記メモリ・デバイスに跨って複数のビット
誤りがあることを示す複数ビット誤り信号と、前記メモ
リ・デバイスのうちの１つの中で少なくとも３ビットの
誤りがあったことを示す３ビット誤り信号を含む。 - 【請求項９】前記シンドローム生成手段の各々は排他的
論理和ゲートであり、前記記録されたシンドローム検査
ビットを受け取るように接続された前記論理回路手段は
排他的論理和ゲートであることを特徴とする請求項８記
載の誤り検出回路。 - 【請求項１０】前記誤り生成手段は、前記複数のメモリ
・デバイスに記憶されている前記検査ビット中に誤りが
存在することを表示する検査ビット誤り信号を生成する
ことを特徴とする請求項８記載の誤り検出回路。
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