JPH0529935B2

JPH0529935B2 -

Info

Publication number: JPH0529935B2
Application number: JP1096569A
Authority: JP
Inventors: Debooru Pieeru; Gureesu Rune
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-04-29
Filing date: 1989-04-18
Publication date: 1993-05-06
Also published as: JPH01304543A; US4961193A; DE3882223T2; EP0339166B1; EP0339166A1; DE3882223D1

Description

【発明の詳細な説明】

Ａ産業上の利用分野本発明は一般的にはエラー訂正に関し、さらに
詳しくいえば、使用されているエラー訂正符号の
能力を超えるソフトエラーの訂正に関する。Ｂ従来技術及び問題点コンピユータのメモリのサイズが増加する一方
で、個々のメモリセルが小さくなつてくると、メ
モリ中のデータにおいて容認できないビツトエラ
ー発生がもたらされる。プログラムの動作を停止
させたり、メモリチツプの交換を必要にするよう
な、たびたびのエラーはもはや許されない。ソフトエラーは、外観上、記憶データをランダ
ムに反転したものである。このような反転は電気
的ノイズの不定期なバーストや、場合によつては
α線によつて引き起こされる。個々のセルのサイ
ズが小さくなつた結果、ノイズのレベルが相対的
に小さくなつてきたため、ソフトエラーの問題は
重大になつている。これに対し、ハードエラーはメモリチツプの永
続的な電気的障害を表わすもので、メモリチツプ
の周辺回路に関連する。チツプ全体が影響を受け
るような特定のメモリロケーシヨンで生じること
もある。したがつてメモリチツプの設計者はメモ
リチツプのハードエラー及びソフトエラーの双方
を減少させようと努力してきた。しかしながら、
これらの両タイプのエラーは完全には除去されな
い。性能の低下又はコストの増加という対価の下
に一定のレベルを超える信頼性が得られるにすぎ
ない。ハードエラー及びソフトエラーの双方について
の解決策として、エラー訂正符号（ECC）があ
る。エラーの検出及び訂正の原理はR.W.
Hammingの“Error detecting and error
correcting code”（Bell System Technical
Journal、第26巻第２号1950年、第147頁ないし第
160頁）と題する論文に説明されている。最も普
及しているハミングコードの１つでは、選択され
たハミングコードに基づいて８ビツトのデータワ
ードが13ビツトのワードにコード化される。この
コードはSEC／DEC（single error correct／
double error detect）として分類される。しか
しながら、SEC／DECのハミングコードは任意
のバイトに発生する単一のランダムエラー（ソフ
ト又はハードを問わない）しか訂正できないの
で、さらに精巧な訂正符号が開発されまた実現さ
れてきた。特に、多重ビツトパツケージにおけるハードエ
ラーを取扱うためのより良好なプロシージヤが開
発されてきた。こうしたエラーはパツケージエラ
ーと呼ばれ、このパツケージエラーのために特別
に設計されたエラー訂正符号はパツケージ符号と
呼ばれる。このパツケージ符号は、複数のハード
エラーがそのデータワードの全体のフイールドに
わたつてランダムには発生しないという事実によ
る。すなわち、複数のハードエラーはパツケージ
の出力によつて定められるそのデータワードのサ
ブフイールドに限定される。同時に４つのデータ
ポートをアクセスできるように適合された１メガ
ビツトのメモリチツプである256kx4のメモリチ
ツプの場合、このような符号は32ビツト中で発生
する任意の４つのエラーを訂正することはできな
いが、８つの４ビツトサブフイードの任意の１つ
に発生する４ビツトエラーを訂正することができ
る。それにもかかわらず、このような符号でさえ完
全には満足のいくものではい。この符号がSPC／
DPD（single package correct／double package
detect）符号であるときは、１つのパツケージだ
けに発生する任意のエラーを訂正し、かつ、２つ
のパツケージに発生するエラーを検出することが
できる。したがつて、１つのパツケージに或るハ
ード障害がある場合に、残りのパツケージに別の
エラー（ソフト又はハードは問わない）が発生す
ると、そのエラー条件を検出することはできる
が、そのエラーを訂正することはできない。この
ように、１つのハード障害の存在はSPC／DPD
符号によつて与えられる訂正の有効限界である。米国特許第4661955号には、従来技術としてパ
ツケージ符号及びそのハードウエアの例が引用さ
れている。この特許明細書は１つのサブフイール
ド中の任意の個数のエラーを訂正し、かつ、２つ
のサブフイールド中の任意の個数のエラーを検出
できる符号に特に適用しうるデジタルエラー訂正
及び検出装置を開示している。エラー訂正符号に
よるデータについての初めのパスで訂正不能エラ
ーが示されたときは、そのデータは補数化されて
メモリに再記憶され、次に再読取りされる。検索
されたデータは再補数化され、再びエラー訂正符
号を通過する。もし訂正不能エラーが残つていれ
ば、もとの読取りデータと検索された補数化デー
タとの間でビツトごとの比較を行なつて、そのメ
モリからハード障害を分離する。ハード障害に関
連するサブフイールド中のビツトは次に順次に変
更されて、変更されたデータワードがエラー訂正
符号を通される。エラー訂正符号によつて、間違
つた組合せが検出される。ハード障害に関連する
サブフイールドはもとの記憶データと一致し、こ
の場合、エラー訂正符号は残りのサブフイールド
における残りのエラーを訂正することができる。
しかしながら、ハード障害に関連するサブフイー
ルドにおけるビツトの連続的な変更は時間のかか
る繰返しプロセスを必要とする。その上、このシ
ステムはもとの読取りデータと検索された補数化
データとの間のビツトごとの長期の比較プロセ
ス、大量の比較回路及び一定でない長さの訂正を
必要とするという欠点を有する。何故なら、その
ハード障害に関連するサブフイールドにおけるも
との記憶データは16個の異なる組合せのいずれか
になりうるからである。したがつて本発明は上述のような問題を解決す
ることを目的としている。Ｃ問題点を解決するための手段この目的を達成するため、複数のｂビツトのパ
ツケージで編成されたｎ−ｒ個のデータビツト及
びエラー訂正符号に基づくｒ個のエラー訂正符号
ビツトから成るｎビツトのデータワードにおける
エラーを訂正するための本発明のエラー訂正装置
はメモリから読取られた第１のデータワードｖに
ついてのシンドロームを記憶する手段と、反転書
込み及び反転読取りによつて上記第１のデータワ
ードから生成された第２のデータワードv′につい
てのシンドロームと上記第１のデータワードにつ
いてのシンドロームとを加算する手段と、上記加
算の結果から少なくとも１つのハードエラーを有
するパツケージの番号を判断する手段と、上記判
断に基づいてエラーの位置を特定してエラーを訂
正する手段とを有することを特徴としている。以下、本発明の作用を実施例とともに説明す
る。Ｄ実施例本発明による拡張されたエラー訂正装置は“反
転及び再試行手順”及びシンドロームの解析の双
方に基づいている。後者は、“パリテイチエツク
ベクトル”及び“コレクタ（corrector）”とも呼
ばれている。“反転及び再試行”は固定的障害が
記憶する電気的レベルに一致する状態で反転する
こと（ハードエラーのマスク）から成り、これに
より、そのワードがもとの極性で再記憶される前
にソフトエラーを訂正することができる。“反転
及び再試行手順”は本発明のエラー訂正装置に特
に使用される。本発明では、少なくとも１つのハ
ードエラーを有する第１のパツケージをみつけ
る。異なるシンドロームは第２のパツケージで発
生した単一のソフトエラーを最終的かつ直ちに判
断する。rxnのパリテイチエツクＨマトリクスで
特徴付けられる下記のリードソロモン符号を考え
て、１パツケージ当り４ビツトの32ビツトデータ
ワードの場合（ｒ＝12，ｎ＝44）を例にとつて本
実施例を説明する。Ｈマトリクスは次のようになる。・データＩＩＩＩＩＩＩＩＩＴ T² T³ T⁴ T⁵ T⁶ T⁷ ＩT² T⁴ T⁶ T⁸ T¹⁰ T¹² T¹⁴ ・ＥＣＣＩＯＯＯＩＯＯＯＩ但し 0001 1000 0000 Ｔ＝1001 Ｉ＝0100 ０＝0000 0100 0010 0000 0010 0001 0000 である。展開されたＨマトリクスは次のようになる。

【表】

【表】ベクトルｖ＝（a1，a2，a3，…an）は関連する
シンドロームＳ（ｖ）＝vH^T、すなわちｒ成分ベク
トルがゼロである場合にのみ、１つのコードワー
ドである。逆のケースでは、先のシンドロームは
ゼロではない。コードワードであるベクトルｕが
送信されｖが受信されるときは、ｖのシンドロー
ムは次の関係によつて計算される。行列演算の線
型特性によつてＳ（ｖ）＝Ｓ（ｕ）＋Ｓ（ｖ＋ｕ）。さ
らに各々の２値エレメントanについての付加的
なテーブルが次のように与えられる。＋０１００１１１０Ｓ（ｕ）＝０だから、Ｓ（ｖ）＝Ｓ（ｖ＋ｕ）とな
る。したがつて、いかなるシンドローム（特に単一
パツケージエラーに対する全てのシンドローム）
もパターンエラーｖ−ｕから計算することができ
る。単一パツケージエラーのシンドローム（１つの
パツケージ内で起こりうる15タイプのエラーx11
個のパツケージ＝165）

【表】単一パツケージエラー（以下、SPEと略記する
こともある）を特徴付けるこれらのシンドローム
は訂正すべきパツケージ及び或るパツケージ内の
エラービツトを明確に示すよう一意的であること
に留意されたい。たとえば、計算されたシンドロ
ームＳ（ｖ）が16進の“7B8”（２進の“0111
1011 1000”）であるときは、上記のテーブルはエ
ラーパターンが次のものに等しいことを指示す
る。ｖ＋ｕ＝0000 0000 0111 0000 0000 0000 0000
0000 0000 0000 0000 換言すれば、第３の４ビ
ツトパツケージの最後の３ビツトが反転され、こ
れらはものとデータワードｕを再記憶するために
再反転すべきものである。同様に１つのパツケージエラーが別のパツケー
ジ内の単一ビツトエラーと整列するときに得られ
る全てのシンドロームをリストすることができ
る。その結果はエラーを有する所定の１つのパツ
ケージにそれぞれ対応する11個のテーブルでリス
トしうる。第１表（後出）は第１のパツケージでエラーが
発生しかつ別の１つのパツケージで単一ビツトエ
ラーが生じた場合に得られる全ての可能なシンド
ロームをリストするテーブルである。第２表ないし第11表（後出）はそれぞれ第２な
いし第11のパツケージでエラーが発生しかつ別の
１つのパツケージで単一ビツトエラーが生じた場
合に得られる全ての可能なシンドロームをリスト
するテーブルである。各表の上欄の１ないしＦ
（16進）はパツケージ内のエラービツトを表わし、
各表の左欄の数字はパツケージ番号及び単一エラ
ーのロケーシヨンを表わす。第１表ないし第11表
のテーブルにリストされた２重パツケージエラー
（以下DPEと略記することもある）のシンドロー
ムは、それらが一意的でなくとも、前述のリスト
された単一パツケージエラーの全ての異なるシン
ドロームである。これは、直ちに訂正可能な単一
パツケージエラーとSPC／DPD符号によつては
訂正できない２重パツケージエラーとの間の相違
を許すものである。しかしながら、SPC／DPD
符号を実現するための先に定義した特有のＨマト
リクスの使用は結果として付加的な利点をもたら
す。すなわち、第１表ないし第11表のいずれのテ
ーブル内においても２重パツケージエラーは一意
的であるという利点である。したがつて、多数の
エラーを有するパツケージすなわち第１表ないし
第11表の参照番号がわかれば、他のパツケージで
生じる単一エラーをみつけることができる。たと
えば、データワード中にパツケージn1に影響す
る多数のエラーを伴う２重パツケージエラーが発
生したと仮定し、そのシンドロームを計算した結
果、その値が“F64”になつて第１表のテーブル
の読取りにより、パツケージ１内のエラービツト
の16進表示が“７”（２進“0111”）であることが
示され、さらに単一エラーがビツト13に影響を与
えたものと仮定する。そうすると、パターンエラ
ーは次のようになる。ｖ＋ｕ＝0111 0000 0000 1000 0000 0000 0000
0000 0000 0000 0000 第１図は一つのハードエラーパツケージの存在
下で単一ソフトエラーを訂正するための本発明の
エラー訂正システムに関係するステツプを示す流
れ図である。SPC／DPDリードソロモン符号に
従つてコード化されメモリの適切なロケーシヨン
Ａに記憶されたデータワードｕは指定されたロケ
ーシヨンＡから読取られる（ステツプ１）。この
ロケーシヨンが何らかの障害を受けることがある
ので（ソフトエラー又はハードエラーを問わな
い）、読取りワードｖはその指定されたロケーシ
ヨンに記憶されたもとのワードｕと異なる場合が
ある。読取りワードｖに対応するシンドロームＳ
（ｖ）はステツプ２で計算され、それがゼロか又
は単一パツケージエラー（SPE）に対応するかど
うか判断される。読取りワードｖがエラーを含ま
ないときは（Ｓ（ｖ）＝０）、又は読取りワードが
単一のパツケージに限定されるエラーを有すると
きは（Ｓ（ｖ）が前にリストされたSPEの中の１
つである）、SPC／DPDリードソロモン符号は障
害のあるパツケージ内の全てのエラーをすぐに訂
正できるので（ステツプ13）、訂正不能エラーは
存在しない。この場合、読取りワードｖは正しい
か又は訂正されて訂正されたワードｖを使用でき
るので、そのアクセスは完了する。このプロシー
ジヤは普通のECC処理である。一方、２つの異なるパツケージにエラーが存在
するときは、SPC／DPDに基づくECCプロシー
ジヤはその条件の存在を示すだけで訂正はできな
い。上述の計算されたシンドロームＳ（ｖ）は本
発明の拡張されたエラー訂正処理を遂行するため
に記憶される（ステツプ３）。ステツプ４及び５
は周知の“反転書込み”及び“反転読取り”手順
である。このような手順は、たとえば、前掲の米
国特許第4661995号に記載されている。基本的に
は、読取りデータワードｖは補数値に反転され、
反転された補数値が対応するロケーシヨンＡに記
憶し戻される（ステツプ４）。次に同じロケーシ
ヨンが読取られて検索されたデータワードが補数
値に反転されてデータワードv′が生成される（ス
テツプ５）。v′の値はｖの値と同じになるはずで
ある。というのは反転が２回行われているからで
ある。しかし、或るビツト位置がその入力値に関
係なくハイレベル又はローレベルに固定されてし
まうようなハード障害をそのメモリが有するとき
は、v′はｖに一致しない。したがつて、ステツプ
４及び５の後では、以前は誤つた２値情報を伝達
した固定ビツトは正しい２値情報を伝達し、正し
い２値情報を伝達したものについては反対のこと
が生じる。その結果、正しい情報を伝達する固定
ビツトの数が誤つた情報を伝達する固定ビツトの
数よりも多くなるような状況が生じうる。このよ
うな場合、v′のシンドロームＳ（v′）は先にリス
トされた単一パツケージエラーの１つであるか又
はゼロであるとわかる（ステツプ５）。この場合、
エラー訂正リードソロモン符号は単一パツケージ
エラーを処理することができるのでデータワード
v′を訂正するためにステツプ６に進む。もとの記
憶データワードｕについて再生成された値はメモ
リの指定されたロケーシヨンＡに直ちに再記憶さ
れる。そのようにして検出されたエラーの１つが
ソフトエラーであつたという可能性があるからで
ある。ソフトエラーは不良メモリロケーシヨンは
示さず、データがそのロケーシヨンで反転してし
ることを示すにすぎない。データがそのロケーシ
ヨンで正しく再記憶されたとき、それが再反転さ
れるということはほとんどない。ソフトエラーは
訂正の許容範囲まで累積しうるので、検出された
ときにすぐに訂正しておくことが望ましい。一方、v′について計算されたシンドロームが単
一パツケージエラーのシンドロームの１つでもな
く、またゼロでもないときは、ステツプ７に進
み、そこでステツプ３において記憶されたｖのシ
ンドローム及びv′のシンドロームが加算される。次の関係式Ｓ（ｖ）＋Ｓ（v′）＝Ｓ（ｖ＋ｕ）＋Ｓ（v′＋ｕ）＝
Ｓ
（（ｖ＋ｕ）＋（v′＋ｕ））があるので、２つのシン
ドロームＳ（ｖ）及びＳ（v′）の和はパターンエラ
ーｖ＋ｕとv′＋ｕの双方の関数になるとがわかる
であろう。ステツプ４及び５の“反転書込み”及
び“反転読取り”の手順はいかなるソフトエラー
にも影響しないので、パターンエラーｖ＋ｕと
v′＋ｕの加算はそれらの存在をマスクすることに
なる。たとえば、パターンエラーｖ＋ｕがｖ＋ｕ＝0101 0000 0000 1000 0000 0000 0000
0000 0000 0000 0000 であると仮定する。これ
は、受け取られたワードｖが第２、第４及び第13
のビツトでもとの記憶ワードｕと異なることを意
味する。さらに、第１のパツケージの最後の３ビ
ツトが固定され（ハードエラーパツケージ）、か
つ、第13のビツトがソフトエラーを有すると仮定
すれば、ステツプ４及び５によるワードｖの処理
で、対応するパターンエラーが次のようなもので
あるデータワードv′が得られる。 v′＋ｕ＝0010 0000 0000 1000 0000 0000 0000
0000 0000 0000 0000 したがつて、データワー
ドv′は第３及び第13のビツトでもとの記憶データ
ワードｕと異なる。その結果、誤つていた以前の
第２及び第４のビツトは今や訂正され、逆にもと
は正しい２値情報を伝達していた第13のビツトは
反転されている。しかしながら、ステツプ４及び
５のプロセスを前述のように第13のビツトの有効
性には影響を与えない。先行のパターンエラーｖ＋ｕとv′＋ｕの双方の
加算はソフトエラーをマスクする。（ｖ＋ｕ）＋（v′＋ｕ）＝0111 0000 0000 0000
0000 0000 0000 0000 0000 0000 0000 したがつ
て、２つのパターンエラーｖ＋ｕ及びv′＋ｕの和
のシンドロームは上述のテーブルにリストされた
単一のパツケージエラーのシンドロームの中の１
つとなり、それを読取ることで、１つのハードパ
ツケージエラーを有するパツケージを最終的に判
断することができる。先の例に関していうと、２
つのシンドロームの計算は次のようになる。Ｓ（ｖ）＝“D46”（16進）＝1101 0100 0110 （２進）Ｓ（v′）＝“A31”（16進）＝1010 0011 0001 （２進）したがつて、Ｓ（ｖ）＋Ｓ（v′）＝“777”（16進）＝0111 0111 01
11 （２進）となる。このようにテーブルの読取りで、第１のパツケ
ージが１つのハードパツケージエラーを有するこ
と、さらに正確にいえば、第１のパツケージの最
後の３つのビツトが固定されていること（16進
“７”）が示される。この結果、次にプロセスはステツプ８に進み、
そこでＳ（ｖ）とＳ（v′）の和が２重パツケージエ
ラーかどうか判断される。このようなケースにお
いてエラー訂正符号が３以上のパツケージにおい
てはじめにエラーを検出したか、又はさらに多く
のソフトエラーが発生したと仮定すると、本実施
例はこのような状況を処理することはできず、訂
正不能エラーがフラグされる。一方、和のシンドロームが単一パツケージエラ
ーのシンドロームを表わす場合は、ステツプ９に
進み、そこでハードエラーパツケージの探索が上
述の所定のテーブルを読取ることによつて行なわ
れる。次にステツプ９の結果に応じて、ワードｖ
のシンドロームが第１表ないし第11表のテーブル
の中の１つから読取られ（ステツプ10）、対応す
るパターンエラーｖ＋ｕがみつけられる。これに
より、もとのデータワードｕをメモリの指定され
たロケーシヨンＡに再記憶することができ、正し
いデータワードを最終的に使用することが可能と
なる。上述のプロセスは、１つのパツケージにおける
単一ソフトエラーが第２のパツケージに限定され
たエラー（そのうちの１つはハードエラーであ
る）と共存する場合は常に満足のいく結果を与え
る。ここでハードエラーがほとんど１つの特定のパ
ツケージに所在し、かつソフトエラーがそのメモ
リ内でランダムに所在するためにソフトエラーが
同じデータワードにほとんど影響を与えないとい
う事実を考慮すると、本発明による拡張されたエ
ラー訂正装置はSPC／DPDのエラー訂正符号だ
けでほとんどの２重パツケージエラーを処理でき
ることになる。しかも、これは米国特許第
4661955号に説明されているような、もとの読取
りデータと検索された補数化データとのビツトご
との比較を必要としない。さらに、サブフイール
ド内でのビツトの連続的な変更も全く必要とせ
ず、一定かつ短期間の訂正シーケンスを有するだ
けである。第２Ａ図及び第２Ｂ図は本発明の好ましい実施
例を示す図である。第３図は第２Ａ図及び第２Ｂ
図のつながりを表わす図である。第２Ａ図を参照
するに、本発明の好ましい実施例は12ビツトのバ
ス２８及び２９に接続されたSPEデコーダ２０を
含む。バス２８はシンドロームデコーダ２６で計
算された12ビツトのシンドロームを伝達するもの
で、和シンドローム回路２４の第１入力及びシン
ドロームレジスタ２５の入力に接続される。シン
ドロームレジスタ２５はリード線３４によつて制
御され、和シンドローム回路２４の第２入力に接
続される12ビツトの出力用のバス３０を有してい
る。バス２８は記憶装置２１のアドレスバス３５
の上位12ビツト（MSB）にも接続される。記憶
装置２１のアドレスバス３５の下位４ビツト
（LSB）は４ビツトのバス３１を介してコーダ２
３の出力に接続される。コーダ２３は11ビツトの
バス９０に接続される入力を有する。バス９０は
SPEデコーダ２０の第１出力に接続され、ハード
エラーを有するパツケージの番号を伝達する。
SPEデコーダ２０は第２の出力バス３３を有す
る。出力バス３３はバス９０によつて伝達された
値で参照されるパツケージ中の障害ビツトの位置
を伝達する４ビツトのバスである。一組のラツチ
２７はロケーシヨンＡから抽出された44ビツトの
データワードｖ又はv′を記憶するのに用いる。ラ
ツチ２７はシンドロームデコーダ２６の入力に接
続される出力バス７０を有する。バス２８及び３
０を介してシンドロームの和を伝達する和シンド
ローム回路２４の出力はSPEデコーダ２０への伝
送のため12ビツトのバス２９に接続される。バス
３５（すなわち、バス２８及び３１）上に送出さ
れるアドレスに対応するデータワードを伝達する
記憶装置２１の出力はバス３２を介してデコーダ
２２に送られる。デコーダ２２は６ビツトのバス
３２によつて伝達される値をデコードして、44ビ
ツトのバス８０の44個のリードのうちの１つを活
動化する。デコーダ２２は制御リード線３６を有
する。この制御リード線３６は、ハイレベルに上
げられたとき、バス８０の44個のリード線をロー
レベルに固定する。第２Ｂ図を参照するに、本発明の好ましい実施
例は44個のXORゲート44−XX（XXは01ないし
44）を含む。XORゲート44−XXの出力を入力デ
ータワードｖの訂正が可能な場合に、復元された
もとのデータワードｕの44ビツトの中の１つを伝
達する。44個のXORゲートは、既に説明した４
ビツトの11個のパツケージへの44ビツトのデータ
ワードの分割に応じて、４つのXORゲートの11
個のパツケージに分割される。説明の簡単のた
め、40−01ないし40−08、及び40−41ないし40−
44（第１、第２及び第11のパツケージ）だけを示
した。各XORゲート40−XXは入力データワード
ｖ又はv′を伝達する44ビツトのバス７０のXX番
目のリード線に接続される第１入力を有する。た
とえば、XORゲート40−01はバス７０の第１の
リード線に接続される第１入力を有する。同様に
XORゲート40−44はバス７０の第44のリード線
に接続された第１入力を有する。各XORゲート
40−XXはORゲート50−XX（XXは01ないし44）
の出力に接続された第２入力を有する。たとえ
ば、XORゲート40−01はORゲート50−01の出力
に接続された第２入力を有する。各ORゲート50
−XXは記憶装置２１のデコードされた出力を伝
達する44ビツトのバス８０のXX番目のリード線
に接続される第１入力を有する。たとえば、OR
ゲート50−01はバス８０の第１のリード線に接続
された第１入力を有する。各ORゲート50−XXはANDゲート60−XX
（XXは01ないし44）の出力に接続された第２入
力を有する。たとえば、ORゲート50−01はAND
ゲート60−01の出力に接続された第２入力を有す
る。前述と同様に、44個のANDゲートは４個の
ANDゲートの11個のパツケージに分割される。
たとえば、第１のパツケージはANDゲート60−
01，60−02，60−03及び60−04を含む。11個の可
能なパツケージの中の所定の１つのパツケージの
全てのANDゲート60−XX，60−（XX＋１），60
−（XX＋２），60−（XX＋３）（ただし、XX＝4n
＋１，ｎ＝０ないし10）はSPEデコーダ２０によ
つて制御される11ビツトのバス９０の第ｎ＋１の
リード線に共に接続される第１入力を有する。た
とえば第１のパツケージのANDゲート60−01，
60−02，60−03及び60−04はバス９０の第１のリ
ード線に共に接続される。各ANDゲート60−
XX（XX＝１ないし41、モジユロ４）はバス９０
を介して伝達される値で判断されたハードエラー
パツケージ内で訂正を行うためのビツトの値を伝
達する４ビツトのバス３３の第１のリード線に接
続される第２入力を有する。各ANDゲート60−XX（XX＝２ないし42、モ
ジユロ４）は４ビツトのバス３３の第２のリード
線に接続される第２入力を有する。各ANDゲート60−XX（XX＝３ないし43、モ
ジユロ４）は４ビツトのバス３３の第３のリード
線に接続される第２入力を有する。各ANDゲート60−XX（XX＝４ないし44、モ
ジユロ４）は４ビツトのバス３３の第４のリード
線に接続される第２入力を有する。記憶装置２１は典型的にはROSタイプのメモ
リである。記憶装置２１はハードエラーパツケー
ジの番号を表わす４ビツトのワード及びシンドロ
ームＳ（ｖ）の双方を有するワードによつてアド
レスされたときに、６ビツトのデータワードを送
出し、これによりデコーダ２２を介してORゲー
ト50−XXを制御できる。このようにして、第１
表ないし第11表のテーブルの読取りは即座になさ
れ、しかも有利に実現できる。しかしながら、こ
れらのテーブルの読取りはPLAや組合せ論理な
どの他の周知の手法によつて達成することもでき
る。特に、記憶装置２１は、バス２８を介する任
意の単一パツケージエラーシンドローム又はゼロ
のシンドロームがバス８０の全てのリード線をロ
ーレベルにセツトする６ビツトのワードの抽出を
行わせるようにプログラムされている。本発明による拡張されたエラー訂正装置は次の
ように動作する。指定されたロケーシヨンから抽
出されたデータワードｖは一組のラツチ２７にま
ず記憶される。シンドロームデコーダ２６は44ビ
ツトのデータワードｖから12ビツトのシンドロー
ムＳ（ｖ）を計算する。シンドロームデコーダ２
６は基本的には周知の組合せ論理から成るもので
ある。制御リード線３４がハイレベルになると、
シンドロームがシンドロームレジスタ２５に記憶
される。12ビツトのバス２８を介してＳ（ｖ）の
値を受け取るSPEデコーダ２０は第１図のステツ
プ２に従つてＳ（ｖ）がリストされたSPEシンド
ロームの中の１つであるかゼロであるかを判断す
るためにＳ（ｖ）をデコードする。Ｓ（ｖ）がゼロであるとわかつたときは、SPE
デコーダ２０は各ANDゲート60−XX（XX＝01
ないし44）をローレベルにするためバス９０のい
ずれのリード線もローレベルにする。記憶装置２
１のアドレスバスの上位ビツトにSPEシンドロー
ムがあらわれると、既に説明したように、バス３
２を介して６ビツトのデータワードが抽出され
て、これにより44ビツトのバス８０の全てのリー
ド線がローレベルにセツトされる。この場合、制
御リード線３６はローレベルにセツトされる。し
たがつて、各ORゲート50−XX（XX＝01ないし
44）はローレベルにセツトされ、バス７０によつ
て伝達されエラーなく認識される入力データワー
ドｖはXORゲート40−XX（XX＝01ないし44）
を介してエラー訂正装置の出力に送られる。一方、Ｓ（ｖ）がリストされたSPEシンドロー
ムの中の１つであることがわかつたときは、SPE
デコーダ２０は障害を有するパツケージに対応す
るバス９０の中の制御リード線をハイレベルにす
る。これにより、指定された障害パツケージに対
応するパツケージの全てのANDゲートの第１入
力が活動化される。同様に、SPEデコーダ２０は
もとのデータワードｕを再記憶するために再反転
すべき障害パツケージ内のビツト位置に対応する
リード線をバス３３上で活動化する。誤つた情報
を伝達するビツト位置に関連するANDゲートは、
したがつて、ハイレベルにセツトされる。アドレ
スバス３５の上位ビツトはSPEシンドロームを伝
達するので、バス８０の全ていのリード線をロー
レベルにセツトする６ビツトのワードが記憶装置
２１から抽出され、その結果、各ORゲート50−
XX（XX＝01ないし44）の第１入力がローレベル
にされる。再反転すべき障害パツケージ内のビツ
ト位置に対応するORゲートはハイレベルにセツ
トされる。その結果、対応するXORゲートによ
る対応するビツトの最終的な反転が行われる。先の例に関していうと、入力データワードｖの
シンドロームが(Q)7B8(Q)（前述のテーブルは第３
のパツケージにエラーがあること、及び特に、そ
のパツケージの最後の３ビツトにエラーがあるこ
とを示す）に等しいときは、SPEデコーダ２０は
バス９０の第３のリード線を活動化し、これによ
りパツケージ３のANDゲート60−XX（すなわ
ち、ANDゲート60−09，60−10，60−11及び60
−12）を除きANDゲート60−XXの活動化を阻
止する。SPEデコーダ２０はバス３３のリード線
２，３及び４も活動化する。これらはANDゲー
ト60−10，60−11及び60−12をハイレベルにセツ
トする。アドレスバス３５の上位ビツトがSPEシ
ンドロームの値を伝達するので、６ビツトのバス
３２を介して記憶装置２１から抽出されるデータ
はバス８０の全てのリード線をローレベルにセツ
トするように働く。したがつて、ORゲート50−
10，50−11及び50−12だけがハイレベルにセツト
され、これにより、XORゲート40−10，40−11
及び40−12によつて入力データワードｖのビツト
10，11及び12を反転することができる。計算されたシンドロームＳ（ｖ）がゼロでもな
く、上述のテーブルに含まれるものでもないとき
は、既に説明した“反転書込み”及び“反転読取
り”手順が第１図のステツプ４及び５によつて実
行される。その結果得られるデータワードv′はラ
ツチ２７の入力に送られて、そのシンドロームが
シンドロームデコーダ２６によつて計算される。
制御リード線３４がローレベルにセツトされ、シ
ンドロームレジスタ２５への新しいシンドローム
の記憶が阻止される。バス２８を介してこの新し
いシンドロームＳ（v′）を受け取るSPEデコーダ
２０はＳ（v′）がゼロであるか上述のリストされ
たSPEシンドロームの中の１つであるかを判断す
る。Ｓ（v′）がゼロであるとわかつたときは、SPE
デコーダ２０は各ANDゲート60−XX（XX＝01
ないし44）をローレベルにするためバス９０の全
てのリード線をローレベルにする。制御リード線
３６がハイレベルにセツトされているので、44ビ
ツトのバス８０の全てのリード線（したがつて各
ORゲート50−XXの第１入力）がローレベルに
セツトされる。その結果、各ORゲート50−XX
（XX＝01ないし44）はローレベルにセツトされ、
バス７０によつて伝達されエラーなく認識される
入力データワードv′はXORゲート40−XX（XX＝
01ないし44）を介してエラー訂正装置の出力に送
られる。一方、Ｓ（v′）が上述のリストされたSPEシン
ドロームの中の１つであるとわかつたときは、
SPEデコーダ２０は障害を有するパツケージに対
応するバス９０のリード線をハイレベルにして、
指定された障害パツケージに対応するパツケージ
の全てのANDゲートの第１入力を活動化する。
同様に、SPEデコーダ２０はワードv′を訂正しか
つもとのデータワードｕを再記憶するために再反
転すべき障害パツケージ内のビツト位置に対応す
るリード線をバス３３上で活動化する。誤つた情
報を伝達するビツト位置に関連するANDゲート
は、したがつて、ハイレベルにセツトされる。制
御リード線３６はまだハイレベルに維持されてい
るので、バス８０の各リード線（したがつて各
ORゲート50−XXの第１入力）はローレベルに
セツトされる。その結果、誤つた２値情報を伝達
するビツト位置に対応するORゲートがハイレベ
ルにセツトされて、関連するXORゲートによつ
て対応するビツトが反転される。制御リード３６
に存在する信号は一定の簡単な順次論理回路又は
その他の良く知られた制御論理回路によつて発生
させることができる。これで、第１図のステツプ14に従つたワード
v′についてのECC処理が完了する。バス２８上にあらわれるＳ（v′）がSPEシンド
ロームの中の１つでもなく、またゼロでもないと
きは、SPEデコーダ２０は第１図のステツプ７に
従つてバス２９を介してシンドロームＳ（ｖ）と
Ｓ（v′）の和の値を読み取る。バス２９を介して
伝達された値がSPEシンドロームの中の１つでな
いときは、本発明はそのような状況を処理する能
力を有していないので、第１図のステツプ８に従
つて訂正不能エラーをフラグすることによつてプ
ロセスが完了する。Ｓ（v′）＋Ｓ（ｖ）がリストされたSPEシンドロ
ームの中の１つであるとわかつたときは、SPEデ
コーダ２０はハード障害を有するパツケージに対
応するバス９０のリード線をハイレベルにして、
指定された障害パツケージに対応するパツケージ
の全てのANDゲートの第１入力を活動化する。
SPEデコーダ２０はバス３３の全てのリード線を
ローレベルにする。これにより、各ANDゲート
60−XX（XX＝01ないし44）が遮断される。制御
リード線３６はローレベルにセツトされる。その
結果、デコーダ２２は記憶装置２１から抽出され
た６ビツトのデータワードの内容に従つてバス８
０の各リード線を制御する。アドレスバス３５の
下位ビツトは障害のあるパツケージの番号を伝達
し、かつ、アドレスバス３４の上位ビツトは計算
されたシンドロームＳ（v′）の値を伝達するので、
データワードv′を訂正しかつもとのデータワード
ｕを再記憶するために反転すべきビツトの位置を
記憶装置２１はバス８０を介して直ちに伝達する
ことができる。本発明の好ましい実施例を特定のリードソロモ
ン符号に関連して説明してきたが、本発明はこの
場合にだけに限定されるものではないことに留意
されたい。データワードのサイズ（実施例では44
ビツト）も容易に拡張できる。他のリードソロモン符号を生成する他の方法は
別のＴマトリクスを用いることである。Ｔマトリ
クスは、ガロアイ対GF（2^b）の基本エレメントの
随伴マトリクでなければならない。上述の例で
は、ｂ＝４の随判マトリクスである。特に、次の
Ｔマトリクスを使用することができる。 0001 1000 0100 0011 本発明の拡張されたエラー訂正装置は異なるｂ
（たとえばｂ＝３）の値で実現してもよい。ｂ＝
４の場合についていえば、２つの異なるＴマトリ
クス（したがつて２つの異なるＨマトリクス）の
みを使用することができる（30，21）。これらの
２つのＴマトリクスは次のものである。 001 001 Ｔ＝101 Ｔ＝100 010 011

【表】

【表】Ｅ発明の効果以上説明したように本発明によれば、SPC／
DPDのエラー訂正符号だけでほとんどの２重パ
ツケージエラーを処理することができる。

【図面の簡単な説明】

第１図は本発明の実施例を説明する流れ図、第
２Ａ図及び第２Ｂ図は本発明の実施例を示す図、
第３図は第２Ａ図及び第２Ｂ図のつながりを示す
図である。

Claims

【特許請求の範囲】１複数のｂビツトのパツケージで構成され、
（ｎ−ｒ）個のデータビツトと、SPC／DPDのエ
ラー訂正コードによるｒ個のエラー訂正コードビ
ツトとからなるｎ個のデータワードにおけるエラ
ーを訂正するエラー訂正装置において、前記データワードが、第１のパツケージにおけ
る少なくとも１つのエラー及び第２のパツケージ
における単一のエラーのため第１のエラーを生じ
るならば、前記エラー訂正コードが第１のシンド
ロームを生成し、前記データワードが、前記第１
のパツケージにおける少なくとも１つのエラー及
び第３パツケージにおける単一のエラーのため第
２のエラーを生じるならば、前記エラー訂正コー
ドが第２のシンドロームを生成するシンドローム
生成手段と、前記シンドローム生成手段によつて生成された
第１のデータワードｖのシンドロームを記憶する
シンドローム記憶手段と、前記シンドローム生成手段によつて生成された
前記第１のデータワードｖの反転書込み及び反転
読出しによつて生成される第２のデータワード
v′のシンドロームと前記シンドローム記憶手段に
記憶された前記第１のデータワードｖのシンドロ
ームとを加算する加算手段と、前記加算手段からの加算結果により少なくとも
１つのハードエラーのある特定のパツケージを決
定する決定手段と、前記決定手段からの決定に応じてエラーの位置
を直接特定し、前記データワードのエラーを訂正
する訂正手段とを備えたことを特徴とするエラー
訂正装置。