JP3184129B2 - 記憶装置 - Google Patents

記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＳＤＲＡＭおよ
びＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕｔ）付き
ＤＲＡＭに代表される連続転送機能を有する記憶素子を
使用した記憶装置に関し、特に記憶データの誤り制御技
術におけるＥＣＣをＮ個の読み書き単位に対して誤り訂
正コードを生成し、誤り訂正／検出制御する手段を有す
る記憶装置に関する。
【０００２】
【従来の技術】従来からＤＲＡＭに代表される半導体記
憶素子は、コンピュータ及びその周辺装置内で使用さ
れ、プログラムや計算データを記憶するために用いられ
てきた。その記憶するデータは正確であることが必要で
あり、それを保証するために、データビットの他に誤り
訂正符号として必要なビット数の検査ビットを付加し、
記憶素子に書き込みを行い、データ読み出し時の誤り検
出回路を設けて、データビットと検査ビットでもって誤
りを検出するか、あるいは誤りを訂正するという方式
（ＥＣＣ方式：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃ
ｏｄｅ）が一般的に採用されている。さらに、ハードウ
ェア量（記憶素子数）の観点からも、データビットに対
する検査ビットの割合を小さくすることは望ましい条件
であり、一般に１ビット誤り訂正／２ビット誤り検出、
通称、ＳＥＣ−ＤＥＤ（Ｓｉｎｇｌｅ−ｂｉｔ Ｅｒｒ
ｏｒ Ｃｏｒｒｅｃｔｉｏｎ−Ｄｏｕｂｌｅ−ｂｉｔｓ
Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）と呼ばれるＥＣＣ
方式を拡張した方式が採用されることが多い。
【０００３】最近では、半導体技術の進歩により、記憶
素子の記憶内容量も増加する一方であることに加え、パ
ソコン・クラスでも膨大な記憶容量を要求されつつある
が、市場要求及び製品性の面からは、増設する単位記憶
容量はできる限り小さいことが望ましい。また、ＤＲＡ
Ｍの実装スペース／価格などの観点からも、使用ＤＲＡ
Ｍのビット構成を１ビット品から多ビット品（４ビット
／８ビット等）へと移行する傾向にある。さらに、プロ
セッサの高速化により、記憶素子へのデータ転送の高速
化も必要条件となり、従来のＤＲＡＭよりも高速な連続
転送が可能なＥＤＯ付きＤＲＡＭ（Ｅｘｔｅｎｄｅｄ
Ｄａｔａ Ｏｕｔ ＤＲＡＭ）又はＳＤＲＡＭ（Ｓｙｎ
ｃｈｒｏｎｕｓ ＤＲＡＭ）も開発されてきている。
【０００４】前述した記憶素子の多ビット化は、従来の
ＥＣＣ方式のＳＥＣ−ＤＥＤでは、単一記憶素子の故障
を全て救済することはできないので、複数ビット故障を
全て救済できるよう検査ビット数を増やすか、特開昭６
１−１７７５５９号公報に示すように、ソフトウェア的
に複数ビットの故障が同一ＥＣＣ単位に重ならないよ
う、記憶データを物理的に拡散させる方式が考案されて
いる。
【０００５】該公報によれば、図７に示すように記憶デ
ータを物理的に拡散させるため、データの物理的記憶位
置を指定するアドレスデータをテーブル式に記憶したＲ
ＯＭ１４，１５を設けている。しかし、前者では、複数
ビットの故障を救済するためには、誤り訂正の符号理論
の面からも、検査ビット数が著しく増加して、データビ
ットと検査ビットでなる記憶データを保持するのに必要
なハードウェア（記憶素子）の増加が避けられない。
【０００６】記憶素子がＥＣＣによって増加するようす
を次に述べる。ＥＣＣ符号理論によるデータ・ビット数
に対するＥＣＣ機能に必要な検査ビット数を示すと、以
下の通りとなる。いずれも、ごく一般的に知られている
事由である。 項番 データビット数 検査ビット数 ＥＣＣ機能 １ ３２ビット ７ビット １ビット誤り訂正／２ビット 誤り検出（ＳＥＣ−ＤＥＤ） ２ ６４ビット ８ビット 同 上（参考） ３ ６４ビット １２ビット 隣接２ビット誤り訂正／４ビット 誤り検出（Ｓ２ＥＣ−Ｄ２ＥＤ） ４ １２８ビット １６ビット 隣接４ビット誤り訂正／８ビット 誤り検出（Ｓ４ＥＣ−Ｄ４ＥＤ） 上記に示すように、データビット数が多くなるほど、同
一ＥＣＣ機能を実現するための検査ビット数は多くなる
が、データビット数に対する割合は相対的に少なくなる
（項番１／２を比較）。データビット数及びＥＣＣの訂
正機能を２倍／４倍にしても、検査ビット数は、各々、
２倍／４倍以下となり、誤り検出／訂正機能に対する効
率が良くなることが判る（項番１／３／４を比較）。
【０００７】
【発明が解決しようとする課題】第１の問題点は、従来
の技術においては、複数ビットの誤り／検出をＥＣＣに
よって行うには、検査ビットのハードウェア量（記憶素
子数）を増加させる必要があることである。その理由
は、符号理論の面から、複数ビットの誤り／検出を行う
ためには、検査ビットの数を著しく増加させなくてはな
らないため、検査ビットの増加分を格納するハードウェ
ア（記憶素子）が必要となるからである。
【０００８】第２の問題点は、従来技術のように、ＳＥ
Ｃ−ＤＥＤで複数ビットの障害を検出するために、ソフ
トウェア的に記憶データを物理的に拡散させる方式を使
用すると、記憶装置の転送性能の低下及び誤り制御回路
のハードウェア量が増加してしまうことである。その理
由は、ソフトウェア的に記憶データを拡散させるため、
データ転送時にソフトウェア介在によるオーバー・ヘッ
ドが生じること及び記憶データを拡散させるためのハー
ドウェアが必要であるからである。
【０００９】この発明の目的は、ＳＤＲＡＭおよびＥＤ
Ｏ付きＤＲＡＭに代表され連続転送機能を有する記憶素
子を使用した記憶装置におけるＥＣＣ付き記憶データの
誤り訂正／検出方式において、バースト（連続）転送機
能を有効に活用し、連続Ｎ回の読み書きをＥＣＣ単位に
することによって、データビットに対する検査ビットの
割合を改善して記憶素子数をできるだけ減らし、かつ多
ビット化されつつある単一記憶素子の故障を救済するこ
とにある。
【００１０】
【課題を解決するための手段】この発明はＳＤＲＡＭお
よびＥＤＯ付きＤＲＡＭに代表される連続転送機能を有
する記憶素子を使用した記憶装置の記憶データの誤り検
出／訂正方式において、記憶素子のバースト転送機能を
有効に使用して、データ・ビット数と検査ビット数との
割合を少なくし、単一記憶素子故障を救済する誤り検出
／訂正機能を実現するため、ＥＣＣ単位を連続転送方向
の数回に分割して記憶素子に書き込みを行う手段、及
び、記憶素子からの読み出しデータをＥＣＣ単位でバッ
ファリングし、誤り検出／訂正を行う手段とを有する。
【００１１】そのため、データに対する誤り訂正コード
を生成し、前記データに前記誤り訂正コードを付加して
読み書き単位とする記憶装置において、前記データのＮ
個分を単位として誤り訂正コードを生成し、前記データ
に前記誤り訂正コードのＮ等分コードを付加した読み書
き単位を、記憶素子の連続Ｎアドレスに連続読み書きす
ることを特徴とする。
【００１２】更に、前記記憶装置は、上位装置の書き込
みデータのＮ個分を全データとして誤り訂正コードを生
成し、前記書き込みデータに前記誤り訂正コードのＮ等
分コードを付加してなる書き込み単位を前記半導体記憶
素子の連続Ｎアドレスに書き込む手段と、前記半導体記
憶素子の連続Ｎアドレスの読み出し単位データから前記
Ｎ等分コードを取り出してなる誤り訂正コードでもっ
て、前記読み出し単位データのＮ個全体の誤り訂正を行
う読み出し手段と、を有することを特徴とする。
【００１３】更に又、前記書き込む手段は、上位装置の
書き込みデータをＮ個格納する書き込みデータ格納レジ
スタと、Ｎ個の書き込みデータ全体に対する誤り訂正コ
ードを生成するＥＣＧ回路と、前記書き込みデータに前
記誤り訂正コードのＮ等分コードを付加して書き込み単
位とし、前記半導体記憶素子のＮ連続アドレスに書き込
むセレクタと、を有することを特徴とする。
【００１４】又、前記読み出し手段は、前記半導体記憶
素子の連続Ｎアドレスから読み出し単位データをＮ個読
み出し、それぞれを格納するＮ個の読み出しデータ格納
レジスタと、前記読み出しデータ格納レジスタの全てか
ら前記Ｎ等分コードでなる誤り訂正コードを取り出し、
前記Ｎ個の読み出し単位データ全体に対する誤りビット
情報を検出する誤り検出回路と、前記誤りビット情報に
基づいて、訂正した読み出し単位データの全体データを
Ｎ等分して読み出しデータとして、Ｎ個連続して上位装
置に送付する誤り訂正回路と、を有することを特徴とす
る。
【００１５】
【発明の実施の形態】次に、この発明の実施例について
図面を参照して、説明する。この発明の一実施例の構成
を示す図１を参照すると、記憶装置１は、書き込みデー
タ１００を入力とし、書き込みデータ１００のＮ個を一
定期間保持する書き込みデータ格納レジスタ１０１乃至
１０ｎと、書き込みデータ格納レジスタ１０１乃至１０
ｎの出力データを入力とし、ＥＣＣ機能を実現するのに
必要な誤り訂正コードを生成し、一定期間該誤り訂正コ
ードを保持する機能を有するＥＣＧ回路２と、書き込み
データ格納レジスタ１０１乃至１０ｎの各データとＥＣ
Ｇ回路２出力のＮ等分の誤り訂正コードとを入力とし、
記憶素子４の連続書き込み機能に合わせて、書き込みデ
ータ３１を出力するセレクタ３と、書き込みデータ３１
の連続Ｎ個を「１回目」４１から「Ｎ回目」４ｎに記憶
する記憶素子４と、記憶素子４の読み出しデータ４０を
入力とし、Ｎ個分の読み出しデータを一定期間保持する
読み出しデータ格納レジスタ２０１乃至２０ｎと、読み
出しデータ格納レジスタ２０１乃至２０ｎのデータ内の
Ｎ等分コードを集めた誤り訂正コードで、Ｎ個の読み出
しデータに対する誤りビットの検出を行い、誤りビット
情報を一定期間保持する誤り検出回路５と、読み出しデ
ータ格納レジスタ２０１乃至２０ｎのデータ・ビットと
誤り検出回路５が出力する誤りビット情報を入力とし、
該誤りビット情報によって、データ・ビット訂正を行
い、読み出しデータ２００をＮ個出力する誤り訂正回路
６と、を備える。
【００１６】次に、この実施例の動作について、図２お
よび図３を参照して説明する。図２は、書き込み動作を
説明するタイミング・チャートである。まず、図示しな
い上位装置からの書き込みデータ１００の一連のデータ
（ＷＤ０１乃至ＷＤ０ｎ）を書き込みデータ格納レジス
タ１０１乃至１０ｎに順次格納していく。また、書き込
みデータ格納レジスタ１０１乃至１０ｎにはデータ（Ｗ
Ｄ０１乃至ＷＤ０ｎ）を一定期間保持する機能を有して
いる。次に、Ｎ個分のデータであらかじめ定められたＥ
ＣＣ単位のデータ・ビット数が到達したら、ＥＣＣ機能
を実現するために全データ・ビットに対応する誤り訂正
コードをＥＣＧ回路２で発生し、ＥＣＧ回路２は一定期
間ＥＣＣの検査ビットを保持する機能を有している。こ
の時点で、記憶素子４に記憶すべき全データ・ビットと
検査ビットとが確定するので、記憶素子４に対して、連
続転送機能を利用して、全データと誤り訂正コードの検
査ビットとのＮ等分を１書き込み単位として、Ｎ回に分
けて、セレクタ回路３を通じて記憶データを「１回目」
４１から順次に「Ｎ回目」４ｎに書き込む。なお、あら
かじめ定められたＥＣＣ単位で誤り訂正コードの生成が
完了した時点で、書き込みデータ格納レジスタ１０１乃
至１０Ｎは、次のＥＣＣ単位である書き込みデータ１０
０の格納を開始できる。これを繰り返し実行することに
より、一連の書き込みデータを連続して記憶素子４に書
き込みができる。
【００１７】図３は、読み出し動作を説明するタイミン
グ・チャートである。まず、記憶素子４からの読み出し
データ４０に読み出される一連の読み出しデータ４１１
乃至４１ｎを読み出し格納レジスタ２０１乃至２０ｎに
順次に格納する。読み出し格納レジスタ２０１乃至２０
ｎは、一定期間データ・ビットとＮ等分の誤り訂正コー
ドとでなる読み出しデータ４１１乃至４１ｎを保持する
機能を有している。書き込み時と同様のＮ個の読み出し
データ４１１乃至４１ｎでなるＥＣＣ単位のデータが読
み出されると、あらかじめ定められたＥＣＣ機能に従
い、読み出しデータ格納レジスタ２０１乃至２０ｎのデ
ータ・ビット及び検査ビットの全データに誤りがあるか
否かを誤り検出回路５で検査し、訂正できる誤りがあっ
た場合には、この誤りビット情報を一定期間保持する。
誤り訂正回路６は、読み出しデータ格納レジスタ２０１
乃至２０ｎの全データ・ビットに対して、誤り検出回路
５で保持している誤りビット情報でもって、データ・ビ
ットに誤りがある場合、誤りデータ・ビットを訂正し、
Ｎ個のデータ（ＲＤ０１乃至ＲＤ０ｎ）を読み出しデー
タ２００として上位装置に送出する。
【００１８】この実施例による誤り訂正の仕方について
説明すると、ＥＣＣ単位のデータを記憶素子に連続転送
して連続アドレスに展開したことによって、符号理論の
面から明白となっているＥＣＣ単位のデータ・ビット数
と誤り訂正コードの検査ビットの割合を改善したことで
ある。ハードウェア量（記憶素子数）の削減効果を、１
ビット誤り訂正／２ビット誤り検出（ＳＥＣ−ＤＥＤ）
を例に挙げて示す。 記憶素子書き込 データ・ 検査ビッ ＥＣＣ方式 読み書き単位長 み読み出し方式 ビット数 ト数 の記憶素子数 連続１回転送 32ビット 7ビット ＳＥＣ−ＤＥＤ*1 ３９個 連続２回転送 64ビット 12ビット Ｓ２ＥＣ−Ｄ２ＥＤ*2 ３８個 連続４回転送 128ビット 16ビット Ｓ４ＥＣ−Ｄ４ＥＤ*3 ３６ 個 なお、連続転送回数によって、ＥＣＣ方式が変わってい
るのは、単一記憶素子の故障による影響範囲が、従来技
術の＊１の場合の１回転送では１ビットなのに、２回転
送の＊２では２ビット、４回転送の＊３では４ビットと
いうように複数ビットに影響してしまうため、連続１回
転送と同等のＥＣＣ機能（単一記憶素子故障の救済）を
維持するためには、２回転送では隣接２ビットの完全訂
正、４回転送では隣接４ビットの完全訂正を実現しなけ
ればならないためである。
【００１９】上記の点について更に図で説明すると、図
４は連続転送１回のときの記憶素子内の記憶データ配列
イメージである。データビット（Ｄ０００乃至Ｄ０３
１）が単位データ長の３２ビットで、誤り訂正コードの
検査ビット（Ｃ００乃至Ｃ０６）の７ビットを付加して
書き込みデータ（Ｄ００乃至Ｄ０３１およびＣ００乃至
Ｃ０６）で、１ビットの誤り訂正／２ビットの誤り検出
（ＳＥＣ−ＤＥＤ）のＥＣＣ機能を実現している。ＳＥ
Ｃ−ＤＥＤのＥＣＣ方式に必要な検査ビット数は７ビッ
トであることを示している。図５、図６は、同様に、連
続転送２回、４回のときの例である。図４から、連続転
送１回のときは、単一記憶素子の故障により破壊される
可能性のある記憶データは１ビットであるが、連続転送
２回（図５）のときは、同一記憶素子に記憶データを２
回書き込むことになるので、単一記憶素子の故障により
破壊される可能性のある記憶データは２ビットである。
同様に、連続転送４回（図６）のときは、４ビットとな
る。
【００２０】この実施例における誤り検出／訂正方式を
採用した場合には、ＥＣＣ単位における連続転送の回数
により、ＥＣＣ方式（何ビットまで訂正／検出可能とす
るか）を臨機応変に変えていく必要がある。この実施例
で、記憶素子４のビット構成を１ビットとして記述した
が、複数ビットから構成される記憶素子を使用した場合
においても、単一記憶素子が故障した場合の影響範囲を
考慮したＥＣＣ方式を採用することにより、この発明を
適用できることは明きらかである。
【００２１】
【発明の効果】第１の効果は、ＳＤＲＡＭおよびＥＤＯ
付きＤＲＡＭに代表される連続転送機能を有する記憶素
子を使用した記憶装置の記憶データの誤り検出／訂正方
式において、単一記憶素子故障を完全救済するという誤
り検出／訂正機能を維持したままで、かつ、記憶装置の
転送性能を低下させずに、ＥＣＣ単位当たりに使用する
ハードウェア（記憶素子数）を削減できることである。
【００２２】その理由は、記憶素子の連続転送機能を利
用し、ＥＣＣ単位を記憶素子の連続転送による連続アド
レスに書き込むことにより、符号理論の面からも明白で
あるＥＣＣ単位のデータ・ビット数を大きくすることに
よる誤り訂正コードの検査ビットが相対的に低減し、誤
り訂正コードのＮ等分コードを含む読み書き単位のデー
タ長を削減したからである。また、読み書きのアドレス
制御にソフトウェアの介在を全く必要としないため、記
憶装置の転送性能を低下させることがないからである。
この効果を例示すると、３２ビットを２回連続で書き込
み、３２×２の６４ビットに対する誤り訂正コードは１
２ビットである。３２ビットの２回書き込みに誤り訂正
コードを付加すると７ビットの２回分となり１２ビット
に対して２ビット多い１４ビットの誤り訂正コードが大
きくなることが示される。
【００２３】第２の効果は、多ビット化される記憶素子
を使用した記憶装置の記憶データの誤り検出／訂正方式
において、記憶データを異なるＥＣＣ単位へ拡散させる
公知技術でなく、また、記憶素子数を増加させることな
く、単一記憶素子の故障を救済できることである。その
理由は、ＥＣＣ単位のデータ・ビット数が少ないときに
は、複数ビットの誤り検出／訂正を行うためには、検査
ビットの数を著しく増加させなくてはならないが、この
発明では、第１の効果に示した通り、記憶素子の連続転
送機能を利用して、ＥＣＣ単位を連続転送で連続アドレ
スに書き込むことにより、ＥＣＣ単位当たりのデータ・
ビット数の割合を多くすることができるからである。
【図面の簡単な説明】
【図１】この発明の一実施例の構成を示す図である。
【図２】図１の実施例の読み出し動作を説明するタイミ
ング・チャートである。
【図３】図１の実施例の書き込み動作を説明するタイミ
ング・チャートである。
【図４】図１の記憶素子内の記憶データ配列イメージ
（連続転送１回）を例示する図である。
【図５】図１の記憶素子内の記憶データ配列イメージ
（連続転送２回）を例示する図である。
【図６】図１の記憶素子内の記憶データ配列イメージ
（連続転送４回）を例示する図である。
【図７】従来技術の構成を示すブロック図である。
【符号の説明】
１ 記憶装置 ２ ＥＣＧ回路（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ
Ｃｏｄｅ Ｇｅｎｅｒａｔｏｒ） ３ セレクタ回路 ４ 記憶素子 ５ 誤り検出回路 ６ 誤り訂正回路 １００ 書き込みデータ １０１乃至１０ｎ 書き込みデータ格納レジスタ ２００ 読み出しデータ ２０１乃至２０ｎ 読み出しデータ格納レジスタ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 データに対する誤り訂正コードを生成
    し、前記データに前記誤り訂正コードを付加して読み書
    き単位とする記憶装置において、 前記データのＮ個分を単位としてＮ回転送に応じたＮビ
    ット訂正機能を持つ誤り訂正コードを生成し、前記デー
    タに前記誤り訂正コードのＮ等分コードを付加した読み
    書き単位を、記憶素子の連続Ｎアドレスに連続読み書き
    することを特徴とする記憶装置。
  2. 【請求項２】 前記記憶装置は、 上位装置の書き込みデータのＮ個分を全データとして前
    記誤り訂正コードを生成し、前記書き込みデータに前記
    誤り訂正コードのＮ等分コードを付加してなる書き込み
    単位を前記半導体記憶素子の連続Ｎアドレスに書き込む
    手段と、 前記半導体記憶素子の連続Ｎアドレスの読み出し単位デ
    ータから前記Ｎ等分コードを取り出してなる前記誤り訂
    正コードでもって、前記読み出し単位データのＮ個全体
    の誤り訂正を行う読み出し手段と、 を有することを特徴とする請求項１記載の記憶装置。
  3. 【請求項３】 前記書き込む手段は、 上位装置の書き込みデータをＮ個格納する書き込みデー
    タ格納レジスタと、 Ｎ個の書き込みデータ全体に対する前記誤り訂正コード
    を生成するＥＣＧ回路と、 前記書き込みデータに前記誤り訂正コードのＮ等分コー
    ドを付加して書き込み単位とし、前記半導体記憶素子の
    Ｎ連続アドレスに書き込むセレクタと、 を有することを特徴とする請求項２記載の記憶装置。
  4. 【請求項４】 前記読み出し手段は、 前記半導体記憶素子の連続Ｎアドレスから読み出し単位
    データをＮ個読み出し、それぞれを格納するＮ個の読み
    出しデータ格納レジスタと、 前記読み出しデータ格納レジスタの全てから前記Ｎ等分
    コードでなる誤り訂正コードを取り出し、前記Ｎ個の読
    み出し単位データ全体に対する誤りビット情報を検出す
    る誤り検出回路と、 前記誤りビット情報に基づいて訂正した読み出し単位デ
    ータの全体データをＮ等分して読み出しデータとして、
    Ｎ個連続して上位装置に送付する誤り訂正回路と、 を有することを特徴とする請求項２記載の記憶装置。
  5. 【請求項５】 前記半導体記憶素子は、 連続アドレスに連続読み書きできるシンクロナス型ＤＲ
    ＡＭあるいはＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏ
    ｕｔ）付きＤＲＡＭであることを特徴とする請求項１記
    載の記憶装置。
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