JPH04337857A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
- Publication number
- JPH04337857A JPH04337857A JP3110168A JP11016891A JPH04337857A JP H04337857 A JPH04337857 A JP H04337857A JP 3110168 A JP3110168 A JP 3110168A JP 11016891 A JP11016891 A JP 11016891A JP H04337857 A JPH04337857 A JP H04337857A
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- JP
- Japan
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- memory
- data
- microprocessor
- error
- refresh
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 238000009825 accumulation Methods 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサと
、このマイクロプロセッサによってアクセスされるメモ
リ素子とで構成されるマイクロプロセッサ装置に関し、
さらに詳しくは、メモリ素子としてＥＣＣ（Ｅｒｒｏｒ
Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）
構成のＤＲＡＭ（ダイナミック・ランダムアクセス・
メモリ）を用いた装置であって、１ビット永久故障に対
しても装置のパーフォーマンスを落とず、信頼性を向上
できるマイクロプロセッサ装置に関する。
、このマイクロプロセッサによってアクセスされるメモ
リ素子とで構成されるマイクロプロセッサ装置に関し、
さらに詳しくは、メモリ素子としてＥＣＣ（Ｅｒｒｏｒ
Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）
構成のＤＲＡＭ（ダイナミック・ランダムアクセス・
メモリ）を用いた装置であって、１ビット永久故障に対
しても装置のパーフォーマンスを落とず、信頼性を向上
できるマイクロプロセッサ装置に関する。
【０００２】
【従来の技術】最近、大規模容量のＤＲＡＭが実用化さ
れるようになってきている。この様な大規模のＤＲＡＭ
を用いたマイクロプロセッサ装置において、その信頼性
を向上させるために、従来より、ＤＲＡＭとしてＥＣＣ
構成のものを用いることが一般的に行われている。この
様な装置では、（ａ） ＤＲＡＭへのリードアクセス時
にシングルエラーが発生した場合、訂正されたデータを
マイクロプロセッサに返送し、同じアクセス内にＤＲＡ
Ｍに再書込みを行うようにしている。また、（ｂ） Ｄ
ＲＡＭをリフレッシュするときのみ、データの訂正を行
うと共に、ＤＲＡＭに対して再書込みを行うようにした
ものもある。
れるようになってきている。この様な大規模のＤＲＡＭ
を用いたマイクロプロセッサ装置において、その信頼性
を向上させるために、従来より、ＤＲＡＭとしてＥＣＣ
構成のものを用いることが一般的に行われている。この
様な装置では、（ａ） ＤＲＡＭへのリードアクセス時
にシングルエラーが発生した場合、訂正されたデータを
マイクロプロセッサに返送し、同じアクセス内にＤＲＡ
Ｍに再書込みを行うようにしている。また、（ｂ） Ｄ
ＲＡＭをリフレッシュするときのみ、データの訂正を行
うと共に、ＤＲＡＭに対して再書込みを行うようにした
ものもある。
【０００３】
【発明が解決しようとする課題】しかしながら、前記（
ａ） の方式は、メモリ（ＤＲＡＭ）の１ビットが永久
に故障したような場合、メモリにアクセスする都度、メ
モリに再書込みが行われるために、装置のパフォーマン
スが著しく低下するという課題がある。また、（ｂ）
の方式をとる場合、ＤＲＡＭのソフトエラーに対しては
有効であるが、メモリの１ビット永久故障に対しては無
効である。本発明は、この様な点に鑑みてなされたもの
で、マイクロプロセッサがメモリへリードアクセスした
時は、訂正されたデータをマイクロプロセッサに返送す
るが、再書込みの動作を行わず、リフレッシュ動作の時
だけメモリへの再書込みを行うように構成することによ
り、メモリの永久故障に対しても装置のパフォーマンス
を低下させずに、信頼性を向上できるマイクロプロセッ
サ装置を提供することを目的とする。
ａ） の方式は、メモリ（ＤＲＡＭ）の１ビットが永久
に故障したような場合、メモリにアクセスする都度、メ
モリに再書込みが行われるために、装置のパフォーマン
スが著しく低下するという課題がある。また、（ｂ）
の方式をとる場合、ＤＲＡＭのソフトエラーに対しては
有効であるが、メモリの１ビット永久故障に対しては無
効である。本発明は、この様な点に鑑みてなされたもの
で、マイクロプロセッサがメモリへリードアクセスした
時は、訂正されたデータをマイクロプロセッサに返送す
るが、再書込みの動作を行わず、リフレッシュ動作の時
だけメモリへの再書込みを行うように構成することによ
り、メモリの永久故障に対しても装置のパフォーマンス
を低下させずに、信頼性を向上できるマイクロプロセッ
サ装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】この様な目的を達成する
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるダイナミック・ランダム・
アクセスメモリ（メモリ）とで構成されるマイクロプロ
セッサ装置であって、メモリからのデータ読出し時に、
メモリから読み出されたデータおよびチェックビットを
入力し誤り検出を行うと共に誤りを訂正する誤り検出訂
正手段と、メモリへのデータ書込み時に、当該書込みデ
ータからチェックビットを作成し当該チェックビットを
メモリに書込むチェックビット発生手段と、メモリのリ
フレッシュ時にリフレッシュを行うためのアドレス信号
を発生するリフレッシュアドレス発生手段と、マイクロ
プロセッサからのアドレス信号と前記リフレッシュアド
レス発生手段からのアドレス信号を入力し、リード／ラ
イト時はマイクロプロセッサからのアドレス信号を、リ
フレッシュ時はリフレッシュアドレス発生手段からのア
ドレス信号を選択しメモリに与えるマルチプレクサとを
備え、前記誤り検出訂正手段は、メモリからのデータ読
出し時において、誤りが検出された場合その訂正データ
をマイクロプロセッサに出力し、メモリへ当該訂正デー
タの書込は行わず、メモリのリフレッシュ動作時におい
て、メモリから読出されたデータに誤りが検出された場
合、その訂正データをメモリへ書込む動作を行うことを
特徴とするマイクロプロセッサ装置である。
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるダイナミック・ランダム・
アクセスメモリ（メモリ）とで構成されるマイクロプロ
セッサ装置であって、メモリからのデータ読出し時に、
メモリから読み出されたデータおよびチェックビットを
入力し誤り検出を行うと共に誤りを訂正する誤り検出訂
正手段と、メモリへのデータ書込み時に、当該書込みデ
ータからチェックビットを作成し当該チェックビットを
メモリに書込むチェックビット発生手段と、メモリのリ
フレッシュ時にリフレッシュを行うためのアドレス信号
を発生するリフレッシュアドレス発生手段と、マイクロ
プロセッサからのアドレス信号と前記リフレッシュアド
レス発生手段からのアドレス信号を入力し、リード／ラ
イト時はマイクロプロセッサからのアドレス信号を、リ
フレッシュ時はリフレッシュアドレス発生手段からのア
ドレス信号を選択しメモリに与えるマルチプレクサとを
備え、前記誤り検出訂正手段は、メモリからのデータ読
出し時において、誤りが検出された場合その訂正データ
をマイクロプロセッサに出力し、メモリへ当該訂正デー
タの書込は行わず、メモリのリフレッシュ動作時におい
て、メモリから読出されたデータに誤りが検出された場
合、その訂正データをメモリへ書込む動作を行うことを
特徴とするマイクロプロセッサ装置である。
【０００５】
【作用】マルチプレクサは、マイクロプロセッサからの
アクセス時（読出し／書込み時）には、マイクロプロセ
ッサからのアドレス信号を選択してメモリに与えており
、該当するアドレスのデータ読出し／書込みが行われる
。また、データ読出し時には、パリティチェックが行わ
れ、誤りがあればそれが訂正し、訂正データをマイクロ
プロセッサ側に出力する。この時、メモリへの再書き込
みは行わないようにしており、これにより、読出しサイ
クルを短縮しパフォーマンスの向上を実現する。リフレ
ッシュ動作時は、マルチプレクサはリフレッシュアドレ
ス発生手段からのアドレス信号を選択しメモリに与えて
おり、各アドレスについて順番にパリティチェックが行
われ、誤りが検出された場合、その時点で訂正されたデ
ータの再書込みを行う。
アクセス時（読出し／書込み時）には、マイクロプロセ
ッサからのアドレス信号を選択してメモリに与えており
、該当するアドレスのデータ読出し／書込みが行われる
。また、データ読出し時には、パリティチェックが行わ
れ、誤りがあればそれが訂正し、訂正データをマイクロ
プロセッサ側に出力する。この時、メモリへの再書き込
みは行わないようにしており、これにより、読出しサイ
クルを短縮しパフォーマンスの向上を実現する。リフレ
ッシュ動作時は、マルチプレクサはリフレッシュアドレ
ス発生手段からのアドレス信号を選択しメモリに与えて
おり、各アドレスについて順番にパリティチェックが行
われ、誤りが検出された場合、その時点で訂正されたデ
ータの再書込みを行う。
【０００６】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明の一実施例を示す構成ブロック
図である。図において、１はマイクロプロセッサ（ＣＰ
Ｕ）、２はマイクロプロセッサ１によってアクセスされ
るメモリ素子で、ＤＲＡＭが用いられており、データ格
納用のデータ部２１と、チェックビット格納用のチェッ
クビット部２２とを有している。３はメモリ２からのデ
ータ読出し時に、メモリ３から読み出されたデータおよ
びチェックビットを入力し、誤り検出を行うと共に誤り
があればそれを訂正し、その誤りが訂正不可能であれば
、訂正不可信号を出力する誤り検出訂正手段、４はメモ
リ２にデータを書込む際、その書込みデータ（この書込
みデータのデータサイズが不足する場合は、メモリから
読出したデータと合わせた規定のビット数のデータ）か
らチェックビットを作成し、それをメモリ２のチェック
ビット部２２に書込むチェックビット発生手段である。 誤り検出訂正手段３，チェックビット発生手段４は、例
えばパリティチェッカジェネレータ５が用いられる。
説明する。図１は本発明の一実施例を示す構成ブロック
図である。図において、１はマイクロプロセッサ（ＣＰ
Ｕ）、２はマイクロプロセッサ１によってアクセスされ
るメモリ素子で、ＤＲＡＭが用いられており、データ格
納用のデータ部２１と、チェックビット格納用のチェッ
クビット部２２とを有している。３はメモリ２からのデ
ータ読出し時に、メモリ３から読み出されたデータおよ
びチェックビットを入力し、誤り検出を行うと共に誤り
があればそれを訂正し、その誤りが訂正不可能であれば
、訂正不可信号を出力する誤り検出訂正手段、４はメモ
リ２にデータを書込む際、その書込みデータ（この書込
みデータのデータサイズが不足する場合は、メモリから
読出したデータと合わせた規定のビット数のデータ）か
らチェックビットを作成し、それをメモリ２のチェック
ビット部２２に書込むチェックビット発生手段である。 誤り検出訂正手段３，チェックビット発生手段４は、例
えばパリティチェッカジェネレータ５が用いられる。
【０００７】６はメモリ２のリフレッシュ動作時にリフ
レッシュを行うためのアドレス信号を発生するリフレッ
シュアドレス発生手段、７はマイクロプロセッサ１から
のアドレス信号と、リフレッシュアドレス発生手段６か
らのアドレス信号を入力し、リード／ライト時はマイク
ロプロセッサ１からのアドレス信号を、リフレッシュ動
作時はリフレッシュアドレス発生手段６からのアドレス
信号を選択しメモリ２に与えるマルチプレクサである。 ８はＤＲＡＭコントロール回路で、誤り検出訂正手段３
から訂正不可能信号を受け、マイクロプロセッサ１側に
エラー信号を出力したり、メモリ１へのアクセス終了時
、終了信号を出力したり、また、メモリ２の制御線やマ
ルチプレクサ７にタイミング信号を出力して、メモリ２
へのデータの書込み／読出し／リフレッシュ動作を制御
するものである。
レッシュを行うためのアドレス信号を発生するリフレッ
シュアドレス発生手段、７はマイクロプロセッサ１から
のアドレス信号と、リフレッシュアドレス発生手段６か
らのアドレス信号を入力し、リード／ライト時はマイク
ロプロセッサ１からのアドレス信号を、リフレッシュ動
作時はリフレッシュアドレス発生手段６からのアドレス
信号を選択しメモリ２に与えるマルチプレクサである。 ８はＤＲＡＭコントロール回路で、誤り検出訂正手段３
から訂正不可能信号を受け、マイクロプロセッサ１側に
エラー信号を出力したり、メモリ１へのアクセス終了時
、終了信号を出力したり、また、メモリ２の制御線やマ
ルチプレクサ７にタイミング信号を出力して、メモリ２
へのデータの書込み／読出し／リフレッシュ動作を制御
するものである。
【０００８】このように構成した装置の動作を次に、各
動作に分けて説明する。（マイクロプロセッサからの読
出しアクセス）マルチプレクサ７は、マイクロプロセッ
サ１から出力される読出しアドレス信号を選択し、その
アドレス信号をメモリ２に与える。該当するアドレスか
らは、ＤＲＡＭのシングルリードアクセス・サイクルに
おいて、データおよびそれと対をなすチェックビット・
データが読出され、それらが誤り検出訂正手段３に印加
される。誤り検出訂正手段３は、入力したデータおよび
チェックビット・データを用いてパリティチェックを行
い、チェック結果が正常を示す場合、そのデータをマイ
クロプロセッサ１側に出力する。また、エラーが検出さ
れれば、そのエラーを訂正する処理を行い、訂正後のデ
ータをマイクロプロセッサ１側に出力する（なお、この
時点で、訂正後のデータをメモリ２側に再書き込みする
動作は行わない）。エラーを訂正することが不可能な場
合は、訂正不可能信号をＤＲＡＭコントロール回路８に
出力する。ＤＲＡＭコントロール回路８は、訂正不可能
信号がインアクティブな場合（パリティチェック結果が
正常である場合、および、エラー処理の結果訂正が可能
の場合）、マイクロプロセッサ１側に終了信号を出力し
、訂正不可能信号がアクティブな場合は、エラー信号を
マイクロプロセッサ１側に出力する。
動作に分けて説明する。（マイクロプロセッサからの読
出しアクセス）マルチプレクサ７は、マイクロプロセッ
サ１から出力される読出しアドレス信号を選択し、その
アドレス信号をメモリ２に与える。該当するアドレスか
らは、ＤＲＡＭのシングルリードアクセス・サイクルに
おいて、データおよびそれと対をなすチェックビット・
データが読出され、それらが誤り検出訂正手段３に印加
される。誤り検出訂正手段３は、入力したデータおよび
チェックビット・データを用いてパリティチェックを行
い、チェック結果が正常を示す場合、そのデータをマイ
クロプロセッサ１側に出力する。また、エラーが検出さ
れれば、そのエラーを訂正する処理を行い、訂正後のデ
ータをマイクロプロセッサ１側に出力する（なお、この
時点で、訂正後のデータをメモリ２側に再書き込みする
動作は行わない）。エラーを訂正することが不可能な場
合は、訂正不可能信号をＤＲＡＭコントロール回路８に
出力する。ＤＲＡＭコントロール回路８は、訂正不可能
信号がインアクティブな場合（パリティチェック結果が
正常である場合、および、エラー処理の結果訂正が可能
の場合）、マイクロプロセッサ１側に終了信号を出力し
、訂正不可能信号がアクティブな場合は、エラー信号を
マイクロプロセッサ１側に出力する。
【０００９】（マイクロプロセッサからの書込みアクセ
ス）マルチプレクサ７は、マイクロプロセッサ１から出
力される書込みアドレス信号を選択し、そのアドレス信
号をメモリ２に与える。マイクロプロセッサ１は書込デ
ータを、チェックビット発生手段４に印加させ、ここで
書込データからチェックビットを作り、メモリ２に書込
データと共にそのチェックビット・データを書込む。マ
イクロプロセッサ１からの書込データの転送サイズが例
えば１６ビットで、データ幅（例えば３２ビット）より
小さいときは、ＤＲＡＭのリード・モディファイ・ライ
トアクセスサイクルを利用して、まずメモリ２よりデー
タとチェックビット・データを読出し、誤り検出訂正手
段３においてパリティ・チェックを実施し、エラーが検
出されればそれを訂正する。次に、チェックビット作成
手段４は、訂正後のデータ１６ビットとマイクロプロセ
ッサ１から転送された書込みデータ１６ビットとを合わ
せた３２ビットデータからチェックビット・データを生
成する。そして、マイクロプロセッサ１は、エラー信号
が出力されないことを確認して、メモリ２に書込みデー
タと共に、そのチェックビット・データを書込む。
データおよびチェックビット・データの書込が終了する
と、ＤＲＡＭコントローラ８は、マイクロプロセッサ１
側に終了信号を出力する。また、誤り検出訂正手段３か
らの訂正不可能信号がアクティブになっている場合、エ
ラー信号をマイクロプロセッサ１側に出力する。
ス）マルチプレクサ７は、マイクロプロセッサ１から出
力される書込みアドレス信号を選択し、そのアドレス信
号をメモリ２に与える。マイクロプロセッサ１は書込デ
ータを、チェックビット発生手段４に印加させ、ここで
書込データからチェックビットを作り、メモリ２に書込
データと共にそのチェックビット・データを書込む。マ
イクロプロセッサ１からの書込データの転送サイズが例
えば１６ビットで、データ幅（例えば３２ビット）より
小さいときは、ＤＲＡＭのリード・モディファイ・ライ
トアクセスサイクルを利用して、まずメモリ２よりデー
タとチェックビット・データを読出し、誤り検出訂正手
段３においてパリティ・チェックを実施し、エラーが検
出されればそれを訂正する。次に、チェックビット作成
手段４は、訂正後のデータ１６ビットとマイクロプロセ
ッサ１から転送された書込みデータ１６ビットとを合わ
せた３２ビットデータからチェックビット・データを生
成する。そして、マイクロプロセッサ１は、エラー信号
が出力されないことを確認して、メモリ２に書込みデー
タと共に、そのチェックビット・データを書込む。
データおよびチェックビット・データの書込が終了する
と、ＤＲＡＭコントローラ８は、マイクロプロセッサ１
側に終了信号を出力する。また、誤り検出訂正手段３か
らの訂正不可能信号がアクティブになっている場合、エ
ラー信号をマイクロプロセッサ１側に出力する。
【００１０】（リフレッシュ動作）マルチプレクサ７は
、リフレッシュアドレス発生手段６から出力されるアド
レス信号を選択し、リフレッシュアドレス信号をメモリ
２に与える。このリフレッシュアドレス信号は、ロウア
ドレス、コラムアドレスを順番にインクリメントするよ
うな信号となっている。リフレッシュ動作は、ＤＲＡＭ
のリード・モディファイ・ライトサイクルを利用して、
メモリ２からデータとチェックビット・データとを読出
し、誤り検出訂正手段３がそれらについてパリティチェ
ックを実施する。そして、パリティチェックの結果、誤
りが検出されればそれを訂正しその訂正されたデータを
、誤りが検出されなければ読出したデータを、新たなチ
ェックビットが出力されたのを確認後、再びメモリに書
き込む。リフレッシュアドレス信号は、ロウアドレス、
コラムアドレスを順番にインクリメントするような信号
となっているので、一定の期間（例えば１５秒）経過す
れば、メモリの全てのアドレスについてのリフレッシュ
動作が一巡し、いずれかのアドレスにエラービットがあ
っても訂正されることとなる。
、リフレッシュアドレス発生手段６から出力されるアド
レス信号を選択し、リフレッシュアドレス信号をメモリ
２に与える。このリフレッシュアドレス信号は、ロウア
ドレス、コラムアドレスを順番にインクリメントするよ
うな信号となっている。リフレッシュ動作は、ＤＲＡＭ
のリード・モディファイ・ライトサイクルを利用して、
メモリ２からデータとチェックビット・データとを読出
し、誤り検出訂正手段３がそれらについてパリティチェ
ックを実施する。そして、パリティチェックの結果、誤
りが検出されればそれを訂正しその訂正されたデータを
、誤りが検出されなければ読出したデータを、新たなチ
ェックビットが出力されたのを確認後、再びメモリに書
き込む。リフレッシュアドレス信号は、ロウアドレス、
コラムアドレスを順番にインクリメントするような信号
となっているので、一定の期間（例えば１５秒）経過す
れば、メモリの全てのアドレスについてのリフレッシュ
動作が一巡し、いずれかのアドレスにエラービットがあ
っても訂正されることとなる。
【００１１】なお、この実施例では、ＤＲＡＭコントロ
ール回路８が誤り検出訂正手段からの訂正不可能信号が
アクティブになった場合、エラー信号をマイクロプロセ
ッサ１側に出力するように構成したが、誤り検出訂正手
段３から直接エラー信号をマイクロプロセッサ１側に向
けて出力するようにしてもよい。
ール回路８が誤り検出訂正手段からの訂正不可能信号が
アクティブになった場合、エラー信号をマイクロプロセ
ッサ１側に出力するように構成したが、誤り検出訂正手
段３から直接エラー信号をマイクロプロセッサ１側に向
けて出力するようにしてもよい。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、マイクロプロセッサは、メモリ素子（ＤＲＡＭ）
に１ビット永久故障が発見されても、データの読出し／
書込み時には再書き込み動作を行わないように構成した
もので、データの読出し／書込みサイクルを高速にする
ことが可能で、パフォーマンスを向上できる。また、Ｄ
ＲＡＭのソフトエラーに対しても、リフレッシュ動作時
にメモリに訂正されたデータが再書込みされるようにな
っているので、エラービットの蓄積が防げ装置の信頼性
を高めることができる。
れば、マイクロプロセッサは、メモリ素子（ＤＲＡＭ）
に１ビット永久故障が発見されても、データの読出し／
書込み時には再書き込み動作を行わないように構成した
もので、データの読出し／書込みサイクルを高速にする
ことが可能で、パフォーマンスを向上できる。また、Ｄ
ＲＡＭのソフトエラーに対しても、リフレッシュ動作時
にメモリに訂正されたデータが再書込みされるようにな
っているので、エラービットの蓄積が防げ装置の信頼性
を高めることができる。
【図１】本発明の一実施例を示す構成ブロック図である
。
。
１ マイクロプロセッサ（ＣＰＵ）
２ メモリ素子（ＤＲＡＭ）
３ 誤り検出訂正手段
４ チェックビット発生手段
５ パリティチェッカジェネレータ
６ リフレッシュアドレス発生手段
７ マルチプレクサ
８ ＤＲＡＭコントロール回路
Claims (1)
- 【請求項１】マイクロプロセッサと、このマイクロプロ
セッサによってアクセスされるダイナミック・ランダム
・アクセスメモリ（メモリ）とで構成されるマイクロプ
ロセッサ装置であって、メモリからのデータ読出し時に
、メモリから読み出されたデータおよびチェックビット
を入力し誤り検出を行うと共に誤りを訂正する誤り検出
訂正手段と、メモリへのデータ書込み時に、当該書込み
データからチェックビットを作成し当該チェックビット
をメモリに書込むチェックビット発生手段と、メモリの
リフレッシュ時にリフレッシュを行うためのアドレス信
号を発生するリフレッシュアドレス発生手段と、マイク
ロプロセッサからのアドレス信号と前記リフレッシュア
ドレス発生手段からのアドレス信号を入力し、リード／
ライト時はマイクロプロセッサからのアドレス信号を、
リフレッシュ時はリフレッシュアドレス発生手段からの
アドレス信号を選択しメモリに与えるマルチプレクサと
を備え、前記誤り検出訂正手段は、メモリからのデータ
読出し時において、誤りが検出された場合その訂正デー
タをマイクロプロセッサに出力し、メモリへ当該訂正デ
ータの書込は行わず、メモリのリフレッシュ動作時にお
いて、メモリから読出されたデータに誤りが検出された
場合、その訂正データをメモリへ書込む動作を行うこと
を特徴とするマイクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110168A JPH04337857A (ja) | 1991-05-15 | 1991-05-15 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110168A JPH04337857A (ja) | 1991-05-15 | 1991-05-15 | マイクロプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337857A true JPH04337857A (ja) | 1992-11-25 |
Family
ID=14528777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110168A Pending JPH04337857A (ja) | 1991-05-15 | 1991-05-15 | マイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848076A (en) * | 1996-06-10 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory card with capability of error correction and error correction method therefore |
| JP2009515281A (ja) * | 2005-10-25 | 2009-04-09 | サンディスク アイエル リミテッド | フラッシュメモリ内のエラーから復旧するための方法 |
| WO2021075076A1 (ja) * | 2019-10-15 | 2021-04-22 | 株式会社ソニー・インタラクティブエンタテインメント | 情報処理装置、及び情報処理方法 |
-
1991
- 1991-05-15 JP JP3110168A patent/JPH04337857A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848076A (en) * | 1996-06-10 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory card with capability of error correction and error correction method therefore |
| JP2009515281A (ja) * | 2005-10-25 | 2009-04-09 | サンディスク アイエル リミテッド | フラッシュメモリ内のエラーから復旧するための方法 |
| US7954037B2 (en) | 2005-10-25 | 2011-05-31 | Sandisk Il Ltd | Method for recovering from errors in flash memory |
| WO2021075076A1 (ja) * | 2019-10-15 | 2021-04-22 | 株式会社ソニー・インタラクティブエンタテインメント | 情報処理装置、及び情報処理方法 |
| JPWO2021075076A1 (ja) * | 2019-10-15 | 2021-04-22 | ||
| US11886290B2 (en) | 2019-10-15 | 2024-01-30 | Sony Interactive Entertainment Inc. | Information processing apparatus and information processing method for error correction and read modify write processing |
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