JP3182834B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JP3182834B2 JP3182834B2 JP02927392A JP2927392A JP3182834B2 JP 3182834 B2 JP3182834 B2 JP 3182834B2 JP 02927392 A JP02927392 A JP 02927392A JP 2927392 A JP2927392 A JP 2927392A JP 3182834 B2 JP3182834 B2 JP 3182834B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ
と、このマイクロプロセッサによってアクセスされるメ
モリによって構成されるメモリ装置に関し、さらに詳し
くは、メモリ素子として、ＥＣＣ（Error Correcting C
ode）化構成の例えばＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）を用いるとともに、誤り（エラ
ー）検出・訂正回路（Error Detection and Correction
ＥＤＣ回路と略す）を有した信頼性の高いメモリ装置
に関する。
と、このマイクロプロセッサによってアクセスされるメ
モリによって構成されるメモリ装置に関し、さらに詳し
くは、メモリ素子として、ＥＣＣ（Error Correcting C
ode）化構成の例えばＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）を用いるとともに、誤り（エラ
ー）検出・訂正回路（Error Detection and Correction
ＥＤＣ回路と略す）を有した信頼性の高いメモリ装置
に関する。
【０００２】
【従来の技術】最近、大規模容量のＤＲＡＭが実用化さ
れるようになってきている。この様な大規模なＤＲＡＭ
を用いたマイクロプロセッサ装置においては、その信頼
性を向上させるために、従来より、ＤＲＡＭとしてＥＣ
Ｃ化構成のものを用いると共に、ＥＤＣ回路を備えるこ
とが一般的に行われている。
れるようになってきている。この様な大規模なＤＲＡＭ
を用いたマイクロプロセッサ装置においては、その信頼
性を向上させるために、従来より、ＤＲＡＭとしてＥＣ
Ｃ化構成のものを用いると共に、ＥＤＣ回路を備えるこ
とが一般的に行われている。
【０００３】この様な装置において、ＥＤＣ回路が正し
く機能しないと、メモリ部自体の信頼性が維持できなく
なる。この為に、従来のこの種の装置においては、マイ
クロプロセッサによるメモリ部（ＤＲＡＭ）への通常の
アクセス動作モード以外に、ＥＤＣ回路の機能が正しく
働くかをチェックするＥＤＣ回路の診断モードが設けら
れている。
く機能しないと、メモリ部自体の信頼性が維持できなく
なる。この為に、従来のこの種の装置においては、マイ
クロプロセッサによるメモリ部（ＤＲＡＭ）への通常の
アクセス動作モード以外に、ＥＤＣ回路の機能が正しく
働くかをチェックするＥＤＣ回路の診断モードが設けら
れている。
【０００４】
【発明が解決しようとする課題】従来装置においては、
ＥＤＣ回路の機能チェックのために特別に診断モードを
設ける必要があるために、マイクロプロセッサ装置ある
いはメモリ装置としてのパフォーマンスが低下するとい
う不具合いがある。また、ＥＤＣ回路のトランジェント
エラーは検出できない。
ＥＤＣ回路の機能チェックのために特別に診断モードを
設ける必要があるために、マイクロプロセッサ装置ある
いはメモリ装置としてのパフォーマンスが低下するとい
う不具合いがある。また、ＥＤＣ回路のトランジェント
エラーは検出できない。
【０００５】本発明は、これらの点に鑑みてなされたも
ので、パフォーマンスの低下を来さないで、ＥＤＣ回路
の機能チェック（トランジェントエラー検出を含む）が
行える信頼性の高いメモリ装置を提供することを目的と
する。
ので、パフォーマンスの低下を来さないで、ＥＤＣ回路
の機能チェック（トランジェントエラー検出を含む）が
行える信頼性の高いメモリ装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】この様な目的を達成する
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるＥＣＣ化構成のメモリ部を
備えたメモリ装置であって、前記メモリ部から読みだし
たデータおよびチェックビットを取り込む第１，第２の
ラッチ手段と、これらの各ラッチ手段にラッチされたデ
ータおよびチェックビットをそれぞれ入力し、誤り検出
を行うとともに、可能であれば誤りを訂正する第１，第
２の誤り検出訂正回路と、第１，第２の誤り検出訂正回
路から出力されるデータ，エラー検出情報を比較し不一
致の場合、ＥＤＣ回路の機能不具合いを示すエラー信号
を出力する比較手段と、前記第１，第２の誤り検出訂正
回路から出力されるデータの一方を選択して出力するマ
ルチプレクサと、前記第１，第２のラッチ手段、前記マ
ルチプレクサを制御する制御手段とを備えたメモリ装置
である。
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるＥＣＣ化構成のメモリ部を
備えたメモリ装置であって、前記メモリ部から読みだし
たデータおよびチェックビットを取り込む第１，第２の
ラッチ手段と、これらの各ラッチ手段にラッチされたデ
ータおよびチェックビットをそれぞれ入力し、誤り検出
を行うとともに、可能であれば誤りを訂正する第１，第
２の誤り検出訂正回路と、第１，第２の誤り検出訂正回
路から出力されるデータ，エラー検出情報を比較し不一
致の場合、ＥＤＣ回路の機能不具合いを示すエラー信号
を出力する比較手段と、前記第１，第２の誤り検出訂正
回路から出力されるデータの一方を選択して出力するマ
ルチプレクサと、前記第１，第２のラッチ手段、前記マ
ルチプレクサを制御する制御手段とを備えたメモリ装置
である。
【０００７】
【作用】制御回路は、バースト転送モードにおいては、
第１，第２のラッチ手段に対して入力されたデータを交
互に取り込むように制御すると共に、マルチプレクサに
対して第１，第２の誤り検出訂正回路から出力されるデ
ータを交互に選択して出力するように制御し、シングル
転送モードにおいては、第１，第２のラッチ手段に対し
て入力されたデータを同時に取り込むように制御する。
これにより、第１，第２の誤り検出訂正回路には、メモ
リから読みだされた同じデータおよびチェックビットが
与えられ、同時にデータチェックを行う。この時、第
１，第２の誤り検出訂正回路の機能が正常であれば、そ
れらから出力されるデータ及びエラー情報は同一にな
る。
第１，第２のラッチ手段に対して入力されたデータを交
互に取り込むように制御すると共に、マルチプレクサに
対して第１，第２の誤り検出訂正回路から出力されるデ
ータを交互に選択して出力するように制御し、シングル
転送モードにおいては、第１，第２のラッチ手段に対し
て入力されたデータを同時に取り込むように制御する。
これにより、第１，第２の誤り検出訂正回路には、メモ
リから読みだされた同じデータおよびチェックビットが
与えられ、同時にデータチェックを行う。この時、第
１，第２の誤り検出訂正回路の機能が正常であれば、そ
れらから出力されるデータ及びエラー情報は同一にな
る。
【０００８】比較手段は、第１，第２の誤り検出訂正回
路から出力されるデータ及びエラー情報を比較し、両者
が同一であれば第１，第２の誤り検出訂正回路の機能は
正常であり、不一致の場合は第１，第２の誤り検出訂正
回路のいずれかが異常であると判断する。これにより、
シングル転送モードにおいて、第１，第２の誤り検出訂
正回路の機能診断が行れる。
路から出力されるデータ及びエラー情報を比較し、両者
が同一であれば第１，第２の誤り検出訂正回路の機能は
正常であり、不一致の場合は第１，第２の誤り検出訂正
回路のいずれかが異常であると判断する。これにより、
シングル転送モードにおいて、第１，第２の誤り検出訂
正回路の機能診断が行れる。
【０００９】
【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、1はマイクロプロセッサ、２
はこのマイクロプロセッサによってアクセスされるＥＣ
Ｃ化構成のメモリ部で、例えばＤＲＡＭが用いられてお
り、データ格納領域２１と、チェックビット格納領域２
２とを有している。
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、1はマイクロプロセッサ、２
はこのマイクロプロセッサによってアクセスされるＥＣ
Ｃ化構成のメモリ部で、例えばＤＲＡＭが用いられてお
り、データ格納領域２１と、チェックビット格納領域２
２とを有している。
【００１０】３１，３２はメモリ部２から読みだしたデ
ータおよびチェックビットを取り込む第１，第２のラッ
チ手段、４１，４２は各ラッチ手段３１，３２にラッチ
されたデータおよびチェックビットをそれぞれ入力し、
誤り検出を行うとともに、可能であれば誤りを訂正する
第１，第２の誤り検出訂正回路（ＥＤＣ回路と略す）で
ある。５は第１，第２のＥＤＣ回路４１，４２から出力
されるデータ（訂正後のデータ）、エラー検出情報を比
較し不一致の場合、ＥＤＣ回路の機能不具合いを示すエ
ラー信号をマイクロプロセッサ１に出力する比較回路、
６は第１，第２のＥＤＣ回路４１，４２から出力される
データの一方を選択して出力するマルチプレクサ、７は
第１，第２のラッチ手段、各ＥＤＣ回路、マルチプレク
サを制御するＥＤＣ制御回路である。
ータおよびチェックビットを取り込む第１，第２のラッ
チ手段、４１，４２は各ラッチ手段３１，３２にラッチ
されたデータおよびチェックビットをそれぞれ入力し、
誤り検出を行うとともに、可能であれば誤りを訂正する
第１，第２の誤り検出訂正回路（ＥＤＣ回路と略す）で
ある。５は第１，第２のＥＤＣ回路４１，４２から出力
されるデータ（訂正後のデータ）、エラー検出情報を比
較し不一致の場合、ＥＤＣ回路の機能不具合いを示すエ
ラー信号をマイクロプロセッサ１に出力する比較回路、
６は第１，第２のＥＤＣ回路４１，４２から出力される
データの一方を選択して出力するマルチプレクサ、７は
第１，第２のラッチ手段、各ＥＤＣ回路、マルチプレク
サを制御するＥＤＣ制御回路である。
【００１１】このＥＤＣ制御回路７は、１サイクル内で
複数ワードを転送するバースト転送モードにおいて、第
１，第２のラッチ手段３１，３２に対して入力されたデ
ータを交互に取り込むように制御すると共に、マルチプ
レクサ６に対して第１，第２のＥＤＣ回路４１，４２か
ら出力されるデータを交互に選択して出力するように制
御し、１サイクル内に１ワードを転送するシングル転送
モードにおいては、第１，第２のラッチ手段３１，３２
に対して入力されたデータを同時に取り込むように制御
する。
複数ワードを転送するバースト転送モードにおいて、第
１，第２のラッチ手段３１，３２に対して入力されたデ
ータを交互に取り込むように制御すると共に、マルチプ
レクサ６に対して第１，第２のＥＤＣ回路４１，４２か
ら出力されるデータを交互に選択して出力するように制
御し、１サイクル内に１ワードを転送するシングル転送
モードにおいては、第１，第２のラッチ手段３１，３２
に対して入力されたデータを同時に取り込むように制御
する。
【００１２】なお、ここでは図示していないが、マイク
ロプロセッサ１は高速処理を実現するために、キャシュ
メモリを備えていて、通常はそのキャシュメモリに対し
てアクセスするようにしており、該当するデータがその
キャシュメモリに存在しない場合（ミスヒットの場合）
に、メモリ部２へのアクセスが実施されるように構成し
てある。
ロプロセッサ１は高速処理を実現するために、キャシュ
メモリを備えていて、通常はそのキャシュメモリに対し
てアクセスするようにしており、該当するデータがその
キャシュメモリに存在しない場合（ミスヒットの場合）
に、メモリ部２へのアクセスが実施されるように構成し
てある。
【００１３】従って、マイクロプロセッサ１は、メモリ
部２をアクセスする場合において、ある特定アドレス
（例えば、キャシュ領域）へのアクセスは、バースト転
送モードとし、それ以外の領域（非キャシュ領域）への
アクセスは、シングル転送モードとするようになってい
る。この様に構成した装置の動作を次に、バースト転送
モードでのアクセス動作と、シングル転送モードでのア
クセス動作に分けて説明する。
部２をアクセスする場合において、ある特定アドレス
（例えば、キャシュ領域）へのアクセスは、バースト転
送モードとし、それ以外の領域（非キャシュ領域）への
アクセスは、シングル転送モードとするようになってい
る。この様に構成した装置の動作を次に、バースト転送
モードでのアクセス動作と、シングル転送モードでのア
クセス動作に分けて説明する。
【００１４】（バースト転送モードでのアクセス動作）
このバースト転送モードでは、ＥＤＣ制御回路７は、第
１，第２のラッチ手段３１，３２を交互に駆動すると共
に、マルチプレクサ６をそれと同期して駆動する。デー
タの書込み時において、マイクロプロセッサ１は、図示
してないアドレスバスに書込みアドレスを出力すると共
に、データバスに書込みデータを出力する。第１，第２
のＥＤＣ回路４１，４２は、書込みデータを交互に受
け、書込みデータからパリティチェックビットを作成
し、書込みデータはデータ領域２１の指定アドレスに、
作成したパリティチェックビットは、チェックビット領
域２２の同じ指定アドレスにそれぞれ交互に書き込む。
このバースト転送モードでは、ＥＤＣ制御回路７は、第
１，第２のラッチ手段３１，３２を交互に駆動すると共
に、マルチプレクサ６をそれと同期して駆動する。デー
タの書込み時において、マイクロプロセッサ１は、図示
してないアドレスバスに書込みアドレスを出力すると共
に、データバスに書込みデータを出力する。第１，第２
のＥＤＣ回路４１，４２は、書込みデータを交互に受
け、書込みデータからパリティチェックビットを作成
し、書込みデータはデータ領域２１の指定アドレスに、
作成したパリティチェックビットは、チェックビット領
域２２の同じ指定アドレスにそれぞれ交互に書き込む。
【００１５】データ読みだし時においては、マイクロプ
ロセッサ１は、メモリ部２に読みだしアドレスを与え
る。この時、該当アドレスから読みだされたデータと、
そのデータと対になっているパリティチェックビット
は、交互に駆動されているラッチ手段３１，３２を交互
に通って、第１，第２のＥＤＣ回路４１，４２に与え
ら、ここでパリティチェックが交互に実施される。この
パリティチェックの結果、エラーが検出されれば、エラ
ー信号をマイクロプロセッサ１側に返送する。また、訂
正可能のエラーであれば、訂正後のデータがマルチプレ
クサ６を交互に通ってマイクロプロセッサ１に転送され
る。
ロセッサ１は、メモリ部２に読みだしアドレスを与え
る。この時、該当アドレスから読みだされたデータと、
そのデータと対になっているパリティチェックビット
は、交互に駆動されているラッチ手段３１，３２を交互
に通って、第１，第２のＥＤＣ回路４１，４２に与え
ら、ここでパリティチェックが交互に実施される。この
パリティチェックの結果、エラーが検出されれば、エラ
ー信号をマイクロプロセッサ１側に返送する。また、訂
正可能のエラーであれば、訂正後のデータがマルチプレ
クサ６を交互に通ってマイクロプロセッサ１に転送され
る。
【００１６】この様に、バースト転送モードでは、１サ
イクル内で２ワードのデータの書込みまたは読みだしが
交互に行われるもので、一方のＥＤＣ回路でパリティチ
ェックビットの作成や、パリティチェック動作の完了前
に、次のワードのアクセスが行えるので、高速処理が行
えることとなる。 （シングル転送モードでのアクセス動作）このシングル
転送モードでは、ＥＤＣ制御回路７は、第１，第２のラ
ッチ手段３１，３２を同時に駆動すると共に、マルチプ
レクサ６は、例えば第１のＥＤＣ回路４１との間のデー
タバスが選択されるように駆動する。
イクル内で２ワードのデータの書込みまたは読みだしが
交互に行われるもので、一方のＥＤＣ回路でパリティチ
ェックビットの作成や、パリティチェック動作の完了前
に、次のワードのアクセスが行えるので、高速処理が行
えることとなる。 （シングル転送モードでのアクセス動作）このシングル
転送モードでは、ＥＤＣ制御回路７は、第１，第２のラ
ッチ手段３１，３２を同時に駆動すると共に、マルチプ
レクサ６は、例えば第１のＥＤＣ回路４１との間のデー
タバスが選択されるように駆動する。
【００１７】データの書込み時において、マイクロプロ
セッサ１は、書込みアドレスをメモリ部２に与えると共
に、書込みデータをマルチプレクサ６、例えば第１のＥ
ＤＣ回路４１を介して与える。この場合、第１のＥＤＣ
回路４１だけが書込みデータからパリティチェックビッ
トを作成し、書込みデータはデータ領域２１の指定アド
レスに、作成したパリテイチェックビットは、チェック
ビット領域２２の同じ指定アドレスに書き込む動作を行
っている。
セッサ１は、書込みアドレスをメモリ部２に与えると共
に、書込みデータをマルチプレクサ６、例えば第１のＥ
ＤＣ回路４１を介して与える。この場合、第１のＥＤＣ
回路４１だけが書込みデータからパリティチェックビッ
トを作成し、書込みデータはデータ領域２１の指定アド
レスに、作成したパリテイチェックビットは、チェック
ビット領域２２の同じ指定アドレスに書き込む動作を行
っている。
【００１８】データ読みだし時においては、マイクロプ
ロセッサ１は、メモリ部２に読みだしアドレスを与え
る。この時、該当アドレスから読みだされたデータは、
そのデータと対になっているパリティチェックビットと
共に、第１，第２のラッチ手段３１，３２に同時に取り
込まれる。第１，第２のＥＤＣ回路４１，４２は、第
１，第２のラッチ手段３１，３２に同時に取り込まれた
データについて、パリティチェックビットに基づいてそ
れぞれパリティチェックを同時に実施する。第１のＥＤ
Ｃ回路４１において、パリティチェックが実施されたデ
ータは、マルチプレクサ６を経て、マイクロプロセッサ
１側に送られる。
ロセッサ１は、メモリ部２に読みだしアドレスを与え
る。この時、該当アドレスから読みだされたデータは、
そのデータと対になっているパリティチェックビットと
共に、第１，第２のラッチ手段３１，３２に同時に取り
込まれる。第１，第２のＥＤＣ回路４１，４２は、第
１，第２のラッチ手段３１，３２に同時に取り込まれた
データについて、パリティチェックビットに基づいてそ
れぞれパリティチェックを同時に実施する。第１のＥＤ
Ｃ回路４１において、パリティチェックが実施されたデ
ータは、マルチプレクサ６を経て、マイクロプロセッサ
１側に送られる。
【００１９】ここで、第１，第２のＥＤＣ回路４１，４
２によるパリティチェックは、第１，第２のＥＤＣ回路
４１，４２とも、同一の読みだしデータ、パリティチェ
ックビットが与えられているので、第１，第２のＥＤＣ
回路４１，４２の機能が正常であれば、そのチェック結
果や訂正後のデータは同じになる。比較回路５は、第
１，第２のＥＤＣ回路４１，４２からの各データ、各チ
ェック結果（エラー情報）を比較し、それらが一致して
いれば、第１，第２のＥＤＣ回路４１，４２の機能は正
常であると判断する。この場合、第１のＥＤＣ回路４１
からのデータ（訂正されたデータを含む）が、マルチプ
レクサ６を介してマイクロプロセッサ１側に送られる。
２によるパリティチェックは、第１，第２のＥＤＣ回路
４１，４２とも、同一の読みだしデータ、パリティチェ
ックビットが与えられているので、第１，第２のＥＤＣ
回路４１，４２の機能が正常であれば、そのチェック結
果や訂正後のデータは同じになる。比較回路５は、第
１，第２のＥＤＣ回路４１，４２からの各データ、各チ
ェック結果（エラー情報）を比較し、それらが一致して
いれば、第１，第２のＥＤＣ回路４１，４２の機能は正
常であると判断する。この場合、第１のＥＤＣ回路４１
からのデータ（訂正されたデータを含む）が、マルチプ
レクサ６を介してマイクロプロセッサ１側に送られる。
【００２０】比較回路５において、不一致が検出された
場合は、第１，第２のＥＤＣ回路４１，４２のいずれか
の機能が異常であるとして、エラー信号をマイクロプロ
セッサ１に返送する。この様なエラー信号を受けたマイ
クロプロセッサ１は、ＥＤＣ回路の機能が異常であるこ
とを示すアラーム等を出力することとなる。この様に、
本発明においては、第１，第２のＥＤＣ回路４１，４２
の機能チェックが、シングル転送モードを利用して行わ
れるもので、ＥＤＣ回路の機能を診断するための特別な
モードを設ける必要はない。
場合は、第１，第２のＥＤＣ回路４１，４２のいずれか
の機能が異常であるとして、エラー信号をマイクロプロ
セッサ１に返送する。この様なエラー信号を受けたマイ
クロプロセッサ１は、ＥＤＣ回路の機能が異常であるこ
とを示すアラーム等を出力することとなる。この様に、
本発明においては、第１，第２のＥＤＣ回路４１，４２
の機能チェックが、シングル転送モードを利用して行わ
れるもので、ＥＤＣ回路の機能を診断するための特別な
モードを設ける必要はない。
【００２１】なお、以上の実施例では、シングル転送モ
ードにおいて、マルチプレクサ６は第１のＥＤＣ回路に
つながるデータバスを選択するようにしているが、第２
のＥＤＣ回路につながるデータバスを選択するようにし
てもよい。
ードにおいて、マルチプレクサ６は第１のＥＤＣ回路に
つながるデータバスを選択するようにしているが、第２
のＥＤＣ回路につながるデータバスを選択するようにし
てもよい。
【００２２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＥＤＣ回路の機能をチェックするための特別な期
間を設けなくとも、シングル転送モードの中でＥＤＣ回
路の機能チェックができるもので、マイクロプロセッサ
のパフォーマンスを低下させないで、信頼性の高いメモ
リ装置を実現することができる。
れば、ＥＤＣ回路の機能をチェックするための特別な期
間を設けなくとも、シングル転送モードの中でＥＤＣ回
路の機能チェックができるもので、マイクロプロセッサ
のパフォーマンスを低下させないで、信頼性の高いメモ
リ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
１ マイクロプロセッサ ２ メモリ部 ３１，３２ 第１，第２のラッチ手段 ４１，４２ 誤り検出訂正回路（ＥＤＣ回路） ５ 比較回路 ６ マルチプレクサ ７ ＥＤＣ制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−743（ＪＰ，Ａ) 特開 平４−141754（ＪＰ，Ａ) 特開 平１−223546（ＪＰ，Ａ) 特開 昭60−89000（ＪＰ，Ａ) 実開 平４−74340（ＪＰ，Ｕ) 実開 平５−48036（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16
Claims (1)
- 【請求項１】マイクロプロセッサと、このマイクロプロ
セッサによってアクセスされるＥＣＣ化構成のメモリ部
を備えたメモリ装置であって、 前記メモリ部から読みだしたデータおよびチェックビッ
トを取り込む第１，第２のラッチ手段と、 これらの各ラッチ手段にラッチされたデータおよびチェ
ックビットをそれぞれ入力し、誤り検出を行うととも
に、可能であれば誤りを訂正する第１，第２の誤り検出
訂正回路と、 第１，第２の誤り検出訂正回路から出力されるデータ，
エラー検出情報を比較し不一致の場合、ＥＤＣ回路の機
能不具合いを示すエラー信号を出力する比較手段と、 前記第１，第２の誤り検出訂正回路から出力されるデー
タの一方を選択して出力するマルチプレクサと、 前記第１，第２のラッチ手段、前記マルチプレクサを制
御する制御手段とを備えたメモリ装置とを備え、 前記 制御手段は、バースト転送モードにおいては、前記
第１，第２のラッチ手段に対して入力されたデータを交
互に取り込むように制御すると共に、前記マルチプレク
サに対して第１，第２の誤り検出訂正回路から出力され
るデータを交互に選択して出力するように制御し、 シングル転送モードにおいては、前記第１，第２のラッ
チ手段に対して入力されたデータを同時に取り込むよう
に制御し、 シングル転送モードにおいて第１，第２の誤り検出訂正
回路の機能診断を行うようにしたことを特徴とするメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02927392A JP3182834B2 (ja) | 1992-02-17 | 1992-02-17 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02927392A JP3182834B2 (ja) | 1992-02-17 | 1992-02-17 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225070A JPH05225070A (ja) | 1993-09-03 |
| JP3182834B2 true JP3182834B2 (ja) | 2001-07-03 |
Family
ID=12271679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02927392A Expired - Fee Related JP3182834B2 (ja) | 1992-02-17 | 1992-02-17 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182834B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100634414B1 (ko) | 2004-09-06 | 2006-10-16 | 삼성전자주식회사 | 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법 |
| KR100680473B1 (ko) * | 2005-04-11 | 2007-02-08 | 주식회사 하이닉스반도체 | 액세스 시간이 감소된 플래시 메모리 장치 |
-
1992
- 1992-02-17 JP JP02927392A patent/JP3182834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05225070A (ja) | 1993-09-03 |
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