JPH05233467A - スクラッチパッドメモリ制御方式 - Google Patents
スクラッチパッドメモリ制御方式Info
- Publication number
- JPH05233467A JPH05233467A JP4024952A JP2495292A JPH05233467A JP H05233467 A JPH05233467 A JP H05233467A JP 4024952 A JP4024952 A JP 4024952A JP 2495292 A JP2495292 A JP 2495292A JP H05233467 A JPH05233467 A JP H05233467A
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- JP
- Japan
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- spm
- area
- data
- error
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 スクラッチパッドメモリにおけるソフトエラ
ーを含む何らかのエラーを簡単な制御で、即時に回避す
る。 【構成】 ＳＰＭ１を、ＳＰＭマスタ領域３，４とＳＰ
Ｍバックアップ領域５とから構成し、ＳＰＭマスタ領域
３で発生したエラーをＳＰＭからのデータリード時に、
エラー検出回路７で検出する。エラーが発生されたとき
は、ＳＰＭリード用レジスタ６以外のレジスタ類をホー
ルド状態にし、一方、エラー検出フラグ８を“１”にセ
ットさせ、ＳＰＭから再度データをリードするとき、Ｓ
ＰＭマスタ領域３からのデータの代りにＳＰＭバックア
ップ領域５からのデータを使用するようにしたスクラッ
チパッドメモリ制御方式。
ーを含む何らかのエラーを簡単な制御で、即時に回避す
る。 【構成】 ＳＰＭ１を、ＳＰＭマスタ領域３，４とＳＰ
Ｍバックアップ領域５とから構成し、ＳＰＭマスタ領域
３で発生したエラーをＳＰＭからのデータリード時に、
エラー検出回路７で検出する。エラーが発生されたとき
は、ＳＰＭリード用レジスタ６以外のレジスタ類をホー
ルド状態にし、一方、エラー検出フラグ８を“１”にセ
ットさせ、ＳＰＭから再度データをリードするとき、Ｓ
ＰＭマスタ領域３からのデータの代りにＳＰＭバックア
ップ領域５からのデータを使用するようにしたスクラッ
チパッドメモリ制御方式。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスクラッチパッドメモリ
（ＳＰＭ）制御方式に関する。
（ＳＰＭ）制御方式に関する。
【０００２】
【従来の技術】従来、ＲＡＭのソフトエラー対策として
はＲＡＭの中のある１ビットを代替ビットとして扱い、
ソフトエラー検出時には障害のあった１ビットと交換す
るという方法がある。
はＲＡＭの中のある１ビットを代替ビットとして扱い、
ソフトエラー検出時には障害のあった１ビットと交換す
るという方法がある。
【０００３】これは、おもにマイクロプログラムを格納
するコントロールストアまたはメモリデコーダなど、シ
ステムが動作中は通常更新されないメモリに対して使用
されてきた。
するコントロールストアまたはメモリデコーダなど、シ
ステムが動作中は通常更新されないメモリに対して使用
されてきた。
【０００４】
【発明が解決しようとする課題】上述した従来のスクラ
ッチパッドメモリ制御方式では、診断プロセッサの介入
によって、エラービットのビット列の代りに、代替ビッ
トのビット列を使用するようにしてＲＡＭ自体の初期化
を行う必要があるので、リアルタイム性が低いというこ
とと、この動作を行うための複雑な制御回路を必要とす
るという欠点がある。
ッチパッドメモリ制御方式では、診断プロセッサの介入
によって、エラービットのビット列の代りに、代替ビッ
トのビット列を使用するようにしてＲＡＭ自体の初期化
を行う必要があるので、リアルタイム性が低いというこ
とと、この動作を行うための複雑な制御回路を必要とす
るという欠点がある。
【０００５】
【課題を解決するための手段】本発明のスクラッチパッ
ドメモリ制御方式は、通常データ処理に使用されるマス
タ領域と、通常データ処理には直接使用されないバック
アップ領域とから構成されているリード／ライト可能な
スクラッチパッドメモリと、前記マスタ領域と同一のビ
ット幅を有し、前記マスタ領域および前記バックアップ
領域へのライトデータを保持するＳＰＭライト用レジス
タと、前記マスタ領域と同一のビット幅を有し、前記マ
スタ領域または前記バックアップ領域からのリードデー
タを保持するＳＰＭリード用レジスタと、前記マスタ領
域の一部からエラーを検出するエラー検出回路と、前記
エラー検出回路によってエラーが検出されたとき“１”
を示すエラー検出フラグとを有し、前記エラー検出フラ
グが“０”のときには、前記マスタ領域のデータが前記
ＳＰＭリード用レジスタへロードされ、前記エラー検出
フラグが“１”が１のときには、前記マスタ領域のデー
タの一部および前記バックアップ領域のデータがロード
されることを特徴とする。
ドメモリ制御方式は、通常データ処理に使用されるマス
タ領域と、通常データ処理には直接使用されないバック
アップ領域とから構成されているリード／ライト可能な
スクラッチパッドメモリと、前記マスタ領域と同一のビ
ット幅を有し、前記マスタ領域および前記バックアップ
領域へのライトデータを保持するＳＰＭライト用レジス
タと、前記マスタ領域と同一のビット幅を有し、前記マ
スタ領域または前記バックアップ領域からのリードデー
タを保持するＳＰＭリード用レジスタと、前記マスタ領
域の一部からエラーを検出するエラー検出回路と、前記
エラー検出回路によってエラーが検出されたとき“１”
を示すエラー検出フラグとを有し、前記エラー検出フラ
グが“０”のときには、前記マスタ領域のデータが前記
ＳＰＭリード用レジスタへロードされ、前記エラー検出
フラグが“１”が１のときには、前記マスタ領域のデー
タの一部および前記バックアップ領域のデータがロード
されることを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は第１の本発明の一実施例を示す図で
ある。なお、図面の繁雑化を回避するために、周辺の演
算器制御部分は図示を省略している。
ある。なお、図面の繁雑化を回避するために、周辺の演
算器制御部分は図示を省略している。
【０００８】スクラッチパッドメモリ（ＳＰＭ）１は、
ＳＰＭライト用レジスタ２に格納されているデータがそ
のままロードされるＳＰＭマスタ領域３，４と、ＳＰＭ
ライト用レジスタ２に格納されているデータの一部、す
なわちＳＰＭマスタ領域３と同じデータがロードされる
ＳＰＭバックアップ領域５とから構成されている。ま
た、ＳＰＭリード用レジスタ６は、通常はＳＰＭマスタ
領域３，４からデータがロードされる。
ＳＰＭライト用レジスタ２に格納されているデータがそ
のままロードされるＳＰＭマスタ領域３，４と、ＳＰＭ
ライト用レジスタ２に格納されているデータの一部、す
なわちＳＰＭマスタ領域３と同じデータがロードされる
ＳＰＭバックアップ領域５とから構成されている。ま
た、ＳＰＭリード用レジスタ６は、通常はＳＰＭマスタ
領域３，４からデータがロードされる。
【０００９】さて、セレクタ９において通常セレクトさ
れるＳＰＭマスタ領域３は、常に、エラー検出回路７に
よってリードデータのエラーのチェックが行われてい
る。もし、エラー検出回路７でエラーが検出されると、
ＳＰＭリード用レジスタ６以外のレジスタ類をすべてホ
ールド状態とするＳＰＭホールド信号１０が出力され、
エラー検出フラグ８が“１”にセットされる。
れるＳＰＭマスタ領域３は、常に、エラー検出回路７に
よってリードデータのエラーのチェックが行われてい
る。もし、エラー検出回路７でエラーが検出されると、
ＳＰＭリード用レジスタ６以外のレジスタ類をすべてホ
ールド状態とするＳＰＭホールド信号１０が出力され、
エラー検出フラグ８が“１”にセットされる。
【００１０】エラー検出フラグ８が“１”にセットされ
ると、ＳＰＭ１からのデータのリードが再度実行され、
ＳＰＭマスタ領域３からリードされるデータは、ＳＰＭ
バックアップ領域５からリードされるデータとセレクタ
９によって変更される。すなわち、障害のないデータを
再度リードするという動作を行うことになる。
ると、ＳＰＭ１からのデータのリードが再度実行され、
ＳＰＭマスタ領域３からリードされるデータは、ＳＰＭ
バックアップ領域５からリードされるデータとセレクタ
９によって変更される。すなわち、障害のないデータを
再度リードするという動作を行うことになる。
【００１１】エラー検出フラグ８が“１”にセットされ
た後、再びエラー検出回路７によってリードデータのエ
ラーが検出されると、ＡＮＤ回路１１によってエラー検
出フラグ８の出力と、エラー検出回路からの信号とでＡ
ＮＤがとられ、エラーインジケータフラグ（ＥＩＦ）１
２が“１”にセットされる。ＥＩＦ１２が“１”にセッ
トされるとシステムダウンとなる。
た後、再びエラー検出回路７によってリードデータのエ
ラーが検出されると、ＡＮＤ回路１１によってエラー検
出フラグ８の出力と、エラー検出回路からの信号とでＡ
ＮＤがとられ、エラーインジケータフラグ（ＥＩＦ）１
２が“１”にセットされる。ＥＩＦ１２が“１”にセッ
トされるとシステムダウンとなる。
【００１２】以上のようにして、ＳＰＭ１のマスタ領域
３においてソフトエラーを含む何らかのエラーが発生し
ても、ＳＰＭバックアップ領域５が代用されるので、こ
のエラーによるシステムダウンを減少させることができ
る。
３においてソフトエラーを含む何らかのエラーが発生し
ても、ＳＰＭバックアップ領域５が代用されるので、こ
のエラーによるシステムダウンを減少させることができ
る。
【００１３】ところで、近年、ＲＡＭの集積度，信頼性
の問題などから、ＳＰＭを設計者の用途を満足させるよ
うにビット幅を構成することがむずかしい場合が出てき
た。たとえば、ビット幅が１ワード分には満たないが、
ハーフワード分はとることができるような場合がある。
このような場合、ＳＰＭリード用レジスタ６をハーフワ
ードの長さのレジスタとすれば、ＳＰＭ１に余分なビッ
トが生じることになる。そのとき、本発明のスクラッチ
パッドメモリ制御方式を採用すれば、ＳＰＭ１のソフト
エラーを含む何らかのエラーによる障害を減少させるこ
とができ、システムの信頼性向上に役立てることが可能
となる。
の問題などから、ＳＰＭを設計者の用途を満足させるよ
うにビット幅を構成することがむずかしい場合が出てき
た。たとえば、ビット幅が１ワード分には満たないが、
ハーフワード分はとることができるような場合がある。
このような場合、ＳＰＭリード用レジスタ６をハーフワ
ードの長さのレジスタとすれば、ＳＰＭ１に余分なビッ
トが生じることになる。そのとき、本発明のスクラッチ
パッドメモリ制御方式を採用すれば、ＳＰＭ１のソフト
エラーを含む何らかのエラーによる障害を減少させるこ
とができ、システムの信頼性向上に役立てることが可能
となる。
【００１４】図２は、第２の本発明の一実施例を示す図
である。本図においても、図１におけるのと同一の理由
から、周辺の演算器制御部分は省略している。
である。本図においても、図１におけるのと同一の理由
から、周辺の演算器制御部分は省略している。
【００１５】スクラッチパッドメモリ（ＳＰＭ）２１
は、ＳＰＭライト用レジスタ２２に格納されているデー
タがそのままロードされるＳＰＭマスタ領域２３，２４
と、ＳＰＭライト用レジスタ２２に格納されているデー
タの一部、すなわちＳＰＭマスタ領域２３の同じデータ
がロードされるＳＰＭバックアップ領域２５とから構成
されている。また、ＳＰＭリード用レジスタ２６は、通
常は、ＳＰＭマスタ領域２３，２４からデータがロード
され、ＳＰＭバックアップレジスタ２７は、ＳＰＭバッ
クアップ領域２５からデータがロードされる。
は、ＳＰＭライト用レジスタ２２に格納されているデー
タがそのままロードされるＳＰＭマスタ領域２３，２４
と、ＳＰＭライト用レジスタ２２に格納されているデー
タの一部、すなわちＳＰＭマスタ領域２３の同じデータ
がロードされるＳＰＭバックアップ領域２５とから構成
されている。また、ＳＰＭリード用レジスタ２６は、通
常は、ＳＰＭマスタ領域２３，２４からデータがロード
され、ＳＰＭバックアップレジスタ２７は、ＳＰＭバッ
クアップ領域２５からデータがロードされる。
【００１６】さて、ＳＰＭマスタ領域２３は、常に、エ
ラー検出回路２８によってリードデータのエラーのチェ
ックが行われている。もし、エラー検出回路２８でリー
ドデータのエラーが検出されると、ＳＰＭホールド信号
３１によってＳＰＭ２１，ＳＰＭリード用レジスタ２
６，ＳＰＭバックアップレジスタ２７を除く演算装置全
体がホールド状態となる。
ラー検出回路２８によってリードデータのエラーのチェ
ックが行われている。もし、エラー検出回路２８でリー
ドデータのエラーが検出されると、ＳＰＭホールド信号
３１によってＳＰＭ２１，ＳＰＭリード用レジスタ２
６，ＳＰＭバックアップレジスタ２７を除く演算装置全
体がホールド状態となる。
【００１７】また、エラー検出フラグが“１”にセット
され、ＳＰＭリード用レジスタ２６に格納されているデ
ータの一部、およびＳＰＭバックアップレジスタ２７に
格納されているデータがセレクタ３０を介してＳＰＭ２
１へロードされる。そして、再度ＳＰＭデータの読出し
が行われ、ＳＰＭリード用レジスタ２６へ格納される。
され、ＳＰＭリード用レジスタ２６に格納されているデ
ータの一部、およびＳＰＭバックアップレジスタ２７に
格納されているデータがセレクタ３０を介してＳＰＭ２
１へロードされる。そして、再度ＳＰＭデータの読出し
が行われ、ＳＰＭリード用レジスタ２６へ格納される。
【００１８】以上のようにして、ＳＰＭ２１のマスタ領
域２３においてソフトエラーを含む何らかのエラーが発
生しても、ＳＰＭバックアップ領域２５が代用されるの
で、エラーによるシステムダンウンを減少させることが
できる。
域２３においてソフトエラーを含む何らかのエラーが発
生しても、ＳＰＭバックアップ領域２５が代用されるの
で、エラーによるシステムダンウンを減少させることが
できる。
【００１９】本発明においても、第１の発明と同様に、
ＲＡＭの集積度，信頼性の問題などからＳＰＭを設計者
の用途を満足させるようにビット幅を構成することがむ
ずかしい場合に有効である。
ＲＡＭの集積度，信頼性の問題などからＳＰＭを設計者
の用途を満足させるようにビット幅を構成することがむ
ずかしい場合に有効である。
【００２０】
【発明の効果】以上説明したような構成を採用した結
果、本発明は、ＳＰＭにバックアップ領域のあるＳＰＭ
の通常使用領域でソフトエラーを含む何らかのエラーが
発生した場合に、バックアップ領域のデータを使用する
ことによって、比較的簡単な制御で即時にエラーを回避
し、システムダウンを減少させる効果がある。
果、本発明は、ＳＰＭにバックアップ領域のあるＳＰＭ
の通常使用領域でソフトエラーを含む何らかのエラーが
発生した場合に、バックアップ領域のデータを使用する
ことによって、比較的簡単な制御で即時にエラーを回避
し、システムダウンを減少させる効果がある。
【図１】第１の本発明の一実施例のブロック図である。
【図２】第２の本発明の一実施例のブロック図である。
１，２１ スクラッチパッドメモリ（ＳＰＭ） ２，２２ ＳＰＭライト用レジスタ ３，４，２３，２４ ＳＰＭマスタ領域 ５，２５ ＳＰＭバックアップ領域 ６，２６ ＳＰＭリード用レジスタ ７，２８ エラー検出回路 ８，２９ エラー検出フラグ ９，３０ セレクタ １０，３１ ＳＰＭホールド信号 １１ ＡＮＤ回路 １２ ＥＩＦ ２７ ＳＰＭバックアップレジスタ
Claims (2)
- 【請求項１】通常データ処理に使用されるマスタ領域
と、通常データ処理には直接使用されないバックアップ
領域とから構成されているリード／ライト可能なスクラ
ッチパッドメモリと、 前記マスタ領域と同一のビット幅を有し、前記マスタ領
域および前記バックアップ領域へのライトデータを保持
するＳＰＭライト用レジスタと、 前記マスタ領域と同一のビット幅を有し、前記マスタ領
域または前記バックアップ領域からのリードデータを保
持するＳＰＭリード用レジスタと、 前記マスタ領域の一部からエラーを検出するエラー検出
回路と、 前記エラー検出回路によってエラーが検出されたとき
“１”を示すエラー検出フラグとを有し、 前記エラー検出フラグが“０”のときには、前記マスタ
領域のデータが前記ＳＰＭリード用レジスタへロードさ
れ、 前記エラー検出フラグが“１”が１のときには、前記マ
スタ領域のデータの一部および前記バックアップ領域の
データがロードされることを特徴とするスクラッチパッ
ドメモリ制御方式。 - 【請求項２】通常データ処理に使用されるマスタ領域
と、通常データ処理には直接使用されないバックアップ
領域とから構成されているリード／ライト可能なスクラ
ッチパッドメモリと、 前記マスタ領域と同一のビット幅を有し、前記ＳＰＭへ
のライトデータを保持するＳＰＭライト用レジスタと、 前記マスタ領域と同一のビット幅を有し、前記マスタ領
域からのリードデータを保持するＳＰＭリード用レジス
タと、 前記バックアップ領域と同一のビット幅を有し、前記バ
ックアップ領域からのリードデータを保持するＳＰＭバ
ックアップレジスタと、 前記マスタ領域のうちバックアップ領域と対応する領域
におけるエラーを検出するエラー検出回路と、 前記エラー検出回路によってエラーが検出されたとき
“１”を示すエラー検出フラグとを有し、 前記エラー検出フラグが“０”のときは、前記ＳＰＭラ
イト用レジスタに格納されているデータが前記マスタ領
域およびバックアップ領域へロードされ、また前記エラ
ー検出フラグが“１”のときは、前記スクラッチパッド
メモリと前記ＳＰＭリード用レジスタと前記ＳＰＭバッ
クアップレジスタとを除く制御部がホールドされ、前記
ＳＰＭリード用レジスタに格納されているデータの一部
と、前記ＳＰＭバックアップレジスタに格納されている
データがエラーを発生したスクラッチパッドメモリへロ
ードされることを特徴とするスクラッチパッドメモリ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024952A JPH05233467A (ja) | 1992-02-12 | 1992-02-12 | スクラッチパッドメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024952A JPH05233467A (ja) | 1992-02-12 | 1992-02-12 | スクラッチパッドメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233467A true JPH05233467A (ja) | 1993-09-10 |
Family
ID=12152335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024952A Pending JPH05233467A (ja) | 1992-02-12 | 1992-02-12 | スクラッチパッドメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233467A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100742A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 障害回復方式 |
| JPH0387950A (ja) * | 1989-08-30 | 1991-04-12 | Koufu Nippon Denki Kk | Ｒａｍ障害処理方式 |
-
1992
- 1992-02-12 JP JP4024952A patent/JPH05233467A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100742A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 障害回復方式 |
| JPH0387950A (ja) * | 1989-08-30 | 1991-04-12 | Koufu Nippon Denki Kk | Ｒａｍ障害処理方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |