JPS63129440A - ストアスル−バツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 ストアスルー方式のバッファでストア時のアドレスにエ
ラーがあった場合には、バッファのクリアが必要となる
が、クリアの間中実処理装置からのアクセスを受は付け
られな（なっていた。

本発明はストアスルー方式のバッファでアドレスエラー
を検出した時にバッファをクリアする間、選択手段で直
接主記憶装置を選択し、バッファなしで動作させ、クリ
ア中の処理装置の動作の停止を防止している。

〔産業上の利用分野〕

本発明はコンピュータに係り、特にストアスルーバッフ
ァ装置に関する。

〔従　来　技　術） オンライン処理の普及等によって、最近の情報処理シス
テムの信頼性に対する要求は極めて高くなった。この為
、各種の方式によって、信頼性を高めている。しかしな
がら、この信頼性を高くしても、障害は零ではなく、必
ず発生する。現在では、信頼性を高めることぽかりでな
く、万一障害が発生した時にシステムの処理に悪影響を
及ぼさないようにしたシステムが要求されている。

記憶制御装置（ＭＣＵ）ではアクセスを高速化するため
、主記憶装置（ＭＳＵ）で記憶するデータの一部を記憶
するバッファを設けていた。例えば中央処理装置ＣＰＵ
からＭＳＵ内のアドレスが出力された時にバッファにそ
のアドレスに対応するデータが記憶されている時にはＭ
ＳＵへはアクセスしないで、バッファから直接データを
出力したり、また逆に記憶すべきデータを書込んでいた
。

〔発明が解決しようとした問題点〕

前述した従来のストアスルー方式のバッファを有するＭ
ＣＵにおいて、このＭＣＵに接続されているＣＰＵ　（
中央処理装置）等から、アクセスするために出力された
アドレス信号にエラーが発生しバッファのアドレスレジ
スタでエラーが検出された時には、バッファにおいて記
憶していたバッファの内容をクリアする必要があった。

すなわち、ＣＰＵからのストアでアドレスエラーを検出
した時にはバッファ内のどのアドレスのデータを書換え
ればよいのかわからないため、ハ゛ッファ内のタグ領域
をすべてクリアして、バッファを無効化することにより
、バッファから誤ったデータを読みだす危険を無くすこ
とにより、アドレスエラーによるＣＰＵのダウンを防止
し、信頼性の高いコンピュータを得ていた。

しかしながら、信頼性は高くなってはいるが、エラーが
発生した後はタグ領域をクリアする時間が必要となるた
め、ＣＰＵからのアクセスが中断され、その間記憶装置
を使用することができないという問題を有していた。換
言するならば、その間ＣＰＵは処理を中断しなければな
らない問題を有していた。

本発明は上記従来の欠点に鑑み、アドレスエラーが発生
しても、ＣＰＵに対する処理の中断を無（し、信頼性が
高くかつ常にＣＰＵの処理を行わせることを可能とした
ストアスルーバッファを提供することを目的とした。

〔問題点を解決するための手段〕

第１図は本発明のブロック図である。１は中央処理装置
、２は主記憶装置、３は記憶装置２内で記憶するデータ
の一部を記憶するバッファ、４は前記バッファ３を選択
するか或いは記憶装置２を選択するかを決定する選択手
段、５は選択手段４によりバッファ３が選択されている
時にエラーの発生を検出するエラー検出回路、６はエラ
ー検出回路５によってエラーが発生した時にバッファ３
の例えばタグ領域をクリアするクリア回路である。

〔作　　　用〕

中央処理装置１からのアクセス信号に対し、バッファ３
内にアクセス信号に対応するデータが格納されている時
には選択手段４はバッファ３を選択する。バッファ３に
中央処理装置１がアクセスしている時には常にエラー検
出回路５は中央処理装置ｌから出力されるアドレス信号
のエラーをチェックしている。そしてエラーが発生した
時には、選択手段４に、検出結果を加え、選択手段４は
記憶装置２を選択する。この選択によって中央処理装置
１は記憶装置２を直接アクセスする。この選択手段４が
記憶装置２を選択している時にクリア回路６が動作し、
バッファ３のタグ領域をクリアする。そして、クリアが
終了すると、選択手段４はバッファ３を選択する。エラ
ーが発生した時に行うバッファ３のクリア処理中は選択
手段４は記憶装置２を選択するので、高速ではないが、
中央処理装置ｌは記憶装置２内のデータをアクセスする
ことができ、中央処理装置ｌにおける処理の中断を防止
できる。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例の構成図である。

記憶制御部１２は、中央処理装置（ＣＰＵ）１０からの
アクセス要求により主記憶装置（ＭＳＵ）１１へ必要と
したデータの読出し、または格納を）行来する。この格
納や読出しは、常に記憶制御部１２の特にメインス！・
レージ優先順位選択部１４を介して行われる。

一方、記憶制御部１２はバソファスＩ−レージ１３を有
しており、前述した主記憶装置（ＭＳＵ）の一部データ
を記憶している。なお、この記憶は、例えば主記憶装置
（ＭＳＵ）１１をアクセスすると同時に行われるもので
ある。１回口の主記憶装Ｂ　（ＭＳＵ）１１をアクセス
した後は、パンファストレージ１３に記憶されているの
で、例えば中央処理装置（ＣＰＵ）１０から再度同じ領
域をアクセスする時には、メインストレージ優先順位選
択部１４は動作せず、バッファストレージ優先順位選択
部１５が動作する。そして、制御回路１６を介してバッ
ファストレージ１３をアクセスする。

２回口のアクセス以後は、バッファストレージ１３が目
的のデータ等を記憶している時にはバッファストレージ
１３をアクセスするので、それに対する応答は速くなる
。

本発明の実施例において、制御回路１６は、バッファス
トレージ１３のアドレスのエラーヲ検出する回路を有し
ており、エラーの発生を検出した時には、メインストレ
ージ優先順位選択部１４を動作する。これによりＣＰｔ
Ｊｌｏからのアクセスは直接ＭＳＵ１１に加わることと
なる。これは、例えば、アドレスにエラーが発生した時
に発生したアドレス値でデータを書込んだ場合には、正
常なアドレス位置にデータが書込まれないばかりか、他
のアドレス位置のデータを書換えてしまうことを防止す
るためである。第３図は制御回路１６の構成図である。

例えば、ＣＰＵｌ０からの１込要求に対し、書込領域内
のデータがバッファストレージ１３に格納されている時
には、アドレス信号はバッファストレージ優先順位選択
部１５を介してアドレスバス２１に加える。アドレスバ
ス２１はタグアドレスレジスタ２２に接続されており、
このアドレスレジスタに前述のアドレス信号は格納され
る。

本発明の実施例においては例えばアドレスはＡ　ｏ　＝
Ａ　３１の合計３２ビツトより成る。それ以外には図示
しないがパリティ線を有し、そのパリティビットもタグ
アドレスレジスタ２２に格納される。

タグアドレスレジスタ２２の出力は上位アドレスと下位
アドレスに分割され、上位アドレスはアドレス比較器２
３、ライトデータセレクタ２４、アドレスパリティチェ
ッカ２５に加わり、下位アドレスは＋１加算器２６、タ
グメモリ２７、アドレスパリティヂエソカ２５に加わる
。アドレスパリティチェ７カ２５には前述のアドレスの
上位、下位が加わる他にパリティビットも図示しないが
加わっており、このパリティビットによってアドレスに
エラーが発生したか否かを常に検出している。エラーが
発生しない時には以下のように動作する。

タグアドレスレジスタの下位がタグメモリ２７のアドレ
ス入力に加わり、その下位アドレスでタグメモリ２７を
アクセスする。このアクセスに対しタグメモリ２７は記
憶している内容をアドレス比較器２３、タグリードレジ
スタ２９に出力する。

タグメモリ２７はＭＳＵＩＩの上位アドレスを記憶して
おり、アドレス比較器２３において、アドレスが一致し
、有効ビットがオンの時にはバッファストレージ内に記
↑、なされていることとなる。パンファストレージ１２
は第３図のタグメモリ２７の他に図示しないデータメモ
リを有しており、アドレス比較器２３で一致している時
には、そのデータが、読出し、又は害換えられる。また
、一致しない時にはバッファストレージ優先順位選択部
１５が非動作、メインス（−レージ優先順位選択部１４
が動作となって直１１Ｍ５Ｕ１１をアクセスすることと
なる（この場合にはＣＰＵｌ０からのアクセスに対し遅
い応答となる）。

本発明の実施例においては、ＣＰＵｌ０からの書込みで
ある時には、ライトデータセレクタ２４はタグアドレス
レジスタ２２を選１尺する。この選択によってタグメモ
リ２７にはデータメモリに書込むべきアドレスがタグメ
モリ２７に加わり、タグメモリ２７に格納されるととも
にデータメモリに図示しない回路によってデータが格納
される。

前述した動作が正常時の動作である。

一方、異常の時すなわち、アドレスパリティチェッカ２
５からエラー発生の検出出力があった時には、まずフリ
ップフロップ３０をセットする。

このセットによってオアゲート３１を介してバッファオ
フ状態表示ラッチ３２にＩＩレベルが加わり、図示しな
いクロックによってそのＨレベルがバッファオフ状態表
示ラッチ３２に記憶される。これによって、バノファス
ｌ−レージ優先順位選択部１５を非動作、メインストレ
ージ優先順位選択部１４を動作とした。この時には、コ
ンピュータはメインストレージユニットを直接アクセス
する。フリップフロップ３０がセットされた時には、こ
れと同時に→−１加算器が動作し、タグメモリ２７の全
領域をアクセスするアドレスを順次１アドレスずつ発生
する。この時には、タグメモリ２７には、アドレス値有
効ビットを“０３とした（これによって記憶しているア
ドレス値は無効となる）データが格納される。そして、
全領域のクリアが終了するとパージ終了線３３からフリ
ップフロップ３０のリセット信号が加わり、フリップフ
ロップ３０をリセットする。このリセットによってセン
ト前の状態と同じとなる。なお、この時には、タグメモ
リ２７はクリアされているので、動作開始状態と同じと
なる。再度メインストレージユニット（ＭＳＵ）１１が
アクセスされるとともに読出された時には、そのデータ
がデータメモリに格納されるとともにタグメモリ２７に
それに対応する上位アドレスが格納され、以後はタグメ
モリ２７がアクセスされることとなる。

以上、本発明の実施例を用いて詳細に説明したが、本発
明はメインス）・レージユニットに限らず、他の記憶装
置等のパンファストレージに応用することも可能である
。更に、本発明の実施例においては、タグメモリ２７は
メインストレージのアドレスと有効ビットを記憶して管
理しているが、これに限るものではなく、例えばブロッ
ク単位での管理等、他の管理方法等においても同様に応
用可能である。

〔発明の効果〕

以上、述べたように本発明はアドレス値の異常等、エラ
ー発生が生じた時には、バッファストレージをクリアす
るとともに、この時にはＣＰＵからのアクセスをメイン
ストレージに直接加えるようにしたものであり、本発明
によれば、アドレスエラーが発生しても、ＣＰＵに対す
る処理の中断を無くし、信頼性が高くかつ常にコンピュ
ータの処理を行わせることを可能としたストレーシバ・
２フアを得ることができる。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は本発明の実施例の構成図、 第３図は制御回路の構成図である。 １・・・中央処理装置、 ２・・・記憶装置、 ３・・・バッファ、 ４・・・選択手段、 ５・・・エラー検出回路、 ６・・・クリア回路。

Claims (2)

【特許請求の範囲】
1. （１）中央処理装置の記憶手段として使用する記憶装置
   と、 該記憶装置で記憶する内容の少なくとも一部を記憶する
   ストアスルー方式のバッファと、 バッファのアドレスレジスタのエラーを検出するエラー
   検出回路と、 該エラー検出回路によってエラーを検出した時に前記バ
   ッファを介さず前記記憶手段を中央処理装置に接続する
   選択手段と、 該選択手段が前記記憶手段を中央処理装置に接続した時
   に前記バッファをクリアするクリア回路とより成ること
   を特徴としたストアスルーバッファ装置。
2. （２）前記クリア回路は、前記バッファが記憶する記憶
   装置のアドレス値をクリアすることを特徴とした特許請
   求の範囲第１項記載のストアスルーバッファ装置。