JP2001022648A - 管理メモリチェック装置及び方法 - Google Patents
管理メモリチェック装置及び方法Info
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- JP2001022648A JP2001022648A JP11192733A JP19273399A JP2001022648A JP 2001022648 A JP2001022648 A JP 2001022648A JP 11192733 A JP11192733 A JP 11192733A JP 19273399 A JP19273399 A JP 19273399A JP 2001022648 A JP2001022648 A JP 2001022648A
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- memory
- check
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Abstract
(57)【要約】
【課題】管理メモリのチェック装置を、未使用のハード
に対応するビットにソフトエラーが発生しても正常にチ
ェック可能に構成する。 【解決手段】使用するハードウェア構成に対応する管理
ビットと、使用しないハードウェア構成に対応する管理
ビットを有する管理メモリ１のチェック装置において、
管理ビットが入力される複数のゲード手段Ａと、ゲート
手段Ａに対し、使用するハードウェア構成に対応するビ
ットが入力されるものにはオン信号を出力し、使用しな
いハードウェア構成に対応するビットが入力されるもの
にはオフ信号を出力するイネーブルレジスタ２と、複数
のゲート手段Ａの出力にもとづきチェック信号を出力す
るパリティ・ジェネレータ手段３と、管理メモリに記入
されたパリティ信号と、パリティ・ジェネレータ手段で
作成されたチェック信号とを比較手段４で比較する。
に対応するビットにソフトエラーが発生しても正常にチ
ェック可能に構成する。 【解決手段】使用するハードウェア構成に対応する管理
ビットと、使用しないハードウェア構成に対応する管理
ビットを有する管理メモリ１のチェック装置において、
管理ビットが入力される複数のゲード手段Ａと、ゲート
手段Ａに対し、使用するハードウェア構成に対応するビ
ットが入力されるものにはオン信号を出力し、使用しな
いハードウェア構成に対応するビットが入力されるもの
にはオフ信号を出力するイネーブルレジスタ２と、複数
のゲート手段Ａの出力にもとづきチェック信号を出力す
るパリティ・ジェネレータ手段３と、管理メモリに記入
されたパリティ信号と、パリティ・ジェネレータ手段で
作成されたチェック信号とを比較手段４で比較する。
Description
【０００１】
【発明の属する技術分野】本発明は管理メモリチェック
装置及び方法に係り、特に管理メモリをパリティチェッ
クする場合に、ハードウェアの構成により使用する場合
と使用しない場合とがあるビットにおいて未使用のビッ
トにソフトエラーが存在してもパリティチェック結果に
その影響が生じないようにしたチェック装置及び方法に
関する。
装置及び方法に係り、特に管理メモリをパリティチェッ
クする場合に、ハードウェアの構成により使用する場合
と使用しない場合とがあるビットにおいて未使用のビッ
トにソフトエラーが存在してもパリティチェック結果に
その影響が生じないようにしたチェック装置及び方法に
関する。
【０００２】
【従来の技術】コンピュータではデータの処理速度を向
上するため、主記憶上のデータをキャッシュメモリに取
込み、これを使用してデータ処理を行うキャッシュ方式
が使用されている。このキャッシュ方式では、キャッシ
ュメモリ上のデータが書き換えられた場合、このデータ
を別のプロセッサユニットが使用する場合があり、デー
タの整合性のためにそのキャッシュを管理することが必
要である。
上するため、主記憶上のデータをキャッシュメモリに取
込み、これを使用してデータ処理を行うキャッシュ方式
が使用されている。このキャッシュ方式では、キャッシ
ュメモリ上のデータが書き換えられた場合、このデータ
を別のプロセッサユニットが使用する場合があり、デー
タの整合性のためにそのキャッシュを管理することが必
要である。
【０００３】このため主記憶上のデータが他のプロセッ
サユニットに使用されているかどうか、主記憶上のデー
タに書き換えが行われたか等のキャッシュを管理するた
めの管理メモリが使用されている。
サユニットに使用されているかどうか、主記憶上のデー
タに書き換えが行われたか等のキャッシュを管理するた
めの管理メモリが使用されている。
【０００４】ところで、従来の安価なパソコン等の装置
では、この管理メモリのチェックの機能を持っていなか
った。また高価な装置では、管理メモリのチェック機能
は具備していたが、実際に未使用ビットを含めてパリテ
ィチェックを行っていた。例えばプロセッサユニットが
１６個まで接続使用される装置における管理メモリのチ
ェックは、１６ビットの使用状態データを用意してお
き、仮りに２個しか接続していない場合は最初の２ビッ
トをそのキャッシュの使用状態に応じて管理し、残りの
１４ビットを０にしてパリティチェックしていた。そし
てこの未使用の１４ビットを含めた１６ビットでパリテ
ィチェックを行っていても問題なかった。
では、この管理メモリのチェックの機能を持っていなか
った。また高価な装置では、管理メモリのチェック機能
は具備していたが、実際に未使用ビットを含めてパリテ
ィチェックを行っていた。例えばプロセッサユニットが
１６個まで接続使用される装置における管理メモリのチ
ェックは、１６ビットの使用状態データを用意してお
き、仮りに２個しか接続していない場合は最初の２ビッ
トをそのキャッシュの使用状態に応じて管理し、残りの
１４ビットを０にしてパリティチェックしていた。そし
てこの未使用の１４ビットを含めた１６ビットでパリテ
ィチェックを行っていても問題なかった。
【０００５】これは、ソフトエラー自体の確率が低いた
めに、このように未使用ビットを含めてパリティチェッ
クを行っても問題なかった。
めに、このように未使用ビットを含めてパリティチェッ
クを行っても問題なかった。
【０００６】近年キャッシュを管理するタグメモリ等の
前記管理メモリの使用が拡大されている。管理メモリ
は、フラグ等に使用する特徴上、システムの構成や実装
されているメモリの容量等により、使用するビットが変
化する場合がある。
前記管理メモリの使用が拡大されている。管理メモリ
は、フラグ等に使用する特徴上、システムの構成や実装
されているメモリの容量等により、使用するビットが変
化する場合がある。
【０００７】例えば図５に示す如く、キャッシュ６２を
有するプロセッサ６１の主記憶７０をプロセッサ６１、
８１〜８３のＣＰＵが共有する場合プロセッサユニット
毎に１ビットを割り当てるｂ0 〜ｂ3 と管理情報ｂ4 〜
ｂ7 とチェックビットｐを具備した構成をとる。
有するプロセッサ６１の主記憶７０をプロセッサ６１、
８１〜８３のＣＰＵが共有する場合プロセッサユニット
毎に１ビットを割り当てるｂ0 〜ｂ3 と管理情報ｂ4 〜
ｂ7 とチェックビットｐを具備した構成をとる。
【０００８】そしてプロセッサユニットが１、２のみの
場合でもｂ0 〜ｂ7 でパリティ・チェッカ・ジェネレー
タ６４でチェックビットが作成されて、パリティｐとエ
クスクルシーブオア（ＥＯＲ）回路６５で比較され、パ
リティチェックが行われる。
場合でもｂ0 〜ｂ7 でパリティ・チェッカ・ジェネレー
タ６４でチェックビットが作成されて、パリティｐとエ
クスクルシーブオア（ＥＯＲ）回路６５で比較され、パ
リティチェックが行われる。
【０００９】
【発明が解決しようとする課題】このように、プロセッ
サユニット２の場合未使用のプロセッサユニットに対応
するｂ2 ｂ3 ・・・ｂ7 は意味を持たないが、従来はｂ
0 〜ｂ7 の８ビットにもとづき、そのままチェックして
いた。
サユニット２の場合未使用のプロセッサユニットに対応
するｂ2 ｂ3 ・・・ｂ7 は意味を持たないが、従来はｂ
0 〜ｂ7 の８ビットにもとづき、そのままチェックして
いた。
【００１０】したがって、このｂ2 〜ｂ7 がソフトエラ
ーにもとづき異常が存在していた場合、未使用のプロセ
ッサユニットに対応する異常にもとづき、システムダウ
ン等になっていた。プロセッサユニットの場合のみなら
ず、管理メモリが使用されていないメモリブロックに対
応している場合でも、同様の異常が存在する。
ーにもとづき異常が存在していた場合、未使用のプロセ
ッサユニットに対応する異常にもとづき、システムダウ
ン等になっていた。プロセッサユニットの場合のみなら
ず、管理メモリが使用されていないメモリブロックに対
応している場合でも、同様の異常が存在する。
【００１１】したがって本発明の目的は、このような管
理メモリにおいて、未使用のプロセッサユニットやメモ
リ・ブロックに対応した区分、つまり未使用のビットの
異常により、システムダウンや、不必要な異常通知の発
生を有効に防止することができる管理メモリチェック装
置及び方法を提供することである。
理メモリにおいて、未使用のプロセッサユニットやメモ
リ・ブロックに対応した区分、つまり未使用のビットの
異常により、システムダウンや、不必要な異常通知の発
生を有効に防止することができる管理メモリチェック装
置及び方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の原理を図１に示
す。図１において１は管理メモリ、２はイネーブル・レ
ジスタ、３はパリティ・チェッカ・ジェネレータ、４は
ＥＯＲ回路である。
す。図１において１は管理メモリ、２はイネーブル・レ
ジスタ、３はパリティ・チェッカ・ジェネレータ、４は
ＥＯＲ回路である。
【００１３】図１では管理メモリ１が管理対象となるコ
ンピュータまたはメモリブロックの数が４の場合を示
す。この例では管理メモリ１が２個のプロセッサユニッ
トに対する管理を行う例を示す。したがって管理メモリ
のビットｂ0 は、図１では図示省略したキャッシュが第
１プロセッサユニットで使用されるとき「１」が記入さ
れ、同じキャッシュのデータが第２プロセッサユニット
にも使用されているとき、管理メモリのビットｂ1 ＝
「１」となる。そして管理メモリのビットｂ2 とｂ 3 は
いずれも「０」である。
ンピュータまたはメモリブロックの数が４の場合を示
す。この例では管理メモリ１が２個のプロセッサユニッ
トに対する管理を行う例を示す。したがって管理メモリ
のビットｂ0 は、図１では図示省略したキャッシュが第
１プロセッサユニットで使用されるとき「１」が記入さ
れ、同じキャッシュのデータが第２プロセッサユニット
にも使用されているとき、管理メモリのビットｂ1 ＝
「１」となる。そして管理メモリのビットｂ2 とｂ 3 は
いずれも「０」である。
【００１４】パリティ・チェッカ・ジェネレータ３は管
理メモリ１にデータが記入されるとき、全ビットｂ0 〜
ｂ3 によりパリティｐを作成して管理メモリ１に記入
し、管理メモリ１からデータが読み出されるときビット
ｂ0 〜ｂ3 によりチェックビットつまりパリティビット
を再度作成し、ＥＯＲ回路４にてこのチェックビットが
管理メモリ１から読み出したパリティビットｐと同一か
否か比較する。
理メモリ１にデータが記入されるとき、全ビットｂ0 〜
ｂ3 によりパリティｐを作成して管理メモリ１に記入
し、管理メモリ１からデータが読み出されるときビット
ｂ0 〜ｂ3 によりチェックビットつまりパリティビット
を再度作成し、ＥＯＲ回路４にてこのチェックビットが
管理メモリ１から読み出したパリティビットｐと同一か
否か比較する。
【００１５】管理メモリ１自体にはソフトエラーレート
があり、ハード故障でない場合でもエラーとなる場合が
ある。実際に使用されていないビットｂ2 、ｂ3 にこの
ようなソフトエラーが発生したときダウンとなることを
防止するため、使用していないビットはチェック対象よ
り外す。このためイネーブルレジスタ２にイネーブルビ
ットをセットして、アンド回路Ａ0 、Ａ1 には「１」
を、アンド回路Ａ2 、Ａ 3 には「０」を出力する。
があり、ハード故障でない場合でもエラーとなる場合が
ある。実際に使用されていないビットｂ2 、ｂ3 にこの
ようなソフトエラーが発生したときダウンとなることを
防止するため、使用していないビットはチェック対象よ
り外す。このためイネーブルレジスタ２にイネーブルビ
ットをセットして、アンド回路Ａ0 、Ａ1 には「１」
を、アンド回路Ａ2 、Ａ 3 には「０」を出力する。
【００１６】これにより、管理メモリ１の使用されない
ビットｂ2 、ｂ3 にソフトエラーが発生しても、アンド
回路Ａ2 、Ａ3 の出力は必ず「０」となりまたアンド回
路Ａ 0 、Ａ1 の出力は管理メモリのビットｂ0 、ｂ1 と
同じ値が出力されるので、非使用のビットにソフトエラ
ーが存在しても正確なパリティチェックが可能となる。
ビットｂ2 、ｂ3 にソフトエラーが発生しても、アンド
回路Ａ2 、Ａ3 の出力は必ず「０」となりまたアンド回
路Ａ 0 、Ａ1 の出力は管理メモリのビットｂ0 、ｂ1 と
同じ値が出力されるので、非使用のビットにソフトエラ
ーが存在しても正確なパリティチェックが可能となる。
【００１７】なお、第１プロセッサユニットにおいてキ
ャッシュの内容が書き換えられたとき、この管理メモリ
１のビットｂ0 、ｂ1 を読み出してｂ1 が「１」である
ことを検知し、第２プロセッサユニットにもその書き換
えるべきデータが存在することを認識し、第２プロセッ
サユニットのキャッシュの書き換え制御が行われる。
ャッシュの内容が書き換えられたとき、この管理メモリ
１のビットｂ0 、ｂ1 を読み出してｂ1 が「１」である
ことを検知し、第２プロセッサユニットにもその書き換
えるべきデータが存在することを認識し、第２プロセッ
サユニットのキャッシュの書き換え制御が行われる。
【００１８】本発明の前記目的は下記の構成により達成
される。
される。
【００１９】（１）使用するハードウェア構成に対応す
る管理ビットと、使用しないハードウェア構成に対応す
る管理ビットを有する管理メモリ１をパリティチェック
によりチェックする管理メモリチェック装置において、
前記管理ビットが入力される複数のゲード手段Ａ0 〜Ａ
3 と、前記ゲート手段Ａ0 〜Ａ3 に対し、使用するハー
ドウェア構成に対応するビットが入力されるものに対し
てはゲートをオンし、使用しないハードウェア構成に対
応するビットが入力されるものに対してはゲートをオフ
するイネーブルレジスタ２と、前記複数のゲート手段Ａ
0 〜Ａ3 の出力にもとづきチェック信号を出力するパリ
ティ・チェッカ・ジェネレータ手段３と、前記管理メモ
リ１に記入されたパリティ信号と、前記パリティ・チェ
ッカ・ジェネレータ手段３で作成されたチェック信号と
を比較する比較手段４を具備したことを特徴とする。
る管理ビットと、使用しないハードウェア構成に対応す
る管理ビットを有する管理メモリ１をパリティチェック
によりチェックする管理メモリチェック装置において、
前記管理ビットが入力される複数のゲード手段Ａ0 〜Ａ
3 と、前記ゲート手段Ａ0 〜Ａ3 に対し、使用するハー
ドウェア構成に対応するビットが入力されるものに対し
てはゲートをオンし、使用しないハードウェア構成に対
応するビットが入力されるものに対してはゲートをオフ
するイネーブルレジスタ２と、前記複数のゲート手段Ａ
0 〜Ａ3 の出力にもとづきチェック信号を出力するパリ
ティ・チェッカ・ジェネレータ手段３と、前記管理メモ
リ１に記入されたパリティ信号と、前記パリティ・チェ
ッカ・ジェネレータ手段３で作成されたチェック信号と
を比較する比較手段４を具備したことを特徴とする。
【００２０】（２）前記（１）に記載された管理メモリ
チェック装置において、プロセッサユニットの有無にも
とづき、前記ハードウェア構成を判別するとともに、シ
ステムの立上げ時の診断時にこのＣＰＵの構成を判別し
て、これにもとづき前記イネーブルレジスタにおけるイ
ネーブルビットをセットすることを特徴とする。
チェック装置において、プロセッサユニットの有無にも
とづき、前記ハードウェア構成を判別するとともに、シ
ステムの立上げ時の診断時にこのＣＰＵの構成を判別し
て、これにもとづき前記イネーブルレジスタにおけるイ
ネーブルビットをセットすることを特徴とする。
【００２１】（３）前記（１）に記載された管理メモリ
チェック装置において、メモリブロックの有無にもとづ
き前記ハードウェア構成を判別するとともに、システム
の立上げ時の診断時にこのメモリブロックの接続構成を
判別して、これにもとづき前記イネーブルレジスタにお
けるイネーブルビットをセットすることを特徴とする。
チェック装置において、メモリブロックの有無にもとづ
き前記ハードウェア構成を判別するとともに、システム
の立上げ時の診断時にこのメモリブロックの接続構成を
判別して、これにもとづき前記イネーブルレジスタにお
けるイネーブルビットをセットすることを特徴とする。
【００２２】（４）使用するハードウェア構成に対応す
る管理ビットと、使用しないハードウェア構成に対応す
る管理ビットを有する管理メモリをパリティチェックに
よりチェックする管理メモリチェック方法において、前
記管理ビットが入力されるゲード手段に対し、使用する
ハードウェア構成に対応するビットが入力されるものに
対してはゲートをオンし、使用しないハードウェア構成
に対応するビットが入力されるものに対してはゲートを
オフするイネーブル信号を付与し、前記複数のゲート手
段の出力にもとづきチェック信号を出力し、前記管理メ
モリに記入されたパリティ信号と、前記パリティ・チェ
ッカ・ジェネレータ手段で作成されたチェック信号とを
比較することを特徴とする。
る管理ビットと、使用しないハードウェア構成に対応す
る管理ビットを有する管理メモリをパリティチェックに
よりチェックする管理メモリチェック方法において、前
記管理ビットが入力されるゲード手段に対し、使用する
ハードウェア構成に対応するビットが入力されるものに
対してはゲートをオンし、使用しないハードウェア構成
に対応するビットが入力されるものに対してはゲートを
オフするイネーブル信号を付与し、前記複数のゲート手
段の出力にもとづきチェック信号を出力し、前記管理メ
モリに記入されたパリティ信号と、前記パリティ・チェ
ッカ・ジェネレータ手段で作成されたチェック信号とを
比較することを特徴とする。
【００２３】そしてこれにもとづき下記の効果を奏する
ことができる。
ことができる。
【００２４】（１）管理メモリにおける、実際に使用し
ないハードウェア構成に対応する管理ビットの出力を、
イネーブルレジスタに記入したゲートオフ信号により強
制的に「０」に抑制するので、この管理ビットがソフト
エラーによりエラー状態に変化していても、チェックの
際にはこれを正常の場合と同じく「０」にして出力する
ので、ソフトエラーによる悪影響を有効に防止すること
ができる。
ないハードウェア構成に対応する管理ビットの出力を、
イネーブルレジスタに記入したゲートオフ信号により強
制的に「０」に抑制するので、この管理ビットがソフト
エラーによりエラー状態に変化していても、チェックの
際にはこれを正常の場合と同じく「０」にして出力する
ので、ソフトエラーによる悪影響を有効に防止すること
ができる。
【００２５】（２）イネーブルレジスタにおけるイネー
ブル信号の書き込みをシステムの立上げ時のＣＰＵ構成
の診断時にこれを記入するので、ソフトにより正確に記
入することができ、特別なイネーブル信号記入用のハー
ドを必要とすることがない。
ブル信号の書き込みをシステムの立上げ時のＣＰＵ構成
の診断時にこれを記入するので、ソフトにより正確に記
入することができ、特別なイネーブル信号記入用のハー
ドを必要とすることがない。
【００２６】（３）イネーブルレジスタにおけるイネー
ブル信号の書き込みを、システムの立上げ時のメモリ構
成の診断時にこれを記入するので、ソフトにより正確に
記入することができ、特別なイネーブル信号記入用のハ
ードを必要とすることがない。
ブル信号の書き込みを、システムの立上げ時のメモリ構
成の診断時にこれを記入するので、ソフトにより正確に
記入することができ、特別なイネーブル信号記入用のハ
ードを必要とすることがない。
【００２７】（４）管理メモリにおける、実際に使用し
ないハードウェア構成に対応する管理ビットの出力をゲ
ートオフ信号により強制的に「０」に抑制するので、こ
の管理ビットがソフトエラーによりエラー状態に変化し
ていても、チェックの際にはこれを正常の場合と同じく
「０」にして出力するので、ソフトエラーによる悪影響
を有効に防止することができる。
ないハードウェア構成に対応する管理ビットの出力をゲ
ートオフ信号により強制的に「０」に抑制するので、こ
の管理ビットがソフトエラーによりエラー状態に変化し
ていても、チェックの際にはこれを正常の場合と同じく
「０」にして出力するので、ソフトエラーによる悪影響
を有効に防止することができる。
【００２８】
【発明の実施の形態】Ａ．本発明の一実施の形態 本発明の一実施の形態を図１、図２、図３にもとづき説
明する。図１は本発明の一実施の形態を示し、図２は本
発明の一実施の形態を示し、図３はシステムチェック動
作説明図である。
明する。図１は本発明の一実施の形態を示し、図２は本
発明の一実施の形態を示し、図３はシステムチェック動
作説明図である。
【００２９】図中他図と同記号は同一部を示し、１は管
理メモリ、２はイネーブル・レジスタ、３はパリティ・
チェッカ・ジェネレータ、４はＥＯＲ回路、５はチェッ
ク部、１０はプロセッサユニット、１１はＣＰＵ、１２
は主記憶、１３は構成レジスタ、１４は接続部、１５は
ＩＯ制御部、１６はファイル、ＳＢはシステムバス、Ｃ
Ｂは制御信号線である。
理メモリ、２はイネーブル・レジスタ、３はパリティ・
チェッカ・ジェネレータ、４はＥＯＲ回路、５はチェッ
ク部、１０はプロセッサユニット、１１はＣＰＵ、１２
は主記憶、１３は構成レジスタ、１４は接続部、１５は
ＩＯ制御部、１６はファイル、ＳＢはシステムバス、Ｃ
Ｂは制御信号線である。
【００３０】管理メモリ１は主記憶１２上のデータが他
のＣＰＵに使用されているのか否かを管理するものであ
り、例えば図１に示す如く、制御用のビットｂ0 〜ｂ3
とパリティビットｐが出力されるように構成されてい
る。
のＣＰＵに使用されているのか否かを管理するものであ
り、例えば図１に示す如く、制御用のビットｂ0 〜ｂ3
とパリティビットｐが出力されるように構成されてい
る。
【００３１】勿論管理メモリ１はこれに限定されるもの
ではなく、例えばシステムが１６台のプロセッサユニッ
トを使用可能に構成する場合に対処理するため、制御用
の１６のビットとパリティビットを出力するように構成
されたものを使用してもよい。
ではなく、例えばシステムが１６台のプロセッサユニッ
トを使用可能に構成する場合に対処理するため、制御用
の１６のビットとパリティビットを出力するように構成
されたものを使用してもよい。
【００３２】イネーブル・レジスタ２は管理メモリ１の
出力ビットのうち、実際に必要なビットはそのまま出力
し不必要なビットは強制的に「０」出力するためのイネ
ーブル信号を発生するものであり、実際に２台のパソコ
ンが使用されるシステムにおいては、図１に示す如く、
管理メモリ１として４ビット出力のものを使用した場
合、実際に使用される２台のパソコンに対応する出力ビ
ットｂ0 、ｂ1 をそのまま出力するためのイネーブル制
御信号Ｅ0 、Ｅ1 と、実際に使用されていないハード構
成に対応する出力ビットｂ2 、ｂ3 を「０」に出力する
ためのイネーブル制御信号Ｅ2 、Ｅ3 を出力するもので
ある。この場合ではイネーブル制御信号Ｅ 0 、Ｅ1 はそ
れぞれ「１」、Ｅ2 、Ｅ3 はそれぞれ「０」が出力され
る。
出力ビットのうち、実際に必要なビットはそのまま出力
し不必要なビットは強制的に「０」出力するためのイネ
ーブル信号を発生するものであり、実際に２台のパソコ
ンが使用されるシステムにおいては、図１に示す如く、
管理メモリ１として４ビット出力のものを使用した場
合、実際に使用される２台のパソコンに対応する出力ビ
ットｂ0 、ｂ1 をそのまま出力するためのイネーブル制
御信号Ｅ0 、Ｅ1 と、実際に使用されていないハード構
成に対応する出力ビットｂ2 、ｂ3 を「０」に出力する
ためのイネーブル制御信号Ｅ2 、Ｅ3 を出力するもので
ある。この場合ではイネーブル制御信号Ｅ 0 、Ｅ1 はそ
れぞれ「１」、Ｅ2 、Ｅ3 はそれぞれ「０」が出力され
る。
【００３３】また、イネーブル・レジスタ２は管理メモ
リ１が制御用の１６ビットとパリティビットを出力する
場合には、１６のイネーブル制御信号を出力するように
構成され、システム構成に応じてイネーブル制御信号の
「１」、「０」の出力が決定されることになる。
リ１が制御用の１６ビットとパリティビットを出力する
場合には、１６のイネーブル制御信号を出力するように
構成され、システム構成に応じてイネーブル制御信号の
「１」、「０」の出力が決定されることになる。
【００３４】パリティ・チェッカ・ジェネレータ３は、
管理メモリ１にデータを記入するときはｂ0 〜ｂ3 にも
とづきパリティｐを作成してこれを管理メモリ１に送出
し、管理メモリ１からデータを読み出す場合はアンド回
路Ａ0 〜Ａ3 の出力によりチェックビット（パリティｐ
の作成と同じ演算を行う）を作成してこれをＥＯＲ回路
４に送出するものである。
管理メモリ１にデータを記入するときはｂ0 〜ｂ3 にも
とづきパリティｐを作成してこれを管理メモリ１に送出
し、管理メモリ１からデータを読み出す場合はアンド回
路Ａ0 〜Ａ3 の出力によりチェックビット（パリティｐ
の作成と同じ演算を行う）を作成してこれをＥＯＲ回路
４に送出するものである。
【００３５】ＥＯＲ回路４は、管理メモリ１からデータ
を読み出したときｂ0 、ｂ1 にエラーが存在するか否か
をチェックするものであり、管理メモリ１から読み出し
たパリティｐの値と、パリティ・チェッカ・ジェネレー
タ３が作成したアンド回路Ａ 0 〜Ａ3 の出力にもとづく
パリティ作成演算により得られたチェック値とを比較す
る。そして一致すれば正常と判断するものである。
を読み出したときｂ0 、ｂ1 にエラーが存在するか否か
をチェックするものであり、管理メモリ１から読み出し
たパリティｐの値と、パリティ・チェッカ・ジェネレー
タ３が作成したアンド回路Ａ 0 〜Ａ3 の出力にもとづく
パリティ作成演算により得られたチェック値とを比較す
る。そして一致すれば正常と判断するものである。
【００３６】チェック部５は管理メモリ１にデータを書
き込むときパリティを生成したり、管理メモリ１からデ
ータを読み出すときにこれをチェックしてデータが正常
か否かを判別するものであり、図１に示すパリティ・チ
ェッカ・ジェネレータ３、ＥＯＲ回路４及びアンド回路
Ａ0 〜Ａ3 により構成されている。アンド回路Ａ0 〜Ａ
3 には管理メモリ１の出力ビットｂ0 〜ｂ3 が入力され
る。またアンド回路Ａ 0 、Ａ1 にはイネーブル・レジス
タ２からのイネーブル制御信号Ｅ0 、Ｅ1 が入力され、
アンド回路Ａ2 、Ａ3 にはイネーブル制御信号Ｅ2 、Ｅ
3 が入力される。
き込むときパリティを生成したり、管理メモリ１からデ
ータを読み出すときにこれをチェックしてデータが正常
か否かを判別するものであり、図１に示すパリティ・チ
ェッカ・ジェネレータ３、ＥＯＲ回路４及びアンド回路
Ａ0 〜Ａ3 により構成されている。アンド回路Ａ0 〜Ａ
3 には管理メモリ１の出力ビットｂ0 〜ｂ3 が入力され
る。またアンド回路Ａ 0 、Ａ1 にはイネーブル・レジス
タ２からのイネーブル制御信号Ｅ0 、Ｅ1 が入力され、
アンド回路Ａ2 、Ａ3 にはイネーブル制御信号Ｅ2 、Ｅ
3 が入力される。
【００３７】プロセッサユニット１０はシステムバスＳ
Ｂに接続されて各種のデータ処理を行うものであり、Ｃ
ＰＵ１１、主記憶１２、構成レジスタ１３、接続部１４
の外に、前記管理メモリ１、イネーブル・レジスタ２、
チェック部５等を具備している。
Ｂに接続されて各種のデータ処理を行うものであり、Ｃ
ＰＵ１１、主記憶１２、構成レジスタ１３、接続部１４
の外に、前記管理メモリ１、イネーブル・レジスタ２、
チェック部５等を具備している。
【００３８】ＣＰＵ１１は各種の演算を行うものであ
り、主記憶１２に保持されているデータの一部を、処理
能率の向上のためキャッシュ１１−０に保持している。
り、主記憶１２に保持されているデータの一部を、処理
能率の向上のためキャッシュ１１−０に保持している。
【００３９】構成レジスタ１３は、このシステムに接続
されたパソコンの数を検知するものであり、システムに
接続されたパソコンから制御線ＣＢを経由して接続信号
が伝達されてくるので、これを構成レジスタ１３に保持
し、ＣＰＵ１１が読取ることによりシステムを構成する
パソコンの台数が判別できる。なお図２はプロセッサユ
ニットが２個接続された場合を示すが、本発明は勿論こ
れに限定されるものではない。
されたパソコンの数を検知するものであり、システムに
接続されたパソコンから制御線ＣＢを経由して接続信号
が伝達されてくるので、これを構成レジスタ１３に保持
し、ＣＰＵ１１が読取ることによりシステムを構成する
パソコンの台数が判別できる。なお図２はプロセッサユ
ニットが２個接続された場合を示すが、本発明は勿論こ
れに限定されるものではない。
【００４０】接続部１４はプロセッサユニット１０をシ
ステムバスＳＢに接続するインタフェースを構成するも
のである。
ステムバスＳＢに接続するインタフェースを構成するも
のである。
【００４１】ＩＯ制御部１５は、プロセッサユニットを
動作するための各種のデータを入力したり、プロセッサ
ユニットのデータ処理結果をファイル１６に一時保持し
たり、外部回線に出力するものである。また図示省略し
た表示装置を有し、必要なデータを入力したり、データ
処理結果を表示するものである。
動作するための各種のデータを入力したり、プロセッサ
ユニットのデータ処理結果をファイル１６に一時保持し
たり、外部回線に出力するものである。また図示省略し
た表示装置を有し、必要なデータを入力したり、データ
処理結果を表示するものである。
【００４２】プロセッサユニット２０はプロセッサユニ
ット１０と同様に構成されるものであり、プロセッサユ
ニット１０とともにシステムを構成するものである。
ット１０と同様に構成されるものであり、プロセッサユ
ニット１０とともにシステムを構成するものである。
【００４３】システムに電源投入すると、各プロセッサ
ユニットのＣＰＵは図３に示す如き動作を行う。
ユニットのＣＰＵは図３に示す如き動作を行う。
【００４４】（１）プロセッサユニット１０では、ＣＰ
Ｕ１１がパワーオンにより自己診断を行う。この自己診
断に際しては主記憶１２をクリアしながら自己診断を行
うので、このときメモリ容量をＣＰＵ１１は判別する。
Ｕ１１がパワーオンにより自己診断を行う。この自己診
断に際しては主記憶１２をクリアしながら自己診断を行
うので、このときメモリ容量をＣＰＵ１１は判別する。
【００４５】（２）それからＣＰＵ１１は構成レジスタ
１３を読み、システムにプロセッサユニット２０が接続
されていることを認識する。
１３を読み、システムにプロセッサユニット２０が接続
されていることを認識する。
【００４６】（３）これにもとづき、ＣＰＵ１１は、イ
ネーブル・レジスタ２のイネーブル制御信号Ｅ0 、Ｅ1
がそれぞれ「１」、Ｅ2 、Ｅ3 がそれぞれ「０」になる
ように、データ「１１００」をソフトにより記入する。
これにより管理メモリ１のハード構成に対応した出力ビ
ットｂ0 、ｂ1 はアンド回路Ａ0 、Ａ1 から出力されて
パリティ・チェッカ・ジェネレータ３に入力されるが、
ハード構成に対応しない出力ビットｂ2 、ｂ3 はアンド
回路Ａ2 、Ａ3 から出力阻止され、アンド回路Ａ2 、Ａ
3 からは、出力ビットｂ2 、ｂ3 にソフトエラーが存在
しても必ず「０」、「０」が出力されることになる。こ
のようにして管理メモリ制御構成状態が完成される。
ネーブル・レジスタ２のイネーブル制御信号Ｅ0 、Ｅ1
がそれぞれ「１」、Ｅ2 、Ｅ3 がそれぞれ「０」になる
ように、データ「１１００」をソフトにより記入する。
これにより管理メモリ１のハード構成に対応した出力ビ
ットｂ0 、ｂ1 はアンド回路Ａ0 、Ａ1 から出力されて
パリティ・チェッカ・ジェネレータ３に入力されるが、
ハード構成に対応しない出力ビットｂ2 、ｂ3 はアンド
回路Ａ2 、Ａ3 から出力阻止され、アンド回路Ａ2 、Ａ
3 からは、出力ビットｂ2 、ｂ3 にソフトエラーが存在
しても必ず「０」、「０」が出力されることになる。こ
のようにして管理メモリ制御構成状態が完成される。
【００４７】なお前記説明ではイネーブル制御信号をソ
フトにより記入する例について説明したが、本発明はこ
れに限定されるものではなく、勿論ハードウエアにより
直接セットしてもよい。
フトにより記入する例について説明したが、本発明はこ
れに限定されるものではなく、勿論ハードウエアにより
直接セットしてもよい。
【００４８】（４）それからＣＰＵ１１が実際のデータ
処理を行うために動作する。
処理を行うために動作する。
【００４９】プロセッサユニット２０でも、プロセッサ
ユニット１０と同様な前記制御が行われる。
ユニット１０と同様な前記制御が行われる。
【００５０】Ｂ．本発明の第２の実施の形態 管理メモリにおける管理用のビットｂ0 、ｂ1 、ｂ2 ・
・・のうち最初のビットは、管理メモリがプロセッサユ
ニットの有無にもとづく管理を行う場合でも、メモリブ
ロックの有無つまりメモリ容量にもとづく管理を行う場
合でも必ず使用されるので、これに対してはアンド回路
により出力抑制を行う必要がない。図５はこのような点
に配慮したものであり、２１は管理メモリであって前記
管理メモリ１に対応するもの、２２はイネーブル・レジ
スタであって前記イネーブル・レジスタ２に対応するも
の、２３はパリティ・チェッカ・ジェネレータであって
前記パリティ・チェッカ・ジェネレータ３に対応するも
の、２４はＥＯＲ回路であって前記ＥＯＲ回路４に対応
するもの、Ａ1 〜Ａ3 はそれぞれアンド回路である。
・・のうち最初のビットは、管理メモリがプロセッサユ
ニットの有無にもとづく管理を行う場合でも、メモリブ
ロックの有無つまりメモリ容量にもとづく管理を行う場
合でも必ず使用されるので、これに対してはアンド回路
により出力抑制を行う必要がない。図５はこのような点
に配慮したものであり、２１は管理メモリであって前記
管理メモリ１に対応するもの、２２はイネーブル・レジ
スタであって前記イネーブル・レジスタ２に対応するも
の、２３はパリティ・チェッカ・ジェネレータであって
前記パリティ・チェッカ・ジェネレータ３に対応するも
の、２４はＥＯＲ回路であって前記ＥＯＲ回路４に対応
するもの、Ａ1 〜Ａ3 はそれぞれアンド回路である。
【００５１】コンピュータが動作する場合、１個のプロ
セッサユニットと、１つのメモリブロック例えば６４Ｍ
Ｂ空間のメモリを使用するので、管理メモリのビットが
プロセッサユニットの有無に関連した場合でも、メモリ
容量による場合でも管理メモリの最初のビットｂ0 はか
ならず管理に使用されるので、前記の如く、最初のビッ
トｂ0 をアンド回路により出力抑制を行う必要がなく、
図４の如く、アンド回路は使用の有無に対するビットに
対してのみ設ければよい。
セッサユニットと、１つのメモリブロック例えば６４Ｍ
Ｂ空間のメモリを使用するので、管理メモリのビットが
プロセッサユニットの有無に関連した場合でも、メモリ
容量による場合でも管理メモリの最初のビットｂ0 はか
ならず管理に使用されるので、前記の如く、最初のビッ
トｂ0 をアンド回路により出力抑制を行う必要がなく、
図４の如く、アンド回路は使用の有無に対するビットに
対してのみ設ければよい。
【００５２】管理メモリ２１のビットｂ0 、ｂ1 が使用
され、ビットｂ2 、ｂ3 が使用されない場合はイネーブ
ル・レジスタ２２のイネーブルビットＥ1 を「１」、Ｅ
2 、Ｅ3 をそれぞれ「０」にする。動作については他の
実施の形態と同様であり、説明を省略する。
され、ビットｂ2 、ｂ3 が使用されない場合はイネーブ
ル・レジスタ２２のイネーブルビットＥ1 を「１」、Ｅ
2 、Ｅ3 をそれぞれ「０」にする。動作については他の
実施の形態と同様であり、説明を省略する。
【００５３】図４の場合は、管理メモリ２１が４ビット
構成の場合のみでなく、８ビット、１６ビット等の他の
大きさの場合でも同様に適用することができる。
構成の場合のみでなく、８ビット、１６ビット等の他の
大きさの場合でも同様に適用することができる。
【００５４】
【発明の効果】本発明により、下記の作用効果を奏する
ことができる。
ことができる。
【００５５】（１）管理メモリにおける、実際に使用し
ないハードウェア構成に対応する管理ビットの出力を、
イネーブル・レジスタに記入したゲートオフ信号により
強制的に「０」に抑制するので、この管理ビットがソフ
トエラーによりエラー状態に変化していても、チェック
の際にはこれを正常の場合と同じく「０」にして出力す
るので、ソフトエラーによる悪影響を有効に防止するこ
とができる。
ないハードウェア構成に対応する管理ビットの出力を、
イネーブル・レジスタに記入したゲートオフ信号により
強制的に「０」に抑制するので、この管理ビットがソフ
トエラーによりエラー状態に変化していても、チェック
の際にはこれを正常の場合と同じく「０」にして出力す
るので、ソフトエラーによる悪影響を有効に防止するこ
とができる。
【００５６】（２）イネーブル・レジスタにおけるイネ
ーブル信号の書き込みをシステムの立上げ時のプロセッ
サユニット構成の診断時にこれを記入するので、ソフト
により正確に記入することができ、特別なイネーブル信
号記入用のハードを必要とすることがない。
ーブル信号の書き込みをシステムの立上げ時のプロセッ
サユニット構成の診断時にこれを記入するので、ソフト
により正確に記入することができ、特別なイネーブル信
号記入用のハードを必要とすることがない。
【００５７】（３）イネーブル・レジスタにおけるイネ
ーブル信号の書き込みを、システムの立上げ時のメモリ
構成の診断時にこれを記入するので、ソフトにより正確
に記入することができ、特別なイネーブル信号記入用の
ハードを必要とすることがない。
ーブル信号の書き込みを、システムの立上げ時のメモリ
構成の診断時にこれを記入するので、ソフトにより正確
に記入することができ、特別なイネーブル信号記入用の
ハードを必要とすることがない。
【００５８】（４）管理メモリにおける、実際に使用し
ないハードウェア構成に対応する管理ビットの出力をゲ
ートオフ信号により強制的に「０」に抑制するので、こ
の管理ビットがソフトエラーによりエラー状態に変化し
ていても、チェックの際にはこれを正常の場合と同じく
「０」にして出力するので、ソフトエラーによる悪影響
を有効に防止することができる。
ないハードウェア構成に対応する管理ビットの出力をゲ
ートオフ信号により強制的に「０」に抑制するので、こ
の管理ビットがソフトエラーによりエラー状態に変化し
ていても、チェックの際にはこれを正常の場合と同じく
「０」にして出力するので、ソフトエラーによる悪影響
を有効に防止することができる。
【図１】本発明の一実施の形態である。
【図２】本発明の一実施の形態を実施する構成図であ
る。
る。
【図３】本発明の動作説明図である。
【図４】本発明の第２の実施の形態である。
【図５】従来例である。
１ 管理メモリ ２ イネーブル・レジスタ ３ パリティ・チェッカ・ジェネレータ ４ エクスクルシーブオア（ＥＯＲ）回路 ５ チェック部
Claims (4)
- 【請求項１】使用するハードウェア構成に対応する管理
ビットと、使用しないハードウェア構成に対応する管理
ビットを有する管理メモリをパリティチェックによりチ
ェックする管理メモリチェック装置において、 前記管理ビットが入力される複数のゲード手段と、 前記ゲート手段に対し、使用するハードウェア構成に対
応するビットが入力されるものに対してはゲートをオン
し、使用しないハードウェア構成に対応するビットが入
力されるものに対してはゲートをオフするイネーブルレ
ジスタと、 前記複数のゲート手段の出力にもとづきチェック信号を
出力するパリティ・チェッカ・ジェネレータ手段と、 前記管理メモリに記入されたパリティ信号と、前記パリ
ティ・チェッカ・ジェネレータ手段で作成されたチェッ
ク信号とを比較する比較手段を具備したことを特徴とす
る管理メモリチェック装置。 - 【請求項２】ＣＰＵの有無にもとづき、前記ハードウェ
ア構成を判別するとともに、システムの立上げ時の診断
時にこのＣＰＵの構成を判別して、これにもとづき前記
イネーブルレジスタにおけるイネーブルビットをセット
することを特徴とする請求項１記載の管理メモリチェッ
ク装置。 - 【請求項３】メモリブロックの有無にもとづき前記ハー
ドウェア構成を判別するとともに、システムの立上げ時
の診断時にこのメモリブロックの接続構成を判別して、
これにもとづき前記イネーブルレジスタにおけるイネー
ブルビットをセットすることを特徴とする請求項１記載
の管理メモリチェック装置。 - 【請求項４】使用するハードウェア構成に対応する管理
ビットと、使用しないハードウェア構成に対応する管理
ビットを有する管理メモリをパリティチェックによりチ
ェックする管理メモリチェック方法において、 前記管理ビットが入力されるゲード手段に対し、使用す
るハードウェア構成に対応するビットが入力されるもの
に対してはゲートをオンし、使用しないハードウェア構
成に対応するビットが入力されるものに対してはゲート
をオフするイネーブル信号を付与し、前記複数のゲート
手段の出力にもとづきチェック信号を出力し、前記管理
メモリに記入されたパリティ信号と、前記パリティ・チ
ェッカ・ジェネレータ手段で作成されたチェック信号と
を比較することを特徴とする管理メモリチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11192733A JP2001022648A (ja) | 1999-07-07 | 1999-07-07 | 管理メモリチェック装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11192733A JP2001022648A (ja) | 1999-07-07 | 1999-07-07 | 管理メモリチェック装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001022648A true JP2001022648A (ja) | 2001-01-26 |
Family
ID=16296172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11192733A Withdrawn JP2001022648A (ja) | 1999-07-07 | 1999-07-07 | 管理メモリチェック装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001022648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032860A (ja) * | 2013-07-31 | 2015-02-16 | 日本電気株式会社 | データ補正回路及びデータ補正方法 |
-
1999
- 1999-07-07 JP JP11192733A patent/JP2001022648A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032860A (ja) * | 2013-07-31 | 2015-02-16 | 日本電気株式会社 | データ補正回路及びデータ補正方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |