JPH11161559A - パリティチェック機能付き記憶装置 - Google Patents
パリティチェック機能付き記憶装置Info
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- JPH11161559A JPH11161559A JP9328497A JP32849797A JPH11161559A JP H11161559 A JPH11161559 A JP H11161559A JP 9328497 A JP9328497 A JP 9328497A JP 32849797 A JP32849797 A JP 32849797A JP H11161559 A JPH11161559 A JP H11161559A
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Abstract
(57)【要約】
【課題】 チップ数を減少してパリティチェックの動作
速度を向上する。 【解決手段】 メモリ１２1 〜１２4 の全ビットのライ
ト時には、パリティ演算回路２０によって通常のパリテ
ィ演算回路と同様のライト動作が行われる。任意のメモ
リ（例えば、１２1 ）を選んでライト動作を行う場合、
選択されていないメモリ１２2 〜１２4 のパリティビッ
トＰＢ2 〜ＰＢ4 に、無効なデータが書込まれてしまう
ため、選択されたメモリ１２1 を示すマスクデータＭＤ
をパリティデータＰＤと共にメモリ１３に書込む。リー
ド時には、パリティ演算回路２０によって通常のパリテ
ィ演算動作を行ってエラーを検出するが、マスクデータ
ＭＤを用いて、パリティデータＰＤ中のパリティビット
が無効であることが示されている場合、このエラーの発
生を中止する。
速度を向上する。 【解決手段】 メモリ１２1 〜１２4 の全ビットのライ
ト時には、パリティ演算回路２０によって通常のパリテ
ィ演算回路と同様のライト動作が行われる。任意のメモ
リ（例えば、１２1 ）を選んでライト動作を行う場合、
選択されていないメモリ１２2 〜１２4 のパリティビッ
トＰＢ2 〜ＰＢ4 に、無効なデータが書込まれてしまう
ため、選択されたメモリ１２1 を示すマスクデータＭＤ
をパリティデータＰＤと共にメモリ１３に書込む。リー
ド時には、パリティ演算回路２０によって通常のパリテ
ィ演算動作を行ってエラーを検出するが、マスクデータ
ＭＤを用いて、パリティデータＰＤ中のパリティビット
が無効であることが示されている場合、このエラーの発
生を中止する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、中央処理
装置（以下、「ＣＰＵ」という）のデータバス等に接続
されるパリティチェック機能付き記憶装置に関するもの
である。
装置（以下、「ＣＰＵ」という）のデータバス等に接続
されるパリティチェック機能付き記憶装置に関するもの
である。
【０００２】
【従来の技術】通常、パリティチェックは、Ｎビットの
データに対し、１ビットのパリティビットを付加し、こ
のパリティビットによってＮビットのデータ中に誤りが
ないか否かを検出する。メモリに対するパリティを付加
する場合には、最小の書込みを行う単位に対して１ビッ
トのパリティビットを付加して回路を構成する。例え
ば、３２ビットのメモリにパリティを付ける場合、書込
みを８ビット毎に行うときには８ビット毎に４ビットの
パリティビットを付加する必要がある。また、この４ビ
ットのパリティビットは、それぞれ独立に書込み可能で
ある必要がある。特に、コンピュータのＣＰＵ周辺回路
等に接続されるメモリは、高速化のために３２ビット以
上の多ビット構成がとられることが多い。また、ＣＰＵ
は処理単位が例えば８ビットのため、メモリへの書換え
は８ビット構成のバイト単位で行う。このため、従来の
パリティチェック機能付き記憶装置として、例えば図２
及び図３に示すような回路構成が知られている。
データに対し、１ビットのパリティビットを付加し、こ
のパリティビットによってＮビットのデータ中に誤りが
ないか否かを検出する。メモリに対するパリティを付加
する場合には、最小の書込みを行う単位に対して１ビッ
トのパリティビットを付加して回路を構成する。例え
ば、３２ビットのメモリにパリティを付ける場合、書込
みを８ビット毎に行うときには８ビット毎に４ビットの
パリティビットを付加する必要がある。また、この４ビ
ットのパリティビットは、それぞれ独立に書込み可能で
ある必要がある。特に、コンピュータのＣＰＵ周辺回路
等に接続されるメモリは、高速化のために３２ビット以
上の多ビット構成がとられることが多い。また、ＣＰＵ
は処理単位が例えば８ビットのため、メモリへの書換え
は８ビット構成のバイト単位で行う。このため、従来の
パリティチェック機能付き記憶装置として、例えば図２
及び図３に示すような回路構成が知られている。
【０００３】図２は、従来のパリティチェック機能付き
記憶装置を示す概略の構成図である。このパリティチェ
ック機能付き記憶装置は、８ビット構成の４個のメモリ
１1〜１4 を備えた３２ビット構成の記憶装置であり、
これに対するデータの書換えはバイトリード信号ＢＲ1
〜ＢＲ4 またはバイトライト信号ＢＷ1 〜ＢＷ4 に基づ
き８ビット単位（即ち、８ビットのリードデータＲＤ1
〜ＲＤ4 またはライトデータＷＤ1 〜ＷＤ4 ）で行われ
る。この場合、８ビットのみの書換えをするには、４つ
のパリティビットのうち１ビットのみ変化させ、残りが
変化しないようにする必要がある。このため、１ビット
単位で書換え可能な４個のメモリ２1 〜２4 がパリティ
演算回路３1 〜３4 のために必要となる。このような構
成のパリティチェック機能付き記憶装置では、例えば、
メモリ１1 に対して次のようにしてデータの書換えが行
われる。
記憶装置を示す概略の構成図である。このパリティチェ
ック機能付き記憶装置は、８ビット構成の４個のメモリ
１1〜１4 を備えた３２ビット構成の記憶装置であり、
これに対するデータの書換えはバイトリード信号ＢＲ1
〜ＢＲ4 またはバイトライト信号ＢＷ1 〜ＢＷ4 に基づ
き８ビット単位（即ち、８ビットのリードデータＲＤ1
〜ＲＤ4 またはライトデータＷＤ1 〜ＷＤ4 ）で行われ
る。この場合、８ビットのみの書換えをするには、４つ
のパリティビットのうち１ビットのみ変化させ、残りが
変化しないようにする必要がある。このため、１ビット
単位で書換え可能な４個のメモリ２1 〜２4 がパリティ
演算回路３1 〜３4 のために必要となる。このような構
成のパリティチェック機能付き記憶装置では、例えば、
メモリ１1 に対して次のようにしてデータの書換えが行
われる。
【０００４】メモリ１1 に対してデータの書込みを行う
場合、ＣＰＵ等からバイトライト信号ＢＷ1 及び８ビッ
トのライトデータＷＤ1 が与えられる。バイトライト信
号ＢＷ1 によってメモリ１1 及びメモリ２1 がライトモ
ードになる。８ビットのライトデータＷＤ1 がパリティ
演算回路３1 に入力されると、該パリティ演算回路３1
では、入力された８ビットのライトデータＷＤ1 をその
まま出力してメモリ１1 に書込む。さらに、パリティ演
算回路３1 では、入力された８ビットのライトデータＷ
Ｄ1 に基づき、１ビットのパリティビットを生成し、メ
モリ２1 に書込む。メモリ１1 から８ビットのリードデ
ータＲＤ1 を読出す場合、ＣＰＵ等からバイトリード信
号ＢＲ1 が与えられ、メモリ１1 及びメモリ２1 がリー
ドモードになる。リードモードになると、メモリ１1 か
ら８ビットのリードデータＲＤ1 が読出されると共に、
メモリ２1 から１ビットのパリティビットが読出され、
これらがパリティ演算回路３1 に与えられる。パリティ
演算回路３1 では、入力された１ビットのパリティビッ
トに基づき、入力された８ビットのリードデータＲＤ1
のパリティチェックを行ってデータに誤りがないか否か
を検出すると共に、その入力された８ビットのリードデ
ータＲＤ1 をそのまま出力する。
場合、ＣＰＵ等からバイトライト信号ＢＷ1 及び８ビッ
トのライトデータＷＤ1 が与えられる。バイトライト信
号ＢＷ1 によってメモリ１1 及びメモリ２1 がライトモ
ードになる。８ビットのライトデータＷＤ1 がパリティ
演算回路３1 に入力されると、該パリティ演算回路３1
では、入力された８ビットのライトデータＷＤ1 をその
まま出力してメモリ１1 に書込む。さらに、パリティ演
算回路３1 では、入力された８ビットのライトデータＷ
Ｄ1 に基づき、１ビットのパリティビットを生成し、メ
モリ２1 に書込む。メモリ１1 から８ビットのリードデ
ータＲＤ1 を読出す場合、ＣＰＵ等からバイトリード信
号ＢＲ1 が与えられ、メモリ１1 及びメモリ２1 がリー
ドモードになる。リードモードになると、メモリ１1 か
ら８ビットのリードデータＲＤ1 が読出されると共に、
メモリ２1 から１ビットのパリティビットが読出され、
これらがパリティ演算回路３1 に与えられる。パリティ
演算回路３1 では、入力された１ビットのパリティビッ
トに基づき、入力された８ビットのリードデータＲＤ1
のパリティチェックを行ってデータに誤りがないか否か
を検出すると共に、その入力された８ビットのリードデ
ータＲＤ1 をそのまま出力する。
【０００５】図２のパリティチェック機能付き記憶装置
では、１ビット単位で書換え可能な４個のメモリ２1 〜
２4 がパリティ演算のために必要となるので、該メモリ
２1〜２4 の数を減らすために、例えば図３のようなパ
リティチェック機能付き記憶装置が提案されている。図
３は、従来の他のパリティチェック機能付き記憶装置を
示す概略の構成図である。このパリティチェック機能付
き記憶装置では、図２の１ビット構成のメモリ２1 〜２
4 に代えて４ビット構成のメモリ２が設けられ、さらに
４個のパリティ演算回路３1 〜３4 に代えて１個のパリ
ティ演算回路３が設けられている。パリティ演算回路３
は、ＣＰＵ等から与えられるバイトリード信号ＢＲ1 〜
ＢＲ4 あるいはバイトライト信号ＢＷ1 〜ＢＷ4 を入力
し、リードモディファイライト用のライト信号Ｗを生成
すると共に、４ビットのパリティビットＰＢ1 〜ＰＢ4
からなるパリティデータＰＤを生成し、さらにメモリ１
1 〜１4 から読出されたリードデータＲＤ1 〜ＲＤ4 の
パリティチェックを行う機能を有している。
では、１ビット単位で書換え可能な４個のメモリ２1 〜
２4 がパリティ演算のために必要となるので、該メモリ
２1〜２4 の数を減らすために、例えば図３のようなパ
リティチェック機能付き記憶装置が提案されている。図
３は、従来の他のパリティチェック機能付き記憶装置を
示す概略の構成図である。このパリティチェック機能付
き記憶装置では、図２の１ビット構成のメモリ２1 〜２
4 に代えて４ビット構成のメモリ２が設けられ、さらに
４個のパリティ演算回路３1 〜３4 に代えて１個のパリ
ティ演算回路３が設けられている。パリティ演算回路３
は、ＣＰＵ等から与えられるバイトリード信号ＢＲ1 〜
ＢＲ4 あるいはバイトライト信号ＢＷ1 〜ＢＷ4 を入力
し、リードモディファイライト用のライト信号Ｗを生成
すると共に、４ビットのパリティビットＰＢ1 〜ＰＢ4
からなるパリティデータＰＤを生成し、さらにメモリ１
1 〜１4 から読出されたリードデータＲＤ1 〜ＲＤ4 の
パリティチェックを行う機能を有している。
【０００６】例えば、メモリ１1 に８ビットのライトデ
ータＷＤ1 を書込む場合、ＣＰＵ等からバイトライト信
号ＢＷ1 がパリティ演算回路３に与えられる。パリティ
演算回路３では、メモリ１1 〜１4 及びメモリ２をライ
トモードにする。ライトモードになったメモリ１1 で
は、ＣＰＵ等から与えられる８ビットのライトデータＷ
Ｄ1 を格納する。パリティ演算回路３では、バイトライ
ト信号ＢＷ1 に基づき、１ビットのパリティビットＰＢ
1 を生成すると共に、他の３ビットのパリティビットＰ
Ｂ2 〜ＰＢ4 に所定の値を与え、これらの４ビットのパ
リティビットＰＢ1 〜ＰＢ4 からなるパリティデータＰ
Ｄを生成してメモリ２に書込む。また、メモリ１1 から
８ビットのリードデータＲＤ1 を読出す場合、ＣＰＵ等
からバイトリード信号ＢＲ1 がパリティ演算回路３に与
えられる。パリティ演算回路３では、メモリ１1 〜１4
をリードモードにする。リードモードになったメモリ１
1 から、８ビットのリードデータＲＤ1 が読出される。
仮に、パリティ演算回路３において、メモリ２に書込ま
れた４ビットのパリティデータＰＤを読出し、このパリ
ティデータＰＤに基づいて、読出されたリードデータＲ
Ｄ1 のパリティチェックを行おうとすると、４ビットの
パリティデータＰＤのうちの１ビットのパリティビット
ＰＢ1 のみが正しい値で、他の３ビットのパリティビッ
トＰＢ2 〜ＰＢ4 が誤りの値であるので、正しいパリテ
ィチェックを行うことができない。
ータＷＤ1 を書込む場合、ＣＰＵ等からバイトライト信
号ＢＷ1 がパリティ演算回路３に与えられる。パリティ
演算回路３では、メモリ１1 〜１4 及びメモリ２をライ
トモードにする。ライトモードになったメモリ１1 で
は、ＣＰＵ等から与えられる８ビットのライトデータＷ
Ｄ1 を格納する。パリティ演算回路３では、バイトライ
ト信号ＢＷ1 に基づき、１ビットのパリティビットＰＢ
1 を生成すると共に、他の３ビットのパリティビットＰ
Ｂ2 〜ＰＢ4 に所定の値を与え、これらの４ビットのパ
リティビットＰＢ1 〜ＰＢ4 からなるパリティデータＰ
Ｄを生成してメモリ２に書込む。また、メモリ１1 から
８ビットのリードデータＲＤ1 を読出す場合、ＣＰＵ等
からバイトリード信号ＢＲ1 がパリティ演算回路３に与
えられる。パリティ演算回路３では、メモリ１1 〜１4
をリードモードにする。リードモードになったメモリ１
1 から、８ビットのリードデータＲＤ1 が読出される。
仮に、パリティ演算回路３において、メモリ２に書込ま
れた４ビットのパリティデータＰＤを読出し、このパリ
ティデータＰＤに基づいて、読出されたリードデータＲ
Ｄ1 のパリティチェックを行おうとすると、４ビットの
パリティデータＰＤのうちの１ビットのパリティビット
ＰＢ1 のみが正しい値で、他の３ビットのパリティビッ
トＰＢ2 〜ＰＢ4 が誤りの値であるので、正しいパリテ
ィチェックを行うことができない。
【０００７】そこで、図３のパリティ演算回路３では、
一度メモリ１1 〜１4 からリードデータＲＤ1 〜ＲＤ4
の読出しを行い、正しい４ビットのパリティデータＰＤ
を生成し、この正しい４ビットのパリティデータＰＤに
基づいて、メモリ２に格納された誤りのビットのみを書
換える。その後、リードモディファイライト用のライト
信号Ｗを出力し、再度メモリ１1 〜１4 からリードデー
タＲＤ1 〜ＲＤ4 を読出すと共に、メモリ２から正しい
４ビットのパリティデータＰＤを読出し、この正しい４
ビットのパリティデータＰＤに基づいて、メモリ１1 か
ら読出したリードデータＲＤ1 に誤りがないか否かのパ
リティチェックを行うようにしている。
一度メモリ１1 〜１4 からリードデータＲＤ1 〜ＲＤ4
の読出しを行い、正しい４ビットのパリティデータＰＤ
を生成し、この正しい４ビットのパリティデータＰＤに
基づいて、メモリ２に格納された誤りのビットのみを書
換える。その後、リードモディファイライト用のライト
信号Ｗを出力し、再度メモリ１1 〜１4 からリードデー
タＲＤ1 〜ＲＤ4 を読出すと共に、メモリ２から正しい
４ビットのパリティデータＰＤを読出し、この正しい４
ビットのパリティデータＰＤに基づいて、メモリ１1 か
ら読出したリードデータＲＤ1 に誤りがないか否かのパ
リティチェックを行うようにしている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
図２及び図３のパリティチェック機能付き記憶装置で
は、次の（ａ），（ｂ）のような課題があった。 （ａ） 図３のパリティチェック機能付き記憶装置で
は、パリティビット格納用のメモリ２の数を図２の記憶
装置よりも少なくすることができるが、パリティ演算回
路３によってパリティチェックを行う場合、一度リード
を行い、必要なビットのみ変化させてから再度ライトす
るようになっているので、リードするタイミングの作成
のために動作速度が遅くなってしまう。 （ｂ） ＣＰＵ等は処理単位が例えば８ビットのため、
メモリ１1 〜１4 への書換えはバイト単位で行う。しか
し、実際のデータは、３２ビットの中に異なる４種類の
バイトデータが記録されることはまれで、１バイトや２
バイトの有効データを書込み、残りは未使用となること
が多い。このような場合の読出し時には、有効なデータ
のパリティチェックができればよく、それ以外のデータ
についてはパリティチェックの必要はない。それにもか
かわらず、従来の図２や図３のような記憶装置では、パ
リティを全バイトについてチェックしており、これによ
りチップの増加、及び速度の低下等の弊害が発生してい
る。本発明は、前記従来技術が持っていた課題を解決
し、パリティビット格納用のメモリのチップ数を増加さ
せることなく、パリティチェックの動作速度を向上でき
るパリティチェック機能付き記憶装置を提供することを
目的とする。
図２及び図３のパリティチェック機能付き記憶装置で
は、次の（ａ），（ｂ）のような課題があった。 （ａ） 図３のパリティチェック機能付き記憶装置で
は、パリティビット格納用のメモリ２の数を図２の記憶
装置よりも少なくすることができるが、パリティ演算回
路３によってパリティチェックを行う場合、一度リード
を行い、必要なビットのみ変化させてから再度ライトす
るようになっているので、リードするタイミングの作成
のために動作速度が遅くなってしまう。 （ｂ） ＣＰＵ等は処理単位が例えば８ビットのため、
メモリ１1 〜１4 への書換えはバイト単位で行う。しか
し、実際のデータは、３２ビットの中に異なる４種類の
バイトデータが記録されることはまれで、１バイトや２
バイトの有効データを書込み、残りは未使用となること
が多い。このような場合の読出し時には、有効なデータ
のパリティチェックができればよく、それ以外のデータ
についてはパリティチェックの必要はない。それにもか
かわらず、従来の図２や図３のような記憶装置では、パ
リティを全バイトについてチェックしており、これによ
りチップの増加、及び速度の低下等の弊害が発生してい
る。本発明は、前記従来技術が持っていた課題を解決
し、パリティビット格納用のメモリのチップ数を増加さ
せることなく、パリティチェックの動作速度を向上でき
るパリティチェック機能付き記憶装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明では、パリティ
チェック機能付き記憶装置において、Ｍビット（但し、
Ｍは２以上の整数）で構成された１バイトデータをバイ
トライト信号に基づきそれぞれ格納し、この格納された
１バイトデータをバイトリード信号に基づきそれぞれ出
力するＮ個（但し、Ｎは２以上の整数）の第１のメモリ
と、Ｎビットのパリティデータを格納すると共に、該パ
リティデータ中の無効なパリティビット情報を示すＮビ
ットのマスクデータを格納する第２のメモリと、パリテ
ィ演算回路とを備えている。前記パリティ演算回路は、
ライト時には、前記バイトライト信号に基づき前記バイ
トデータから前記パリティデータを生成すると共に、該
バイトライト信号から前記マスクデータを生成し、これ
らのパリティデータ及びマスクデータを前記第２のメモ
リに書込み、リード時には、前記バイトリード信号に基
づいて前記第２のメモリから前記パリティデータ及びマ
スクデータを読出し、該パリティデータ中の無効なパリ
ティビットを該マスクデータでマスクして有効なパリテ
ィビットを用いて、前記第１のメモリから読出されたバ
イトデータのパリティチェックを行う回路である。
に、本発明のうちの請求項１に係る発明では、パリティ
チェック機能付き記憶装置において、Ｍビット（但し、
Ｍは２以上の整数）で構成された１バイトデータをバイ
トライト信号に基づきそれぞれ格納し、この格納された
１バイトデータをバイトリード信号に基づきそれぞれ出
力するＮ個（但し、Ｎは２以上の整数）の第１のメモリ
と、Ｎビットのパリティデータを格納すると共に、該パ
リティデータ中の無効なパリティビット情報を示すＮビ
ットのマスクデータを格納する第２のメモリと、パリテ
ィ演算回路とを備えている。前記パリティ演算回路は、
ライト時には、前記バイトライト信号に基づき前記バイ
トデータから前記パリティデータを生成すると共に、該
バイトライト信号から前記マスクデータを生成し、これ
らのパリティデータ及びマスクデータを前記第２のメモ
リに書込み、リード時には、前記バイトリード信号に基
づいて前記第２のメモリから前記パリティデータ及びマ
スクデータを読出し、該パリティデータ中の無効なパリ
ティビットを該マスクデータでマスクして有効なパリテ
ィビットを用いて、前記第１のメモリから読出されたバ
イトデータのパリティチェックを行う回路である。
【００１０】請求項２に係る発明では、請求項１のパリ
ティチェック機能付き記憶装置において、前記Ｍビット
を８ビット構成にしている。請求項３に係る発明では、
請求項１または２のパリティチェック機能付き記憶装置
を、ＣＰＵのデータバスに接続している。このような構
成を採用したことにより、ライト時にＣＰＵ等からバイ
トライト信号が与えられると、パリティ演算回路では、
ＣＰＵ等から与えられるバイトデータからパリティデー
タを生成すると共にバイトライト信号からマスクデータ
を生成し、これらのパリティデータ及びマスクデータを
第２のメモリに書込む。また、リード時にＣＰＵ等から
バイトリード信号が与えられると、パリティ演算回路で
は、第２のメモリからパリティデータ及びマスクデータ
を読出し、該パリティデータ中の無効なパリティビット
を該マスクデータでマスクし、有効なパリティビットを
用いて、第１のメモリから読出されたバイトデータのパ
リティチェックを行う。
ティチェック機能付き記憶装置において、前記Ｍビット
を８ビット構成にしている。請求項３に係る発明では、
請求項１または２のパリティチェック機能付き記憶装置
を、ＣＰＵのデータバスに接続している。このような構
成を採用したことにより、ライト時にＣＰＵ等からバイ
トライト信号が与えられると、パリティ演算回路では、
ＣＰＵ等から与えられるバイトデータからパリティデー
タを生成すると共にバイトライト信号からマスクデータ
を生成し、これらのパリティデータ及びマスクデータを
第２のメモリに書込む。また、リード時にＣＰＵ等から
バイトリード信号が与えられると、パリティ演算回路で
は、第２のメモリからパリティデータ及びマスクデータ
を読出し、該パリティデータ中の無効なパリティビット
を該マスクデータでマスクし、有効なパリティビットを
用いて、第１のメモリから読出されたバイトデータのパ
リティチェックを行う。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態を示す
パリティチェック機能付き記憶装置の概略の構成図であ
る。このパリティチェック機能付き記憶装置は、Ｍビッ
ト（例えば、８ビット）で構成された１バイトデータを
バイトライト信号ＢＷ1 〜ＢＷ4 に基づきそれぞれ格納
し、この格納された１バイトデータをバイトリード信号
ＢＲ1 〜ＢＲ4 に基づきそれぞれ出力するＮ個（例え
ば、４個）の８ビット構成の第１のメモリ１２1 〜１２
4 と、Ｎビット（例えば、４ビット）のパリティビット
ＰＢ1 〜ＰＢ4からなるパリティデータＰＤを格納する
と共に、該パリティデータＰＤ中の無効なパリティビッ
ト情報を示すＮビット（例えば、４ビット）のマスクデ
ータＭＤを格納する８ビット構成の第２のメモリ１３と
を備え、これらのメモリ１２1 〜１２4 ，１３にパリテ
ィ演算回路２０が接続されている。パリティ演算回路２
０は、ライト時には、バイトライト信号ＢＷ1 〜ＢＷ4
に基づき８ビットのライトデータＷＤ1 〜ＷＤ4 から４
ビットのパリティデータＰＤを生成すると共に、該バイ
トライト信号ＢＷ1 〜ＢＷ4 から４ビットのマスクデー
タＭＤを生成し、これらのパリティデータＰＤ及びマス
クデータＭＤをメモリ１３に書込み、リード時には、バ
イトリード信号ＢＲ1 〜ＢＲ4 に基づいてメモリ１３か
らパリティデータＰＤ及びマスクデータＭＤを読出し、
該パリティデータＰＤ中の無効なパリティビットを該マ
スクデータＭＤでマスクした有効なパリティビットを用
いて、メモリ１２1 〜１２4 から読出されたリードデー
タＲＤ1 〜ＲＤ4 のパリティチェックを行う回路であ
る。パリティ演算回路２０は、４バイト分の回路で構成
され、この１バイト分の構成例が図４に示されている。
パリティチェック機能付き記憶装置の概略の構成図であ
る。このパリティチェック機能付き記憶装置は、Ｍビッ
ト（例えば、８ビット）で構成された１バイトデータを
バイトライト信号ＢＷ1 〜ＢＷ4 に基づきそれぞれ格納
し、この格納された１バイトデータをバイトリード信号
ＢＲ1 〜ＢＲ4 に基づきそれぞれ出力するＮ個（例え
ば、４個）の８ビット構成の第１のメモリ１２1 〜１２
4 と、Ｎビット（例えば、４ビット）のパリティビット
ＰＢ1 〜ＰＢ4からなるパリティデータＰＤを格納する
と共に、該パリティデータＰＤ中の無効なパリティビッ
ト情報を示すＮビット（例えば、４ビット）のマスクデ
ータＭＤを格納する８ビット構成の第２のメモリ１３と
を備え、これらのメモリ１２1 〜１２4 ，１３にパリテ
ィ演算回路２０が接続されている。パリティ演算回路２
０は、ライト時には、バイトライト信号ＢＷ1 〜ＢＷ4
に基づき８ビットのライトデータＷＤ1 〜ＷＤ4 から４
ビットのパリティデータＰＤを生成すると共に、該バイ
トライト信号ＢＷ1 〜ＢＷ4 から４ビットのマスクデー
タＭＤを生成し、これらのパリティデータＰＤ及びマス
クデータＭＤをメモリ１３に書込み、リード時には、バ
イトリード信号ＢＲ1 〜ＢＲ4 に基づいてメモリ１３か
らパリティデータＰＤ及びマスクデータＭＤを読出し、
該パリティデータＰＤ中の無効なパリティビットを該マ
スクデータＭＤでマスクした有効なパリティビットを用
いて、メモリ１２1 〜１２4 から読出されたリードデー
タＲＤ1 〜ＲＤ4 のパリティチェックを行う回路であ
る。パリティ演算回路２０は、４バイト分の回路で構成
され、この１バイト分の構成例が図４に示されている。
【００１２】図４は、図１中のパリティ演算回路２０の
１バイト分を示す構成図である。この１バイト分の回路
は、メモリ１２1 へ書込むための８ビットのライトデー
タＷＤ1 から、メモリ１３へ書込むための１ビットのパ
リティビットＰＢ1 を生成する排他的論理和（以下、
「ＸＯＲ」という）ゲート群２１と、メモリ１２1，１
３をライトモードにするためのバイトライト信号ＢＷ1
を反転して該メモリ１３に書込むための４ビットのマス
クデータＭＤを生成する否定（以下、「ＮＯＴ」とい
う）ゲート２２と、該ＸＯＲゲート群２１に接続された
ＸＯＲゲート２３及び論理積（以下、「ＡＮＤ」とい
う）２４からなるマスク付きパリティチェック回路と
で、構成されている。ＸＯＲゲート２３は、メモリ１２
1 から読出されＸＯＲゲート群２１を介して与えられる
８ビットのリードデータＲＤ1 と、メモリ１３から読出
されたパリティビットＰＢ1 とを入力し、これらの排他
的論理和をとってこの論理結果をＡＮＤゲート２４に与
える回路である。ＡＮＤゲート２４は、ＸＯＲゲート２
３の出力信号と、メモリ１３から読出されたマスクデー
タＭＤとの論理積をとって、パリティエラー信号ＰＥを
出力する回路である。
１バイト分を示す構成図である。この１バイト分の回路
は、メモリ１２1 へ書込むための８ビットのライトデー
タＷＤ1 から、メモリ１３へ書込むための１ビットのパ
リティビットＰＢ1 を生成する排他的論理和（以下、
「ＸＯＲ」という）ゲート群２１と、メモリ１２1，１
３をライトモードにするためのバイトライト信号ＢＷ1
を反転して該メモリ１３に書込むための４ビットのマス
クデータＭＤを生成する否定（以下、「ＮＯＴ」とい
う）ゲート２２と、該ＸＯＲゲート群２１に接続された
ＸＯＲゲート２３及び論理積（以下、「ＡＮＤ」とい
う）２４からなるマスク付きパリティチェック回路と
で、構成されている。ＸＯＲゲート２３は、メモリ１２
1 から読出されＸＯＲゲート群２１を介して与えられる
８ビットのリードデータＲＤ1 と、メモリ１３から読出
されたパリティビットＰＢ1 とを入力し、これらの排他
的論理和をとってこの論理結果をＡＮＤゲート２４に与
える回路である。ＡＮＤゲート２４は、ＸＯＲゲート２
３の出力信号と、メモリ１３から読出されたマスクデー
タＭＤとの論理積をとって、パリティエラー信号ＰＥを
出力する回路である。
【００１３】図５は、図１のパリティチェック機能付き
記憶装置をＣＰＵのデータバスに利用した形態を示す構
成図である。コンピュータ等には、装置をプログラム制
御するＣＰＵ１０が設けられ、このＣＰＵ１０と周辺回
路がデータ伝送用のデータバス１１によって接続されて
いる。データバス１１上のデータを一時格納するため
に、このデータバス１１に４個のメモリ１２1 〜１２4
からなる３２ビットのメモリ１２が接続されると共に、
パリティ演算回路２０が接続されている。このパリティ
演算回路２０には、４ビットのパリティデータＰＤ及び
４ビットのマスクデータＭＤを伝送する信号線を介し
て、８ビットのメモリ１３が接続されている。メモリ１
２及びパリティ演算回路２０に与えるライトデータＷＤ
1 〜ＷＤ4 及びリードデータＲＤ1 〜ＲＤ4と、バイト
ライト信号ＢＷ1 〜ＢＷ4 及びバイトリード信号ＢＲ1
〜ＢＲ4 とは、ＣＰＵ１０等から供給されるようになっ
ている。
記憶装置をＣＰＵのデータバスに利用した形態を示す構
成図である。コンピュータ等には、装置をプログラム制
御するＣＰＵ１０が設けられ、このＣＰＵ１０と周辺回
路がデータ伝送用のデータバス１１によって接続されて
いる。データバス１１上のデータを一時格納するため
に、このデータバス１１に４個のメモリ１２1 〜１２4
からなる３２ビットのメモリ１２が接続されると共に、
パリティ演算回路２０が接続されている。このパリティ
演算回路２０には、４ビットのパリティデータＰＤ及び
４ビットのマスクデータＭＤを伝送する信号線を介し
て、８ビットのメモリ１３が接続されている。メモリ１
２及びパリティ演算回路２０に与えるライトデータＷＤ
1 〜ＷＤ4 及びリードデータＲＤ1 〜ＲＤ4と、バイト
ライト信号ＢＷ1 〜ＢＷ4 及びバイトリード信号ＢＲ1
〜ＢＲ4 とは、ＣＰＵ１０等から供給されるようになっ
ている。
【００１４】次に、以上のように構成される本実施形態
の動作を説明する。例えば、図５の３２ビットのメモリ
１２を、図１に示すように８ビットを単位とし、異なる
サイズでのライト動作が行われる場合を考える。３２ビ
ットのライト時には、従来の図２とほぼ同様のライト動
作が行われる。即ち、ＣＰＵ１０からバイトライト信号
ＢＷ1 〜ＢＷ4 が与えられ、図１の４個のメモリ１２1
〜１２4 がライトモードになり、データバス１１上のラ
イトデータＷＤ1 〜ＷＤ4 が各メモリ１２1 〜１２4 に
書込まれる。この際、パリティ演算回路２０では、ライ
トデータＷＤ1 〜ＷＤ4 から４ビットのパリティデータ
ＰＤを生成すると共に、バイトライト信号ＢＷ1 〜ＢＷ
4 から４ビットのマスクデータＭＤを生成し、これらの
パリティデータＰＤ及びマスクデータＭＤをメモリ１３
に書込む。
の動作を説明する。例えば、図５の３２ビットのメモリ
１２を、図１に示すように８ビットを単位とし、異なる
サイズでのライト動作が行われる場合を考える。３２ビ
ットのライト時には、従来の図２とほぼ同様のライト動
作が行われる。即ち、ＣＰＵ１０からバイトライト信号
ＢＷ1 〜ＢＷ4 が与えられ、図１の４個のメモリ１２1
〜１２4 がライトモードになり、データバス１１上のラ
イトデータＷＤ1 〜ＷＤ4 が各メモリ１２1 〜１２4 に
書込まれる。この際、パリティ演算回路２０では、ライ
トデータＷＤ1 〜ＷＤ4 から４ビットのパリティデータ
ＰＤを生成すると共に、バイトライト信号ＢＷ1 〜ＢＷ
4 から４ビットのマスクデータＭＤを生成し、これらの
パリティデータＰＤ及びマスクデータＭＤをメモリ１３
に書込む。
【００１５】一方、任意のバイト（例えば、メモリ１２
1 ）を選んでライト動作を行う場合には、ＣＰＵ１０か
らバイトライト信号ＢＷ1 が与えられ、メモリ１２1 の
みがライトモードになる。これにより、データバス１１
上のライトデータＷＤ1 がメモリ１２1 に書込まれる。
この際、パリティ演算回路２０において、データバス１
１上のライトデータＷＤ1 に基づきＸＯＲゲート群２１
によって、メモリ１２1 に対応するパリティビットＰＢ
1 が生成される。ところが、選択されていないバイト
（即ち、メモリ１２2 〜１２4 ）に対応するパリティビ
ットＰＢ2 〜ＰＢ4 には、無効なデータが与えられ、こ
れがメモリ１３に書込まれてしまう。つまり、選択され
ていないバイトのパリティビットＰＢ2 〜ＰＢ4 に無効
なデータが書込まれてしまって不都合が生じる。そこ
で、これを防止するために本実施形態では、選択された
バイト（例えば、メモリ１２1 ）を示すマスクデータＭ
ＤをＮＯＴゲート２２で生成し、このマスクデータＭＤ
を４ビットのパリティビットＰＢ1 〜ＰＢ4 からなるパ
リティデータＰＤと共にメモリ１３に書込む。
1 ）を選んでライト動作を行う場合には、ＣＰＵ１０か
らバイトライト信号ＢＷ1 が与えられ、メモリ１２1 の
みがライトモードになる。これにより、データバス１１
上のライトデータＷＤ1 がメモリ１２1 に書込まれる。
この際、パリティ演算回路２０において、データバス１
１上のライトデータＷＤ1 に基づきＸＯＲゲート群２１
によって、メモリ１２1 に対応するパリティビットＰＢ
1 が生成される。ところが、選択されていないバイト
（即ち、メモリ１２2 〜１２4 ）に対応するパリティビ
ットＰＢ2 〜ＰＢ4 には、無効なデータが与えられ、こ
れがメモリ１３に書込まれてしまう。つまり、選択され
ていないバイトのパリティビットＰＢ2 〜ＰＢ4 に無効
なデータが書込まれてしまって不都合が生じる。そこ
で、これを防止するために本実施形態では、選択された
バイト（例えば、メモリ１２1 ）を示すマスクデータＭ
ＤをＮＯＴゲート２２で生成し、このマスクデータＭＤ
を４ビットのパリティビットＰＢ1 〜ＰＢ4 からなるパ
リティデータＰＤと共にメモリ１３に書込む。
【００１６】また、リード動作時には、ＣＰＵ１０から
バイトリード信号ＢＲ1 〜ＢＲ4 が与えられてメモリ１
２1 〜１２4 がリードモードになり、これらのメモリ１
２1〜１２4 からリードデータＲＤ1 〜ＲＤ4 が読出さ
れてデータバス１１へ出力される。パリティ演算回路２
０では、ＸＯＲゲート群２１及びＸＯＲゲート２３によ
り、メモリから読出されたリードデータＲＤ1 〜ＲＤ4
と、メモリ１３から読出されたパリティデータＰＤとか
ら、パリティチェックを行ってエラーを検出する。この
ように、リード動作時には、通常のパリティ演算動作を
行ってエラーを検出するが、メモリ１３から読出された
マスクデータＭＤを用いて、パリティビット（例えば、
ＰＢ2 〜ＰＢ4 ）が無効であることが示されている場
合、ＡＮＤゲート２４によってそのエラー（即ち、パリ
ティエラー信号ＰＥ）の発生を中止する。
バイトリード信号ＢＲ1 〜ＢＲ4 が与えられてメモリ１
２1 〜１２4 がリードモードになり、これらのメモリ１
２1〜１２4 からリードデータＲＤ1 〜ＲＤ4 が読出さ
れてデータバス１１へ出力される。パリティ演算回路２
０では、ＸＯＲゲート群２１及びＸＯＲゲート２３によ
り、メモリから読出されたリードデータＲＤ1 〜ＲＤ4
と、メモリ１３から読出されたパリティデータＰＤとか
ら、パリティチェックを行ってエラーを検出する。この
ように、リード動作時には、通常のパリティ演算動作を
行ってエラーを検出するが、メモリ１３から読出された
マスクデータＭＤを用いて、パリティビット（例えば、
ＰＢ2 〜ＰＢ4 ）が無効であることが示されている場
合、ＡＮＤゲート２４によってそのエラー（即ち、パリ
ティエラー信号ＰＥ）の発生を中止する。
【００１７】以上のように、本実施形態では、次のよう
な効果がある。現在製品化されているメモリには、大き
く分けて、多ビット品と１ビット構成のものとがある
が、その書換え単位は多ビット品では例えば８ビット単
位であることが多い。従来の図２のようなメモリ構成を
とった場合、通常は３２ビットのメモリ１1 〜１4 に対
し、１ビット構成の４個のメモリ２1 〜２4 を設けるこ
とになり、最低でも５個のチップが必要となってしま
う。これに対し、本実施形態では、リード動作時におい
て、パリティ演算回路２０で通常のパリティ演算動作を
行ってエラーを検出するが、マスクデータＭＤを用い
て、パリティビット（例えば、ＰＢ2 〜ＰＢ4 ）が無効
であることが示されている場合、このエラーの発生を中
止するようにしている。そのため、４個のメモリ１２1
〜１２4 からなる３２ビットのメモリ１２に対して８ビ
ット構成のメモリ１３を１個追加すればよく、最低２チ
ップでパリティチェック機能付き記憶装置を構成するこ
とができる。これにより、チップ数を減少し、さらにパ
リティチェックの動作速度を高速化できるという効果が
ある。
な効果がある。現在製品化されているメモリには、大き
く分けて、多ビット品と１ビット構成のものとがある
が、その書換え単位は多ビット品では例えば８ビット単
位であることが多い。従来の図２のようなメモリ構成を
とった場合、通常は３２ビットのメモリ１1 〜１4 に対
し、１ビット構成の４個のメモリ２1 〜２4 を設けるこ
とになり、最低でも５個のチップが必要となってしま
う。これに対し、本実施形態では、リード動作時におい
て、パリティ演算回路２０で通常のパリティ演算動作を
行ってエラーを検出するが、マスクデータＭＤを用い
て、パリティビット（例えば、ＰＢ2 〜ＰＢ4 ）が無効
であることが示されている場合、このエラーの発生を中
止するようにしている。そのため、４個のメモリ１２1
〜１２4 からなる３２ビットのメモリ１２に対して８ビ
ット構成のメモリ１３を１個追加すればよく、最低２チ
ップでパリティチェック機能付き記憶装置を構成するこ
とができる。これにより、チップ数を減少し、さらにパ
リティチェックの動作速度を高速化できるという効果が
ある。
【００１８】なお、本発明は上記実施形態に限定され
ず、種々の変形や利用形態が可能である。このような変
形や利用形態としては、例えば、次の（ｉ）〜(iii）の
ようなものがある。 （ｉ） 実施形態では、１バイトデータを例えば８ビッ
トで構成した例を示したが、この１バイトデータを８ビ
ット以外の任意のビットで構成してもよい。また、メモ
リ１２1 〜１２4 を４個以外の数にしたり、メモリ１３
を８ビット以外のビット数で構成してもよい。 （ii） パリティ演算回路２０は、図４の構成に限定さ
れず、他の構成に変更することも可能である。例えば、
ＡＮＤゲート２４を否定論理和（ＮＯＲ）に置換え、Ｎ
ＯＴゲート２２を、信号をそのまま通過させる構成等に
しても、上記実施形態とほぼ同様の作用、効果が得られ
る。 (iii） 図５では、図１のパリティチェック機能付き記
憶装置をＣＰＵ１０のデータバス１１に利用した形態を
示したが、該パリティチェック機能付き記憶装置を他の
用途に使用することも可能である。
ず、種々の変形や利用形態が可能である。このような変
形や利用形態としては、例えば、次の（ｉ）〜(iii）の
ようなものがある。 （ｉ） 実施形態では、１バイトデータを例えば８ビッ
トで構成した例を示したが、この１バイトデータを８ビ
ット以外の任意のビットで構成してもよい。また、メモ
リ１２1 〜１２4 を４個以外の数にしたり、メモリ１３
を８ビット以外のビット数で構成してもよい。 （ii） パリティ演算回路２０は、図４の構成に限定さ
れず、他の構成に変更することも可能である。例えば、
ＡＮＤゲート２４を否定論理和（ＮＯＲ）に置換え、Ｎ
ＯＴゲート２２を、信号をそのまま通過させる構成等に
しても、上記実施形態とほぼ同様の作用、効果が得られ
る。 (iii） 図５では、図１のパリティチェック機能付き記
憶装置をＣＰＵ１０のデータバス１１に利用した形態を
示したが、該パリティチェック機能付き記憶装置を他の
用途に使用することも可能である。
【００１９】
【発明の効果】以上詳細に説明したように、本発明の請
求項１、２及び３に係る発明によれば、任意の第１のメ
モリを選んでライト動作を行う場合には、選択されてい
ない第１のメモリのパリティビットに無効なデータが現
れてこれが第２のメモリに書込まれてしまうため、選択
された第１のメモリを示すマスクデータをパリティビッ
トと共に第２のメモリに書込み、リード動作時には、通
常のパリティ演算動作を行ってエラーを検出するが、マ
スクデータを用いて、パリティビットが無効であること
が示されている場合、このエラーの発生を中止するよう
にしている。これにより、的確なパリティチェックが行
え、第２のメモリのチップ数を減少できると共に、パリ
ティチェックの動作速度を向上できる。
求項１、２及び３に係る発明によれば、任意の第１のメ
モリを選んでライト動作を行う場合には、選択されてい
ない第１のメモリのパリティビットに無効なデータが現
れてこれが第２のメモリに書込まれてしまうため、選択
された第１のメモリを示すマスクデータをパリティビッ
トと共に第２のメモリに書込み、リード動作時には、通
常のパリティ演算動作を行ってエラーを検出するが、マ
スクデータを用いて、パリティビットが無効であること
が示されている場合、このエラーの発生を中止するよう
にしている。これにより、的確なパリティチェックが行
え、第２のメモリのチップ数を減少できると共に、パリ
ティチェックの動作速度を向上できる。
【図１】本発明の実施形態を示すパリティチェック機能
付き記憶装置の概略の構成図である。
付き記憶装置の概略の構成図である。
【図２】従来のパリティチェック機能付き記憶装置を示
す概略の構成図である。
す概略の構成図である。
【図３】従来の他のパリティチェック機能付き記憶装置
を示す概略の構成図である。
を示す概略の構成図である。
【図４】図１中のパリティ演算回路２０の１バイト分を
示す構成図である。
示す構成図である。
【図５】図１のパリティチェック機能付き記憶装置をＣ
ＰＵのデータバスに利用した形態を示す構成図である。
ＰＵのデータバスに利用した形態を示す構成図である。
１０ ＣＰＵ １１ データバス １２，１２1 〜１２4 第１のメモリ １３ 第２のメモリ ２０ パリティ演算回路 ２１ ＸＯＲゲート群 ２２ ＮＯＴゲート ２３ ＸＯＲゲート ２４ ＡＮＤゲート
Claims (3)
- 【請求項１】 Ｍビット（但し、Ｍは２以上の整数）で
構成された１バイトデータをバイトライト信号に基づき
それぞれ格納し、この格納された１バイトデータをバイ
トリード信号に基づきそれぞれ出力するＮ個（但し、Ｎ
は２以上の整数）の第１のメモリと、 Ｎビットのパリティデータを格納すると共に、該パリテ
ィデータ中の無効なパリティビット情報を示すＮビット
のマスクデータを格納する第２のメモリと、 ライト時には、前記バイトライト信号に基づき前記バイ
トデータから前記パリティデータを生成すると共に、該
バイトライト信号から前記マスクデータを生成し、これ
らのパリティデータ及びマスクデータを前記第２のメモ
リに書込み、リード時には、前記バイトリード信号に基
づいて前記第２のメモリから前記パリティデータ及びマ
スクデータを読出し、該パリティデータ中の無効なパリ
ティビットを該マスクデータでマスクして有効なパリテ
ィビットを用いて、前記第１のメモリから読出されたバ
イトデータのパリティチェックを行うパリティ演算回路
とを、 備えたことを特徴とするパリティチェック機能付き記憶
装置。 - 【請求項２】 前記Ｍビットは８ビットであることを特
徴とする請求項１記載のパリティチェック機能付き記憶
装置。 - 【請求項３】 請求項１または２のパリティチェック機
能付き記憶装置は、中央処理装置のデータバスに接続さ
れることを特徴とするパリティチェック機能付き記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328497A JPH11161559A (ja) | 1997-11-28 | 1997-11-28 | パリティチェック機能付き記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328497A JPH11161559A (ja) | 1997-11-28 | 1997-11-28 | パリティチェック機能付き記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11161559A true JPH11161559A (ja) | 1999-06-18 |
Family
ID=18210950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9328497A Withdrawn JPH11161559A (ja) | 1997-11-28 | 1997-11-28 | パリティチェック機能付き記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11161559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344223A (ja) * | 2005-06-08 | 2006-12-21 | Altera Corp | プログラマブル・デバイスの構成エラー検出の偽陽性の低減 |
-
1997
- 1997-11-28 JP JP9328497A patent/JPH11161559A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344223A (ja) * | 2005-06-08 | 2006-12-21 | Altera Corp | プログラマブル・デバイスの構成エラー検出の偽陽性の低減 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |