JP2000163319A

JP2000163319A - 電子情報記憶方法及び電子情報記憶装置

Info

Publication number: JP2000163319A
Application number: JP10349367A
Authority: JP
Inventors: Takashi Matsuda; 隆松田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】一度消去した情報の再現を確実に回避する。【解決手段】記憶情報を表す磁気の強さ又は状態、電
荷の蓄積量若しくは差動回路の不平衡状態を周期的に変
化させるとともに、元の状態と変化後の状態との違いを
表す状態変化情報を記憶し、記憶情報の読み出し時に元
の状態と変化後の状態が異なる場合は、該状態変化情報
を用いて元の状態を再生して読み出すようにする。長期
間、同一の記憶情報を保持した場合の、前記磁気の強さ
又は状態、電荷の蓄積量若しくは差動回路の不平衡状態
の非可逆変化をなくすことができる。したがって、記憶
情報を消去した後の痕跡が残らないので、例えば、マー
ジン法などの検査技法を駆使した記憶情報の不正な読み
取りを阻止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子情報記憶方法
及び電子情報記憶装置に関し、特に、変化の少ない情報
を長期間にわたって記憶するとともに、必要に応じて当
該情報の消去を行う用途に適用する電子情報記憶方法及
び電子情報記憶装置に関する。

【０００２】

【従来の技術】任意の電子情報を書き換え可能な状態で
保持する記憶媒体としては、磁気記憶を用いたもの、電
荷蓄積やフリップフロップを用いたものなど様々な種類
があり、アクセス速度、消費電力、集積性能、ビット単
価などを勘案して用途に応じた適切なものが用いられて
いる。

【０００３】例えば、ＤＲＡＭ（Random Access Memor
y）やＥＥＰＲＯＭ（Electrically Erasable Read Only
Memory）は、情報の読み書きが可能な半導体メモリの
代表であり、不揮発性であるか否かの点で異なるもの
の、何れも記憶セルへの電荷蓄積で情報記憶を行い、し
かも、必要に応じてその情報を書き換えたり消去したり
できる点で共通する。

【０００４】一般に記憶情報の消去は、磁気記憶であれ
ば磁気の消去、電荷蓄積であれば電荷の消去、フリップ
フロップであれば差動回路の不平衡状態の初期化によっ
て行われており、一度消去された情報は二度と読み出せ
ないと解されているが、情報の記憶時間が長い場合、磁
気記憶であれば残留磁気を検出することにより、また、
電荷蓄積であれば記憶セルの電気的特性を測定すること
により、若しくは、フリップフロップであれば差動回路
の初期不平衡状態を検出することにより、完全ではない
にせよ、消去情報の読み出しが可能であることが知られ
ている。

【０００５】これは、同一の情報を長期間記憶すること
によるストレスによって情報記憶部分に電気的若しくは
物理的な非可逆変化をもたらすからであり、該変化分を
残留変化と称すれば、この残留変化分を何らかの測定法
を駆使して検出することにより、消去前の情報の再現が
可能であるからである。

【０００６】たとえば、半導体メモリの場合、電源電圧
を変えながら、メモリセルにテストデータ（オール１や
オール０）を書き込み、それを読み出して正しいデータ
が読み出されたセルと読み出せなかったセルを調べると
いう、いわゆるマージン測定法がある。この測定法は、
長期間（場合によっては数分程度）同一論理（１又は
０）の情報が書き込まれたセルは、その書込み論理と逆
論理側のマージンが減少し、低い電源電圧で読み出しエ
ラーが発生しやすくなるという原理を応用したものであ
る。また、マージン測定以外にもリーク電流の測定や消
費電流の違いを調べる方法などがあり、これらの方法
は、半導体メモリの精密な検査技法の一つとして確立し
ている。

【０００７】

【発明が解決しようとする課題】ところで、上記検査技
法の存在は、第三者に対する秘匿を意図して消去された
情報の再現可能性を示唆するから、例えば、個人の認証
情報や暗号の解読情報など（以下「秘密情報」と言う）
を記憶する記憶媒体の情報消去の信頼性が損なわれると
いう問題点がある。

【０００８】たとえば、昨今、カード型の記憶媒体に本
人の認証情報と資金情報とを記録し、このカードを用い
て物品若しくはサービスの対価支払いに充てる、いわゆ
る電子マネーシステムが実用化段階に入ろうとしている
が、かかるシステムにおいては、不正に入手されたカー
ドを排除するために、認証コードの不一致等を判断して
本人の認証情報を消去するなどの対策が取られているも
のの、上記検査技法を駆使すれば、本人の認証情報の再
現が可能である点を考慮すると、複製カードの作成を否
定できず、システムの健全的な発展を促進する点からも
一度消去した情報の再現を確実に回避できる新規な技術
が求められている。

【０００９】そこで本発明は、変化の少ない情報を長期
間にわたって記憶するとともに、必要に応じて当該情報
の消去を行う用途に適用する電子情報記憶方法及び電子
情報記憶装置において、一度消去した情報の再現を確実
に回避できる電子情報記憶方法及び電子情報記憶装置の
提供を目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の発明に係
る電子情報記憶方法は、磁気の強さ又は状態、電荷の蓄
積量若しくは差動回路の不平衡状態を制御して電子情報
を記憶する電子情報記憶方法において、前記磁気の強さ
又は状態、電荷の蓄積量若しくは差動回路の不平衡状態
を周期的に変化させるとともに、元の状態と変化後の状
態との違いを表す状態変化情報を記憶し、記憶情報の読
み出し時に元の状態と変化後の状態が異なる場合は、該
状態変化情報を用いて元の状態を再生して読み出すこと
を特徴とする。請求項２記載の発明に係る電子情報記憶
装置は、磁気の強さ又は状態、電荷の蓄積量若しくは差
動回路の不平衡状態を制御して電子情報を記憶する電子
情報記憶装置において、前記磁気の強さ又は状態、電荷
の蓄積量若しくは差動回路の不平衡状態を周期的に変化
させる状態変化手段と、元の状態と変化後の状態との違
いを表す状態変化情報を記憶する記憶手段と、記憶情報
の読み出し時に元の状態と変化後の状態が異なる場合
は、該状態変化情報を用いて元の状態を再生して読み出
す再生手段と、を備えたことを特徴とする。請求項３記
載の発明に係る電子情報記憶装置は、請求項２記載の電
子情報記憶装置において、前記記憶情報が通過する回路
要素にラッチが含まれる場合、該ラッチの出力を次段回
路に受け渡した直後に該ラッチをリセットするリセット
手段を設けることを特徴とする。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を、電
子マネーシステムに適用するスマートカードと呼ばれる
小型のカード型記憶装置を例にして、図面を参照しなが
ら説明する。＜第１の実施の形態＞図１において、本実施の形態のス
マートカード１は、外部インターフェース部２、ＬＳＩ
制御部３、ＲＡＭ部４、ＲＯＭ部５、フラッシュメモリ
部６、環境測定部７、電源保護部８及び秘密データ記憶
部９を備えている。

【００１２】外部インターフェース部２は、図外のカー
ドリーダとＬＳＩ制御部３との間の信号インターフェー
スをとるもので、例えば、カードリーダにつながるバス
１０の幅をｍビット、ＬＳＩ制御部３につながるバス１
１の幅をｎビット（但し、ｎ＝ｍ×ｐ）とすると、カー
ドリーダからのｍビットのデータをｐ個まとめてｎビッ
トのデータにしてＬＳＩ制御部３に転送し、また、ＬＳ
Ｉ制御部３からのｎビットのデータをｐ個に分解してｍ
ビット毎にカードリーダに転送するという処理を行う。
なお、外部インターフェース部２は、入力信号の異常
（信号レベルの異常やタイミングの異常など）を検出す
るとＩＯ異常信号１２を出力するようになっている。

【００１３】ＬＳＩ制御部３は、ＲＡＭ部４を作業領域
（ワークエリア）にしてＲＯＭ部５に格納されたプログ
ラムを実行し、スマートカードに必要な諸機能、例え
ば、本人の認証機能、資金の増減管理機能、当該カード
の不正使用判断機能及び不正使用判断時の秘密情報の消
去機能などを実現するもので、その主たる構成要素をマ
イクロプロセッサとするものである。

【００１４】フラッシュメモリ部６は、適宜に変化する
情報、例えば、資金の残高情報を記憶する。秘密情報記
憶部９は、所定の秘密情報（例えば、本人の認証情報）
を記憶するとともに、ＬＳＩ制御部３からの消去指示に
従ってその記憶情報を消去する。環境測定部７は、カ
ードの温度を監視して異常な温度を検出すると環境異常
信号１３を出力し、電源保護部８は、外部より供給され
る通常電源１４やバックアップ電源１５（この電源はカ
ード内部で発生させてもよい）からノイズ分やスパイク
分を取り除いて内部用の通常電源１６や内部用のバック
アップ電源１７を発生するとともに、これらの電源電圧
を監視して異常電圧を検出したときに電源異常信号１８
を出力する。

【００１５】なお、三つの異常信号（ＩＯ異常信号１
２、環境異常信号１３、電源異常信号１８）は当該カー
ドの不正使用を判断するための信号である。すなわち、
入力端子に過大な電圧を加えたり、環境温度を高温（あ
るいは低温）にしたり、又は、電源電圧を過大にしたり
すると、ＩＳＩ制御部３の動作が異常（プログラムの暴
走など）となり、場合によっては、間違った認証処理が
行われたり、残高情報を読み間違えたりすることがある
からである。このような異常処理が行われた場合、電子
マネーシステムの信頼性が著しく損なわれるため、ＬＳ
Ｉ制御部３は、かかる異常信号の出力に応答して、直ち
に秘密情報記憶部９に記憶されている秘密情報を消去
し、当該カードを永久に使用できなくする。

【００１６】ここで、本実施の形態における特徴的な技
術事項を含む秘密情報記憶部９の詳細構成を説明する。
図２は、そのブロック図であり、２０はセレクタ部（状
態変化手段に相当）、２１はインバータ部（状態変化手
段に相当）、２２はフリップフロップ部（記憶手段に相
当）、２３はクロック発生部（状態変化手段に相当）、
２４は論理切替部（再生手段に相当）、２５はバス幅調
整インターフェース部である。

【００１７】バス幅調整インターフェース部２５は、Ｌ
ＳＩ制御部３につながるｍビット幅のバス２６と、ｎビ
ット幅（但し、ｎ＝ｍ×ｐ）の内部バス２７との間のバ
ス幅調整を行うと共に、内部バス２７へのｎビットのデ
ータ出力毎に一定時間だけ１論理になるＷｒｉｔｅ信号
と、ＬＳＩ制御部３からの読み出し要求に応答するＥｎ
ａｂｌｅ信号とを出力する。

【００１８】セレクタ部２０は、何れもｎ＋１ビット幅
の二つの入力２０ａ、２０ｂと一つの出力２０ｃとを備
え、Ｗｒｉｔｅ信号の０論理期間に一方の入力２０ａを
選択して出力２０ｃに接続するとともに、Ｗｒｉｔｅ信
号の１論理期間に他方の入力２０ｂを選択して出力２０
ｃに接続する。なお、一方の入力２０ａにはｎビットの
内部バス２７がつながっており、最上位のｎ＋１ビット
目は１論理に固定されている。

【００１９】インバータ部２１は、セレクタ部２０の出
力２０ｃに現れたｎ＋１ビットのデータの論理を反転し
て出力する。フリップフロップ部２２は、インバータ部
２１の出力２１ａに現れたｎ＋１ビットのデータを、Ｆ
Ｆクロック信号に同期して取り込み、且つ、出力する。
クロック信号発生部２３は、適当な周期のＦＦクロック
信号を継続的に発生すると共に、Ｗｒｉｔｅ信号の１論
理に同期したタイミングでもＦＦクロック信号を発生す
る。

【００２０】論理切替部２４は、フリップフロップ部２
２の出力２２ａに現れたｎ＋１ビットのデータの最上位
ビット（ｎ＋１ビット目；以下便宜的に「ＭＳＢ」と言
う）を除くｎビットのデータを取り込み、バス幅調整イ
ンターフェース部２５からのＥｎａｂｌｅ信号が１論理
のときに、ＭＳＢが１論理であれば、ｎビットデータの
論理非反転データ（以下「Ｔｒｕｅデータ」と言う）を
出力し、ＭＳＢが０論理であれば、ｎビットデータの論
理反転データ（以下「Ｂａｒデータ」と言う）を出力す
る。なお、Ｅｎａｂｌｅ信号が０論理のときにはＭＳＢ
の論理に関わらずＴｒｕｅデータを出力する。

【００２１】次に、作用を説明する。以下、説明の簡単
化のために、ｍ＝２、ｎ＝４と仮定し、ＬＳＩ制御部３
から「０１０１」の秘密情報を書き込むことを想定す
る。

【００２２】１．情報の書込みまず、ＬＳＩ制御部３からはｍビット単位でデータが転
送されるため、バス幅調整インターフェース部２５に
は、最初に「０１」が、次いで「０１」が転送されるこ
とになる。バス幅調整インターフェース部２５は、これ
らの転送データを「０１０１」にまとめて内部バス２７
に出力し、同時にＷｒｉｔｅ信号を一定時間１論理にす
る。次に、セレクタ部２０は、Ｗｒｉｔｅ信号の１論理
に応答して一方の入力２０ａのｎ＋１ビットのデータ、
すなわち、内部バス２７の「０１０１」の４ビットと１
論理固定の１ビットの計５ビットのデータ（ｎ＋１ビッ
ト目をＭＳＢとすると、１０１０１）を取り込み、それ
をインバータ部２１に出力する。

【００２３】次に、インバータ部２１は、セレクタ部２
０からの５ビットデータの反転データ（０１０１０）を
生成してフリップフロップ部２２に出力する。次に、フ
リップフロップ部２２は、Ｗｒｉｔｅ信号に同期して発
生するＦＦクロック信号に応答してその反転データ（０
１０１０）をラッチし、且つ、論理切替部２４とセレク
タ部２０の他方の入力２０ｂにラッチデータ（０１０１
０）を出力する。

【００２４】ここで、ｗｒｉｔｅ信号は既述のとおり、
「内部バス２７へのｎビットのデータ出力毎に一定時間
だけ１論理になる」信号であるから、現在は０論理であ
り、したがって、セレクタ部２０は、他方の入力２０ｂ
のデータ、すなわち、「０１０１０」をその出力２０ｃ
に現し、インバータ部２１はその反転データ（１０１０
１）を生成してフリップフロップ部２２に出力すること
になる。

【００２５】クロック発生部２３からのＦＦクロック信
号は既述のとおり、「適当な周期で継続的に発生する」
信号であるから、フリップフロップ部２２は、ＦＦクロ
ック信号に応答してインバータ部２１の出力データ（１
０１０１）をラッチし、且つ、論理切替部２４とセレク
タ部２０の他方の入力２０ｂにラッチデータ（０１０１
０）を出力することとなり、以降、ＦＦクロック信号に
同期してフリップフロップ部２２のラッチデータが周期
的に反転を繰り返すこととなる。

【００２６】以上の動作説明で重要な点は、ＦＦクロッ
ク信号に同期してフリップフロップ２２のラッチデータ
が反転するという点である。この特徴的な動作は、本発
明の目的、すなわち、一度消去した情報の再現を確実に
回避するために欠くことのできない必須の事項である。
これは、同一の情報を長期間記憶することによるストレ
スを平均化し、以って、情報記憶部分に対する電気的若
しくは物理的な非可逆変化を抑制して冒頭で述べた検査
技法を適用し難くするためである。

【００２７】したがって、本実施の形態によれば、秘密
情報の記憶素子であるフリップフロップ部２２に同一の
情報が長期間保持されず、消去後の痕跡（電気的若しく
は物理的な非可逆変化）が残らないから、既存の検査技
法を駆使しても消去前の情報を読み出すことができな
い。その結果、例えば、電子マネーシステムの信頼性向
上に寄与するという社会的有益性のある格別の効果を得
ることができるのである。

【００２８】２．情報の読み出しフリップフロップ部２２のラッチデータを読み出す場合
は、ＬＳＩ制御部３からバス幅調整インターフェース部
２５に何らかの信号を出力し、バス幅調整インターフェ
ース部２５から取り出されるＥｎａｂｌｅ信号を１論理
にする。論理切替部２４は、１論理のＥｎａｂｌｅ信号
に応答して、そのときのＭＳＢの論理（フリップフロッ
プ部２２のラッチデータのｎ＋１ビット目の論理）を調
べ、それが１論理であれば、Ｔｒｕｅデータ（フリップ
フロップ部２２のラッチデータの非反転データ）を出力
し、０論理であればＢａｒデータ（フリップフロップ部
２２のラッチデータの反転データ）を出力する。すなわ
ち、フリップフロップ部２２のラッチデータが書込みデ
ータと同一論理のデータであれば、Ｔｒｕｅデータを出
力し、逆論理のデータであればＢａｒデータを出力す
る。

【００２９】したがって、ＬＳＩ制御部３から見た場合
は、常に、書込みデータと同一論理のデータが読み出さ
れることとなり、フリップフロップ２２のラッチデータ
の反転動作による影響を何ら受けることはない。

【００３０】ところで、電気的若しくは物理的な非可逆
変化は記憶素子だけに限らない。記憶素子の周辺回路で
あっても同一の論理情報を長期間にわたって取り扱う限
り、程度の差こそあれ、電気的若しくは物理的な非可逆
変化が起こり得る。例えば、セレクタ部２０やインバー
タ部２１については、ＦＦクロック信号に同期して常に
信号の論理が反転するため、その心配は少ないが、論理
切替部２４やバス幅インターフェース部２５について
は、電気的若しくは物理的な非可逆変化の可能性を否定
できない。

【００３１】そこで、本実施の形態では、以下のとおり
工夫する。まず、論理切替部２４については、読み出し
時以外、Ｅｎａｂｌｅ信号を０論理にしてＴｒｕｅデー
タをそのまま出力する。これにより、論理切替部２４の
全体が、ＦＦクロック信号に同期して常に論理反転する
信号を取り扱うこととなり、結局、ストレスを平均化し
て電気的若しくは物理的な非可逆変化を抑制できる。

【００３２】次に、バス幅調整インターフェース部２５
については、以下のとおり、データの書込みと読取り直
後に、内部のラッチ回路をリセットするようにする。図
３は、データの書込み部分だけを示すバス幅調整インタ
ーフェース部２５のブロック図である。３０はコントロ
ール信号発生部（リセット手段に相当）、３１₁〜３１_p
はｐ個のｍビットラッチであり、ｐ個のｍビットラッチ
３１₁〜３１_pは、図４にそのタイミングチャートを示す
ように、ＬＳＩ制御部３からの書込みイネーブル信号Ｗ
Ｅのアクティブ期間（図では便宜的にＬｏｗアクティ
ブ）に同期してコントロール信号発生部３０で順番に作
られるクロック信号ＣＫ1、ＣＫ2、・・・・、ＣＫpに同期
してバス２６上のデータを順次に取り込みながら内部バ
ス２７に出力する。要するに、バス２６を介してＬＳＩ
制御部３からｍビット単位で転送されたデータをｍ×ｐ
＝ｎビットのデータに展開して内部バス２７に出力する
が、内部バス２７への出力直後に、コントロール信号発
生部３０でＲｅｓｅｔ信号を発生し、このＲｅｓｅｔ信
号に応答してｐ個のｍビットラッチ３１₁〜３１_pをリセ
ットすれば、データの保持時間を最短化してストレスを
緩和し、電気的若しくは物理的な非可逆変化を抑制でき
るうえ、ｐ個のｍビットラッチ３１1〜３１_pの出力がつ
ながるセレクタ部２０の一方の入力２０ａについても、
同様にデータの保持時間を最短化してストレスを緩和
し、電気的若しくは物理的な非可逆変化を抑制できる。

【００３３】以上のとおり、本実施の形態によれば、以
下に列挙する効果が得られる。（１）フリップフロップ部２２のラッチデータ（秘密情
報）の論理が周期的に変化するので、秘密情報の消去後
に痕跡（電気的若しくは物理的な非可逆変化）が残ら
ず、秘密情報の不正な読み出しを回避できる。（２）フリップフロップ部２２のラッチデータ（秘密情
報）の論理が周期的に変化しても、そのｎ＋１ビット目
（ＭＳＢ）の論理を調べることによって、書込みデータ
と同一論理か逆論理かを知ることができ、逆論理の場合
はその反転データを取り出すことができる。（３）フリップフロップ部２２の周辺回路（セレクタ部
２０、インバータ部２１、論理切替部２４）を通過する
データも、フリップフロップ部２２のラッチデータと同
様に周期的に反転するため、これらの周辺回路について
も、痕跡（電気的若しくは物理的な非可逆変化）が残ら
ず、秘密情報の不正な読み出しを回避できる。（４）バス幅調整インターフェース部２５については、
データの書込みや読み出し直後に、内部のラッチをリセ
ットするので、秘密情報のラッチ時間を最短化でき、同
様に、痕跡（電気的若しくは物理的な非可逆変化）が残
らず、秘密情報の不正な読み出しを回避できる。（５）フリップフロップ部２２のラッチデータ（秘密情
報）の論理反転は、ＦＦクロック信号に同期して行われ
るが、このＦＦクロック信号の周波数は相当低くてもよ
く（例えば１秒程度）、消費電流を抑えることができる
とともに、精度も求められないので、簡単な回路で実現
でき、コストアップも招かないうえ、カード内にクロッ
ク発生部２３を実装できるため、外部からの攻撃に耐え
ることができる。（６）秘密情報記憶部９に内部バックアップ電源１７を
供給しておけば、バックアップ電源が途絶えたとき自然
に秘密情報も失われるため、フラッシュメモリ部６に秘
密情報を記憶させておくよりも万一の場合の安全性に優
れている。

【００３４】なお、本発明の実施の形態は、以上のもの
に限らない。例えば、記憶素子としてフリップフロップ
を用いたが、これに限らず、２相クロックを用いた２相
のラッチで構成してもよい。また、そのラッチをフィー
ドバックループのない３ステートのバッファだけで構成
し、バッファの出力容量にデータを記憶させてもよく、
あるいは、半導体メモリセルであってもよい。また、論
理切替部２４を設けず、フリップフロップ部２２のｎ＋
１ビットのラッチデータのすべてをＬＳＩ制御部３に送
り、ＬＳＩ制御部３でソフト的にＴｒｕｅデータとＢａ
ｒデータの選択処理を行ってもよい。また、バス幅調整
インターフェース部２５でｍビットとｎビットのバス幅
変換を行ったが、フリップフロップ部２２をｍビットず
つのグループに分け、各グループを直接的にＬＳＩ制御
部３からアクセスしてもよい。

【００３５】また、秘密情報を一つとしたが、複数の秘
密情報を記憶するようにしてもよい。この場合、秘密情
報記憶部９を複数個備えてもよく、あるいは、図５に示
すように、ｉ個（図では３個）のフリップフロップ部４
０〜４１でシフトレジスタを構成し、ＦＦクロック信号
に同期してｉ個の秘密情報をリング状に巡回（第１フリ
ップフロップ部４０→第２フリップフロップ部４１→第
３フリップフロップ部４２→第１フリップフロップ部４
０→・・・）させてもよい。先頭データカウンタ部４３
は、シフトレジスタの最終段のフリップフロップ部（第
３フリップフロップ部４２）に何番目の秘密情報が記憶
されているかを示すカウンタである。バス幅調整インタ
ーフェース部２５は、このカウンタ値を参照してＬＳＩ
制御部３で要求される秘密情報を読み出す。

【００３６】また、上記実施の形態では、フリップフロ
ップ部２２のラッチデータを周期的に反転させたが、ｉ
個の秘密情報を記憶する場合で、しかも、そのｉ個の秘
密情報の一致性が低い場合は、単なるシフトレジスタの
巡回動作だけでも、ストレスを平均化して痕跡（電気的
若しくは物理的な非可逆変化）を残さないことも可能で
ある。すなわち、図６に示すように、ｉ個の（図では３
個）のフリップフロップ部５０〜５１でシフトレジスタ
を構成し、ＦＦクロック信号に同期してｉ個の秘密情報
をリング状に巡回（第１フリップフロップ部５０→第２
フリップフロップ部５１→第３フリップフロップ部５２
→第１フリップフロップ部５０→・・・）させてもよい。

【００３７】先頭データカウンタ部５３は、シフトレジ
スタの最終段のフリップフロップ部（第３フリップフロ
ップ部５２）に何番目の秘密情報が記憶されているかを
示すカウンタである。バス幅調整インターフェース部２
５は、このカウンタ値を参照してＬＳＩ制御部３で要求
される秘密情報を読み出す。図６の例では、インバータ
部２１と論理切替部２４は必要ない。また、セレクタ部
２０と第１〜第３フリップフロップ部５０〜５２はｎビ
ットでよい。ｉ個の秘密情報の一致性が低い場合、この
秘密情報をＦＦクロック信号に同期してシフトレジスタ
を巡回させることにより、各フリップフロップ部のラッ
チデータは、ｉ個の秘密情報の内容に応じて自然に変化
するから、結局、ストレスを平均化して痕跡（電気的若
しくは物理的な非可逆変化）を残さないことができる。

【００３８】また、秘密情報をシリアルにシフトさせて
もよい。例えば、ＦＦクロック信号に同期させて、１ビ
ット目のデータを２ビット目にシフトし、２ビット目の
データを３ビット目にシフトし、・・・・、ｎ＋１ビット目
のデータの反転データを１ビット目にシフトするという
動作を繰り返してもよい。

【００３９】また、暗号化された情報を復元するための
秘密鍵のように、１と０の出現率がほぼ５０％に近いよ
うな秘密情報の場合は、各ビットの情報を反転させずに
シリアルにシフトさせるだけでもストレスを平均化して
痕跡（電気的若しくは物理的な非可逆変化）を残さない
ことができる。

【００４０】＜第２の実施の形態＞図７は、本発明の第
２の実施の形態を示すブロック図であり、第１の実施の
形態との相違点は、フラッシュメモリ部６に秘密情報を
記憶させた点、所定周期のインターバル信号６０を発生
するインターバルタイマー部６１を備えた点、フラッシ
ュメモリ部６に秘密情報を記憶し書き換えるプログラム
（以下「秘密情報記憶及び書き換えプログラム」）をＲ
ＯＭ５に格納した点、及び、インターバル信号６０に応
答して秘密情報記憶及び書き換えプログラムをＬＳＩ制
御部３で実行する点にある。

【００４１】図８は、フラッシュメモリ部６のデータ構
造図である。アドレスのｘ＋ｐ番地からｘ＋２ｐ−１番
地までは、乱数データの１ワード目からｐワード目まで
を格納するための領域であり、アドレスのｘ番地からｘ
＋ｐ−１番地までは、乱数データを用いて変換された後
の秘密情報を格納するための領域である。

【００４２】秘密情報書き換えプログラムの流れは、以
下のとおりである。なお、秘密情報のビット数はｎであ
り、ｎ＝ｐ×ｍである。秘密情報記憶及び書き換えプロ
グラムをＬＳＩ制御部３で実行すると、まず、フラッシ
ュメモリ部６の内容を確認し、データが記憶されていな
ければ、乱数を発生してフラッシュメモリ部６のｘ＋ｐ
番地からｘ＋２ｐ−１番地に書き込む。次いで、ｎビッ
トの秘密情報をｍビットずつに分解し、各分解単位（ワ
ードと言う）ごとに対応する乱数を用いて所定の論理演
算（ここでは、ＥｘｃｌｕｓｉｖｅＯＲ演算）を施した
後、演算後の秘密情報をワード単位にフラッシュメモリ
部６のｘ番地からｘ＋ｐ−１番地に格納する。

【００４３】秘密情報記憶及び書き換えプログラムは、
インターバル信号６０に応答して周期的に実行されるの
で、次回の実行時にも、まず、ＲＯＭの内容を確認す
る。フラッシュメモリ部６には既にデータが記憶されて
いるため、今度は、記憶されている乱数と秘密情報をワ
ード単位に読み出し、両者のＥｘｃｌｕｓｉｖｅＯＲ演
算を行って秘密情報を復元する。次いで、新たな乱数を
発生してフラッシュメモリ部６のｘ＋ｐ番地からｘ＋２
ｐ−１番地に書き込み、復元した秘密情報と新たに発生
した乱数とを用いてＥｘｃｌｕｓｉｖｅＯＲ演算した
後、演算後の秘密情報をフラッシュメモリ部６のｘ番地
からｘ＋ｐ−１番地に格納する。そして、この動作をイ
ンターバル信号６０に同期して周期的に繰り返す。

【００４４】ここで、ＥｘｃｌｕｓｉｖｅＯＲ演算は、
対応する相手のビットが１のときは反転、０のときは非
反転の処理となるため、乱数とのＥｘｃｌｕｓｉｖｅＯ
Ｒ演算を行うということは、秘密情報の各ビットがラン
ダムに反転したり非反転になったりすることに相当し、
結局、ある程度の時間で見た場合、フラッシュメモリ部
６の各セルは、ほぼ均等に１と０を記憶することとな
る。したがって、フラッシュメモリ部６のストレスを平
均化して消去後の痕跡（電気的若しくは物理的な非可逆
変化）を残さないようにすることができる。なお、わず
かな痕跡が残ってそれを検出できたとしても、乱数を適
用したランダムなデータであるため、そのまま秘密情報
が読み取られることはない。

【００４５】ちなみに、フラッシュメモリ部６に記憶さ
れた秘密情報をＬＳＩ制御部３で読み取って正規に利用
する場合には、フラッシュメモリ部６のｘ＋ｐ番地から
ｘ＋２ｐ−１番地までに記憶されている乱数データと、
ｘ番地からｘ+ｐ-１番地までに記憶されている秘密情報
とを読み出し、これらのＥｘｃｌｕｓｉｖｅＯＲ演算を
行って秘密情報を復元すればよい。

【００４６】以上、説明した実施の形態によれば、前述
の第１の実施の形態と同様に、記憶素子のストレスを平
均化して消去後の痕跡（電気的若しくは物理的な非可逆
変化）を残さないようにすることができ、秘密情報の不
正な読取りを回避できるという効果に加え、インターバ
ルタイマー部６１といった簡単な回路や所要のプログラ
ムを追加するだけで済み、構成を簡素化してコストの低
減を図ることができると共に、仮にわずかな痕跡から秘
密情報を検出できたとしても、乱数を適用しているた
め、それだけでは秘密情報の内容を読み取ることができ
ないという特有の効果が得られる。

【００４７】なお、本実施の形態では、フラッシュメモ
リ部６に情報（乱数及び乱数を適用した秘密情報）を記
憶させたが、他のメモリ（例えば、バッテリバックアッ
プされたＲＡＭなど）に記憶させてもよいことはもちろ
んである。また、乱数を適用せずに、単純に秘密情報を
周期的に反転させて記憶情報を更新するとともに、反転
／非反転を示す情報を同時に記憶させてもよい。

【００４８】＜第３の実施の形態＞図９は、本発明の第
３の実施の形態を示す図であり、ＤＲＡＭへの適用例で
ある。図９において、７０は外部からの各種制御信号
（ＯＥ：アウトプットイネーブル信号、ＷＥ：ライトイ
ネーブル信号、ＲＡＳ：ローアドレスストローブ信号、
ＣＡＳ：コラムアドレスストローブ信号）に従って必要
な内部信号（図示略）を発生するタイミング制御部、７
１は記憶データをリフレッシュするためのリフレッシュ
タイミング信号を発生するリフレッシュカウンタ部、７
２はリフレッシュタイミング信号に同期してリフレッシ
ュアドレス信号を発生するリフレッシュアドレス制御
部、７３は外部からのコラムアドレス（列アドレス）を
デコードするコラムアドレスデコーダ部、７４は外部か
らのローアドレス（行アドレス）をデコードするローア
ドレスデコーダ部、７５は外部のデータバスとの間のデ
ータ入出力を調整するデータ入出力インターフェース
部、７６はデータの読み出し及び書込みを行うセンスア
ンプ＆データ書込み処理部、７７は多数のビット線（図
ではＢＬ₀〜ＢＬ₈までの９本）と多数のワード線（図で
はＷＬ₀〜ＷＬ₃₁までの３２本）との交差点にメモリセ
ルを接続したメモリセルアレイ部である。

【００４９】ここで、本実施の形態のメモリセルアレイ
部７７は、９×３２ビットのアレイ構成であるが、実質
的な記憶容量は８×３２ビットである。８番目のワード
線ＷＬ₈につながる３２個のメモリセルは、各行のビッ
トデータの反転、非反転を示すデータの保持用である。

【００５０】図１０は、センスアンプ＆データ書込み処
理部７６とメモリセルアレイアレイ部７７の一部（８〜
６番目のビット線とｊ番目のワード線に関係する部分；
但し、ｊは１〜３１の何れか）を代表して示す図であ
る。なお、図示しないビット番号（０番目から５番目）
については、必要の都度、番号のみを文中に記載するこ
とにする。

【００５１】図１０において、８０は８対１セレクタ、
８１₈〜８１₆は（添え字はビット番号；以下同様）ラッ
チ、８２₇〜８２₆は入出力切替回路、８３₈、８３_7R、
８３₇W、８３_6R、８３_6W（添え字のＲは読み出し用、Ｗ
は書込み用）は反転・非反転切替回路、８４₈〜８４₆は
センスアンプ、８５₈〜８５₆はセル書込み用３ステート
バッファ、（ｊ，８）〜（ｊ，６）及び図示を省略した
（ｊ，５）〜（ｊ，０）はメモリセルである。

【００５２】まず、８番目のビット線に関係する本実施
の形態に特有の構成要素を説明すると、メモリセル
（ｊ，８）は、後述の説明からも明らかなように、同一
ワード線ＷＬ_jにつながる０番目から７番目までのメモ
リセル（ｊ，０）〜（ｊ，７）に書き込まれたデータの
反転・非反転を示すデータ（以下「反転・非反転表示デ
ータ」と言う）を格納する。センスアンプ８４₈は、メ
モリセル（ｊ，８）に格納された反転・非反転表示デー
タを読み出す（以下、読み出されたデータを符号ＣＮＴ
＿Ｒで示すことにする）もので、ラッチ８１₈はＣＮＴ
＿Ｒをラッチする。反転・非反転切替回路８３₈は、リ
フレッシュ動作信号（リフレッシュ時に１論理、それ以
外のときに０論理となる信号）が１論理のときにラッチ
８１₈にラッチされたＣＮＴ＿Ｒの逆論理のデータ（Ｂ
ａｒ値）を出力し、０論理のときに同論理のデータ（Ｔ
ｒｕｅ値）を出力する（以下、Ｔｒｕｅ値又はＢａｒ値
に変換されたＣＮＴ＿Ｒを符号ＣＮＴ＿Ｗで示すことに
する）ものであり、セル書込み用３ステートバッファ８
５8は反転・非反転切替回路８３₈から出力されたＣＮＴ
＿Ｗをメモリセル（ｊ，７）に書き込むためのものであ
る。

【００５３】次に、通常のビット部分の構成要素を説明
すると、８対１セレクタ８０は、コラムアドレスに従っ
て０〜７番目のビット線と１本のデータ線８６との接続
を行う。入出力切替回路８２₇、８２₆は、ラッチ８
１₇、８１₆に書込みデータをラッチさせるか、メモリセ
ル（ｊ，７）、（ｊ，６）からの読み出しデータをラッ
チさせるかを切替えるもので、例えば、データの書込み
時にコラムアドレスに従って７番目のビット線が選択さ
れている場合は、当該選択ビット線番号の入出力切替回
路８２₇の出力をハイインピーダンスにし、８対１セレ
クタ８０を介して取り込まれた１ビットの書込みデータ
を当該ビット線番号のラッチ８１₇にラッチさせ、且
つ、他のビット線番号のラッチ８１₆に入出力切替回路
８２₆を介してメモリセル（ｊ，６）からの読み出しデ
ータをラッチさせる。

【００５４】反転・非反転切替回路８３_7R、８３_7W、８
３_6R、８３_6Wのうち読み出し用のもの（添え字にＲがつ
くもの）は、ＣＮＴ＿Ｒが１論理のときに入力データの
逆論理を出力し、０論理のときに同論理を出力する。こ
のため、入出力切替回路８２7、８２₆を介して出力され
る読み出しデータの論理は常に書込みデータと同一の論
理、すなわち、Ｔｒｕｅ値を維持する。

【００５５】反転・非反転切替回路８３_7R、８３_7W、８
３_6R、８３_6Wのうち書込み用のもの（添え字にＷがつく
もの）は、ＣＮＴ＿Ｗが１論理のときに入力データの逆
論理を出力し、０論理のときに同論理を出力する。この
ため、セル書込み用スリーステートバッファ８５₇、８
５₆を介してメモリセル（ｊ，７）、（ｊ，６）に書き
込まれるデータの論理は、書込み時と読み出し時にその
時のメモリセル（ｊ，７）、（ｊ，６）のデータと同一
論理となり、リフレッシュ動作時に逆論理となる。この
動作は、８番目のメモリセル（ｊ，８）に対しても同様
に行われ、結局、８番目のメモリセル（ｊ，８）のデー
タは、０番目から７番目のメモリセル（ｊ，０）〜
（ｊ，７）に格納されたデータの反転・非反転を現すこ
とになる。

【００５６】次に、作用を説明する。以下、説明の簡単
化のために、６番と７番のビットに便宜的な秘密情報
「０１」を書き込むことを想定する。

【００５７】１．情報の書込みまず、ライトイネーブル信号ＷＥをアクティブにし、ロ
ウアドレスで図示のワード線ＷＬ_jを指定するととも
に、コラムアドレスで６番目のビット線ＢＬ₆指定して
書込みデータの１ビット目（１）を８対１セレクタ８０
に加える。コラムアドレスで指定された６番目のビット
線ＢＬ₆につながる入出力切替回路８２₆はハイインピー
ダンス出力になっているため、８対１セレクタ８０を通
過した書込みデータ（１）は、ラッチ８１₆を通って反
転・非反転切替回路８３₆Wに加えられる。今、ＤＲＡＭ
を初期状態とすると、ＣＮＴ＿Ｗは０論理であり、反転
・非反転切替回路８３_6Wは、加えられた書込みデータ
（１）をそのまま出力し、セル書込み用３ステートバッ
ファ８５₆を介してメモリセル（ｊ，６）に１論理が書
き込まれる。

【００５８】次に、コラムアドレスで７番目のビット線
ＢＬ₇指定して書込みデータの２ビット目（０）を８対
１セレクタ８０に加える。コラムアドレスで指定された
７番目のビット線ＢＬ₇につながる入出力切替回路８２₇
はハイインピーダンス出力になっているため、８対１セ
レクタ８０を通過した書込みデータ（０）は、ラッチ８
１₇を通って反転・非反転切替回路８３₇Wに加えられ
る。今、ＣＮＴ＿Ｗは０論理であるので、反転・非反転
切替回路８３_7Wは、加えられた書込みデータ（０）をそ
のまま出力し、セル書込み用３ステートバッファ８５₇
を介してメモリセル（ｊ，７）に０論理が書き込まれ
る。

【００５９】以上のようにして、選択ワード線ＷＬ_jに
つながる６番目と７番目のメモリセル（ｊ，６）、
（ｊ，７）に書込みデータ（０１）が書き込まれたが、
同時に、選択ワード線ＷＬ_jにつながる８番目のメモリ
セル（ｊ，８）にＣＮＴ＿Ｗが書き込まれている。ここ
に、８番目のメモリセル（ｊ，８）に書き込まれたデー
タは０論理であり、一方、６番目と７番目のメモリセル
（ｊ，６）、（ｊ，７）に書き込まれたデータは、書込
みデータ「０１」と同一の論理、すなわち、非反転のデ
ータである。

【００６０】２．書込みデータの反転次に、リフレッシュ動作信号が１論理になると、反転・
非反転切替回路８３₈の出力にＣＮＴ＿ＲのＢａｒ値
（反転値）が現われ、ＣＮＴ＿Ｗが１論理になるため、
このＣＮＴ＿Ｗの１論理に応答して６番目と７番目の反
転・非反転切替回路８３_6W、８３_7Wの出力に書込みデー
タのＢａｒ値（反転値）が現われ、メモリセル（ｊ，
６）、（ｊ，７）のデータが反転する。そして、この反
転動作がリフレッシュの周期で繰り返される結果、記憶
素子（メモリセル）へのストレスを平均化して消去後の
痕跡（電気的若しくは物理的な非可逆変化）をなくすこ
とができる。

【００６１】４．データの読み出しデータの読み出しは、アウトプットイネーブル信号ＯＥ
をアクティブにし、ロウアドレスで図示のワード線ＷＬ
_jを指定するとともに、コラムアドレスで任意番目のビ
ット線を指定して行う。例えば、６番目のビット線ＢＬ
₆を指定すると、６番目の入出力切替回路８２₇が動作
し、反転・非反転切替回路８３_6Rの出力を８対１セレク
タ８０に伝える。

【００６２】今、ＣＮＴ＿Ｒが０論理である場合、すな
わち、メモリセル（ｊ，６）のデータが書込みデータの
Ｔｒｕｅ値であることを示している場合は、反転・非反
転切替回路８３_6Rはメモリセル（ｊ，６）のデータをそ
のまま（非反転で）出力するが、ＣＮＴ＿Ｒが１論理で
ある場合、すなわち、メモリセル（ｊ，６）のデータが
書込みデータのＢａｒ値であることを示している場合
は、反転・非反転切替回路８３_6Rはメモリセル（ｊ，
６）のデータの反転値を出力する。したがって、読み出
されるデータは、常に書込みデータのＴｒｕｅ値とな
り、上述の書込みデータの反転処理の影響を受けない。

【００６３】以上のとおり、本実施の形態によれば、全
てのメモリセルのデータがリフレッシュ動作の周期で反
転、非反転を繰り返すことになるから、記憶素子のスト
レスを平均化して消去後の痕跡（電気的若しくは物理的
な非可逆変化）を残さないようにすることができ、秘密
情報の不正な読取りを回避できる。しかも、反転、非反
転の情報を８番目のメモリセル（ｊ，８）に保持してい
るため、この情報を用いて書込みデータと同一論理のデ
ータを外部に読み出すことができ、外部からは常にＴｒ
ｕｅ値で読み書きを行うことができる。

【００６４】なお、本実施の形態では、メモリセルのデ
ータ反転をリフレッシュの動作周期に合わせている。リ
フレッシュ動作は書込み時や読み出し時に行われるが、
それとは別のタイミングで周期的にリフレッシュ動作を
行わせてもよく、又は、外部からの指示によってリフレ
ッシュ動作を行わせてもよい。また、リフレッシュ間隔
を不等にしたり、書込み時や読み出し時にメモリセルデ
ータの論理反転を行ってもよい。

【００６５】また、ＤＲＡＭを例にしたが、これに限ら
ない。要は、適当な周期でメモリセルのデータの論理を
反転させればよく、他の半導体メモリ（ＳＲＡＭやフラ
ッシュメモリ又は強誘電体メモリなど）に適用すること
も可能である。

【００６６】

【発明の効果】請求項１又は請求項２記載の発明によれ
ば、記憶情報を表す磁気の強さ又は状態、電荷の蓄積量
若しくは差動回路の不平衡状態を周期的に変化させると
ともに、元の状態と変化後の状態との違いを表す状態変
化情報を記憶し、記憶情報の読み出し時に元の状態と変
化後の状態が異なる場合は、該状態変化情報を用いて元
の状態を再生して読み出すようにしたので、長期間、同
一の記憶情報を保持した場合の、前記磁気の強さ又は状
態、電荷の蓄積量若しくは差動回路の不平衡状態の非可
逆変化をなくすことができる。したがって、記憶情報を
消去した後の痕跡が残らないので、例えば、マージン法
などの検査技法を駆使した記憶情報の不正な読み取りを
阻止でき、例えば、電子マネーシステムなどの信頼性向
上に寄与する有益な技術を提供できる。請求項３記載の
発明によれば、請求項２記載の電子情報記憶装置におい
て、前記記憶情報が通過する回路要素にラッチが含まれ
る場合、該ラッチの出力を次段回路に受け渡した直後に
該ラッチをリセットするので、該ラッチの痕跡も消し去
ることができ、より一層の信頼性向上を図ることができ
る。

【図面の簡単な説明】

【図１】第１の実施の形態の構成図である。

【図２】秘密情報記憶部の構成図である。

【図３】バス幅調整インターフェース部の構成図であ
る。

【図４】バス幅調整インターフェース部のタイミングチ
ャートである。

【図５】秘密情報記憶部の他の構成図である。

【図６】秘密情報記憶部のさらに他の構成図である。

【図７】第２の実施の形態の構成図である。

【図８】フラッシュメモリのデータ構造図である。

【図９】第３の実施の形態の構成図である。

【図１０】第３の実施の形態の要部構成図である。

【符号の説明】

２０セレクタ部（状態変化手段）２１インバータ部（状態変化手段）２２フリップフロップ部（記憶手段）２３クロック発生部（状態変化手段）２４論理切替部（再生手段）３０コントロール信号発生部（リセット手段）

Claims

【特許請求の範囲】

【請求項１】磁気の強さ又は状態、電荷の蓄積量若し
くは差動回路の不平衡状態を制御して電子情報を記憶す
る電子情報記憶方法において、前記磁気の強さ又は状態、電荷の蓄積量若しくは差動回
路の不平衡状態を周期的に変化させるとともに、元の状態と変化後の状態との違いを表す状態変化情報を
記憶し、記憶情報の読み出し時に元の状態と変化後の状態が異な
る場合は、該状態変化情報を用いて元の状態を再生して
読み出す、ことを特徴とする電子情報記憶方法。
【請求項２】磁気の強さ又は状態、電荷の蓄積量若し
くは差動回路の不平衡状態を制御して電子情報を記憶す
る電子情報記憶装置において、前記磁気の強さ又は状態、電荷の蓄積量若しくは差動回
路の不平衡状態を周期的に変化させる状態変化手段と、元の状態と変化後の状態との違いを表す状態変化情報を
記憶する記憶手段と、記憶情報の読み出し時に元の状態と変化後の状態が異な
る場合は、該状態変化情報を用いて元の状態を再生して
読み出す再生手段と、を備えたことを特徴とする電子情報記憶装置。
【請求項３】前記記憶情報が通過する回路要素にラッ
チが含まれる場合、該ラッチの出力を次段回路に受け渡
した直後に該ラッチをリセットするリセット手段を設け
ることを特徴とする請求項２記載の電子情報記憶装置。