KR970067382A - 다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치 - Google Patents

다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치 Download PDF

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Abstract

다이나믹 랜덤 억세스 메모리 유닛에 있어서, 패리티 검사 논리 회로는 입력/출력 데이타 버스(5)를 통해 전송된 각각의 신호 그룹에 대한 패리티 신호를 발생하는 패리티 신호 발생 회로(10)을 포함한다. 데이타 버스를 통한 데이타 그룹들의 열에 대해서, 각각의 데이타 그룹에 대한 패리티 신호가 발생되고, 이 패리티 신호는 이전의 데이타 그룹 혹은 그룹들에 대해 발생된 패리티와 결합된다. 판독 동작들 동안(제2도), 패리티 신호는 검색된 데이타 그룹들의 각각의 열에 대해서 발생되고 이 열의 이전의 데이타 그룹들의 패리티 신호(들)와 결합된다. 결과 패리티 신호는 데이타 그룹 열과 연관된 패리티 신호와 비교되고 이 패리티 신호들이 동일하지 않을때 플래그 신호를 발생하기 위해 메모리 유닛에 저장된다. 기입 동작동안(제1도), 모든 데이타 그룹들에 대한 결과 패리티 신호는 데이타 그룹들의 열과 연관된 위치의 메모리 유닛에 저장된다. 판독-변경-기입신호에 대해서(제3도), 각각의 검색된 데이타 신호에 대해 발생된 패리티 신호는 그 메모리 위치에 기입된 발생된 패리티 신호와 비교된다. 이 신호들이 일치하지 않을때, 검색된 및 저장된 신호를 포함하는 열과 연관된 메모리 유닛내의 결랍된 패리티 신호는 반대의 논리 상태로 변화된다.

Description

다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 동작의 기입 모드에서의 패리티 검사 논리 회로의 개략도.

Claims (17)

  1. 다이나믹 랜덤 억세스 메모리 유닛(dynamic random access memory unit)에 사용하기 위한 패리티(parity) 검사 회로에 있어서, 데이타 버스, 산기 데이타 버스에 의해서 전송된 데이타 신호에 의해 판정된 패리티 신호를 발생하기 위해 상기 데이타 버스와 연결된 패리티 신호 발생 유닛, 결합된 패리티 신호를 제공하기 위해 현재 발생된 패리티 신호와 저장된 신호를 결합하기 위한 패리티 결합 유닛, 및 다수의 데이타 신호 그룹들의 전송후에 상기 결합된 패리티 신호의 전송을 인에이블(enable)하기 위한 카운터(counter) 유닛을 포함하는 것을 특징으로 하는 패리티 검사 회로.
  2. 제1항에 있어서, 상기 카운터 유닛은 클럭 신호에 응답하는 것을 특징으로 하는 패리티 검사 회로.
  3. 제1항에 있어서, 메모리 유닛 위치에 상기 결합된 패리티 신호를 저장하기 위한 기입 신호에 응답하는 게이트(gate) 유닛을 더 포함하는 것을 특징으로 하는 패리티 검사 회로.
  4. 제1항에 있어서, 제1입력 단자가 그것에 인가된 저장된 패리티 신호를 가지는 비교 회로, 및 상기 결합된 패리티 신호 및 상기 저장된 패리티 신호가 동일하지 않을때 플래그(flag) 신호를 출력 단자에 인가하는 상기 비교 유닛에 결합된 패리티 신호를 인가하기 위한 판독 신호에 응답하는 게이트 유닛을 포함하는 것을 특징으로 하는 패리티 검사 회로.
  5. 제1항에 있어서, 상기 패리티 결합 유닛은 비교 유닛으로서 구성되고, 상기 데이타 버스에 인가된 두개의 연속적인 데이타 신호 그룹들이 다른 패리티 신호를 제공할때 상기 비교 유닛은 에러 신호를 제공하며, 상기 패리티 검사 회로는 저장위치와 상기 에러 신호 및 판독-변경-기입(read-modify-write) 신호에 응답하여 상기 저장 위치에 저장된 논리 신호를 변화시키기 위한 상기 비교 유닛에 연결된 게이트 유닛을 더 포함하는 것을 특징으로 하는 패리티 검사 회로.
  6. 제1항에 있어서, 상기 패리티 발생 유닛은 배타적(exclusive) NOR 논리 게이트들을 포함하는 것을 특징으로 하는 패리티 검사 회로.
  7. 제1항에 있어서, 상기 패리티 발생 유닛은 배타적 OR 논리 게이트들을 포함하는 것을 특징으로 하는 패리티 검사 회로.
  8. 데이타 버스 중 메모리에 전송되는 데이타 그룹들의 열(sequence)의 패리티를 검사하기 위한 방법에 있어서, a.) 제1데이타 그룹에 대한 제1패리티 신호를 발생하는 단계, b.) 저장된 패리티 신호로서 상기 제1패리티 신호를 저장하는 단계, c.) 다음의 연속된 데이타 그룹에 대한 다음의 패리티 신호를 발생하는 단계, d.) 결합된 데이타 신호를 제공하기 위해 상기 다음의 패리티 신호를 상기 저장된 패리티 신호와 결합하는 단계, e.) 상기 저장된 패리티 신호로서 상기 결합된 데이타 신호를 저장하는 단계, f.) 최종 결합된 패리티 신호를 형성하기 위해 최종 연속 데이타 그룹에 대한 패리티 신호가 저장된 패리티 신호와 결합될때가지 단계들 c.)까지를 반복하는 단계, 및 g.) 기입 동작을 위한 데이타 그룹들의 상기 열과 연관된 메모리 위치에 상기 최종 결합된 패리티 신호를 저장하는 단계를 포함하는 것을 특징으로 하는 패리티 검사 방법.
  9. 제8항에 있어서, h.) 판독 동작에서, 상기 최종 결합된 패리티 신호를 데이타 그룹들의 상기 열과 연관된 패리티 신호와 비교하는 단계, 및i.) 상기 연관된 패리티 신호를 데이타 그룹들의 상기 열과 연관된 패리티 신호와 비교하는 단계, 및 i.) 상기 연관된 패리티 신호 및 상기 최종 결합된 패리티 신호가 동일하지 않을때 플래그 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 패리티 검사 방법.
  10. 제8항에 있어서, 상기 제1데이타 그룹이 상기 메모리 유닛으로부터 검색되고 상기 다음의 연속 데이타그룹이 상기 메모리 유닛에 저장될 변경된 제1데이타 그룹이며, 상기 방법은 단계들 b.) 및 d.) 내지 g.)를, h.) 상기 제1패리티 신호를 상기 다음의 패리티 신호와 비교하는 단계, 및 i.) 상기 제1패리티 신호가 다음의 패리티 신호와 동일하지 않을때 상기 메모리 유닛에 저장되고 상기 제1데이타 그룹의 일부인 데이타 그룹 열에 연관된 패리티 신호의 반대의 논리 상태로 변화시키는 단계로 대체하는 것을 특징으로 하는 패리티 검사 방법.
  11. 다수의 연속된 데이타 그룹들이 데이타 버스를 통해 처리 유닛으로 교환되는 메모리 유닛에 사용되기 위한 패리티 검사 회로에 있어서, 상기 데이타 버스에 연결되고 상기 데이타 버스를 통해 전송된 신호 그룹에 대한 패리티 신호를 발생하는 패리티 발생 검사 유닛, 결합된 신호를 제공하기 위해 제1제어 신호에 응답하여 패리티 신호 및 다음의 연속 패리티 신호를 결합하기 위해서 상기 패리티 발생 유닛에 연결되고, 비교신호를 제공하기 위해 제2제어 신호에 응답하여 상기 패리티 신호와 다음의 연속 패리티 신호를 비교하는 결합 유닛, 비교 유닛, 및 기입 신호에 응답하여 상기 메모리 유닛내의 저장 셀에 결합된 패리티 신호를 인가하며, 판독신호에 응답하여 상기 비교 유닛에 결합된 신호를 인가하는 게이트 유닛을 포함하는 것을 특징으로 하는 패리티 검사 회로.
  12. 제11항에 있어서, 상기 비교 유닛은 상기 메모리 유닛으로부터 검색된 데이타 그룹들의 열에 응답하여 발생된 결합된 패리티 신호와 상기 메모리 유닛으로부터 검색된 데이타 그룹들의 상기 열과 연관된 저장된 패리티 신호를 비교하며, 상기 비교가 일치하지 않을때(false) 플래그 신호를 발생하는 것을 특징으로 하는 패리티 검사 회로.
  13. 제11항에 있어서, 상기 제2제어 신호는 판독-변경-기입 신호이며, 상기 패리티 검사 회로는 상기 메모리 유닛에 저장된 패리티 신호의 논리 상태를 변경하기 위해 상기 비교 신호에 응답하는 변경(change) 수단을 더 포함하고, 상기 메모리 유닛에 저장된 상기 패리티 신호는 변경된 상기 데이타 그룹과 연관되는 것을 특징으로 하는 패리티 검사 회로.
  14. 제11항에 있어서, 상기 패리티 발생 유닛은 다수의 배타적 OR 논리 게이트들로 구성되는 것을 특징으로 하는 패리티 검사 회로.
  15. 제11항에 있어서, 상기 게이트 유닛은 CLK 신호들에 응답하는 것을 특징으로 하는 패리티 검사 회로.
  16. 제15항에 있어서, 상기 다수의 연속 데이타 그룹들은 상기 CLK 신호들에 동기되는 것을 특징으로 하는 패리티 검사 회로.
  17. 제11항에 있어서, 상기 결합 유닛은, 패리티 신호들을 저장하기 위한 카운터/레지스터 유닛, 상기 패리티 발생 유닛에 연결된 제1입력 단자를 구비한 OR 논리 게이트, 및 상기 제1제어 신호에 응답하여 상기 OR 게이트로부터 카운터/레지스터 유닛으로 출력 신호를 인가하며, 상기 제2제어 신호에 응답하여 상기 패리티 발생 유닛로부터 상기 카운터 레지스터 유닛으로 출력 신호를 인가하는 멀티플렉서(multiplexer)를 포함하는 것을 특징으로 하는 패리티 검사 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970009522A 1996-03-21 1997-03-20 다이나믹 랜덤 억세스 메모리내의 패리티 검사 논리 회로를 위한 방법 및 장치 KR970067382A (ko)

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