JP4624109B2 - 半導体装置の検査回路 - Google Patents

Description

本発明は、画素がマトリクス状に配置された画素領域を有する表示装置に設ける検査回路、および表示装置の検査方法に関する。また本発明は、画素がマトリクス状に配置された画素領域を有する半導体装置の検査回路、及び検査方法に関する。

液晶ディスプレイ（ＬＣＤ）や、エレクトロルミネッセンス（ＥＬ）ディスプレイ等をはじめとする表示装置においては、近年大画面化、高精細化が進み、さらに、画素部と、画素部を制御するための周辺回路を基板上に一体形成することによる回路の高集積化が進んでいる。

製造工程において、パターニング不良、静電破壊（ＥＳＤ）等による素子破壊が生じた場合、表示装置自体の正常動作が見込めなくなるため、品質検査によって除外されなければならない。一般的に、表示装置の品質検査は、図１２Ａに示すような、ソースドライバ１２０３、ゲートドライバ１２０４、画素領域１２０５、信号入力端子１２０６等が形成されたＴＦＴ基板１２０１と、対向基板１２０２とを貼り合わせ、完成品であるモジュール１２００となった段階で、図１２Ｂに示すように、実際にジグ１２１１等を用いて信号を入力、画像もしくは映像（テストパターン１２１２等）の表示を行い、画面の視認によって表示不良の有無を観察することによって行われる。

しかし、この方法によると、表示装置自体がモジュール１２００としてほぼ完成した段階での検査となるため、不良判定されたモジュールに費やされたコストが大きいといった欠点がある。つまり、回路不良による欠陥は、ＴＦＴ基板１２０１のみに起因するものであり、対向基板１２０２等の貼り合わせに伴う工程が無駄となる。また、画素部や周辺回路がＴＦＴ等によって形成されている基板（ＴＦＴ基板）のみを製造し、半完成品として出荷するなどといった形態も考えられるが、このような場合、実際の表示で品質検査を行うことは事実上不可能である。つまり、ＴＦＴ基板の状態で、回路動作が正常かどうかを判断する手段が必要となる。

図１１は、そのような検査を実現した構成の一例である。基板上に、シフトレジスタ（ＳＲ）及びＮＡＮＤ回路１９、データラッチ２０、Ｄ／Ａコンバータ（ＤＡＣ）２１、ビデオデータ線２３、信号、電源等の入力端子２２、１６等でなるデジタルソースドライバ１８、ゲートドライバ５、画素３がマトリクス状に配置された画素領域、保持容量線１５および、スイッチ駆動回路３０、アナログスイッチ２５、検査ライン２７、検査端子２８等でなる検査回路が形成されている。

図１１に示した表示装置は、各ゲート信号線６により当該行に接続された画素を制御し、映像信号はデジタルソースドライバ１８に入力され、ソース信号線９へと出力され、各画素に書き込まれる。

検査回路においては、それぞれの画素ＴＦＴ１を介して画素に映像信号が書き込まれることによって、保持容量２に保持された電荷を順次検査ライン２７を介して検査端子２８に取り出し、画素への書込みの良否の判定を行うものである。また、アナログスイッチ２５はスイッチ駆動回路３０によって制御される（特許文献１参照）。また、ソース信号線９のそれぞれに検査用のパッドを配し、各パッドに探針（プローブ）を当てることによって出力を検査する方法もある（特許文献２参照）。
特開２００２−１１６４２３号公報 特許第２６１８０４２号明細書

しかし、上記の特許文献記載の方法によると、高精細、大画面の表示装置においては検査のスループットが著しく低下する点、また、スイッチ駆動回路３０等による制御が必須であり、基板上における検査回路の実装面積の拡大等といった問題がある。特に、前者のような方法によると、高精細な表示装置においては現実的でない。

本発明は前述の課題に鑑み、極めて簡単な方法により、かつ小規模な検査回路を用いて、回路動作、線欠陥の有無等の判定が可能な検査回路および検査方法を提供するものである。

前述した課題を解決するため、本発明においては以下のような手段を講じた。

高精細化に伴って本数の増大した信号線に出力される信号を、それぞれ探針によって検査する方法は、前述のとおり、検査のスループット等の面からみても現実的でない。そこで本発明においては、全段の信号線の出力を検査回路に入力し、それら全ての入力に対して得られる、ある特定のパターンを判定結果として得るようにする。そして、あらかじめ全てが正常である場合の検査出力のパターンをリファレンスパターンとして用意しておき、得られた判定結果との比較を行う。

ある信号線の出力が不正である場合には、前述のリファレンスパターンとは異なる出力が得られるようにする。したがって、１つないしは数箇所の出力を測定し、正常な状態で得られるべき出力の形態と比較することによって、良否の判定を行う。これにより、パルス出力ごとの確認を行う必要がなく、不良箇所の有無を迅速に判断出来る。

本発明によって、実際のテストパターン表示の視認による検査を行わなくとも、ＴＦＴ基板の状態での良否が判定可能なため、小規模な検査回路によって、極めて簡単に、効率的な品質検査を可能とする。

具体的には、映像信号にデジタル信号を用いるＬＣＤ、ＥＬディスプレイ、プラズマディスプレイ等、多種の表示装置において、回路動作の良否の判定を行うことが出来る。かつ、検査回路自体を駆動する回路は必要なく、通常表示の場合と同様の手順でドライバを動作させるのみの、極めて簡単な手順によっての検査が可能である。加えて、ソース信号線の本数に関係なく、検査出力端子の出力のＨレベル／Ｌレベル（出力信号）を確認するのみで、全段にわたっての欠陥の有無が即座に判定可能なため、大画面、高精細なパネルに用いられる表示装置の検査にも有効である。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されない。なお、以下の説明において、同じものを指す符号は異なる図面間で共通して用いる。

（実施の形態１）
図１Ａに、本発明の一実施形態を示す。基板上に、ソースドライバ１０１、ゲートドライバ１０２、画素領域１０６、検査回路１０８、検査出力端子１０７が形成されている。画素領域１０６は、複数の画素１０５がマトリクス状に配置されてなり、各画素は、ソース信号線１０３、ゲート信号線１０４によって制御される。

ソースドライバ１０１は、シフトレジスタ及びＮＡＮＤ１５１、データラッチ１５２、レベルシフタ及びバッファ１５３を有し、ゲートドライバ１０２は、シフトレジスタ及びＮＡＮＤ１５４、レベルシフタ及びバッファ１５５を有する。ただしここでは、特に表示装置の構成について限定を加えるものではない。

検査回路の構成を図１Ｂに示す。検査回路１０８は、複数のＮＡＮＤ１１２、複数のインバータ１１４を、交互に直列に接続し、さらにソース信号線１０３のそれぞれと接続した回路と、複数のＮＯＲ１１３、複数のインバータ１１５を交互に直列に接続し、さらにソース信号線１０３のそれぞれと接続した回路とが並列に設けられ、双方の最終段出力は、検査出力端子１０７ａ、１０７ｂに取り出される。

具体的には、検査回路１０８において、１段目のＮＡＮＤの第１の入力端には、電源（ＶＤＤ）が接続され、第２の入力端には、ソース信号線（Ｓ１）が接続され、出力端は、１段目のインバータの入力端に接続されている。１段目のインバータの出力端は、２段目のＮＡＮＤの第１の入力端に接続されている。２段目以降、あるｍ（２≦ｍ≦ｎ）段目において、ｍ段目のＮＡＮＤの第１の入力端には、ｍ−１段目のインバータ出力端が接続され、第２の入力端には、ソース信号線（Ｓｍ）が接続され、出力端は、ｍ段目のインバータの入力端に接続されている。ｍ段目のインバータの出力端は、ｍ＋１段目のＮＡＮＤの第１の入力端に接続されている。最終段、すなわちｎ段目のインバータ出力が、検査出力端子１０７ａに取り出される。

一方、１段目のＮＯＲ１１３の第１の入力端には、電源（ＶＳＳ）が接続され、第２の入力端には、ソース信号線（Ｓ１）が接続され、出力端は、１段目のインバータの入力端に接続されている。１段目のインバータの出力端は、２段目のＮＯＲの第１の入力端に接続されている。２段目以降、あるｍ段目において、ｍ段目のＮＯＲの第１の入力端には、ｍ−１段目のインバータ出力端が接続され、第２の入力端には、ソース信号線（Ｓｍ）が接続され、出力端は、ｍ段目のインバータの入力端に接続されている。ｍ段目のインバータの出力端は、ｍ＋１段目のＮＯＲの第１の入力端に接続されている。最終段、すなわちｎ段目のインバータ出力が、検査出力端子１０７ｂに取り出される。

続いて、実際の検査の手順について、図１Ａ、１Ｂを用いて示す。ここでは、線順次デジタル形式のソースドライバ対象とした例について説明する。

検査にあたり、ソースドライバ１０１を動作させる。動作方法としては、通常の映像表示を行う場合と同様で構わない。ただし、検査時には、映像信号として、全てのソース信号線をＨレベル出力とする状態と、全てのソース信号線をＬレベル出力とする状態とを順次入力する。

図２に、ソースドライバ１０１の簡単なタイミングチャートを示し、以下にその動作について順次説明する。図２には、入力信号としてクロック信号（ＳＣＫ）、スタートパルス（ＳＳＰ）、ラッチパルス（ＳＬＡＴ）、デジタル映像信号（Ｄａｔａ）、出力信号として、１段目〜４段目、最終段のサンプリングパルス（Ｓａｍｐ．１〜４、Ｓａｍｐ．ｎ）、ソース信号線出力（ＳＬｉｎｅ：線順次駆動のため、Ｓ１〜Ｓｎは全て同時にデータが切り替わる）を示している。

まず、第１ライン期間（Ｐｅｒｉｏｄ１）について説明する。クロック信号とスタートパルス２０１に従ってシフトレジスタが動作し、サンプリングパルス２０５を順次出力する。サンプリングパルス２０５はそれぞれ、デジタル映像信号のサンプリングを行い、ラッチ回路にデータを保持する。

なお、第１ライン期間において、デジタル映像信号２０７は、全てＨレベルを入力している。

最終段でのデジタル映像信号のサンプリングが完了した後、ラッチパルス２０３が入力されると、ラッチ回路にて保持されていたデータが一斉にソース信号線に出力される。このときのソース信号線出力もまた、ラッチ回路によって、次にラッチパルス２０４が入力されるまでの期間、保持される。

ここで、ソース信号線出力は、全段においてＨレベルとなる（２１０）。

次に、第２ライン期間（Ｐｅｒｉｏｄ２）に移る。第１ライン期間と同様に、クロック信号とスタートパルス２０２に従い、サンプリングパルス２０６が順次出力され、デジタル映像信号のサンプリングが行われる。

なお、第２ライン期間において、デジタル映像信号２０８は、全てＬレベルを入力している。

続いて、ラッチパルス２０４が入力されると、ラッチ回路にて保持されていたデータが一斉にソース信号線に出力される。このとき、ソース信号線出力は、全段においてＬレベルとなる（２１１）。

次に、検査回路の動作等について説明する。今、期間２１０において、ソース信号線には、全段においてＨレベルが出力されている。よって検査回路は、図３Ａに示すような状態となる。ＮＡＮＤ３０１の第１の入力端には、電源（ＶＤＤ）が入力され、第２の入力端には、Ｈレベルが入力されている。よってＮＡＮＤ３０１の出力はＬレベルとなる。さらにこの出力は、インバータを介して反転し、次段のＮＡＮＤに入力される。以後これを繰り返し、最終的に、検査出力端子１０７ａには、Ｈレベルが出力される。

一方、ＮＯＲ３０２の第１の入力端には、電源（ＶＳＳ）が入力され、第２の入力端には、Ｈレベルが入力されている。よってＮＯＲ３０２の出力はＬレベルとなる。さらにこの出力は、インバータを介して反転し、次段のＮＯＲに入力される。以後これを繰り返し、最終的に、検査出力端子１０７ｂには、Ｈレベルが出力される。

次に、２１１で示される期間においては、ソース信号線には、全段においてＬレベルが出力されている。よって検査回路は、図３Ｂに示すような状態となる。前述と同様に、全てのソース信号線に接続されたＮＡＮＤ、ＮＯＲが動作し、この場合、検査出力端子１０７ａ、１０７ｂには、いずれもＬレベルが出力される。

この場合の検査出力端子の状態、すなわちソース信号線出力が全段にわたってＨレベルの場合、検査出力端子にはいずれもＨレベルが出力され、ソース信号線が全段にわたってＬレベルの場合、検査出力端子にはいずれもＬレベルが出力される状態が、正常な検査出力である。すなわち、全段にわたって、Ｈレベルの映像信号とＬレベルの映像信号の取り込みが正常に行われ、ソース信号線の充放電が行われていることを示している。

図２のタイミングチャート下段、１０７ａ、１０７ｂに、検査出力端子１０７ａ、１０７ｂの出力波形を示した。

ここで、以下のＡ〜Ｆに示される、数種類の動作不良モードを仮定する。
Ａ：ソース信号線（Ｓ４）の出力がＨレベル固定となる場合。
Ｂ：ソース信号線（Ｓ４）の出力がＬレベル固定となる場合。
Ｃ：ソース信号線（Ｓ４）の出力が通常と反転する場合。
Ｄ：ソース信号線（Ｓ２、Ｓ４）の出力がＨレベル固定となる場合
Ｅ：ソース信号線（Ｓ２）の出力がＨレベル固定、ソース信号線（Ｓｎ）の出力がＬレベル固定となる場合。
Ｆ：ソース信号線（Ｓ２）の出力がＬレベル固定、ソース信号線（Ｓｎ）の出力が通常と反転する場合。

これらの動作不良は、例えばパターニング不良による、ソース信号線と電源線等の短絡や、工程中の静電破壊による素子破壊が生じたことによる回路の動作不良等によってもたらされうるものである。以下に、動作不良Ａ〜Ｆの各々について、検査回路の動作を示す。

図４Ａ、４Ｂは、動作不良モードＡにおける検査回路動作と検査出力を示している。この動作不良モードでは、ソース信号線（Ｓ４）が、デジタル映像信号に関係なくＨレベル固定となっている。不良箇所を「×」印４００で示した。このとき、ソース信号線に全段にわたってＨレベルが出力されている状態、すなわち図４Ａにおいては、正常動作と同様の論理となるため、検査出力端子１０７ａ、１０７ｂにはともにＨレベルが出力され、正常判定となる。しかし、ソース信号線が全段にわたってＬレベル出力となると、図４Ｂに示すように、ＮＯＲ４０１において論理反転が生じ、以後、この反転した論理が保存されたまま、検査出力端子１０７ｂにＨレベルが出力され、すなわち不良判定となる。

図５Ａ、５Ｂは、動作不良モードＢにおける検査回路動作と検査出力を示している。この動作不良モードでは、ソース信号線（Ｓ４）が、デジタル映像信号に関係なくＬレベル固定となっている。不良箇所を「×」印５００で示した。ソース信号線全段にわたってＬレベルが出力されている状態、すなわち図４Ｂにおいては、正常動作と同様の論理となるため、検査出力端子１０７ａ、１０７ｂに共にＬレベルが出力され、正常判定となる。しかし、ソース信号線が全段にわたってＨレベル出力のとき、ＮＡＮＤ５０１において論理反転が生じ、検査出力端子１０７ａにＬレベルが出力され、すなわち不良判定となる。

図６Ａ、６Ｂは、動作不良モードＣにおける検査回路動作と検査出力を示している。この動作不良モードでは、ソース信号線（Ｓ４）が、デジタル映像信号に対し、出力が反転している。不良箇所を「×」印６００で示した。この場合、ソース信号線に全段にわたってＨレベルが出力されている場合も、Ｌレベルが出力されている場合も、それぞれＮＡＮＤ６０１、ＮＯＲ６０２において論理が反転し、前者においては検査出力端子１０７ａにＬレベルが出力され、後者においては検査出力端子１０７ｂにＨレベルが出力されることによって不良判定が得られる。

ここまでの例は、全ソース信号線に対し、不良箇所が１箇所である場合について述べた。動作不良モードＤ〜Ｆは、複数の不良箇所が存在する場合の例である。

図７Ａ、７Ｂは、動作不良モードＤにおける検査回路動作と検査出力を示している。この動作不良モードでは、ソース信号線（Ｓ２、Ｓ４）の２箇所において、いずれもデジタル映像信号に関係なくＨレベル固定となっている。不良箇所を「×」印７００、７１０で示した。ソース信号線全段にわたってＨレベルが出力されている状態、すなわち図７Ａにおいては、正常動作と同様の論理となるため、正常判定となる。しかし、図７Ｂに示すように、不良箇所が複数ある場合には、最初に現れた不良箇所、つまりソース信号線（Ｓ２）に接続されたＮＯＲ７０１で論理が反転した後、次に現れる不良箇所、つまりソース信号線（Ｓ４）に接続されたＮＯＲ７０２において変化することなく、論理反転の状態がそのまま保存されるので、検査出力端子１０７ｂにＨレベルが出力され、不良判定が得られる。

図８Ａ、８Ｂは、動作不良モードＥにおける検査回路動作と検査出力を示している。この動作不良モードでは、ソース信号線（Ｓ２）においては、デジタル映像信号に関係なくＨレベル固定となっており、さらにソース信号線（Ｓｎ）において、デジタル映像信号に関係なくＬレベル固定となっている。不良箇所を「×」印８００、８１０で示した。図８Ａ、８Ｂに示すとおり、前者の不良箇所に関しては、ＮＯＲ８０２において論理が反転し、検査出力端子１０７ｂにＨレベルが出力され、後者の不良箇所に関しては、ＮＡＮＤ８０１において論理が反転し、検査出力端子１０７ａにＬレベルが出力され、不良判定が得られる。このように、異なるモードの不良が複数の箇所で生じた場合にも、互いの検査出力を阻害することなく、正確に判定が行われている。

図９Ａ、９Ｂは、動作不良モードＦにおける検査回路動作と検査出力を示している。この動作不良モードでは、ソース信号線（Ｓ２）においては、デジタル映像信号に関係なくＬレベル固定となっており、さらにソース信号線（Ｓｎ）において、デジタル映像信号に対し、出力が反転している。不良箇所を「×」印９００、９１０で示した。図９Ａ、９Ｂに示すとおり、前者の不良箇所に関しては、ＮＡＮＤ９０１において論理が反転し、検査出力端子１０７ａにＬレベルが出力され、後者の不良箇所に関しては、ＮＯＲ９０２において論理が反転し、検査出力端子１０７ｂにＨレベルが出力され、不良判定が得られる。このモードにおいても、ソース信号線（Ｓｎ）の不良が、ＮＡＮＤ９０１において現れた論理反転に影響することなく、正確に判定が行われている。

以上のように、本発明の検査回路は、多種の不良モードに対して極めて正確な不良判定が可能であり、デジタル映像信号を入力し、ソース信号線にデジタル出力を行う形式のドライバを用いた表示装置であれば、ＬＣＤ、ＥＬディスプレイ、プラズマディスプレイ等、多種の表示装置において、回路動作の良否の判定を行うことが出来る。かつ、検査回路自体を駆動する回路は必要なく、通常と同様にドライバを動作させるのみの極めて簡単な手順によっての検査が可能である。

なお、図３〜図９に示したように、ＮＡＮＤを用いて構成された回路の側に接続された検査出力端子の出力（信号）と、ＮＯＲを用いて構成された回路の側に接続された検査出力端子の出力（信号）が、デジタル映像信号がＨレベル、Ｌレベルいずれの場合においても、同じ出力が得られる場合が正常であり、何らかの不良判定が現れる場合には、２つの検査出力端子の出力が異なっている。よって、この２つの検査出力端子の出力の同等性を判定する比較回路を設けることにより、検査出力の取得がより容易になる。

具体的には、図１０Ａ、１０Ｂに示すように、２つの検査出力端子に現れる信号を入力とするＥｘＮＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）１００１をさらに接続し、検査出力端子１０７の出力がＨレベルであるか、Ｌレベルであるかによって、良否の判定を行っても良い。図１０Ａに示す構成によると、ＥｘＮＯＲ出力がＨレベルであれば良品判定、Ｌレベルであれは不良判定となる。図１０ＢにＥｘＮＯＲ回路の真偽値表を示す。また、ＥｘＮＯＲの代わりに、ＥｘＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）を用いても同様である。この場合、ＥｘＯＲ出力がＬレベルであれば良品判定、Ｈレベルであれば不良判定となる。

また、図１Ａにおいて、映像信号（Ｄａｔａ）入力形式がアナログ形式である場合、検査時のみ、実際の映像信号の最大振幅と同程度のデジタル信号を検査信号として入力することで、デジタル形式、アナログ形式に制限なく、検査が可能である。

また、本発明は、多数の信号線の出力信号を一度に検査回路に入力することにより、経時的に波形を観察することなく、１ないしは２パターンの判定波形をもって検査が完了する点を特徴としている。

すなわち、検査回路の構成は図１Ｂや図１０に限定されるものではなく、異なる回路構成でも等価の機能をもたらしうる構成を含むものとする。

（実施の形態２）
本発明の検査回路および検査方法は、ゲートドライバの動作検査への適用も容易に実現出来る。本実施形態においては、実施の形態１で説明してきた検査回路をゲートドライバの動作検査に用いる例について示す。

図１３、に構成例を示す。基板上に、ソースドライバ１３０１、ゲートドライバ１３０２、画素領域１３０６、検査回路１３１０、出力端子１３１３が形成されている。画素領域１３０６は、複数の画素１３０５がマトリクス状に配置されてなり、各画素は、ソース信号線１３０３、ゲート信号線１３０４によって制御される。

ソースドライバ１３０１は、クロック信号（ＳＣＫ）、スタートパルス（ＳＳＰ）の入力により、シフトレジスタ及びＮＡＮＤ回路１３５１において順次サンプリングパルスを出力する。その後、データラッチ１３５２において映像信号（Ｄａｔａ）のサンプリングを行い、レベルシフタ及びバッファ１３５３において、振幅変換あるいは増幅を受け、順次ソース信号線へと出力する。

ゲートドライバ１３０２は、クロック信号（ＧＣＫ）、スタートパルス（ＧＳＰ）の入力により、シフトレジスタ及びＮＡＮＤ回路１３５４において順次行選択パルスを出力する。その後、レベルシフタ及びバッファ１３５５において、振幅変換あるいは増幅を受け、順次、各行のゲート信号線（Ｇ１〜Ｇｍ）を選択する。

検査回路１３１０の構成を図１４に示す。ここでは、ゲートドライバ１３０２の検査用に設けられた検査回路１３１０について説明する。検査回路１３１０は、第１ラッチ回路１４０１、第２ラッチ回路１４０２によるラッチ回路１３１１と、判定回路１３１２でなる。判定回路１３１２は、ソースドライバの検査回路と同様の構成であり、複数のＮＡＮＤ１１２、複数のインバータ１１４を交互に直列に接続し、さらにゲート信号線（Ｇ１〜Ｇｍ）のそれぞれと接続した回路と、複数のＮＯＲ１１３、複数のインバータ１１４を交互に直列に接続し、さらにゲート信号線（Ｇ１〜Ｇｍ）のそれぞれと接続した回路とが並列に設けられ、双方の最終段出力は、検査出力端子１０７ａ、１０７ｂに取り出される。

続いて、実際の検査の手順について、図１３、図１４を用いて示す。検査にあたり、ゲートドライバ１３０２を動作させる。動作方法としては、通常の映像表示を行う場合と同様で構わない。

図１５に、ゲートドライバ１３０２および検査回路１３１０の簡単なタイミングチャートを示し、以下にその動作について順次説明する。図１５には、ドライバ側入力信号として、クロック信号（ＧＣＫ）、スタートパルス（ＧＳＰ）、検査回路側入力信号として、検査用信号（ＣＣＫ１、ＣＣＫ２）、検査用データラッチ信号（ＣＬＡＴ）、出力信号として、１行目〜４行目、ｍ行目の行選択パルス（ＧＬｉｎｅ１〜４、ＧＬｉｎｅｍ）、検査回路ラッチ出力（Ｃ１〜Ｃｍ）を示している。

まず、第１フレーム期間（Ｐｅｒｉｏｄ１）について説明する。クロック信号（ＧＣＫ）とスタートパルス（ＧＳＰ）１５０１に従ってシフトレジスタが動作し、行選択パルス１５０２を順次出力する。行選択パルス１５０２はその後、それぞれ振幅変換、あるいは増幅を受け、各行のゲート信号線を選択する。

一方、順次出力される行選択パルス１５０２は、検査回路内の第１ラッチ回路１４０１に入力され、検査用信号（ＣＣＫ１、ＣＣＫ２）１５０３もしくは１５０４の取り込みを行う。この期間（Ｐｅｒｉｏｄ１）においては、全ての第１ラッチ回路１４０１において、Ｈレベルが取り込まれる。行選択パルス１５０２が１行目から最終行まで出力され、検査回路内の第１ラッチ回路１４０１の全段での取り込みが完了した後、検査用データラッチ信号（ＣＬＡＴ）１５０５が入力され、第１ラッチ回路１４０１に保持されていたデータは一斉に第２ラッチ回路１４０２に転送される。

このとき、検査回路ラッチ出力（Ｃ１〜Ｃ４、Ｃｍ）は、図１５に示すとおり、全てＨレベルとなる（１５０６）。

次に、第２フレーム期間（Ｐｅｒｉｏｄ２）に移る。第１フレーム期間と同様に、クロック信号とスタートパルス１５１１に従い、行選択パルス１５１２が順次出力され、各行のゲート信号線を選択する。

その後も同様に、順次出力される行選択パルス１５１２は、検査回路内の第１ラッチ回路１４０１に入力され、検査用信号（ＣＣＫ１、ＣＣＫ２）１５０３もしくは１５０４の取り込みを行う。この期間（Ｐｅｒｉｏｄ２）においては、全ての第１ラッチ回路１４０１において、Ｌレベルが取り込まれるようにしておく。行選択パルス１５１２が１行目から最終行まで出力され、検査回路内の第１ラッチ回路１４０１の全段での取り込みが完了した後、検査用データラッチ信号（ＣＬＡＴ）１５１５が入力され、第１ラッチ回路１４０１に保持されていたデータは一斉に第２ラッチ回路１４０２に転送される。

このとき、検査回路ラッチ出力（Ｃ１〜Ｃ４、Ｃｍ）は、全てＬレベルとなる（１５１６）。

その後は、実施の形態１で示したソースドライバの検査と同様の手順により、ゲート信号線の選択タイミング等の正当性を判定する。判定回路１３１２の動作は同様であるので、ここでは説明を省略する。

また、図１６に示すように、検査用信号（ＣＣＫ１、ＣＣＫ２）を、例えばゲートドライバ側クロック信号（ＧＣＫ）と同じ周波数のクロック信号として入力することで、ある行で行選択パルスの出力タイミング不正が生じた場合においても、検査出力をもって不良判定が可能である。この場合、ゲート信号線の奇数行によってＣＣＫ１が取り込まれ、偶数行によってＣＣＫ２が取り込まれる。

具体的には、シフトレジスタ部のＴＦＴ不良等により、順次出力されるべき行選択パルスが、ある点でパルス幅が広がる等の不良が生ずることがある。通常、クロック信号を用いて制御するシフトレジスタにおいては、クロック信号のアップエッジもしくはダウンエッジにおいて動作トリガとしている場合が多いため、パルス幅不正等は、クロック半周期分程度の広がりとなる場合が多い。検査回路内のラッチ動作のタイミングが、ここで述べたような不正パルスによって決定された場合、図１５に示したような検査用信号では、正常と判定されてしまうが、図１６に示したようなクロック信号状の検査用信号を用いると、不正なタイミングで第１ラッチ回路１４０１が動作した場合、取り込み時のデータの論理が反転するため、精度良く不良判定が可能である。

実施形態１、実施形態２で示した本発明の検査回路は、表示装置の実仕様上の動作に関しては必要のない回路である。よって、図１７Ａに示すように、基板上に検査回路１７０１、１７０２が一体形成された第１モジュール１７００を形成した後、上述の検査工程を経て、最終的に所望のサイズに分断する際、図１７Ｂに示すように検査回路１７０１、１７０２を除去し、モジュール１７１０を得ると良い。

また、表示装置に限らず、メモリ等に使用されているアドレスデコーダの出力判定等に用いることも可能であり、多数の信号出力ピンを有する半導体装置の検査への広い適用が期待出来る。

図１Ａ、１Ｂは、本発明の一実施形態を示す図である。 図２は、ソースドライバおよび検査回路のタイミングチャートを示す図である。 図３Ａ、３Ｂは、正常動作時の検査回路動作と検査出力を示す図である。 図４Ａ、４Ｂは、動作不良モードＡにおける検査回路動作と検査出力を示す図である。 図５Ａ、５Ｂは、動作不良モードＢにおける検査回路動作と検査出力を示す図である。 図６Ａ、６Ｂは、動作不良モードＣにおける検査回路動作と検査出力を示す図である。 図７Ａ、７Ｂは、動作不良モードＤにおける検査回路動作と検査出力を示す図である。 図８Ａ、８Ｂは、動作不良モードＥにおける検査回路動作と検査出力を示す図である。 図９Ａ、９Ｂは、動作不良モードＦにおける検査回路動作と検査出力を示す図である。 図１０Ａ、１０Ｂは、本発明の他の一実施形態を示す図である。 図１１は、従来の検査回路を有する表示装置の構成を示す図である。 図１２Ａ、１２Ｂは、モジュールの形態と、探針を用いた品質検査の概略を示す図である。 図１３は、本発明の一実施形態を示す図である。 図１４は、本発明の一実施形態を示す図である。 図１５は、ゲートドライバおよび検査回路のタイミングチャートを示す図である。 図１６は、ゲートドライバおよび検査回路のタイミングチャートを示す図である。 図１７は、検査回路の分断例を示す図である。

Claims (4)

1. クロック信号及びスタートパルスを入力し、前記クロック信号及び前記スタートパルスにしたがって複数のゲート信号線に選択パルスを順次出力するゲートドライバを含む半導体装置の検査回路であって、
   前記複数のゲート信号線に順次出力される選択パルスにしたがって、検査用信号の取り込みを行う複数のラッチ回路と、
   前記複数のラッチ回路からの出力信号をそれぞれ入力する複数の入力端子とを有し、
   複数のＮＡＮＤと、複数のＮＯＲと、複数の第１のインバータと、複数の第２のインバータとを有し、
   前記複数のＮＡＮＤにおいて、ｉ段目（ｉは２以上の整数）のＮＡＮＤの出力端子は、前記複数の第１のインバータのうちのｉ段目の第１のインバータを介してｉ＋１段目のＮＡＮＤの第１の入力端子と電気的に接続され、
   前記複数のＮＯＲにおいて、ｉ段目（ｉは２以上の整数）のＮＯＲの出力端子は、前記複数の第２のインバータのうちのｉ段目の第２のインバータを介してｉ＋１段目のＮＯＲの第１の入力端子と電気的に接続され、
   前記複数の入力端子はそれぞれ、前記複数のＮＡＮＤの第２の入力端子および、前記複数のＮＯＲの第２の入力端子と電気的に接続され、
   前記複数のＮＡＮＤにおいて、最終段のＮＡＮＤの出力端子は、第１の検査出力を得る第１の出力端子と電気的に接続され、
   前記複数のＮＯＲにおいて、最終段のＮＯＲの出力端子は、第２の検査出力を得る第２の出力端子と電気的に接続され、
   前記第１の出力端子及び前記第２の出力端子に得られる２つの信号から、前記半導体装置の動作可否の判定を行うことを特徴とする半導体装置の検査回路。
2. クロック信号及びスタートパルスを入力し、前記クロック信号及び前記スタートパルスにしたがって複数のゲート信号線に選択パルスを順次出力するゲートドライバを含む半導体装置の検査回路であって、
   前記複数のゲート信号線に順次出力される選択パルスにしたがって、検査用信号の取り込みを行う複数のラッチ回路と、
   前記複数のラッチ回路からの出力信号をそれぞれ入力する複数の入力端子とを有し、
   複数のＮＡＮＤと、複数のＮＯＲと、複数の第１のインバータと、複数の第２のインバータと、比較回路を有し、
   前記複数のＮＡＮＤにおいて、ｉ段目（ｉは２以上の整数）のＮＡＮＤの出力端子は、前記複数の第１のインバータのうちのｉ段目の第１のインバータを介してｉ＋１段目のＮＡＮＤの第１の入力端子と電気的に接続され、
   前記複数のＮＯＲにおいて、ｉ段目（ｉは２以上の整数）のＮＯＲの出力端子は、前記複数の第２のインバータのうちのｉ段目の第２のインバータを介してｉ＋１段目のＮＯＲの第１の入力端子と電気的に接続され、
   前記複数の入力端子はそれぞれ、前記複数のＮＡＮＤの第２の入力端子および、前記複数のＮＯＲの第２の入力端子と電気的に接続され、
   前記複数のＮＡＮＤにおいて、最終段のＮＡＮＤの出力端子は、前記比較回路の第１の入力端子と電気的に接続され、
   前記複数のＮＯＲにおいて、最終段のＮＯＲの出力端子は、前記比較回路の第２の入力端子と電気的に接続され、
   前記比較回路の出力端子は、前記検査出力を得る出力端子と電気的に接続され、
   前記出力端子に得られる信号から、前記半導体装置の動作可否の判定を行うことを特徴とする半導体装置の検査回路。
3. 請求項２において
   前記比較回路にＥｘＮＯＲを用いたことを特徴とする半導体装置の検査回路。
4. 請求項１乃至３のいずれか一において、
   複数のラッチ回路は、
   前記複数のゲート信号線に順次出力される前記選択パルスにしたがって、前記検査用信号の取り込みを行う第１のラッチ回路と、
   最終の選択パルスが前記第１のラッチ回路に入力された後、前記第１のラッチ回路から一斉に前記検査用信号が入力される第２のラッチ回路と、からなり、
   前記第２のラッチ回路からの出力信号は前記複数の入力端子にそれぞれ入力されることを特徴とする半導体装置の検査回路。

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