JP2014062943A - 検査回路、表示装置、電子機器、電子時計および表示装置の検査方法 - Google Patents

Abstract

【課題】隣接するソース線の短絡、誤接続といった不良も含めて、効率的にソース線の不良を検出できる回路規模の小さな検査回路、その検査回路を含む表示装置、表示装置の検査方法等を提供する。
【解決手段】マトリクス状に配置された複数の画素と、前記複数の画素の各々に画像信号を入力するための複数のソース線を有する表示装置の検査回路２０であって、前記複数のソース線上の前記画像信号を受け取り、比較した結果を第１の信号Ｑとして出力する比較回路２１と、検査入力信号と前記第１の信号に基づく信号とを受け取り、前記検査入力信号と前記第１の信号に基づく信号との論理演算を行った結果を検査出力信号として出力する信号伝達回路２３と、を含む。
【選択図】図４

Description

本発明は検査回路、表示装置、電子機器、電子時計および表示装置の検査方法等に関する。

ＥＰＤ（Electrophoretic Display）すなわち電気泳動表示装置や、液晶ディスプレイ（ＬＣＤ）等の表示装置においては、近年高精細化が進み、さらに、画素部と、画素部を制御するための周辺回路を基板上に一体形成することによる回路の高集積化が進んでいる。

製造工程において例えば形状不良、静電破壊（ＥＳＤ）等によって素子破壊が生じた場合、表示装置自体の正常動作が見込めなくなるため、品質検査によって除外されなければならない。特に様々な画像信号が伝送されるソース信号線（以下、単にソース線とする）の品質検査を行うことは重要である。

ソース線の検査としては、各ソース線と検査端子とをスイッチを介して接続し、駆動回路によって各ソース線のスイッチのオン／オフを切り換えながら、検査端子からのデータを期待値（異常がない場合に期待される値）と比較する手法がある。しかし、各ソースに設けられるスイッチやこれらのスイッチを制御する駆動回路、および検査端子が必要となり、実装面積が拡大するという問題がある。

そこで、通常の画像に代えてテストパターンを使用し、表示装置に内蔵された検査回路で効率的にテストする手法が提案されている。このときの検査回路の面積は、各ソース線のスイッチ、スイッチの駆動回路および検査端子を合わせた面積よりも小さくできる。

例えば特許文献１の発明は、第１のライン期間でＨレベル（ハイレベル）を入力し、第２のライン期間でＬレベル（ローレベル）を入力するテストパターンを用いて、表示装置に内蔵された検査回路で効率的にソース線を検査する。

特開２００６−１８９８０９号公報

しかし、特許文献１の発明では物理的または論理的に隣接するソース線の間で短絡がある場合や、隣接するソース線の一方がソースドライバーに誤って接続されている場合（以下、誤接続という）等の異常を検出できない。つまり、あるライン期間において全てのソース線は一律にＨレベルまたはＬレベルであるため、隣接するソース線の間の不良を検出できない可能性がある。

また、特許文献１の発明は、不良判定（良否の判断）だけでなく欠陥箇所も特定する。そのため、特許文献１の発明の検査回路は、高速なクロック信号に基づいて正確にパルスをカウントしながら期待値（異常がない場合に期待される値）との比較を行う比較的大きな回路を含む必要がある。しかし、製造工程における検査においては、欠陥箇所も特定までは必要なく、不良判定だけが正確に実行されればよい場合も多い。

本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、隣接するソース線の短絡、誤接続といった不良も含めて、効率的にソース線の不良を検出できる回路規模の小さな検査回路、その検査回路を含む表示装置、電子機器、電子時計、表示装置の検査方法等を提供する。

（１）本発明は、マトリクス状に配置された複数の画素と、前記複数の画素の各々に画像信号を入力するための複数のソース線を有する表示装置の検査回路であって、前記複数のソース線上の前記画像信号を受け取り、比較した結果を第１の信号として出力する比較回路と、検査入力信号と前記第１の信号に基づく信号とを受け取り、前記検査入力信号と前記第１の信号に基づく信号との論理演算を行った結果を検査出力信号として出力する信号伝達回路と、を含む。

本発明の検査回路によれば、マトリクス状に配置された複数の画素と、複数の画素の各々に画像信号を入力するための複数のソース線を有する表示装置について、ソース線に所望のデータ（具体的には画像信号）が乗っているか否かを検査することができる。このとき、比較回路によってソース線上の画像信号を比較する過程を含むため、本発明の検査回路では物理的または論理的に隣接するソース線の短絡、誤接続といった不良を含めて検出することができる。

また、本発明の検査回路は信号伝達回路を含む。信号伝達回路は、例えば所定の数のパルス信号からなる検査入力信号を受け取り、第１の信号に基づく信号との論理演算を行って検査出力信号として出力する。ここで、第１の信号は比較回路がソース線上の画像信号を比較した結果をあらわす信号である。そのため、本発明の検査回路は、検査出力信号について調べるだけでソース線の短絡、誤接続といった不良の有無を知ることができる、効率的な不良判定を可能にする。

例えば、ソース線に所望の画像信号が乗っている場合には、検査入力信号と等しい検査出力信号が信号伝達回路から出力されてもよい。このとき、検査回路の内部、または外部で検査出力信号と検査入力信号とを比較するだけで不良判定が可能である。

このように、本発明の検査回路によれば、隣接するソース線の短絡、誤接続といった不良も含めて、効率的にソース線の不良を検出できる。そして、従来のソース線の検査手法のように、各ソース線と検査端子とをスイッチを介して接続し、駆動回路によって各ソース線のスイッチのオン／オフを切り換える必要もない。そのため、従来のソース線の検査手法に比べて、回路規模の小さな検査回路を提供することができる。

なお、本発明の検査回路では、第１の信号に基づく信号は第１の信号から生成された別の信号であってもよいし、第１の信号そのものであってもよい。そして、第１の信号、第１の信号に基づく信号は１ビットの信号であってもよいが、通常は多ビットの信号である。

（２）この検査回路において、多ビットの信号である前記第１の信号を受け取り、前記第１の信号のビット間で所定の演算を行って、前記第１の信号よりも少ないビット数の第２の信号を出力する信号制御回路を含み、前記信号伝達回路は、前記第１の信号に基づく信号として、前記第２の信号を受け取ってもよい。

（３）この検査回路において、前記信号制御回路は、前記複数のソース線上の前記画像信号の全てが期待値に等しい場合に、全ビットの値が同じになる前記第２の信号を出力してもよい。

これらの発明によれば、検査回路は信号制御回路を含む。信号制御回路は第１の信号について所定の処理を行った第２の信号（前記の第１の信号に基づく信号に対応）を生成、出力し、信号伝達回路は第２の信号に基づいて検査出力信号を生成、出力する。検査回路が信号制御回路を含むことで、信号伝達回路の構造が単純化されて回路規模を小さくすることができる。

信号制御回路は、まず多ビットの信号である第１の信号を受け取り、その第１の信号よりも少ないビット数の第２の信号を出力する。このことで、信号伝達回路が受け取る信号の数を減らして、信号伝達回路の回路規模を小さくできる。例えば、信号制御回路は、比較回路からの第１の信号の各ビットの期待値がＨレベルであるときに、２入力１出力のＡＮＤ回路で第１の信号を受け取り、ビット数を半分にした第２の信号を出力してもよい。つまり、信号制御回路は、所定の演算として論理積をとることで、第１の信号よりも少ないビット数の第２の信号を生成してもよい。

また、信号制御回路は、複数のソース線上の画像信号の全てが期待値に等しい場合に、全ビットの値が同じになる第２の信号を生成、出力してもよい。このとき、信号伝達回路は、異常がない場合に、各ビットの値が同じ第２の信号を受け取る。そのため、信号伝達回路は、単位回路（信号伝達単位回路）を同じように繰り返して接続する構成をとることができ、信号伝達回路の構造が単純化されるので回路規模を小さくすることができる。

なお、期待値とは異常がない場合に期待される値であって、ここでは各ソース線上の画像信号について期待値としてＨレベルまたはＬレベルが定められている。

（４）この検査回路において、前記信号伝達回路は、２入力１出力の論理回路である信号伝達単位回路が多段に接続して構成され、最終段の前記信号伝達単位回路の出力信号を検査出力信号とし、前記信号伝達単位回路は、一方の入力として、前記第１の信号に基づく信号を受け取り、他方の入力として、前記検査入力信号または前段の前記信号伝達単位回路の出力信号を受け取ってもよい。

本発明の検査回路によれば、信号伝達回路は、２入力１出力の論理回路である信号伝達単位回路を多段に接続して構成されている。そして、信号伝達回路は、最終段の信号伝達単位回路の出力信号を検査出力信号とし、信号伝達単位回路は、一方の入力として、第２の信号（第１の信号に基づく信号）を受け取り、他方の入力として、検査入力信号または前段の信号伝達単位回路の出力信号を受け取る。

本発明の検査回路は、信号伝達単位回路として２入力１出力の論理回路を用いることで、構成を単純にして回路規模を小さくするとともに配線の混雑も抑えることができる。信号伝達単位回路として用いられる２入力１出力の論理回路は、たとえばＡＮＤ回路やＯＲ回路であってもよい。そして、信号伝達単位回路のＡＮＤ回路、ＯＲ回路は、それぞれＮＡＮＤ回路、ＮＯＲ回路とインバーターとを組み合わせて構成されていてもよい。

（５）この検査回路において、前記比較回路は、前記表示装置において同時に前記ソース線へ転送される前記画像信号の転送単位をブロックとして、隣接する前記ブロックの境界にある２つの前記ソース線上の前記画像信号を比較する比較器を含んでもよい。

（６）この検査回路において、前記比較回路は、１つの前記ブロックにおいて、値が交互に異なる前記画像信号を受け取ってもよい。

これらの発明によれば、ソース線へ転送される画像信号の転送単位をブロックとした場
合に、１つのブロックとその隣接するブロックとの境界に存在する２本のソース線上の画像信号を比較する機能を有する。そのため、画像信号がブロック単位で転送される場合に発生しうる転送不良を検出することが可能になる。

例えば、表示装置に８本のソース線Ｘ₁〜Ｘ₈があるとする。そしてブロックが４本のソース線分の画像信号であるとすると、転送クロック（水平同期信号に比べて十分に早いタイミングを与えるものとする）に基づく最初の転送タイミングで、第１ブロックの画像信号が、ソース線Ｘ₁〜Ｘ₄に対応する一時的な記憶部に転送される。そして、次の転送タイミングで第１ブロックの画像信号は、ソース線Ｘ₅〜Ｘ₈に対応する一時的な記憶部にシフト転送される。その一方で、別の第２ブロックの画像信号が、ソース線Ｘ₁〜Ｘ₄に対応する一時的な記憶部に転送される。

このようなブロック単位の転送を行う場合、転送時のエラーを検出するために隣接するブロックに含まれる全てのソース線上の画像信号を比較してもよいが、回路規模が大きくなるおそれがある。そこで、これらの発明の検査回路は、１つのブロックとその隣接するブロックとの境界に存在する２本のソース線上の画像信号を比較して、効率的に転送不良を検出する。この例では、ソース線Ｘ₄上の画像信号とソース線Ｘ₅上の画像信号を比較することで、効率的に転送不良を検出できる。

このとき、１つのブロックにおいて、値が交互に異なる画像信号を用いてもよい。すなわち、１つのブロックにおいて、隣接するソース線で一方がＨレベルであれば、他方がＬレベルとなるような画像信号を用いてもよい。比較回路は隣接するソース線上の画像信号を比較し、期待値（この例では一方がＨレベル、他方がＬレベル）通りであれば、比較器（この例では排他的論理和）の出力値はＨレベルになる。

なお、比較回路が隣接するブロック間の境界に存在する２本のソース線上の画像信号を比較する場合には、隣接するブロックの関係によって、この比較器の出力値が異なる。例えば、全てのブロックが同じパターンを用いる場合には、比較器の出力値はＨレベルになる。ソース線Ｘ₁〜Ｘ₄上の画像信号が（ＨＬＨＬ）のパターンであり、ソース線Ｘ₅〜Ｘ₈上の画像信号も（ＨＬＨＬ）のパターンであるような場合である。

一方、隣接するブロックでは異なるパターンを用いる場合には、比較器の出力値はＬレベルになる。例えば、ソース線Ｘ₁〜Ｘ₄上の画像信号が（ＨＬＨＬ）のパターンであり、ソース線Ｘ₅〜Ｘ₈上の画像信号は（ＬＨＬＨ）のパターンであるような場合である。このとき、信号制御回路に回路構成の変更によって、各ビットの値が同じ第２の信号を生成することもできる。

（７）この検査回路において、前記信号伝達回路は、所定の数のパルスを含む前記検査入力信号を受け取ってもよい。

（８）この検査回路において、前記検査出力信号のパルス数をカウントするカウンターを含んでもよい。

これらの発明によれば、信号伝達回路は、所定の数のパルスを含む前記検査入力信号を受け取る。そして、ソース線に所望の画像信号が乗っている場合には、検査入力信号と等しい検査出力信号が信号伝達回路から出力されてもよい。このとき、検査回路の内部、または外部で検査出力信号のパルス数をカウントするだけで、容易かつ効率的に不良判定が可能である。

このとき、検査回路自体が検査出力信号のパルス数をカウントするカウンターを含んで
もよい。検査回路内で検査出力信号のパルス数と期待値とを比較できるので、検査回路外部に対して不良の有無を例えば１つの出力信号で知らせることができる。よって、さらに効率的に不良判定が可能である。

なお、期待値とは異常がない場合に期待される値である。異常がない場合には検査出力信号として検査入力信号が出力されるとすると、ここでの期待値、すなわちカウンターの期待値とは、検査入力信号に含まれるパルス数（例えば２４０）である。また、本明細書においてカウンターとは、単にカウント値を出力するものに限らず、カウント値と期待値とを比較して一致、不一致を示す信号を出力するものも含むとする。

（９）本発明は、前記検査回路を含む表示装置であってもよい。

（１０）本発明は、前記表示装置を含む電子機器であってもよい。

（１１）本発明は、前記表示装置を含む電子時計であってもよい。

本発明によれば、前記の検査回路を含むので、効率的にソース線の不良を検出できる表示装置、電子機器、電子時計を実現する。このとき、表示装置やこの表示装置を含む電子機器（例えば電子時計）について、効率的な出荷検査だけでなく、出荷後の不良解析も可能である。そのため、表示装置、電子機器、電子時計の信頼性を高めることができる。

（１２）本発明は、前記検査回路を用いた表示装置の検査方法であって、前記複数のソース線上の前記画像信号を受け取るステップと、前記信号伝達回路が前記検査入力信号を受け取るステップと、前記カウンターが前記検査出力信号のパルス数をカウントするステップと、前記カウンターの値が期待値と一致した場合に、前記表示装置が正常であると判断されるステップと、を含む。

本発明の検査方法は、複数のソース線上の画像信号を受け取るステップ、信号伝達回路が検査入力信号を受け取るステップ、カウンターが検査出力信号のパルス数をカウントするステップと、カウンターの値が期待値と一致したか否かで正常であるか否かを判断するステップとを含む、前記の検査回路を用いた効率的な表示装置の検査が可能である。

第１実施形態の検査回路を含む電気泳動表示装置のブロック図。 図１の電気泳動表示装置の画素の構成例を示す図。 図３（Ａ）は電気泳動素子の構成例を示す図。図３（Ｂ）、図３（Ｃ）は電気泳動素子の動作の説明図。 第１実施形態の検査回路のブロック図。 図５（Ａ）〜図５（Ｂ）は検査回路の波形図の一例。 第１実施形態の検査回路の回路図の一例。 図７（Ａ）〜図７（Ｂ）は信号伝達回路の別の構成例。 検査回路の検査手順を示すフローチャート。 図９（Ａ）〜図９（Ｂ）は画像信号のブロックを説明する図。 第２実施形態の検査回路の回路図の一例。 適用例の電子機器のブロック図。 図１２（Ａ）は電子機器の一例である電子時計の図、図１２（Ｂ）は電子機器の一例である電子ペーパーの図。

１．第１実施形態
本発明の第１実施形態について図１〜図８を参照して説明する。

１．１．電気泳動表示装置の構成
図１は、本実施形態の検査回路２０を含むアクティブマトリックス方式の電気泳動表示装置１０の構成を示す図である。本実施形態の検査回路２０は、図１に示される電気泳動表示装置１０のソース線（データ線６８が対応）を検査する。まず、本実施形態の検査回路２０が検査する対象である電気泳動表示装置１０の構成について説明する。

電気泳動表示装置１０は、表示制御回路６０、検査回路２０、表示部３を含む。表示制御回路６０は、表示部３を制御する制御部であり、走査線駆動回路６１、データ線駆動回路６２、コントローラー６３、共通電源変調回路６４、記憶部１６０を含む。

走査線駆動回路６１、データ線駆動回路６２、共通電源変調回路６４、記憶部１６０は、それぞれコントローラー６３と接続されている。コントローラー６３は、例えば電気泳動表示装置１０の外部からの入力信号（図外）、プログラム等に基づいて、これらを総合的に制御する。そして、コントローラー６３は検査回路２０とも接続されており、検査回路２０に検査指示を与えて、電気泳動表示装置１０のデータ線６８（ソース線に対応）を検査させることができる。

記憶部１６０は、例えばＶＲＡＭと、例えばフラッシュメモリー等の不揮発性メモリーを含んでいてもよい（図外）。ＶＲＡＭは表示部３に表示させる画像のデータを記憶する。また、不揮発性メモリーはＶＲＡＭに記憶されたデータを構成する要素のデータ（例えばパーツデータや背景データ）を記憶する。

ここで、検査回路２０が電気泳動表示装置１０のデータ線６８を検査する場合に用いる、テストパターン（例えば１ビットの市松模様）のパーツデータも不揮発性メモリーに記憶されており、表示部３のサイズに合わせてテストパターンが生成されてＶＲＡＭに記憶されてもよい。また、記憶部１６０は、その他に例えばＳＲＡＭ、ＤＲＡＭ等を含んでおり、コントローラー６３がデータの一時記憶領域としても用いる。

検査回路２０は、コントローラー６３からの検査指示によって動作し、コントローラーが表示部３に表示させるテストパターンを用いて、データ線６８（すなわち、ソース線Ｘ₁、Ｘ₂、…、Ｘ_n）に異常がないかを検査する。検査回路２０は、コントローラー６３から所定の数のパルスを含む検査入力信号を受け取る。また、検査回路２０は、異常検出信号によって検査結果をコントローラー６３に伝える。なお、本実施形態の検査回路２０の詳細な構成については後述する。

表示部３には、走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８（ソース線に対応）とが形成されており、これらの交差位置に対応して複数の画素４０が設けられている。すなわち、複数の画素４０がマトリクス上に配置されている。

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ₁、Ｙ₂、…、Ｙ_m）により各画素４０に接続されている。走査線駆動回路６１は、コントローラー６３の制御に従って１行目からｍ行目までの走査線６６を順次選択することで、画素４０に設けられた駆動用ＴＦＴ４８（図２参照）のオンタイミングを規定する選択信号を供給する。

データ線駆動回路６２は、ｎ本のデータ線６８（ソース線Ｘ₁、Ｘ₂、…、Ｘ_n）により各画素４０に接続されている。データ線駆動回路６２は、コントローラー６３の制御に従って、画素４０のそれぞれに対応する１ビットの画像データを規定する画像信号を画素４
０に供給する。なお、本実施形態では、画素信号「０」を規定する場合には、ローレベルの画像信号を画素４０に供給し、画素信号「１」を規定する場合には、ハイレベルの画像信号を画素４０に供給するものとする。

表示部３には、また、共通電源変調回路６４から延びる低電位電源線４９（Ｖｓｓ）、高電位電源線５０（Ｖｄｄ）、共通電極配線５５（Ｖｃｏｍ）、第１のパルス信号線９１（Ｓ１）、第２のパルス信号線９２（Ｓ２）が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラー６３の制御に従って上記配線のそれぞれに供給する各種信号を生成する一方、これら各配線の電気的な接続および切断（ハイインピーダンス化、Ｈｉ−Ｚ）を行う。

１．２．画素部分の回路構成
図２は、図１の画素４０の回路構成図である。なお、図１と同じ配線には同じ番号を付しており、説明は省略する。また、全画素に共通の共通電極配線５５については記載を省略している。

画素４０には、駆動用ＴＦＴ（Thin Film Transistor）４８と、ラッチ回路７０と、スイッチ回路８０が設けられている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成をとる。

駆動用ＴＦＴ４８は、Ｎ−ＭＯＳトランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４８のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子に接続されている。ラッチ回路７０は転送インバーター７０ｔと帰還インバーター７０ｆとを備えている。転送インバーター７０ｔ、帰還インバーター７０ｆには、低電位電源線４９（Ｖｓｓ）と高電位電源線５０（Ｖｄｄ）から電源電圧が供給される。

スイッチ回路８０は、トランスミッションゲートＴＧ１、ＴＧ２からなり、ラッチ回路７０に記憶された画素信号のレベルに応じて、画素電極３５（図３（Ｂ）、図３（Ｃ）参照）に信号を出力する。なお、Ｖａは、１つの画素４０の画素電極へ供給される電位（信号）を意味する。

ラッチ回路７０に画素信号「１」（ハイレベルの画像信号）が記憶されて、トランスミッションゲートＴＧ１がオン状態となると、スイッチ回路８０はＶａとして信号Ｓ１を供給する。一方、ラッチ回路７０に画素信号「０」（ローレベルの画像信号）が記憶されて、トランスミッションゲートＴＧ２がオン状態となると、スイッチ回路８０はＶａとして信号Ｓ２を供給する。このような回路構成により、表示制御回路６０はそれぞれの画素４０の画素電極に対して供給する電位（信号）を制御することが可能である。

１．３．表示方式
本実施形態の検査回路２０を含む電気泳動表示装置１０は、二粒子系マイクロカプセル型の電気泳動方式であるとする。分散液は無色透明、電気泳動粒子は白色または黒色のものであるとすると、白色または黒色の２色を基本色として少なくとも２色を表示できる。ここでは、電気泳動表示装置１０は、基本色として黒色と白色とを表示可能であるとして説明する。そして、黒色を表示している画素を白色で表示すること、または白色を表示している画素を黒色で表示することを反転と表現する。

図３（Ａ）は、電気泳動素子１３２の構成を示す図である。電気泳動素子１３２は素子基板１３０と対向基板１３１（図３（Ｂ）、図３（Ｃ）参照）との間に挟まれている。電気泳動素子１３２は、複数のマイクロカプセル１２０を配列して構成される。マイクロカ
プセル１２０は、例えば無色透明な分散液と、複数の白色の電気泳動粒子（白色粒子１２７）と、複数の黒色の電気泳動粒子（黒色粒子１２６）とを封入している。本実施形態では、例えば白色粒子１２７は負に帯電しており、黒色粒子１２６は正に帯電しているとする。

図３（Ｂ）は、電気泳動表示装置１０の表示部３の部分断面図である。素子基板１３０と対向基板１３１は、マイクロカプセル１２０を配列してなる電気泳動素子１３２を狭持している。表示部３（図１参照）は、素子基板１３０の電気泳動素子１３２側に、複数の画素電極３５が形成された駆動電極層３５０を含む。図３（Ｂ）では、画素電極３５として画素電極３５Ａと画素電極３５Ｂが示されている。画素電極３５により、画素ごとに電位を供給することが可能である（例えば、Ｖａ、Ｖｂ）。ここで、画素電極３５Ａを有する画素を画素４０Ａとし、画素電極３５Ｂを有する画素を画素４０Ｂとする。画素４０Ａ、画素４０Ｂは画素４０（図１、図２参照）に対応する２つの画素である。

一方、対向基板１３１は透明基板であり、表示部３において対向基板１３１側に画像表示がなされる。表示部３は、対向基板１３１の電気泳動素子１３２側に、平面形状の共通電極３７が形成された共通電極層３７０を含む。なお、共通電極３７は透明電極である。共通電極３７は、画素電極３５と異なり全画素に共通の電極であり、電位Ｖｃｏｍが供給される。

共通電極層３７０と駆動電極層３５０との間に設けられた電気泳動表示層３６０に電気泳動素子１３２が配置されており、電気泳動表示層３６０が表示領域となる。共通電極３７と画素電極（例えば、３５Ａ、３５Ｂ）との間の電位差に応じて、画素毎に所望の表示色を表示させることができる。

図３（Ｂ）では、共通電極側の電位Ｖｃｏｍが画素４０Ａの画素電極の電位Ｖａよりも高電位である。このとき、負に帯電した白色粒子１２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子１２６が画素電極３５Ａ側に引き寄せられるため、画素４０Ａは白色を表示していると視認される。

図３（Ｃ）では、共通電極側の電位Ｖｃｏｍが画素４０Ａの画素電極の電位Ｖａよりも低電位である。このときは逆に、正に帯電した黒色粒子１２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子１２７が画素電極３５Ａ側に引き寄せられるため、画素４０Ａは黒色を表示していると視認される。なお、図３（Ｃ）の構成は図３（Ｂ）と同様であり説明は省略する。また、図３（Ｂ）、図３（Ｃ）ではＶａ、Ｖｂ、Ｖｃｏｍを固定された電位として説明したが、実際にはＶａ、Ｖｂ、Ｖｃｏｍは時間とともに電位が変化する。

このように、本実施形態の検査回路２０を含む電気泳動表示装置１０は、文字、数字、写真、模様、イラスト等の様々な画像を表示可能である。そして、検査回路２０が電気泳動表示装置１０のソース線（データ線６８が対応）を検査する際には、効率的な検査が可能であるようにテストパターン（例えば１ビットの市松模様）を表示させることができる。すなわち、検査回路２０が電気泳動表示装置１０のソース線を検査する際には、テストパターンに従う画像信号をソース線に乗せて、その画像信号について検査することでソース線の異常（例えば、隣接するソース線の短絡、誤接続）の有無を判断する。

１．４．検査回路の構成
１．４．１．全体構成
図４は本実施形態の検査回路２０のブロック図である。検査回路２０は、比較回路２１、信号制御回路２２、信号伝達回路２３、カウンター２４を含む。まず、比較回路２１は
、複数のソース線（図１のデータ線６８、すなわちソース線Ｘ₁、Ｘ₂、…、Ｘ_nが対応）上の画像信号Ｐを受け取り、比較した結果を第１の信号Ｑとして出力する。ここで、本実施形態では画像信号Ｐと第１の信号Ｑとは多ビットの信号であって、個々のビットを表すときにはＰ₁、Ｑ₂のように添え字を付して区別するものとする（図６参照）。

比較回路２１が実行する比較とは、例えば隣接する画像信号Ｐ_i（ｉは自然数）と画像信号Ｐ_i+1とが同じ値か否かを比べることをいい、比較回路２１が例えば排他的論理和回路といった比較器を含むことで実現できる。なお、画像信号Ｐ_iはソース線Ｘ_i上の画像信号であってもよいが、必ずしもソース線Ｘ_i上の画像信号とは限らない。つまり、画像信号Ｐ_iと画像信号Ｐ_i+1とは論理的に隣接していると言えるが、必ずしもソース線Ｘ_iとソース線Ｘ_i+1のような物理的な隣接に対応しているわけではない。

信号制御回路２２は、第１の信号Ｑを受け取り、第１の信号Ｑよりもビット数が少ない第２の信号Ｒを出力する。ここで、本実施形態では第２の信号Ｒも多ビットの信号であって、個々のビットを表すときにはＲ₁のように添え字を付して区別するものとする（図６参照）。

信号制御回路２２は、第１の信号Ｑに基づく信号である第２の信号Ｒを生成するが、そのときビット数を減じて信号伝達回路２３の回路規模を小さくする。このとき、信号制御回路２２は、画像信号Ｐの全てが期待値（異常がない場合に期待される値であり、前記のテストパターンに従う値）に等しい場合に、全ビットの値が同じになる前記第２の信号Ｒを出力するように構成される。全ビットの値を揃えることで、信号伝達回路２３が単位回路（信号伝達単位回路）を同じように繰り返して接続する構成をとることを可能にし、さらに回路規模を小さくするためである。

例えば、画像信号Ｐの全てが期待値に等しい場合に第１の信号Ｑの出力が全てＨレベルであるとすると、信号制御回路２２を２入力１出力のＡＮＤ回路で構成することで、第１の信号Ｑよりも少ないビット数で、かつ全ビットの値が同じになる第２の信号Ｒを出力することができる。

信号伝達回路２３は、検査入力信号２００と第２の信号Ｒとを受け取り、検査入力信号２００と第２の信号Ｒとの論理演算を行った結果を検査出力信号２２３として出力する。信号伝達回路２３は、この論理演算によってスイッチを実現し、画像信号Ｐの全てが期待値に等しい場合に、検査出力信号２２３として検査入力信号２００と同じ波形が得られるものとする。

カウンター２４は、検査出力信号２２３を受け取り、検査出力信号２２３のパルス数をカウントする。そして、カウンター２４は異常があった場合にＨレベルに変化する異常検出信号２２４を出力する。カウンター２４は、カウント値と期待値とを比較して異常検出信号２２４を変化させる。ここでの期待値はカウンター２４の期待値であって、テストパターンに基づいて定められるものであり、カウンター２４は予め期待値を取得しているものとする。

このとき、検査回路２０の外部のコントローラー（図１のコントローラー６３が対応）は、検査出力信号２２３がＬレベルであるかＨレベルであるかを見るだけで、効率的に表示装置のソース線の異常の有無を知ることができる。なお、本実施形態では検査入力信号２００についても、コントローラーが検査回路２０に入力するものとする。

ここで、本実施形態では多ビットを前提として説明したが、第１の信号Ｑ、または第２の信号Ｒについては１ビットの信号であることもあり得る。そして、信号制御回路２２お
よびカウンター２４の少なくとも一方を省略することが可能である。例えば、信号制御回路２２を省略した場合には、第２の信号Ｒに代えて第１の信号Ｑが信号伝達回路２３に入力されてもよい。また、カウンター２４を省略した場合には、検査出力信号２２３が検査回路２０の外部のコントローラーに入力されて、コントローラーが検査出力信号２２３のパルス数をカウントし、期待値と比較してもよい。

１．４．２．異常の検出
図５（Ａ）〜図５（Ｂ）は、検査回路２０の波形図の一例であって、検査入力信号２００、検査出力信号２２３、異常検出信号２２４、およびカウンター２４のカウント値の変化を示す。図５（Ａ）〜図５（Ｂ）のように、外部のコントローラーは検査回路２０にテストパターンに応じた数のパルスを含む検査入力信号２００を入力する。この例では、テストパターンは表示部３（図１参照）の１画面分に対応する３２０カラム（列）×２４０ライン（行）のサイズを有する。そして、検査入力信号２００はその行数に対応して２４０のパルスを含む。

そして、１行ごとにソース線Ｘ₁、Ｘ₂、…、Ｘ₃₂₀上の画像信号が全て期待値通りであるかが検査される。そして、期待値通りであれば、検査した行に対応する検査入力信号２００のパルスが検査出力信号２２３として出力される。カウンター２４は、検査出力信号２２３のパルス数をカウントし、検査した行におけるカウンター２４の期待値に等しくなるか否かを調べる。この例では、最終行であればカウンター２４の期待値は２４０であり、１５行目であればカウンター２４の期待値は１５である。

図５（Ａ）は異常が検出されなかった場合を表す。カウンター２４のカウント値は、最終行の２４０まで正しくインクリメントされており、異常検出信号２２４はＬレベルのままである。

一方、図５（Ｂ）は１５行目の検査で異常が検出されて、カウンター２４のカウント値が１４で止まり、異常検出信号２２４がＨレベルとなった場合の例を示す。外部のコントローラーは異常検出信号２２４の変化によって、ソース線に関する異常があったことが分かる。そして、カウンター２４のカウント値に外部からアクセス可能であれば、どのタイミングで異常が生じたかも知ることが可能であり不良解析に役立つ。

このように、本実施形態ではテストパターンの行数に応じた数のパルスを含む検査入力信号２００を用いて、カウンター２４で検査出力信号２２３のパルス数をカウントするだけで効率的にソース線に関する異常の有無を判断できる。なお、本実施形態では異常が検出されるとカウンター２４はインクリメントを停止するが継続してもよい。また、検査回路２０はカウント値を出力して、外部のコントローラーがカウンター２４の期待値との比較を実行してもよい。

１．４．３．回路図
図６は、本実施形態の検査回路２０の回路図の一例を示す。ただし、カウンター２４については、一般的なバイナリカウンター等が用いられてもよく、図示を省略している。図６では、説明の都合上ソース線が１６本（ｎ＝１６）である場合について示しているが、ソース線の数に特に制限はない。

図６の下部の（奇数行）および（偶数行）と示された部分のＨ、Ｌは、それぞれＨレベル、Ｌレベルを意味しており、画像信号の期待値を表している。図６から分かるように、画像信号の奇数番目と偶数番目には、ＨレベルとＬレベルとが交互に割り当てられている。そして、同じソース線に対応する画像信号は、奇数行目と偶数行目とで、ＨレベルとＬレベルとが交互に割り当てられている。つまり、Ｈを黒に、Ｌを白に対応させると、本実
施形態では１ビットの市松模様がテストパターンとして用いられていることがわかる。このとき、隣接する画像信号は必ず異なるので、隣接間の短絡や誤接続を検出することができる。また、同じソース線の期待値は１行毎に変化するので、行方向について最も変化が激しい状態で検査を行うことができる。

例えば奇数行の検査の場合、画像信号Ｐ₁〜Ｐ₁₆がＨＬＨＬ…ＨＬという期待値通りの値であるならば、検査入力信号２００のパルスは検査出力信号２２３として出力される。そして、カウンター２４（図４参照）によってパルスがカウントされて異常がないことが検出される。また、偶数行の検査の場合、画像信号Ｐ₁〜Ｐ₁₆がＬＨＬＨ…ＬＨという期待値通りの値であるならば、同様に異常がないことが検出される。

ここで、特に画像信号Ｐ₁〜Ｐ₄に注目して詳細に説明する。まず、比較回路２１は、画像信号Ｐ₁と画像信号Ｐ₂、画像信号Ｐ₃と画像信号Ｐ₄を排他的論理和回路で比較して、ともに期待値がＨレベルである第１の信号Ｑ₁、Ｑ₂を出力する。信号制御回路２２は、第１の信号Ｑ₁、Ｑ₂をＡＮＤ回路で受け取り、ビット数を減らした第２の信号Ｒ₁を出力する。そして、信号伝達単位回路２３０−１は２入力１出力のＡＮＤ回路（ＮＡＮＤ回路とインバーターとの組み合わせで構成）であって、一方の入力として第２の信号Ｒ₁が、他方の入力として前段の信号伝達単位回路２３０−２の出力信号を受け取る。画像信号Ｐ₁〜Ｐ₄が期待値通りであれば、第２の信号Ｒ₁はＨレベルであるため、信号伝達単位回路２３０−２の出力信号が検査出力信号２２３として信号伝達回路２３から出力されることになる。

画像信号Ｐ₅〜Ｐ₈、画像信号Ｐ₉〜Ｐ₁₂、画像信号Ｐ₁₃〜Ｐ₁₆についてもそれぞれ同じ構成の回路が用いられ、画像信号Ｐ₁〜Ｐ₁₆が全て期待値に等しい場合に、検査入力信号２００のパルスが検査出力信号２２３として出力されることになる。ここで、信号制御回路２２は、第２の信号Ｒのビット数を第１の信号Ｑよりも減らすとともに、第２の信号Ｒの全てのビットの値を揃えている。信号伝達回路２３は、同じ信号伝達単位回路２３０−１〜２３０−４を規則的に連結した構成をとることができる。そのため、回路規模を抑えることができる。

ここで、信号伝達回路２３は、画像信号Ｐ₁〜Ｐ₁₆が期待値通りの場合にだけ、検査入力信号２００のパルスを検査出力信号２２３として出力させる。つまり、一種のスイッチを構成する。図６の例では、信号伝達単位回路２３０−１〜２３０−４としてＡＮＤ回路を用いていたが、他の回路構成を用いてもよい。

図７（Ａ）〜図７（Ｂ）は、それぞれ信号伝達回路２３の別の構成例を示す図である。なお、図６と同じ要素には同じ符号を付しており説明を省略する。図７（Ａ）はトランスミッションゲートを信号伝達単位回路２３０−１〜２３０−４として用いている。この場合にも、第２の信号Ｒ₁〜Ｒ₄がＨレベルである場合に、検査入力信号２００のパルスが検査出力信号２２３として出力される。なお、“−”を付したＲ₁〜Ｒ₄は、第２の信号Ｒ₁〜Ｒ₄の反転信号を意味する。

図７（Ｂ）は、インバーターを組み合わせて信号伝達単位回路２３０−１〜２３０−４を構成した例を示している。第２の信号Ｒ₁〜Ｒ₄とこれらの反転信号は、インバーターのイネーブル信号として入力される。この場合にも、第２の信号Ｒ₁〜Ｒ₄がＨレベルである場合に、検査入力信号２００のパルスが検査出力信号２２３として出力される。なお、第２の信号Ｒ₁〜Ｒ₄のいずれかがＬレベルである場合には、信号伝達単位回路２３０−１〜２３０−４の中に双安定回路が構成されて、不定信号が伝搬しないようになっている。

このように、信号伝達回路２３は設計に自由度があり、図６〜図７（Ｂ）の例に限らず
様々な構成をとることができる。また、信号伝達単位回路を規則的に連結した構成をとることで、回路規模を抑えることが可能である。

１．５．フローチャート
図８は、本実施形態の検査回路２０の検査手順を示すフローチャートである。検査回路２０は、コントローラー６３（図１参照）からソース線の検査指示があるまでは動作せずに待機している（Ｓ２：Ｎｏ）。

そして、コントローラー６３からの検査指示があれば（Ｓ２：Ｙｅｓ）、検査の初期設定を実行する（Ｓ４）。検査の初期設定とは、具体的にはライン期間をカウントするパラメーターｌを１にセットし、異常検出信号２２４をＬレベルにセットすること等である。ここで、パラメーターｌはテストパターンの第何行目に対応した検査を実行しているかを示すものである。また、異常検出信号２２４がＬレベルであることは、異常が検出されていない状態を示す。

そして、テストパターンの第１行目から順に検査が実行される。まず、比較回路２１がソース線上の画像信号Ｐを受け取る（Ｓ６）。すると、図６を用いて説明した通り、比較回路２１から第１の信号Ｑが出力されて、さらに第１の信号Ｑを受け取った信号制御回路２２が第２の信号Ｒを出力することになる。なお、比較回路２１は、例えば水平同期信号に基づいて適切なタイミングで画像信号を取得してもよい。

信号伝達回路２３は、所定の数のパルスを含む検査入力信号２００を受け取る（Ｓ８）。そして、信号制御回路２２からの第２の信号Ｒも受け取って、画像信号Ｐが全て期待値通りであれば、すなわちテストパターンの通りであれば、検査入力信号２００のパルスを検査出力信号２２３として出力することになる。

カウンター２４は、検査出力信号２２３を受け取り、検査出力信号２２３がパルスを含んでいればカウントアップする（Ｓ１０）。そして、カウント値に異常がある場合には（Ｓ１２：Ｙｅｓ）、異常検出信号２２４をＨレベルにして（Ｓ２０）検査を終了する。

カウンター２４は、カウント値に異常がない場合には（Ｓ１２：Ｎｏ）、パラメーターｌをチェックしてｍ（最終行の数）に等しいか否かを判断する（Ｓ１４）。パラメーターｌがｍに等しく、テストパターンの最終行の検査が実行された場合には（Ｓ１４：Ｙｅｓ）、検査を終了する。

そして、パラメーターｌがｍ（最終行の数）でない場合には（Ｓ１４：Ｎｏ）、ライン期間をカウントするパラメーターｌをインクリメントして（Ｓ１６）、ステップＳ６に戻って検査を継続する。

このように、本実施形態の検査回路２０は、全てのソース線を一律にＨレベルまたはＬレベルにしないテストパターン（例えば市松模様）を用いて、隣接するソース線の短絡、誤接続といった不良も含めて、効率的にソース線の不良を検出できる。特に、検査入力信号２００として所定の数のパルスを含む信号を用いることで、カウンター２４を用いて効率的な異常判断が可能になる。そして、本実施形態の検査回路２０は、従来のソース線の検査手法のように各ソース線と検査端子とをスイッチを介して接続する必要もない。そのため、スイッチの駆動回路も不要であり、回路規模の小さな検査回路を提供することができる。

２．第２実施形態
本発明の第２実施形態について図９（Ａ）〜図１０を参照して説明する。なお、図１〜
図８と同じ要素については同じ符号を付しており説明を省略する。また、ブロック図や本実施形態の検査回路を用いた検査方法等は第１実施形態と同じであり説明を省略する。本実施形態では、画像信号の転送単位であるブロックを考慮して比較回路２１、信号制御回路２２が構成されており、画像信号のブロックの転送過程で生じ得るエラーも効率的に検出することができる。

図９（Ａ）〜図９（Ｂ）は画像信号のブロックを説明する図である。ブロックは、ソース線へ転送される画像信号の転送単位をいう。ソース線Ｘ₁〜Ｘ_nに画像信号が乗る前に、データ線駆動回路６２において画像信号のブロック単位でのシフト転送（以下、単にブロックの転送と表現する）が実行される。

図９（Ａ）はブロックの転送を実行中のある瞬間を例示するものである。この例では、ブロックは４本のソース線に対応する画像信号で構成されており、図９（Ａ）ではブロックＤ₂、Ｄ₃、Ｄ_k+1が示されている。例えばブロックＤ₂は、ＨＨＨＬという４本のソース線に対応する４つの画像信号を含む。

そして、例えば転送クロックに同期して、図９（Ａ）の矢印のようにブロックの転送が行われる。ここで、転送クロックは水平同期信号に比べて十分に早いタイミングを与えるものとする。図９（Ｂ）は、図９（Ａ）の後でブロックの転送が行われた様子を表す。図９（Ｂ）では、各ソース線に画像信号が供給されるように各ブロックが転送されている。例えば、図９（Ｂ）の状態にあるときに、ソース線Ｘ_n-3にブロックＤ_nに含まれるＨレベルの信号が供給されてもよい。

ここで、このようなブロックの転送が行われる場合、転送過程で生じ得るエラーもソース線の検査として効率的に検出できることが好ましい。ここで、正しくブロックの転送ができることを検査するためには、転送クロック毎に各ソース線上の画像信号がＨＬＨＬ…のように反転する最も厳しい条件が好ましい。しかし、第１の実施形態のテストパターンを用いた場合、例えば図９（Ａ）〜図９（Ｂ）のソース線Ｘ₁はブロックの転送中にＨレベル、またはＬレベルのままである。そのため、本実施形態では、後述するように第１の実施形態のテストパターンに改良を加えたものを用いる。

また、ブロックの転送時のエラーを検出するために隣接するブロックに含まれる全てのソース線上の画像信号を比較してもよいが、回路規模が大きくなるおそれがある。そこで、本実施形態の検査回路２０では、１つのブロックとその隣接するブロックとの境界に存在する２本のソース線上の画像信号を比較して、効率的に転送不良を検出する。図９（Ａ）〜図９（Ｂ）では、例えばソース線Ｘ₄上の画像信号とソース線Ｘ₅上の画像信号を比較することで、効率的に転送不良を検出できる。

なお、図９（Ａ）〜図９（Ｂ）では説明の都合上、画像信号のブロックがソース線Ｘ₁〜Ｘ_nの下位の番号から順に転送される例を示しているが、このような場合に限るものではなく例えば逆順でもよい。また、前記のように、画像信号Ｐ_iはソース線Ｘ_i上の画像信号であってもよいが、必ずしもソース線Ｘ_i上の画像信号とは限らない。つまり、画像信号のブロックとソース線とを様々に対応させることができる。例えば、図９（Ｂ）において、ブロックＤ₂のそれぞれのデータを、ソース線Ｘ_n-2、Ｘ₁、Ｘ₆、Ｘ_4k-2に割り当てることも可能である。この場合にはソース線Ｘ_n-2、Ｘ_4k-2がブロックの境界に存在するソース線となる。

図１０は、本実施形態の検査回路２０の回路図の一例である。なお、図６と同じ要素には同じ符号を付しており説明を省略する。また、図６と同じように、説明の都合上ソース線が１６本（ｎ＝１６）である場合について示しているが、ソース線の数に特に制限はな
い。

図１０の下部の（奇数行）および（偶数行）と示された部分のＨ、Ｌは図６と同じく画像信号の期待値を表している。図６とは異なり、図１０の点線で示されたブロック（４つの画像信号）毎に並びが反転している。そのため、転送クロック毎に各ソース線上の画像信号がＨＬＨＬ…のように反転する最も厳しい条件を実現できる。

そして、図６とは異なり、比較回路２１は排他的論理和回路Ｃ_e1〜Ｃ_e3を含み、ブロックの境界に存在する画像信号を比較する。そのため、排他的論理和回路Ｃ_e1〜Ｃ_e3の出力の変化によって転送不良を検出できる。

しかし、画像信号Ｐ₁〜Ｐ₁₆が期待値通りである場合、排他的論理和回路Ｃ_e1〜Ｃ_e3の出力である第１の信号Ｑ_e1〜Ｑ_e3はＬレベルとなる。そのため、第１実施形態と同じ期待値の第２の信号Ｒ₁〜Ｒ₄を出力するために、信号制御回路２２は第１実施形態と異なる回路構成をとっている。

信号制御回路２２は、第１実施形態と異なり第１の信号Ｑ₁〜Ｑ₈をＮＡＮＤ回路で受け取り、その結果と第１の信号Ｑ_e1〜Ｑ_e3とをＮＯＲ回路Ｎ₁〜Ｎ₄で受け取って第２の信号Ｒ₁〜Ｒ₄を出力する。なお、第１の信号Ｑ_e3は、ＮＯＲ回路Ｎ₃とＮＯＲ回路Ｎ₄の両方に入力されているが、これは末端（バウンダリ）における例外処理である。

信号制御回路２２がこのような回路構成をとることで、信号伝達回路２３は第１実施形態と同じ構成でよく、カウンター２４を用いた効率的な異常検出も第１実施形態と同じように実施可能である。

以上のように、本実施形態の検査回路２０は、第１実施形態の検査回路２０と同じ効果に加えて、第１実施形態と全く同じ検出手法を用いながらも、画像信号のブロックの転送過程で生じ得るエラーについても効率的に検出することができる、との効果を有する。

３．適用例
本発明の適用例について図１１〜図１２（Ｂ）を参照して説明する。なお、図１〜図１０と同じ要素については同一符号を付して説明を省略する。第１〜第２実施形態の検査回路２０を含む電気泳動表示装置１０は、例えば時刻表示を行う電子時計などの電子機器に適用できる。

３．１．電子機器のブロック図
図１１は適用例に係る電子機器１のブロック図である。電子機器１は、ＣＰＵ２、入力部４、記憶部５、電気泳動表示装置１０を含む。電気泳動表示装置１０は、第１〜第２実施形態の電気泳動表示装置１０であって、様々な画像を表示する表示部３を含む。

ＣＰＵ２は、他のブロックを制御し様々な演算や処理を行う。ＣＰＵ２は、例えば記憶部５からプログラムを読み込み、プログラムに従って電気泳動表示装置１０に時刻信号を入力したり、例えば不良解析としてソース線の検査を指示したりしてもよい。

入力部４は、例えば電子機器１の使用者からの指示を受け取り、指示に応じた信号を他のブロックに出力してもよい。

記憶部５は、例えばＤＲＡＭやＳＲＡＭなどのメモリーであってもよいし、ＲＯＭを含んでいてもよい。ＣＰＵ２が使用するプログラムは、例えば記憶部５が含むＲＯＭに書かれていてもよい。

表示部３は、電気泳動表示装置１０の一部であって、例えば時刻を表示したり、文字、写真などを表示したりしてもよい。

電子機器１は、第１〜第２実施形態の検査回路２０を有する電気泳動表示装置１０を含むことで、効率的にソース線の不良を検出できる。このとき、効率的な出荷検査だけでなく、出荷後の不良解析も可能である。そのため、電子機器１の信頼性を高めることができる。

３．２．電子機器の具体例
図１２（Ａ）〜図１２（Ｂ）に、電子機器の具体例を示す。図１２（Ａ）は電子機器の１つである電子時計１０００の正面図である。電子時計１０００は、例えば腕時計であり、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備える。時計ケース１００２の正面には、電気泳動表示装置１０の表示部３（図１１参照）である表示部１００４が設けられ、時刻表示１００５を行っている。時計ケース１００２の側面には、２つの操作ボタン１０１１と１０１２とが設けられ、入力部４（図１１参照）として機能する。

また、図１２（Ｂ）は電子機器の１つである電子ペーパー１１００の斜視図である。電子ペーパー１１００は可撓性を有し、電気泳動表示装置１０の表示部３（図１１参照）である表示領域１１０１と、本体１１０２とを備えている。

第１〜第２実施形態の検査回路２０を有する電気泳動表示装置１０は、これらの具体例を含む、様々な電子機器に適用できる。そして、そのような電子機器は、検査回路２０によって効率的にソース線の不良を検出でき、電子機器としての信頼性を高めることができる。

４．その他
前記の実施形態においては、電気泳動表示装置は、黒粒子および白粒子による白黒二粒子系の電気泳動が行われるものに限られず、青白等の一粒子系の電気泳動を行っても良く、また、白黒以外の組み合わせでも構わない。

そして、電気泳動表示装置に限らず、ソース線を有する表示手段に前記の駆動方法が適用されてもよい。例えば、液晶ディスプレイ（ＬＣＤ）、ＥＣＤ（Electrochromic Display＝エレクトロクロミックディスプレイ）等である。

さらに、前記の適用例の電子時計は、腕時計に限らず、置き時計、掛け時計、懐中時計などの時計機能を有する機器に広く適用できる。

これらの例示に限らず、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１ 電子機器、２ ＣＰＵ、３ 表示部、４ 入力部、５ 記憶部、１０ 電気泳動表示装置、２０ 検査回路、２１ 比較回路、２２ 信号制御回路、２３ 信号伝達回路、２４ カウンター、３５ 画素電極、３５Ａ 画素電極、３５Ｂ 画素電極、３７ 共通電
極、４０ 画素、４０Ａ 画素、４０Ｂ 画素、４８ 駆動用ＴＦＴ、４９ 低電位電源線（Ｖｓｓ）、５０ 高電位電源線（Ｖｄｄ）、５５ 共通電極配線（Ｖｃｏｍ）、６０
表示制御回路、６１ 走査線駆動回路、６２ データ線駆動回路、６３ コントローラー、６４ 共通電源変調回路、６６ 走査線、６８ データ線（ソース線）、７０ ラッチ回路、７０ｆ 帰還インバーター、７０ｔ 転送インバーター、８０ スイッチ回路、９１ 第１のパルス信号線（Ｓ１）、９２ 第２のパルス信号線（Ｓ２）、１２０ マイクロカプセル、１２６ 黒色粒子、１２７ 白色粒子、１３０ 素子基板、１３１ 対向基板、１３２ 電気泳動素子、１６０ 記憶部、２００ 検査入力信号、２２３ 検査出力信号、２２４ 異常検出信号、２３０−１〜２３０−４ 信号伝達単位回路、３５０ 駆動電極層、３６０ 電気泳動表示層、３７０ 共通電極層、１０００ 電子時計、１００２ 時計ケース、１００３ バンド、１００４ 表示部、１００５ 時刻表示、１０１１ 操作ボタン、１１００ 電子ペーパー、１１０１ 表示領域、１１０２ 本体、Ｃ_e1〜Ｃ_e3 排他的論理和回路、Ｎ₁〜Ｎ₄ ＮＯＲ回路、Ｐ 画像信号、Ｑ 第１の信号、Ｒ
第２の信号、Ｘ₁〜Ｘ_n ソース線

Claims (12)

1. マトリクス状に配置された複数の画素と、前記複数の画素の各々に画像信号を入力するための複数のソース線を有する表示装置の検査回路であって、
   前記複数のソース線上の前記画像信号を受け取り、比較した結果を第１の信号として出力する比較回路と、
   検査入力信号と前記第１の信号に基づく信号とを受け取り、前記検査入力信号と前記第１の信号に基づく信号との論理演算を行った結果を検査出力信号として出力する信号伝達回路と、を含む検査回路。
2. 請求項１に記載の検査回路において、
   多ビットの信号である前記第１の信号を受け取り、前記第１の信号のビット間で所定の演算を行って、前記第１の信号よりも少ないビット数の第２の信号を出力する信号制御回路を含み、
   前記信号伝達回路は、
   前記第１の信号に基づく信号として、前記第２の信号を受け取る検査回路。
3. 請求項２に記載の検査回路において、
   前記信号制御回路は、
   前記複数のソース線上の前記画像信号の全てが期待値に等しい場合に、全ビットの値が同じになる前記第２の信号を出力する検査回路。
4. 請求項１乃至３のいずれか１項に記載の検査回路において、
   前記信号伝達回路は、
   ２入力１出力の論理回路である信号伝達単位回路が多段に接続して構成され、
   最終段の前記信号伝達単位回路の出力信号を検査出力信号とし、
   前記信号伝達単位回路は、
   一方の入力として、前記第１の信号に基づく信号を受け取り、
   他方の入力として、前記検査入力信号または前段の前記信号伝達単位回路の出力信号を受け取る検査回路。
5. 請求項１乃至４のいずれか１項に記載の検査回路において、
   前記比較回路は、
   前記表示装置において同時に前記ソース線へ転送される前記画像信号の転送単位をブロックとして、隣接する前記ブロックの境界にある２つの前記ソース線上の前記画像信号を比較する比較器を含む検査回路。
6. 請求項５に記載の検査回路において、
   前記比較回路は、
   １つの前記ブロックにおいて、値が交互に異なる前記画像信号を受け取る検査回路。
7. 請求項１乃至６のいずれか１項に記載の検査回路において、
   前記信号伝達回路は、
   所定の数のパルスを含む前記検査入力信号を受け取る検査回路。
8. 請求項７に記載の検査回路において、
   前記検査出力信号のパルス数をカウントするカウンターを含む検査回路。
9. 請求項１乃至８のいずれか１項に記載の検査回路を含む表示装置。
10. 請求項９に記載の表示装置を含む電子機器。
11. 請求項９に記載の表示装置を含む電子時計。
12. 請求項８に記載の検査回路を用いた表示装置の検査方法であって、
    前記複数のソース線上の前記画像信号を受け取るステップと、
    前記信号伝達回路が前記検査入力信号を受け取るステップと、
    前記カウンターが前記検査出力信号のパルス数をカウントするステップと、
    前記カウンターの値が期待値と一致した場合に、前記表示装置が正常であると判断されるステップと、を含む表示装置の検査方法。

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