JP2008033316A - 表示装置の駆動装置及びこれを有する表示装置 - Google Patents

Abstract

【課題】検査パッドの数を減らすことのできる表示装置の駆動装置及びこれを有する表示装置を提供する。
【解決手段】スイッチング素子を各々含む複数の画素と、該画素に接続されるゲート線及びデータ線とを含む表示装置の駆動装置であって、ゲート信号を生成して前記ゲート線に印加するゲート駆動部と、データ信号を生成して前記データ線に印加するデータ駆動部と、前記データ線の各々に接続される伝送ゲートと、前記ゲート駆動部及び前記データ駆動部を制御する信号制御部と、走査開始信号と複数のクロック信号に基づいて複数の制御信号を生成し、前記ゲート駆動部及び伝送ゲートに印加する制御信号生成部とを有する。
【選択図】 図２

Description

本発明は、表示装置の駆動装置及びこれを有する表示装置に関し、特に、検査パッドの数を減らすことのできる表示装置の駆動装置及びこれを有する表示装置に関する。

近年、重くて大きい陰極線管（ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ、ＣＲＴ）に代わって、有機発光表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ｄｉｓｐｌａｙ、ＯＬＥＤ）、プラズマ表示装置（ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ、ＰＤＰ）、及び液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）のような平板表示装置が活発に開発中である。

ＰＤＰは、気体放電によって発生するプラズマを利用して文字や画像を表示する装置であり、有機発光表示装置は、特定有機物または高分子などの電界発光を利用して文字または画像を表示する。液晶表示装置は、二つの表示板の間に入っている液晶層に電界を印加し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。

一方、このような表示装置を製造する過程で、表示信号線などの断線または短絡や、画素に欠陥のある場合、これらを一定の検査を通じて予めチェックする。このような検査の種類としては、アレイテスト（ａｒｒａｙ ｔｅｓｔ）、ＶＩ（ｖｉｓｕａｌ ｉｎｓｐｅｃｔｉｏｎ）テスト、グロステスト（ｇｒｏｓｓ ｔｅｓｔ）、及びモジュールテスト（ｍｏｄｕｌｅ ｔｅｓｔ）などがある。

このとき、ほとんど全ての回路が表示板に装着されているＳＯＧ方式の表示装置においては、駆動信号の複雑性などによって検査信号の印加が容易でない。駆動回路の動作のための全ての信号を外部から印加しなければならないので、検査信号を印加するための複数の検査パッドを必要とする。特に、伝送ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）を用いてデータ駆動部からデータ線にデータを伝達する場合には、伝送ゲートの数が増加するほどそれに比例して検査パッドの数が増加する。これによって、検査パッドを配置するための面積が増加したり、静電気が流入する経路を提供したりすることがあるという問題があった。

そこで、本発明は上記従来の表示装置における問題点に鑑みてなされたものであって、本発明の目的は、検査パッドの数を減らすことのできる表示装置の駆動装置及びこれを有する表示装置を提供することにある。

上記目的を達成するためになされた本発明による表示装置の駆動装置は、スイッチング素子を各々含む複数の画素と、該画素に接続されるゲート線及びデータ線とを含む表示装置の駆動装置であって、ゲート信号を生成して前記ゲート線に印加するゲート駆動部と、データ信号を生成して前記データ線に印加するデータ駆動部と、前記データ線の各々に接続される伝送ゲートと、前記ゲート駆動部及び前記データ駆動部を制御する信号制御部と、走査開始信号と複数のクロック信号に基づいて複数の制御信号を生成し、前記ゲート駆動部及び伝送ゲートに印加する制御信号生成部とを有することを特徴とする。

この時、前記制御信号は、前記ゲート信号の“ハイ”区間の幅を調節する出力イネーブル信号と、前記伝送ゲートの動作を制御するスイッチング信号とを含むことが好ましい。
前記制御信号生成部は、互いに接続され、一列に配列される複数のステージと、該ステージのうちの少なくとも２つの出力に接続される複数の論理部とを含むことが好ましい。
前記各ステージは、第１トライステートバッファと、前記第１トライステートバッファに接続されるインバータと、前記インバータの出力と入力に、入力と出力が各々接続される第２トライステートバッファとを含むことが好ましい。
また、前記各論理部は、実質的に論理積回路であることが好ましい。
また、前記制御信号生成部は前記表示装置に集積されることが好ましい。
前記スイッチング素子は低温多結晶シリコン（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｓｉｌｉｃｏｎ）からなることが好ましい。

上記目的を達成するためになされた本発明による表示装置は、スイッチング素子を各々含む複数の画素と、前記画素に接続されるゲート線及びデータ線と、ゲート信号を生成して前記ゲート線に印加するゲート駆動部と、データ信号を生成して前記データ線に印加するデータ駆動部と、前記データ線各々に接続される伝送ゲートと、前記ゲート駆動部及び前記データ駆動部を制御する信号制御部と、走査開始信号と複数のクロック信号に基づいて複数の制御信号を生成し、前記ゲート駆動部及び伝送ゲートに印加する制御信号生成部とを有することを特徴とする。

ここで、前記制御信号は、前記ゲート信号の“ハイ”区間の幅を調節する出力イネーブル信号と、前記伝送ゲートの動作を制御するスイッチング信号とを含むことが好ましい。
また、前記制御信号生成部は、互いに接続され、一列に配列される複数のステージと、前記ステージのうちの少なくとも２つの出力に接続される複数の論理部とを含むことが好ましい。
このとき、前記各ステージは、第１トライステートバッファと、前記第１トライステートバッファに接続されるインバータと、前記インバータの出力と入力に、入力と出力が各々接続される第２トライステートバッファとを含むことが好ましい。
前記各論理部は、実質的に論理積回路であることが好ましい。
また、前記制御信号生成部は、前記表示装置に集積されることが好ましい。
前記スイッチング素子は低温多結晶シリコンからなることが好ましい。

本発明に係る表示装置の駆動装置及びこれを有する表示装置よれば、制御信号生成部を画素のスイッチング素子を形成するのと同一の工程によって形成すると、ＶＩテストの際に検査パッドの数を減らすことは勿論のこと、駆動チップのピン数も減らすことができるという効果がある。

次に、本発明に係る表示装置の駆動装置及びこれを有する表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。

本発明の一実施形態による表示装置の駆動装置とこれを有する表示装置について、液晶表示装置を一例として説明する。

図１は、本発明の一実施形態による液晶表示装置の概略図であり、図２は、本発明の一実施形態による液晶表示装置のブロック図であり、図３は、本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図であり、図４は、図２に示す伝送ゲート部の詳細に示す図面である。

図１を参照すると、本発明の一実施形態による液晶表示装置は、表示板部３００、表示板部３００に付着されたＦＰＣフィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）６５０、及び表示板部３００の上に装着された駆動チップ７００と制御信号生成部７５０を有する。また、駆動チップ７００の一側には検査信号を印加するための複数のパッドを有するパッド部ＰＡＵが配置されている。

ＦＰＣフィルム６５０は表示板部３００の一辺付近に付着されており、表示板部３００方向に折り曲げたときに表示板部３００の一部を露出する開口部６９０を有している。開口部６９０の下側には外部からの信号が入力される入力部６６０が設けられている。入力部６６０と駆動チップ７００、及び駆動チップ７００と表示板部３００との電気的接続のための複数の信号線（図示せず）が配置されているので、これら信号線は、駆動チップ７００と接続される地点、及び表示板部３００と付着される地点で大体幅が広くなってパッド（図示せず）を形成する。
表示板部３００は、画面を構成する表示領域３１０と周辺領域３２０とを有し、周辺領域３２０には光を遮断するための遮光層（“ブラックマトリックス”）（図示せず）を備えることができる。ＦＰＣフィルム６５０は、この周辺領域３２０に付着されている。

図２に示すように、表示板部３００は、複数のゲート線Ｇ_１〜Ｇ_ｎと複数のデータ線Ｄ_１〜Ｄ_ｍとを含む複数の表示信号線と、これに接続され、ほぼ行列状に配列された複数の画素ＰＸとを有し、画素ＰＸと表示信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）のほとんどは表示領域３１０の内に位置する。
図３を参照すると、上部表示板２００は下部表示板１００より大きさが小さく、下部表示板１００の一部領域が露出し、この領域にデータ線Ｄ_１〜Ｄ_ｍが延長されてデータ駆動部５００（図２参照）と接続される。

表示信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）は、ゲート信号（“走査信号”ともいう）を伝達する複数のゲート線Ｇ_１〜Ｇ_ｎと、データ信号を伝達するデータ線Ｄ_１〜Ｄ_ｍとを含む。ゲート線Ｇ_１〜Ｇ_ｎはほぼ行方向にのび、互いにほぼ平行であり、データ線Ｄ_１〜Ｄ_ｍはほぼ列方向にのび、互いにほぼ平行である。表示信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）は、ＦＰＣフィルム６５０と接続される地点で大体幅が広くなってパッド（図示せず）を形成し、表示板部３００とＦＰＣフィルム６５０とは、これらパッドの電気的接続のための異方性導電膜（図示せず）によって付着される。

各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、・・・ｎ）ゲート線Ｇ_ｉと、ｊ番目（ｊ＝１、２、・・・ｍ）データ線Ｄ_ｊとに接続された画素ＰＸは、信号線Ｇ_ｉ、Ｄ_ｊに接続されたスイッチング素子Ｑと、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）Ｃｌｃと、ストレージキャパシタ（ｓｔｏｒａｇｅｃａｐａｃｉｔｏｒ）Ｃｓｔとを含む。ストレージキャパシタＣｓｔは、必要に応じて省略できる。

スイッチング素子Ｑは、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇ_ｉと接続されており、入力端子はデータ線Ｄ_ｊと接続されており、出力端子は液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔと接続されている。

液晶キャパシタＣｌｃは、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０とを二つの端子とし、二つの電極（１９１、２７０）の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑと接続され、共通電極２７０は上部表示板２００の全面に形成され、共通電圧Ｖｃｏｍの印加を受ける。図３とは異なって、共通電極２７０が下部表示板１００に備えられる場合もあり、このときには、二つの電極（１９１、２７０）のうちの少なくとも一つを線状または棒状に作ることができる。

液晶キャパシタＣｌｃの補助的な役割を果たすストレージキャパシタＣｓｔは、下部表示板１００に具備された別個の信号線（図示せず）と画素電極１９１とが絶縁体を間に置いて重畳してなり、この別個の信号線には共通電圧Ｖｃｏｍなどの決められた電圧が印加される。しかし、ストレージキャパシタＣｓｔは、画素電極１９１が絶縁体を媒介としてすぐ上の前段ゲート線と重畳して形成してもよい。

一方、色表示を実現するためには、各画素ＰＸが基本色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に基本色を表示するように（時間分割）して、これら基本色の空間的、時間的な合計によって色相が認識されるようにする。基本色の例としては、赤色、緑色、青色など三原色がある。
図３は、空間分割の一例として、各画素ＰＸが画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一つを示すカラーフィルタ２３０を備えることを示している。図３とは異なって、カラーフィルタ２３０は下部表示板１００の画素電極１９１の上または下に形成してもよい。
さらに、表示板部３００の外側面には、光を偏光させる少なくとも一つの偏光子（図示せず）が付着される。

図２及び図４を参照すると、階調電圧生成部８００は、画素ＰＸの透過率と関する二組の階調電圧集合（または、基準階調電圧集合）を生成する。二組のうちの一組は共通電圧Ｖｃｏｍに対して正の値を有し、他の一組は負の値を有する。
ゲート駆動部４００は、表示板部３００のゲート線Ｇ_１〜Ｇ_ｎと接続され、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆとの組み合わせからなるゲート信号をゲート線Ｇ_１〜Ｇ_ｎに印加する。

データ駆動部５００は、伝送ゲート部ＴＧＵを通じて表示板部３００のデータ線Ｄ_１〜Ｄ_ｍに接続されており、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線Ｄ_１〜Ｄ_ｍに印加する。データ駆動部５００からの信号線ＳＬ１、ＳＬ２、・・・ＳＬｊには各々６個の伝送ゲートＴＧが接続されており、同一の行に属する伝送ゲートＴＧは互いに接続されて、同一の制御信号を受ける。

制御信号生成部７５０は表示板部３００に集積されて、制御信号ＣＯＮＴ３を生成してゲート駆動部４００と伝送ゲート部ＴＧＵの伝送ゲートＴＧに印加する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。

図１の駆動チップ７００は、入力部６６０とＦＰＣフィルム６５０に具備された信号線（図示せず）を通じて外部から信号を受信し、処理した信号を表示板部３００の周辺領域３２０に具備された配線を通じて表示板部３００に供給することによってこれらを制御する。駆動チップ７００は、図２に示すデータ駆動部５００、信号制御部６００、及び階調電圧生成部８００などを有する。

次に、このような液晶表示装置の表示動作について、さらに詳細に説明する。
信号制御部６００は、外部のグラフィック制御器（図示せず）から入力画像信号Ｒ、Ｇ、Ｂ、及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、及びデータイネーブル信号ＤＥなどがある。

信号制御部６００は、入力画像信号Ｒ、Ｇ、Ｂと入力制御信号に基づいて入力画像信号Ｒ、Ｇ、Ｂを表示板部３００の動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送信し、データ制御信号ＣＯＮＴ２と処理したデジタル画像信号ＤＡＴをデータ駆動部５００に送信する。

制御信号生成部７５０は、制御信号ＣＯＮＴ３を生成して伝送ゲート部ＴＧＵとゲート駆動部４００とに各々送信する。
ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶと、ゲートオン電圧Ｖｏｎの出力周期を制御する少なくとも一つのクロック信号とを含む。

データ制御信号ＣＯＮＴ２は、一つの行［群］の画素ＰＸに対する画像データの伝送開始を知らせる水平同期開始信号ＳＴＨ、データ線Ｄ_１〜Ｄ_ｍにデータ信号の印加を指示するロード信号ＬＯＡＤ、及びデータクロック信号ＨＣＬＫを含む。データ制御信号ＣＯＮＴ２は、また、共通電圧Ｖｃｏｍに対するデータ信号の電圧極性（以下、“共通電圧に対するデータ信号の電圧極性”を略して“データ信号の極性”という）を反転させる反転信号ＲＶＳをさらに含むことができる。
スイッチング制御信号ＣＯＮＴ３は、ゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥと、伝送ゲートＴＧの導通／遮断を制御するスイッチング信号ＣＯＮＴ３１〜ＣＯＮＴ３６とを含む。

信号制御部６００からのデータ制御信号ＣＯＮＴ２によって、データ駆動部５００は一つの行［群］の画素ＰＸに対するデジタル画像信号ＤＡＴを受信し、各デジタル画像信号ＤＡＴに対応する階調電圧を選択することによって、デジタル画像信号ＤＡＴをアナログデータ信号に変換する。変換されたアナログデータ信号は、所定間隔で入力されるスイッチング信号ＣＯＮＴ３１〜ＣＯＮＴ３６によって導通する伝送ゲートＴＧを通じ、対応するデータ線Ｄ_１〜Ｄ_ｍに印加される。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１と、制御信号生成部７５０からの出力イネーブル信号ＯＥによって、ゲートオン電圧Ｖｏｎをゲート線Ｇ_１〜Ｇ_ｎに印加し、このゲート線Ｇ_１〜Ｇ_ｎに接続されたスイッチング素子Ｑを導通させる。そうすると、データ線Ｄ_１〜Ｄ_ｍに印加されたデータ信号が導通したスイッチング素子Ｑを通じて対応する画素ＰＸに印加される。
画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍとの差は、液晶キャパシタＣｌｃの充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列を変化させ、そのため液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板部３００に付着された偏光子によって光の透過率の変化として現れる。

１水平周期［“１Ｈ”とも記し、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一である］を単位としてこのような過程を繰り返すことにより、全てのゲート線Ｇ_１〜Ｇ_ｎに対して順次にゲートオン電圧Ｖｏｎを印加し、全ての画素ＰＸにデータ信号を印加して１フレーム（ｆｒａｍｅ）の画像を表示する。

１フレームが終了すれば、次のフレームが開始し、各画素ＰＸに印加されるデータ信号の極性が直前フレームにおける極性と反対となるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（“フレーム反転”）。この時、１フレーム内でも反転信号ＲＶＳの特性によって一つのデータ線を通じて流れるデータ信号の極性が変わったり（例：行反転、点反転）、一つの画素行に印加されるデータ信号の極性も互いに異なったりすることがある。（例：列反転、点反転）。

次に、制御信号生成部の構造と動作について、図面を参照してさらに詳細に説明する。
図５は、本発明の一実施形態による制御信号生成部のブロック図であり、図６は、図５に示す制御信号生成部の詳細回路図であり、図７は、図５に示す制御信号生成部のタイミング図である。

図５に示す制御信号生成部７５０は、一列に配列されている複数のステージ７５１とデータ線Ｄ_１〜Ｄ_ｍに各々接続される論理部７５３を含むシフトレジスタであって、走査開始信号ＳＴＶ及び複数のクロック信号ＣＬＫ１、ＣＬＫ２が入力される。
このとき、ステージ７５１と論理部７５３は、画素のスイッチング素子と同一の工程によって形成され、同一の基板の上に集積される。このとき、スイッチング素子は低温多結晶シリコン（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｓｉｌｉｃｏｎ）からなることができる。

各ステージ７５１は、入力端子ＩＮ、出力端子ＯＵＴ、及びクロック端子ＣＫ１、ＣＫ２を有し、論理部７５３は、入力端子ＥＮＴ１、ＥＮＴ２、及び出力端子ＥＸＴを有する。
各ステージ７５１の入力端子ＩＮには前段ステージの出力が入力され、クロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＬＫ１、ＣＬＫ２が入力され、各論理部７５３の入力端子ＥＮＴ１、ＥＮＴ２には隣接したステージの出力が各々入力される。

但し、シフトレジスタ（制御信号生成部）７５０の第１ステージには、前段ステージの出力の代わりに走査開始信号ＳＴＶが入力される。また、いずれか一つのステージのクロック端子ＣＫ１にクロック信号ＣＬＫ１が、クロック端子ＣＫ２にクロック信号ＣＬＫ２が入力される場合、これによって、その上下に隣接したステージのクロック端子ＣＫ１にはクロック信号ＣＬＫ２が、クロック端子ＣＫ２にはクロック信号ＣＬＫ１が入力される。

各クロック信号ＣＬＫ１、ＣＬＫ２は、画素のスイッチング素子Ｑを駆動できるように電圧レベルが“ハイ”の場合はゲートオン電圧Ｖｏｎと同一であり、“ロー”の場合はゲートオフ電圧Ｖｏｆｆと同一であることが好ましい。図７に示すように、各クロック信号ＣＬＫ１、ＣＬＫ２はデューティ比が５０％であり、二つのクロック信号ＣＬＫ１、ＣＬＫ２の位相差は１８０゜であり得る。

図６に示すように、各ステージ７５１は複数のトライステートバッファ（ｔｒｉ−ｓｔａｔｅ ｂｕｆｆｅｒ）及びインバータを有し、論理部７５３は否定論理積回路ＮＡＮＤ及びインバータを有するが、図６には、第１ステージから第４ステージ７５１と、第１論理部から第３論理部７５３とを示した。
各ステージ、例えば、第１ステージは複数のトライステートバッファＴＳＢ１、ＴＳＢ２とインバータＩＮＶ１とを含む。

インバータＩＮＶ１は入力端子と出力端子とを有し、トライステートバッファＴＳＢ１、ＴＳＢ２は、入力端子と出力端子の以外にクロック信号ＣＬＫ１、ＣＬＫ２を受信する端子をさらに含む。
トライステートバッファＴＳＢ１とインバータＩＮＶ１とは直列に接続され、それ以外のトライステートバッファＴＳＢ２はインバータＩＮＶ１と逆方向に並列で接続されている。公知のように、インバータＩＮＶ１と逆方向に並列で接続されているトライステートバッファＴＳＢ２はラッチ（ｌａｔｃｈ）の役割を果たし、一定の時間の間、直前信号を維持する。

トライステートバッファＴＳＢ１は、クロック信号ＣＬＫ１が“ハイ”となるとき導通して入力信号を反転させて送信し、クロック信号ＣＬＫ１が“ロー”となるとき遮断される。また、トライステートバッファＴＳＢ４、ＴＳＢ５、ＴＳＢ８も、トライステートバッファＴＳＢ１と同一の動作を行う。
これとは異なって、トライステートバッファＴＳＢ２は、クロック信号ＣＬＫ２が“ハイ”となるとき導通して入力信号を反転させて送信し、クロック信号ＣＬＫ２が“ロー”となるとき遮断される。また、トライステートバッファＴＳＢ３、ＴＳＢ６、ＴＳＢ７も、トライステートバッファＴＳＢ２と同一の動作を行う。
ここで、遮断とは、高インピーダンス（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ）の状態になって出力が生成されないことを意味する。

論理部７５３、例えば、第１論理部は、否定論理積回路ＮＡＮＤ１とこれに接続されているインバータＩＮＶ５とを有し、否定論理積回路ＮＡＮＤ１には第１ステージ及び第２ステージの出力が入力される。このとき、否定論理積回路ＮＡＮＤ１とインバータＩＮＶ５とは実質的に論理積回路ＡＮＤを構成する。

以下、このようなシフトレジスタの動作について説明する。
まず、走査開始信号ＳＴＶがローからハイに変わった後、クロック信号ＣＬＫ１が“ハイ”となる。
これにより、トライステートバッファＴＳＢ１が導通し、トライステートバッファＴＳＢ２、ＴＳＢ３は遮断されるので、走査開始信号ＳＴＶはトライステートバッファＴＳＢ１とインバータＩＮＶ１とを通じ２回反転して、図７に示すようなノードＡでの信号を生成する。

次に、クロック信号ＣＬＫ１が“ロー”となり、クロック信号ＣＬＫ２が“ハイ”となれば、トライステートバッファＴＳＢ１は遮断され、トライステートバッファＴＳＢ２、ＴＳＢ３が導通する。このとき、ノードＡでの信号は依然として“ハイ”であり、ノードＡでの信号は各々トライステートバッファＴＳＢ２とトライステートバッファＴＳＢ３に入力される。そうすると、インバータＩＮＶ１とトライステートバッファＴＳＢ２とは閉回路を形成しながら循環し続けるようになり、ノードＡでの信号はクロック信号ＣＬＫ１、ＣＬＫ２の半周期の間、続きながら“ハイ”を維持するので、このような特性が上述したラッチの機能を行う。また、ノードＡでの信号はノードＢに伝えられて、図に示すようなノードＢでの信号を生成する。
これと同時に、論理部７５３は、上述のように実質的に論理積回路を構成するので、二つのノードＡ、Ｂの出力が“ハイ”となるとき、図に示するように“ハイ”値を出力して出力イネーブル信号ＯＥを生成する。

次いで、クロック信号ＣＬＫ１が“ハイ”となり、クロック信号ＣＬＫ２が“ロー”となれば、トライステートバッファＴＳＢ３は遮断され、トライステートバッファＴＳＢ４、ＴＳＢ５は導通する。このとき、走査開始信号ＳＴＶは“ロー”状態であるので、ノードＡの出力は“ロー”に変わる。
ノードＢの出力は依然として“ハイ”を維持し、上述のノードＡのように閉回路を形成して循環しながら、クロック信号ＣＬＫ１、ＣＬＫ２の半周期の間、“ハイ”を維持して、全体的にクロック信号ＣＬＫ１、ＣＬＫ２の一周期の間、“ハイ”を出力する。

このような方式によってそれ以外のステージも同一の動作を繰り返し、図に示すようにに、出力イネーブル信号ＯＥに比べてクロック信号ＣＬＫ１、ＣＬＫ２の半周期分シフトされたスイッチング信号ＣＯＮＴ３１〜ＣＯＮＴ３６を１Ｈの間に各々生成する。

一方、このような制御信号生成部７５０を表示板部３００に集積することは、ＶＩテストの際に検査信号を印加するための検査パッドの数を減らせる。
例えば、ＶＩテストを行うとき、出力イネーブル信号ＯＥとスイッチング信号ＣＯＮＴ３１〜ＣＯＮＴ３６とを印加するための検査パッドが全て７個が必要である。しかし、制御信号生成部７５０が既に形成されているので、外部から出力イネーブル信号ＯＥとスイッチング信号ＣＯＮＴ３１〜ＣＯＮＴ３６とを印加する必要がなくなり、そのため検査パッドも不要となる。但し、制御信号生成部７５０を駆動するための基本的な信号、つまり、走査開始信号ＳＴＶとクロック信号ＣＬＫ１、ＣＬＫ２は入力しなければならない。この場合にも、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１を反転させるインバータを制御信号生成部７５０の内に設けると、実質的に検査パッドは２個を要する。したがって、検査パッドを全体的に５個減らすことができる。

また、従来のものでは、駆動チップ７００がこのような信号（ＯＥ、ＣＯＮＴ３１〜ＣＯＮＴ３６）を生成したが、本発明の実施形態によれば、制御信号生成部７５０が代わりに生成、印加するので、その分だけ駆動チップ７００のピン数を減らし、製造原価を節減することができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の一実施形態による液晶表示装置の概略図である。 本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。 図２に示す伝送ゲート部の詳細に示す図面である。 本発明の一実施形態による制御信号生成部のブロック図である。 図５に示す制御信号生成部の詳細回路図である。 図５に示す制御信号生成部のタイミング図である。

符号の説明

３ 液晶層
１００ 下部表示板
１９１ 画素電極
２００ 上部表示板
２３０ カラーフィルタ
２７０ 共通電極
３００ 表示板部
３１０ 表示領域
３２０ 周辺領域
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
６５０ ＦＰＣフィルム
６６０ 入力部
６９０ 開口部
７００ 駆動チップ
７５０ 制御信号生成部（シフトレジスタ）
７５１ ステージ
７５３ 論理部
８００ 階調電圧生成部
Ｒ、Ｇ、Ｂ 入力画像信号
ＤＥ データイネーブル信号
ＭＣＬＫ メインクロック
Ｈｓｙｎｃ 水平同期信号
Ｖｓｙｎｃ 垂直同期信号
ＣＯＮＴ１ ゲート制御信号
ＣＯＮＴ２ データ制御信号
ＤＡＴ デジタル画像信号
Ｃｌｃ 液晶キャパシタ
Ｃｓｔ ストレージキャパシタ
Ｑ スイッチング素子
ＳＴＶ 走査開始信号
ＣＬＫ１、ＣＬＫ２ クロック信号
ＰＡＵ パッド部
ＴＧ 伝送ゲート
ＴＧＵ 伝送ゲート部

Claims (14)

1. スイッチング素子を各々含む複数の画素と、該画素に接続されるゲート線及びデータ線とを含む表示装置の駆動装置であって、
   ゲート信号を生成して前記ゲート線に印加するゲート駆動部と、
   データ信号を生成して前記データ線に印加するデータ駆動部と、
   前記データ線の各々に接続される伝送ゲートと、
   前記ゲート駆動部及び前記データ駆動部を制御する信号制御部と、
   走査開始信号と複数のクロック信号に基づいて複数の制御信号を生成し、前記ゲート駆動部及び伝送ゲートに印加する制御信号生成部とを有することを特徴とする表示装置の駆動装置。
2. 前記制御信号は、前記ゲート信号の“ハイ”区間の幅を調節する出力イネーブル信号と、前記伝送ゲートの動作を制御するスイッチング信号とを含むことを特徴とする請求項１に記載の表示装置の駆動装置。
3. 前記制御信号生成部は、互いに接続され、一列に配列される複数のステージと、
   該ステージのうちの少なくとも２つの出力に接続される複数の論理部とを含むことを特徴とする請求項２に記載の表示装置の駆動装置。
4. 前記各ステージは、第１トライステートバッファ（ｔｒｉ−ｓｔａｔｅ ｂｕｆｆｅｒ）と、
   前記第１トライステートバッファに接続されるインバータと、
   前記インバータの出力と入力に、入力と出力が各々接続される第２トライステートバッファとを含むことを特徴とする請求項３に記載の表示装置の駆動装置。
5. 前記各論理部は、実質的に論理積回路であることを特徴とする請求項４に記載の表示装置の駆動装置。
6. 前記制御信号生成部は、前記表示装置に集積されることを特徴とする請求項１に記載の表示装置の駆動装置。
7. 前記スイッチング素子は、低温多結晶シリコン（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｓｉｌｉｃｏｎ）からなることを特徴とする請求項１に記載の表示装置の駆動装置。
8. スイッチング素子を各々含む複数の画素と、
   前記画素に接続されるゲート線及びデータ線と、
   ゲート信号を生成して前記ゲート線に印加するゲート駆動部と、
   データ信号を生成して前記データ線に印加するデータ駆動部と、
   前記データ線各々に接続される伝送ゲートと、
   前記ゲート駆動部及び前記データ駆動部を制御する信号制御部と、
   走査開始信号と複数のクロック信号に基づいて複数の制御信号を生成し、前記ゲート駆動部及び伝送ゲートに印加する制御信号生成部とを有することを特徴とする表示装置。
9. 前記制御信号は、前記ゲート信号の“ハイ”区間の幅を調節する出力イネーブル信号と、前記伝送ゲートの動作を制御するスイッチング信号とを含むことを特徴とする請求項８に記載の表示装置。
10. 前記制御信号生成部は、互いに接続され、一列に配列される複数のステージと、
    前記ステージのうちの少なくとも２つの出力に接続される複数の論理部とを含むことを特徴とする請求項９に記載の表示装置。
11. 前記各ステージは、第１トライステートバッファと、
    前記第１トライステートバッファに接続されるインバータと、
    前記インバータの出力と入力に、入力と出力が各々接続される第２トライステートバッファとを含むことを特徴とする請求項１０に記載の表示装置。
12. 前記各論理部は、実質的に論理積回路であることを特徴とする請求項１１に記載の表示装置。
13. 前記制御信号生成部は、前記表示装置に集積されることを特徴とする請求項８に記載の表示装置。
14. 前記スイッチング素子は、低温多結晶シリコン（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｓｉｌｉｃｏｎ）からなることを特徴とする請求項８に記載の表示装置。
    

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