KR20080010551A - 표시 장치의 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

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김일곤
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Abstract

본 발명은 표시 장치의 구동 장치 및 이를 포함하는 표시 장치에 관한 것이다.
스위칭 소자를 각각 포함하는 복수의 화소와 상기 화소에 연결되어 있는 게이트선 및 데이터선을 포함하는 표시 장치의 구동 장치는, 게이트 신호를 생성하여 상기 게이트선에 인가하는 게이트 구동부, 데이터 신호를 생성하여 상기 데이터선에 인가하는 데이터 구동부, 상기 데이터선 각각에 연결되어 있는 전송 게이트, 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 신호 제어부, 그리고 주사 시작 신호와 복수의 클록 신호에 기초하여 복수의 제어 신호를 생성하여 상기 게이트 구동부 및 전송 게이트에 인가하는 제어 신호 생성부를 포함한다.
이와 같이, 제어 신호 생성부가 복수의 제어 신호를 생성함으로써, 그 만큼 VI 테스트시에 검사 패드의 수를 줄일 수 있으며, 나아가 구동 칩의 핀 수를 줄여 제조 원가를 절감할 수 있다.
표시장치, 제어신호, 생성부, 검사, 패드, 주사시작신호, 클록신호,집적

Description

표시 장치의 구동 장치 및 이를 포함하는 표시 장치 {DRIVING APPARATUS FOR DISPLAY DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 상세하게 설명함으로써 본 발명을 분명하게 하고자 한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이다.
도 2a는 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2b는 도 2a에 도시한 전송 게이트부를 상세하게 나타낸 도면이다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 4는 본 발명의 한 실시예에 따른 제어 신호 생성부의 블록도이다.
도 5는 도 4에 도시한 제어 신호 생성부의 상세 회로도이다.
도 6은 도 4에 도시한 제어 신호 생성부의 타이밍도이다.
<도면 부호에 대한 설명>
3: 액정층 100: 하부 표시판
191: 화소 전극 200: 상부 표시판
230: 색 필터 270: 공통 전극
300: 표시판부 400: 게이트 구동부
500: 데이터 구동부 600: 신호 제어부
650: FPC 660: 입력부
690: 개구부 700: 구동 칩
750: 제어 신호 생성부 800: 계조 전압 생성부
R,G,B: 입력 영상 데이터 DE: 데이터 인에이블 신호
MCLK: 메인 클록 Hsync: 수평 동기 신호
Vsync: 수직 동기 신호 CONT1: 게이트 제어 신호
CONT2: 데이터 제어 신호 DAT: 디지털 영상 신호
Clc: 액정 축전기 Cst: 유지 축전기
Q: 스위칭 소자 STV: 주사 시작 신호
CLK1, CLK2: 클록 신호 PAU: 패드부
TGU: 전송 게이트부
본 발명은 표시 장치의 구동 장치 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting diode display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.
PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 발광 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
한편, 이러한 표시 장치를 제조하는 과정에서 표시 신호선 등의 단선 또는 단락이나 화소에 결함이 있는 경우 이들을 일정한 검사를 통하여 미리 걸러낸다. 이러한 검사의 종류에는 어레이 테스트(array test), VI(visual inspection) 테스트, 그로스 테스트(gross test) 및 모듈 테스트(module test) 등이 있다.
이때, 거의 모든 회로가 표시판에 장착되어 있는 SOG 방식의 표시 장치에서는 구동 신호의 복잡성 등으로 인하여 검사 신호를 인가하기가 용이하지 않다. 구동 회로의 동작을 위한 모든 신호를 외부에서 인가해주어야 하므로, 검사 신호를 인가하기 위한 여러 개의 검사 패드를 필요로 한다. 특히, 전송 게이트(transmission gate)를 사용하여 데이터 구동부에서 데이터선으로 데이터를 전달하는 경우에는 전송 게이트의 수효가 증가할수록 그에 비례하여 검사 패드의 수효가 증가한다. 이로 인해, 검사 패드를 배치하기 위한 면적이 증가하거나 정전기가 유입되는 경로를 제공할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 검사 패드의 수효를 줄일 수 있는 표시 장치의 구동 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따라, 스위칭 소자를 각각 포함하는 복수의 화소와 상기 화소에 연결되어 있는 게이트선 및 데이터선을 포함하는 표시 장치의 구동 장치는, 게이트 신호를 생성하여 상기 게이트선에 인가하는 게이트 구동부, 데이터 신호를 생성하여 상기 데이터선에 인가하는 데이터 구동부, 상기 데이터선 각각에 연결되어 있는 전송 게이트, 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 신호 제어부, 그리고 주사 시작 신호와 복수의 클록 신호에 기초하여 복수의 제어 신호를 생성하여 상기 게이트 구동부 및 전송 게이트에 인가하는 제어 신호 생성부를 포함한다.
이때, 상기 제어 신호는 상기 게이트 신호의 하이 구간의 폭을 조절하는 출력 인에이블 신호와 상기 전송 게이트의 동작을 제어하는 스위칭 신호를 포함할 수 있다.
상기 제어 신호 생성부는, 서로 연결되어 있으며 일렬로 배열되어 있는 복수의 스테이지, 그리고 상기 스테이지 중 적어도 2개의 출력에 연결되어 있는 논리부를 포함할 수 있다.
상기 각 스테이지는, 제1 삼상태 버퍼, 상기 제1 삼상태 버퍼에 연결되어 있는 인버터, 그리고 상기 인버터의 출력과 입력에 입력과 출력이 각각 연결되어 있는 제2 삼상태 버퍼를 포함할 수 있다.
또한, 상기 각 논리부는 실질적으로 논리곱 회로일 수 있다.
한편, 상기 제어 신호 생성부는 상기 표시 장치에 집적되어 있을 수 있으며, 상기 스위칭 소자는 저온 다결정 규소(low temperature polysilicon)로 이루어질 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 스위칭 소자를 각각 포함하는 복수의 화소, 상기 화소에 연결되어 있는 게이트선 및 데이터선, 게이트 신호를 생성하여 상기 게이트선에 인가하는 게이트 구동부, 데이터 신호를 생성하여 상기 데이터선에 인가하는 데이터 구동부, 상기 데이터선 각각에 연결되어 있는 전송 게이트, 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 신호 제어부, 그리고 주사 시작 신호와 복수의 클록 신호에 기초하여 복수의 제어 신호를 생성하여 상기 게이트 구동부 및 전송 게이트에 인가하는 제어 신호 생성부를 포함한다.
여기서, 상기 제어 신호는 상기 게이트 신호의 하이 구간의 폭을 조절하는 출력 인에이블 신호와 상기 전송 게이트의 동작을 제어하는 스위칭 신호를 포함할 수 있다.
또한, 상기 제어 신호 생성부는, 서로 연결되어 있으며 일렬로 배열되어 있는 복수의 스테이지, 그리고 상기 스테이지 중 적어도 2개의 출력에 연결되어 있는 논리부를 포함할 수 있다.
이때, 상기 각 스테이지는, 제1 삼상태 버퍼, 상기 제1 삼상태 버퍼에 연결되어 있는 인버터, 그리고 상기 인버터의 출력과 입력에 입력과 출력이 각각 연결되어 있는 제2 삼상태 버퍼를 포함할 수 있다.
상기 각 논리부는 실질적으로 논리곱 회로일 수 있다.
한편, 상기 제어 신호 생성부는 상기 표시 장치에 집적되어 있을 수 있으며, 상기 스위칭 소자는 저온 다결정 규소로 이루어질 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
이제 본 발명의 실시예에 따른 표시 장치의 구동 장치와 이를 포함하는 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명하며, 액정 표시 장치를 한 예로 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략도이며, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 3은 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 액정 표시 장치는 표시판부(300), 표시판부(300)에 부착된 FPC(flexible printed circuit film)(650), 그리고 표시판부(300) 위에 장착된 구동 칩(700)과 제어 신호 생성부(750)를 포함한다. 또한, 구동 칩(700) 옆에는 검사 신호를 인가하기 위한 복수의 패드를 포함하는 패드부(PAU)가 배치되어 있다.
FPC(650)는 표시판부(300)의 한 변 부근에 부착되어 있으며, 접었을 때 표시판부(300)의 일부를 드러내는 개구부(690)를 가지고 있다. 개구부(690)의 아래쪽에는 외부로부터의 신호가 입력되는 입력부(660)가 구비되어 있다. 입력부(660)와 구동 칩(700), 구동 칩(700)과 주 표시판부(300)의 전기적 연결을 위한 다수의 신 호선(도시하지 않음)이 배치되어 있는데, 이들 신호선은 구동 칩(700)과 연결되는 지점 및 표시판부(300)와 부착되는 지점에서 대체적으로 폭이 넓어져 패드(도시하지 않음)를 이룬다.
각 표시판부(300)는 화면을 이루는 표시 영역(310)과 주변 영역(320)을 포함하고, 주변 영역(320)에는 빛을 차단하기 위한 차광층(도시하지 않음)("블랙 매트릭스")이 구비될 수 있다. FPC(650)는 이 주변 영역(320)에 각각 부착되어 있다.
도 2에 도시한 것처럼, 표시판부(300)는 복수의 게이트선(G1-Gn)과 복수의 데이터선(D1-Dm)을 포함하는 복수의 표시 신호선과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX)를 포함하며, 화소와 표시 신호선(G1-Gn, D1-Dm)의 대부분은 표시 영역(310) 내에 위치한다.
상부 표시판(200)은 하부 표시판(100)보다 크기가 작아서 하부 표시판(100)의 일부 영역이 노출되며 이 영역으로 데이터선(D1-Dm)이 연장되어 데이터 구동부(500)와 연결된다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 표시 신호선(G1-Gn, D1-Dm)은 FPC(650, 680)와 연결되는 지점에서 대체로 폭이 넓어져 패드(도시하지 않음)를 이루며, 표시판부(300)와 FPC(650)는 이들 패드의 전기적 접속을 위한 이방성 도전막(도시하지 않음)으로 부착되어 있다.
각 화소(PX), 예를 들면 i번째(i=1, 2, , n) 게이트선(Gi)과 j번째(j=1, 2, , m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(storage capacitor)(Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다.
액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.
액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 3은 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 3과는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.
표시판부(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.
계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 두 벌의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 전송 게이트(TG)를 통하여 표시판부(300)의 데이터선(D1-Dm)에 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 신호로서 데이터선(D1-Dm)에 인가한다. 데이터 구동부(500)로부터의 신호선(SL1, SL2,..SLj)에는 각각 6개의 전송 게이트(TG)가 연결되어 있으며, 동일한 행에 속하는 전송 게이트(TG)는 서로 연결되어 동일한 제어 신호를 받는다.
제어 신호 생성부(750)는 표시판부(300)에 집적되어 있으며, 제어 신호(CONT3)를 생성하여 게이트 구동부(400)와 전송 게이트(TG)에 인가한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을제어한다.
구동 칩(700)은 입력부(660)와 FPC(650)에 구비된 신호선(도시하지 않음)을 통하여 외부로부터 신호를 입력받고 처리한 신호를 표시판부(300)의 주변 영역(320)에 구비된 배선을 통하여 표시판부(300)에 공급함으로써 이들을 제어한다. 구동 칩(700)은 도 2a에 도시한 데이터 구동부(500), 신호 제어부(600), 계조 전압 생성부(800) 등을 포함한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
그러면 이러한 액정 표시 장치의 동작에 대하여 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
제어 신호 생성부(750)는 제어 신호(CONT3)를 생성하여 전송 게이트부(TGU)와 게이트 구동부(400)로 각각 내보낸다.
게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다.
데이터 제어 신호(CONT2)는 한 행[묶음]의 화소(PX)에 대한 영상 데이터의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
스위칭 제어 신호(CONT3)는 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)와 전송 게이트(TG)의 턴온/턴오프를 제어하는 스위칭 신호(CONT31-CONT36)를 포함한다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행[묶음]의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한다. 변환된 아날로그 데이터 신호는 소정 간격으로 입력되는 스위칭 신호(CONT31-CONT36)에 의하여 턴온되는 전송 게이트(TG)를 통하여 해당 데이터선(D1-Dm)에 인가된다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)와 스위칭 제어 신호(750)로부터의 출력 인에이블 신호(OE)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 신호가 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.
화소(PX)에 인가된 데이터 신호의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소(PX)에 데이터 신호를 인가하여 한 프레임(frame)의 영상을 표시한다.
한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 신호의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).
그러면 제어 신호 생성부의 구조와 동작에 대하여 도면을 참고로 하여 좀더 상세하게 설명한다.
도 4는 본 발명의 한 실시예에 따른 제어 신호 생성부의 블록도이며, 도 5는 도 4에 도시한 제어 신호 생성부의 상세 회로도이고, 도 6은 도 4에 도시한 제어 신호 생성부의 타이밍도이다.
도 4에 도시한 제어 신호 생성부(750)는 일렬로 배열되어 있는 복수의 스테이지(751)와 게이트선(G1-Gn)에 각각 연결되는 논리부(753)를 포함하는 시프트 레지스터로서, 주사 시작 신호(STV) 및 복수의 클록 신호(CLK1, CLK2)가 입력된다.
이때, 스테이지(751)와 논리부(753)는 화소의 스위칭 소자와 동일한 공정으 로 형성되어 동일한 기판 위에 집적되어 있다. 이때, 스위칭 소자는 저온 다결정 규소(low temperature polysilicon)로 이루어질 수 있다.
각 스테이지(751)는 입력 단자(IN), 출력 단자(OUT) 및 클록 단자(CK1, CK2)를 가지고, 논리부(753)는 입력 단자(ENT1, ENT2) 및 출력 단자(EXT)를 가진다.
각 스테이지(751)의 입력 단자(IN)에는 전단 스테이지의 출력이 입력되고 클록 단자(CK1, CK2)에는 클록 신호(CLK1, CLK2)가 각각 입력되며, 각 논리부(753)의 입력 단자(ENT1, ENT2)에는 인접한 스테이지의 출력이 각각 입력된다.
단, 시프트 레지스터(750)의 첫 번째 스테이지에는 전단 스테이지의 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, 어느 스테이지의 클록 단자(CK1)에 클록 신호(CLK1)가, 클록 단자(CK2)에 클록 신호(CLK2)가 입력되는 경우, 이에 아래 위로 인접한 스테이지의 클록 단자(CK1)에는 클록 신호(CLK2)가, 클록 단자(CK2)에는 클록 신호(CLK1)가 입력된다.
각 클록 신호(CLK1, CLK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(Von)과 같고 로우인 경우는 게이트 오프 전압(Voff)과 같은 것이 바람직하다. 도 6에 도시한 바와 같이 각 클록 신호(CLK1, CLK2)는 듀티비가 50%이고 두 클록 신호(CLK1, CLK2)의 위상차는 180°일 수 있다.
도 5에 도시한 바와 같이, 각 스테이지(751)는 복수의 3상태 버퍼(tri-state buffer) 및 인버터를 포함하고, 논리부(753)는 부정 논리곱 회로(NAND)와 인버터를 포함하는데, 도 5에는 첫 번째부터 네 번째 스테이지(751)와 첫 번째부터 세 번째 논리부(753)를 나타내었다.
각 스테이지, 예를 들어 첫 번째 스테이지는 복수의 3상태 버퍼(TSB1, TSB2)와 인버터(INV1)를 포함한다.
인버터(INV1)는 입력 단자와 출력 단자를 포함하며, 3상태 버퍼(TSB1, TSB2)는 입력 단자와 출력 단자 이외에 클록 신호(CLK1, CLK2)를 수신하는 단자를 더 포함한다.
3상태 버퍼(TSB1)와 인버터(INV1)는 직렬로 연결되며, 나머지 3상태 버퍼(TSB2)는 인버터(INV1)에 병렬로 연결되어 있다. 알려진 바와 같이, 인버터(INV1)와 병렬로 연결되어 있는 3상태 버퍼(TSB2)는 래치(latch)의 역할을 하며 일정 시간동안 이전 신호를 유지한다.
3상태 버퍼(TSB1)는 클록 신호(CLK1)가 하이가 될 때 턴온되어 입력 신호를 반전시켜 내보내며, 클록 신호(CLK1)가 로우가 될 때 턴오프된다. 또한, 3상태 버퍼(TSB4, TSB5, TSB8)도 3상태 버퍼(TSB1)와 동일한 동작을 한다.
이와는 달리, 3상태 버퍼(TSB2)는 클록 신호(CLK2)가 하이가 될 때 턴온되어 입력 신호를 반전시켜 내보내며, 클록 신호(CLK2)가 로우가 될 때 턴오프된다. 또한, 3상태 버퍼(TSB3, TSB6, TSB7)도 3상태 버퍼(TSB2)와 동일한 동작을 한다.
여기서 턴오프는 고임피던스(high impedance)가 상태가 되어 출력이 생성되지 않음을 의미한다.
논리부(753), 예를 들어 첫 번째 논리부는 부정 논리곱 회로(NAND1)와 이에 연결되어 있는 인버터(INV5)를 포함하며, 부정 논리곱 회로(NAND1)에는 첫 번째 및 두 번째 스테이지의 출력이 입력된다. 이때, 부정 논리곱 회로(NAND1)와 인버터(INV5)는 실질적으로 논리곱 회로(AND)를 이룬다.
그러면, 이러한 시프트 레지스터의 동작에 대하여 설명한다.
먼저, 주사 시작 신호(STV)가 로우에서 하이로 바뀐 후 클록 신호(CLK1)가 하이가 된다.
이에 따라, 3상태 버퍼(TSB1)가 턴온되고, 3상태 버퍼(TSB2, TSB3)는 턴오프되므로, 주사 시작 신호(STV)는 3상태 버퍼(TSB1)와 인버터(INV1)를 통해 두 번 반전되어 도 6에 도시한 바와 같은 노드(A)의 신호를 생성한다.
이어, 클록 신호(CLK1)가 로우가 되고 클록 신호(CLK2)가 하이가 되면, 3상태 버퍼(TSB1)는 턴오프되고, 3상태 버퍼(TSB2, TSB3)가 턴온된다. 이때, 노드(A)의 신호는 여전히 하이이고 노드(A) 신호는 각각 3상태 버퍼(TSB2)와 3상태 버퍼(TSB3)로 입력된다. 그러면 인버터(INV1)와 3상태 버퍼(TSB2)는 폐회로를 형성하면서 계속 순환하게 되고 노드(A) 신호는 클록 신호(CLK1, CLK2)의 반주기동안 계속되면서 하이를 유지하므로 이러한 특성이 전술한 래치의 기능을 한다. 또한, 노드(A) 신호는 노드(B)로 전달되어 도시한 바와 같은 노드(B) 신호를 생성한다.
이와 동시에 논리부(753)는 앞에서 설명한 것처럼 실질적으로 논리곱 회로를 이루므로 두 노드(A, B)의 출력이 하이가 될 때 도시한 것처럼 하이값을 출력하여 출력 인에이블 신호(OE)를 생성한다.
이어, 클록 신호(CLK1)가 하이가 되고 클록 신호(CLK2)가 로우가 되면, 3상태 버퍼(TSB3)는 턴오프되고 3상태 버퍼(TSB4, TSB5)는 턴온된다. 이때, 주사 시 작 신호(STV)는 로우 상태이므로 노드(A)의 출력은 로우로 바뀐다.
노드(B)의 출력은 여전히 하이를 유지하며 전술한 노드(A)에서와 같이 폐회로를 형성하여 순환하면서 클록 신호(CLK1, CLK2)의 반주기동안 하이를 유지하여 전체적으로 클록 신호(CLK1, CLK2)의 한 주기동안 하이를 출력한다.
이러한 방식으로 나머지 스테이지도 동일한 동작을 반복하여 도시한 바와 같이 출력 인에이블 신호(OE)에 비하여 클록 신호(CLK1, CLK2)의 반주기가 시프트된 스위칭 신호(CONT31-CONT36)를 1H 동안 각각 생성한다.
한편, 이러한 제어 신호 생성부(750)를 표시판부(300)에 집적하는 것은 VI 테스트시에 검사 신호를 인가하기 위한 검사 패드를 줄일 수 있다.
예를 들어, VI 테스트를 행할 때, 출력 인에이블 신호(OE)와 스위칭 신호(CONT31-CONT36)를 인가하기 위한 검사 패드가 모두 7개가 필요하다. 하지만, 제어 신호 생성부(750)가 이미 형성되어 있으므로, 외부에서 출력 인에이블 신호(OE)와 스위칭 신호(CONT31-CONT36)를 인가할 필요가 없어지며, 이에 따라 검사 패드도 필요하지 않게 된다. 다만, 제어 신호 생성부(750)를 구동하기 위한 기본적인 신호들, 즉 주사 시작 신호(STV)와 클록 신호(CLK1, CLK2)는 입력해야 한다. 이 경우에도 클록 신호(CLK2)의 경우에는 클록 신호(CLK1)를 반전시킬 인버터를 제어 신호 생성부(750) 내에 마련하면 실질적으로 검사 패드는 두 개가 필요한 셈이다. 따라서, 검사 패드를 전체적으로 5개 줄일 수 있다.
또한, 기존에는 구동 칩(700)이 이러한 신호들(OE, CONT31-CONT36)을 생성하였지만, 본 발명의 실시예에 따르면, 제어 신호 생성부(750)가 대신 인가하므로 그 만큼 구동 칩(700)의 핀 수를 줄여 제조 원가를 절감할 수 있다.
이와 같이, 제어 신호 생성부를 화소의 스위칭 소자와 동일한 공정으로 형성하면, VI 테스트시에 검사 패드를 줄이는 것은 물론, 구동 칩의 핀 수도 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (14)

  1. 스위칭 소자를 각각 포함하는 복수의 화소와 상기 화소에 연결되어 있는 게이트선 및 데이터선을 포함하는 표시 장치의 구동 장치로서,
    게이트 신호를 생성하여 상기 게이트선에 인가하는 게이트 구동부,
    데이터 신호를 생성하여 상기 데이터선에 인가하는 데이터 구동부,
    상기 데이터선 각각에 연결되어 있는 전송 게이트,
    상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 신호 제어부, 그리고
    주사 시작 신호와 복수의 클록 신호에 기초하여 복수의 제어 신호를 생성하여 상기 게이트 구동부 및 전송 게이트에 인가하는 제어 신호 생성부
    를 포함하는 표시 장치의 구동 장치.
  2. 제1항에서,
    상기 제어 신호는 상기 게이트 신호의 하이 구간의 폭을 조절하는 출력 인에이블 신호와 상기 전송 게이트의 동작을 제어하는 스위칭 신호를 포함하는 표시 장치의 구동 장치.
  3. 제2항에서,
    상기 제어 신호 생성부는
    서로 연결되어 있으며 일렬로 배열되어 있는 복수의 스테이지, 그리고
    상기 스테이지 중 적어도 2개의 출력에 연결되어 있는 논리부
    를 포함하는
    표시 장치의 구동 장치.
  4. 제3항에서,
    상기 각 스테이지는
    제1 삼상태 버퍼,
    상기 제1 삼상태 버퍼에 연결되어 있는 인버터, 그리고
    상기 인버터의 출력과 입력에 입력과 출력이 각각 연결되어 있는 제2 삼상태 버퍼
    를 포함하는
    표시 장치의 구동 장치.
  5. 제4항에서,
    상기 각 논리부는 실질적으로 논리곱 회로인 표시 장치의 구동 장치.
  6. 제1항에서,
    상기 제어 신호 생성부는 상기 표시 장치에 집적되어 있는 표시 장치의 구동 장치.
  7. 제1항에서,
    상기 스위칭 소자는 저온 다결정 규소(low temperature polysilicon)로 이루어지는 표시 장치의 구동 장치.
  8. 스위칭 소자를 각각 포함하는 복수의 화소,
    상기 화소에 연결되어 있는 게이트선 및 데이터선,
    게이트 신호를 생성하여 상기 게이트선에 인가하는 게이트 구동부,
    데이터 신호를 생성하여 상기 데이터선에 인가하는 데이터 구동부,
    상기 데이터선 각각에 연결되어 있는 전송 게이트,
    상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 신호 제어부, 그리고
    주사 시작 신호와 복수의 클록 신호에 기초하여 복수의 제어 신호를 생성하여 상기 게이트 구동부 및 전송 게이트에 인가하는 제어 신호 생성부
    를 포함하는 표시 장치.
  9. 제8항에서,
    상기 제어 신호는 상기 게이트 신호의 하이 구간의 폭을 조절하는 출력 인에이블 신호와 상기 전송 게이트의 동작을 제어하는 스위칭 신호를 포함하는 표시 장치.
  10. 제9항에서,
    상기 제어 신호 생성부는
    서로 연결되어 있으며 일렬로 배열되어 있는 복수의 스테이지, 그리고
    상기 스테이지 중 적어도 2개의 출력에 연결되어 있는 논리부
    를 포함하는
    표시 장치.
  11. 제10항에서,
    상기 각 스테이지는
    제1 삼상태 버퍼,
    상기 제1 삼상태 버퍼에 연결되어 있는 인버터, 그리고
    상기 인버터의 출력과 입력에 입력과 출력이 각각 연결되어 있는 제2 삼상태 버퍼
    를 포함하는
    표시 장치.
  12. 제11항에서,
    상기 각 논리부는 실질적으로 논리곱 회로인 표시 장치.
  13. 제8항에서,
    상기 제어 신호 생성부는 상기 표시 장치에 집적되어 있는 표시 장치.
  14. 제8항에서,
    상기 스위칭 소자는 저온 다결정 규소(low temperature polysilicon)로 이루어지는 표시 장치.
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