JP5074712B2 - シフトレジスタ及びこれを備える表示装置 - Google Patents

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Description

本発明はシフトレジスタ及びこれを備える表示装置に関し、特に、寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置に関する。
近年、重くて大きい陰極線管(CRT)の代わり有機発光表示装置(OLED)、プラズマ表示装置(PDP)、液晶表示装置(LCD)のような平板表示装置が盛んに開発されている。
PDPは、気体放電により生じるプラズマを利用して文字及び画像を表示する装置であり、有機発光表示装置は、特定有機物または高分子等の電界発光を利用して文字及び画像を表示する。液晶表示装置は、二つの表示板の間に挟持された液晶層に電場を印加し、この電場の強さを調節して、液晶層を通過する光の透過率を調節することで所望の画像を得る。
この中で特に、携帯電話機などに採用される中小型表示装置として外部と内部にそれぞれ表示板部を備えたデュアル表示装置の開発が進められている。
このデュアル表示装置は、内部に装着される主表示板部、外部に装着される副表示板部、外部からの入力信号を伝達する配線が設けられた駆動フレキシブル印刷回路基板(FPC)、主表示板部と副表示板部を接続する補助FPC、並びにこれらを制御するための統合チップを備える。
デュアル表示装置のうち、例えば、液晶表示装置と有機発光表示装置は、スイッチング素子を有する画素と表示信号線を有する表示板、並びに表示信号線のうちゲート線にゲートオン電圧とゲートオフ電圧を送出して、画素のスイッチング素子を導通又は非導通の少なくとも一方を行うゲート駆動部と、表示信号線のうちのデータ線にデータ電圧を送出して、導通したスイッチング素子を通じて画素に印加するデータ駆動部を備え、統合チップは、主表示板部と副表示板部のゲート駆動部とデータ駆動部を制御するための制御信号及び駆動信号を生成し、主に主表示板部にCOG(chip on glass)形態で装着されている。
一方、このような中小型表示装置は勿論、大型表示装置において、コスト節減などのためにゲート駆動部が画素のスイッチング素子と同一の工程で形成され表示板部に集積される場合がある。
ゲート駆動部は実質的にシフトレジスタとして、互いに接続され、一列に配列されている複数のステージを含み、第1ステージが走査開始信号の印加を受けてゲート出力を送出すると同時に、次のステージにキャリー出力(carry output)を送出して順次にゲート出力を生成する。このようなキャリー出力はゲート出力を使用することもできる。
各ステージは、複数のNMOSまたはPMOSトランジスタと少なくとも一つのキャパシタを含んで構成されており、位相差が90゜乃至180゜である複数のクロック信号に同期してゲート出力を生成する。
この時、トランジスタが非晶質シリコンからなる場合、ゲート出力を生成した後、ゲート線に印加される電圧を低電圧に維持するためにトランジスタを導通状態に維持する。しかし、長時間導通しているため、トランジスタのしきい電圧が増加して誤動作の原因になる。
現在、7個のトランジスタを用いることでしきい電圧が増加するなどの問題点は解決されたが、位相が異なる二つのクロック信号が全てローである区間でゲート線が浮遊状態となり、二つの表示板のうちの上部表示板に備えられた共通電極の間の寄生容量によってゲート線に印加された電圧が変化するという問題がある。中小型表示装置において、低電圧駆動のために共通電圧が周期的に変化する場合は特にそうである。
そこで、本発明は上記従来のシフトレジスタ及びこれを備える表示装置における問題点に鑑みてなされたものであって、本発明の目的は、寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置を提供することにある。
上記目的を達成するためになされた本発明によるシフトレジスタは、互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、前記ステージは、セット端子、リセット端子、第1及び第2クロック端子と前記セット端子で入力される走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を第1接続点に出力する入力部と、少なくとも二つのクロック信号のうちのいずれか1つ前記第1接続点と異なる第2接続点に伝達し、他の1つを前記第1及び第2接続点と異なる第3接続点に伝達する第1駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部とを備え、前記入力部は、前記セット端子と前記 第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、前記第1駆動部は、前記第1クロック端子と前記第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、前記第2スイッチング素子の制御端子及び入力端子は、前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子及び入力端子は前記第2クロック端子に接続されることを特徴とする。
記各ステージは、ゲート電圧端子をさらに有し、前記第2駆動部は、前記第1接続点と前記ゲート電圧端子との間に並列に接続される第4及び第5スイッチング素子と、前記第2接続点と前記ゲート電圧端子との間に並列に接続される第6及び第7スイッチング素子と、前記第3接続点と前記ゲート電圧端子との間に接続される第8スイッチング素子とを含み、前記第4スイッチング素子の制御端子は前記リセット端子に接続され、前記第5スイッチング素子の制御端子は前記第2接続点に接続され、前記第6スイッチング素子の制御端子は前記第1接続点に接続され、前記第7スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第8スイッチング素子の制御端子は前記第1クロック端子に接続され、前記出力部は、前記第1クロック端子と前記出力端子との間に接続される第9スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第10及び第11スイッチング素子と、前記第1接続点と前記出力端子との間に接続されるキャパシタとを含み、前記第9スイッチング素子の制御端子は前記第1接続点に接続され、前記第10スイッチング素子の制御端子は前記第2接続点に接続され、前記第11スイッチング素子の制御端子は前記第3接続点に接続されることが好ましい。
前記シフトレジスタは第1及び第2シフトレジスタ部を含み、前記第1シフトレジスタ部は奇数番目の信号線に接続される複数の第1ステージを含み、前記第2シフトレジスタ部は偶数番目の信号線に接続される複数の第2ステージを含むことが好ましい。
前記第1ステージのそれぞれは二つの異なる第1ステージに接続され、前記第2ステージのそれぞれは二つの異なる第2ステージに接続されることが好ましい。
前記第1シフトレジスタ部の第1ステージと前記第2シフトレジスタ部の第2ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることが好ましい。
前記複数のクロック信号は、前記第1シフトレジスタ部に入力される第1及び第2クロック信号と、前記第2シフトレジスタ部に入力される第3及び第4クロック信号とを含み、前記第1、第3、第2及び第4クロック信号は、デューティ比が25%で、順に90゜の位相差を有することが好ましい。
また、前記シフトレジスタは第1シフトレジスタ部を含み、前記複数のクロック信号は、前記第1シフトレジスタ部に入力される第1及び第2クロック信号を含み、前記第1及び第2クロック信号は50%のデューティ比と180゜の位相差を有することが好ましい。
前記出力部は前記第1電圧と前記第2電圧との差に相当する電圧で前記キャパシタを充電することが好ましい。
上記目的を達成するためになされた本発明による表示装置は、画素及びこれに接続される信号線を含む表示板部と、複数のクロック信号に従って順次に出力信号を生成して前記信号線に印加する複数のステージを含むシフトレジスタとを備え、前記ステージは、セット端子、リセット端子、第1及び第2クロック端子と、前記セット端子で入力される走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を第1接続点に出力する入力部と、少なくとも二つのクロック信号のうちのいずれか1つを前記第1接続点と異なる第2接続点に伝達し、他の1つを前記第1及び第2接続点と異なる第3接続点に伝達する第1駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに従って出力信号を生成する出力部とを備え、前記入力部は、前記セット端子と前記第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、前記第1駆動部は、前記第1クロック端子と前記第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、前記第2スイッチング素子の制御端子及び入力端子は、前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子及び入力端子は前記第2クロック端子に接続されることを特徴とする。
本発明に係るシフトレジスタ及びこれを備える表示装置によれば、ダイオード的役割を果たす2つのトランジスタと第1、第3クロック信号に制御端子が接続されている2つのトランジスタをさらに設けることにより、第1、第3クロック信号または第2、第4クロック信号の全てがローである区間でもカップリングによる影響を最少化して、安定的なゲート出力を生成することができるという効果がある。
次に、本発明に係るシフトレジスタ及びこれを備える表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
図1は、本発明の一実施形態による液晶表示装置の概略図であり、図2は、本発明の一実施形態による液晶表示装置の主表示板部を主としたブロック図であり、図3は、本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
以下、ゲート駆動部は特に記載しなければ、ゲート駆動部400RM、ゲート駆動部400LMまたはゲート駆動部400Sであることができる。
図1を参照すると、本発明の一実施形態による液晶表示装置は、主表示板部300Mと副表示板部300S、主表示板部300Mに付着されたFPC(フレキシブルプリント配線板)650、主表示板部300Mと副表示板部300Sとの間に付着された補助FPC680、並びに表示板部300M上に装着された統合チップ700を備える。
FPC650は、主表示板部300Mの一辺の近傍に付着されている。また、組立状態でFPC650を折り曲げた際、主表示板部300Mの一部を露出させる開口部690を有している。開口部690の下側には外部からの信号が入力される入力部660が設けられ、さらに入力部660と統合チップ700、統合チップ700と主表示板部300Mの電気的接続のための複数の信号線(図示せず)を備えており、この信号線は、統合チップ700に接続される地点及び主表示板部300Mと付着される地点で大概幅が広くなりパッド(図示せず)を構成する。
補助FPC680は、主表示板部300Mの他の辺と副表示板部300Sの一辺との間に付着され、統合チップ700と副表示板部300Sの電気的接続のための信号線SL3、DLを備える。
各表示板部300M、300Sは、画面を構成する表示領域310M、310Sと周辺領域320M、320Sを有し、周辺領域320M、320Sには光を遮断するための遮光層(図示せず)(ブラックマトリクス)を設けることができる。FPC650及び補助FPC680は、この遮光領域320M、320Sに付着されている。
図2に示すように、主表示板部300M(又は副表示板部300S)は、複数のゲート線(G−G2n)と複数のデータ線(D−D)を含む複数の表示信号線と、これに接続されほぼ行列状に配列された複数の画素PXと、ゲート線(G−G2n)に信号を供給するゲート駆動部400LM、400RM、(副表示板部300Sの場合、400S)とを備え、画素と表示信号線(G−G2n、D−D)の殆どは表示領域310M、(副表示板部300Sの場合、310S)内に位置し、ゲート駆動部400LM、400RM、(副表示板部300Sの場合、400S)は周辺領域320M、(副表示板部300Sの場合、320S)にそれぞれ位置する。ゲート駆動部400RM、400LM、(副表示板部300Sの場合、400S)が位置する方の周辺領域320M、(副表示板部300Sの場合、320S)はより大きい幅を有する。
また、図1に示すように、主表示板部300Mのデータ線(D−D)のうちの一部は補助FPC680を介して副表示板部300Sに接続されている。即ち、二つの表示板部300M、300Sはデータ線(D−D)のうちの一部を共有する形態であり、図面にはその内の一つ(DL)を示した。
上部表示板200は、下部表示板100より大きさが小さいため下部表示板100の一部の領域が露出し、この領域にデータ線(D−D)が延びてデータ駆動部500に接続される。また、ゲート線(G−G2n)は、周辺領域320M、320Sで遮られた領域に延長してゲート駆動部400RM、400LM、400Sに接続される。
表示信号線(G−G、D−D)は、FPC650、680に接続される地点で大概幅が広くなりパッド(図示せず)を構成し、各表示板部300M、300SとFPC650、680は、これらパッドの電気的接続のための異方性導電膜(図示せず)で付着されている。
各画素PX、例えばi番目(i=1、2、n)ゲート線Gと、j番目(j=1、2、m)データ線Dに接続された画素PXは、信号線Gに接続されたスイッチング素子Qと、これに接続された液晶キャパシタCLC及びストレージキャパシタCSTを含む。ストレージキャパシタCSTは必要に応じて省略可能である。
スイッチング素子Qは、下部表示板100に設けられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Gに接続されており、入力端子はデータ線Dに接続されており、出力端子は液晶キャパシタCLC及びストレージキャパシタCSTに接続されている。
液晶キャパシタCLCは、下部表示板100の画素電極191と上部表示板200の共通電極270を二つの端子とし、画素電極191、共通電極270の間の液晶層3は誘電体として機能する。画素電極191はスイッチング素子Qに接続され、共通電極270は上部表示板200全面に形成され、共通電圧Vcomの印加を受ける。図3と異なり、共通電極270が下部表示板100に設けることも可能であり、この場合、画素電極191、共通電極270のうちの少なくとも一つが線状または棒状に形成される。
液晶キャパシタCLCの補助的な役割を果たすストレージキャパシタCSTは、下部表示板100に設けられた別個の信号線(図示せず)と画素電極191が絶縁体を介在して重なってなり、この別個の信号線には共通電圧Vcomなどの定められた電圧が印加される。
また、ストレージキャパシタCSTは、画素電極191が絶縁体を媒介としてすぐ上の前段ゲート線と重なって成ることができる。
一方、色表示を実現するため、各画素PXが基本色のうちの一つを固有に表示したり(空間分割)、各画素PXが時間によって交互に基本色を表示して(時間分割)、これら基本色の空間的、時間的な作用で所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色など三原色がある。図3は、空間分割の一例として各画素PXが画素電極191に対応する上部表示板200の領域に基本色のうちの一つを表示するカラーフィルタ230を備えていることを示す。図3と異なり、カラーフィルタ230は、下部表示板100の画素電極191の上または下に形成することもできる。
主表示板部300Mと副表示板部300Sの外表面には光を偏光させる少なくとも一つの偏光子(図示せず)が付着される。
階調電圧生成部800は、画素PXの透過率に関連する二組の階調電圧群(または基準階調電圧群)を生成する。そのうち一組は、共通電圧Vcomに対してプラスの値を有し、もう一組はマイナスの値を有する。
ゲート駆動部400RM、400LM、400Sは、ゲート線(G−G2n)に接続されてスイッチング素子Qを導通させることができるゲートオン電圧Vonと、スイッチング素子Qを非導通させることができるゲートオフ電圧Voffの組み合わせからなるゲート信号をゲート線(G−G2n)に印加する。ここで、ゲート駆動部400RM、400LM、400Sは、画素のスイッチング素子Qと同一工程で形成し、集積され、信号線SL1、SL2、SL3を介して統合チップ700にそれぞれ接続される。副表示板300Sにもゲート駆動部400Sが右側に配置されることもできる。
データ駆動部500は、主表示板部300Mと副表示板部300Sのデータ線(D−D)に接続されており、階調電圧生成部800からの階調電圧を選択し、これをデータ信号としてデータ線(D−D)に印加する。しかし、階調電圧生成部800が全体階調に対する電圧を全て提供するのではなく、決められた数の基準階調電圧のみを提供する際、データ駆動部500は基準階調電圧を分圧して全体階調に対する階調電圧を生成し、この中でデータ信号を選択する。
信号制御部600は、ゲート駆動部400RM、400LM、(副表示板部300Sの場合、400S)及びデータ駆動部500などを制御する。
統合チップ700は、接続部660とFPC650に設けられた信号線を介して外部の信号を受信し、処理した信号を主表示板部300Mの周辺領域320Mと補助FPC680に設けられた配線を介して主表示板部300M及び副表示板部300Sに供給することでこれらを制御しており、図2に示した階調電圧生成部800、データ駆動部500及び信号制御部600などを含む。
次に、液晶表示装置の表示動作について詳細に説明する。
信号制御部600は、外部のグラフィック制御部(図示せず)から入力画像信号R、G、B及びその表示を制御する入力制御信号を受信する。入力制御信号の例として、垂直同期信号Vsynと水平同期信号Hsync、メインクロックMCLK、データイネーブル信号DEなどがある。
信号制御部600は、入力画像信号R、G、Bと入力制御信号に従って入力画像信号R、G、Bを主表示板部300M又は副表示板部300Sの動作条件に合うように適切に処理し、ゲート制御信号CONT1及びデータ制御信号CONT2などを生成した後、ゲート制御信号CONT1をゲート駆動部400に送出し、データ制御信号CONT2と処理した画像信号DATをデータ駆動部500に送出する。
ゲート制御信号CONT1は、走査開始を指示する走査開始信号STVとゲートオン電圧Vonの出力周期を制御する少なくとも一つのクロック信号を含む。また、ゲート制御信号CONT1は、ゲートオン電圧Vonの持続時間を限定する出力イネーブル信号OEをさらに含むことができる。
データ制御信号CONT2は、一つの行の画素PXに対する画像データの伝送開始を知らせる水平同期開始信号STHと、データ線D−Dにデータ信号の印加を指示するロード信号LOAD、及びデータクロック信号HCLKを含む。また、データ制御信号CONT2は、共通電圧Vcomに対するデータ信号の電圧極性(以下、共通電圧に対するデータ信号の電圧極性を略してデータ信号の極性と言う。)を反転させる反転信号RVSをさらに含むことができる。
信号制御部600からのデータ制御信号CONT2に従って、データ駆動部500は一つの行の画素PXに対するデジタル画像信号DATを受信し、各デジタル画像信号DATに対応する階調電圧を選択することによってデジタル画像信号DATをアナログデータ信号に変換した後、これを当該データ線(D−D)に印加する。
ゲート駆動部400RM、400LMは、信号制御部600からのゲート制御信号CONT1に従ってゲートオン電圧Vonをゲート線(G−G2n)に印加して、このゲート線(G−G)に接続されたスイッチング素子Qを導通させる。これにより、データ線(D−D)に印加されたデータ信号が導通したスイッチング素子Qを介して当該画素PXに印加される。
画素PXに印加されたデータ信号の電圧と共通電圧Vcomとの差は、液晶キャパシタCLCの充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列が異なり、このため、液晶層3を通過する光の偏光が変化する。このような偏光の変化は、主表示板部300M又は副表示板部300Sに付着された偏光子によって光透過率の変化として現れる。
1水平周期(1H)(水平同期信号Hsync及びデータイネーブル信号DEの一周期と同一である。)を単位としてこの過程を繰り返すことにより、全ゲート線(G−G)に対して順次にゲートオン電圧Vonを印加し、全画素PXにデータ信号を印加して1フレームの画像を表示する。
1フレームが終了すれば次のフレームが開始され、各画素PXに印加されるデータ信号の極性が直前フレームの極性と逆になるように、データ駆動部500に印加される反転信号RVSの状態が制御される(フレーム反転)。この時、1フレーム内でも反転信号RVSの特性によって一つのデータ線を介して流れるデータ信号の極性が変化したり(例:行反転、ドット反転)、一つの画素行に印加されるデータ信号の極性も互いに異なることができる(例:列反転、ドット反転)。
次に、本発明の一実施形態による表示装置のシフトレジスタについて図4乃至図9を参照して詳細に説明する。
図4は、本発明の一実施形態によるゲート駆動部のブロック図である。図5は、図4に示したゲート駆動部用シフトレジスタのj番目ステージの回路図の一例であり、図6及び図7は、図4に示したゲート駆動部の信号波形図である。
図4に示したゲート駆動部400L、400Rは、左右に一列に配列されており、ゲート線(G−G2n)にそれぞれ接続されている複数のステージから成る左側ステージ410L、右側ステージ410Rを含むシフトレジスタであって、第1及び第2垂直同期開始信号LSTV、RSTV、第1乃至第4クロック信号LCLK1、RCLK1、LCLK2、RCLK2及びゲートオフ電圧Voffが入力される。
各ステージ410L、410Rは、セット端子S、リセット端子R、ゲート電圧端子GV、出力端子OUT、並びに第1及び第2クロック端子CK1、CK2を含む。
各ステージ410L、410Rは、上述したように、画素のスイッチング素子Qと同一工程で形成されて同一基板上に集積されており、奇数番目のゲート線G、G、...、G2n−1にそれぞれ接続されている奇数番目のステージST1、ST3、...、ST(2n−1)が左側シフトレジスタ400Lに配置されており、偶数番目のゲート線G、G、...、G2nにそれぞれ接続されている偶数番目のステージST2、ST4、...、ST(2n)が右側シフトレジスタ400Rに配置されている。
左側及び右側ステージ410L、410R、例えば、左側シフトレジスタ400Lに位置したj番目ステージST(j)のセット端子Sには、前段ステージST(j−2)のゲート出力、つまり、前段ゲート出力Gout(j−2)が、リセット端子Rには後段ステージST(j+2)のゲート出力、つまり、後段ゲート出力Gout(j+2)が入力され、クロック端子CK1、CK2には第1及び第3クロック信号LCLK1、LCLK2がそれぞれ入力される。出力端子OUTはゲート線G、G、...、G2n−1と前段及び後段ステージST(j−2)、ST(j+2)にゲート出力Gout(j)を送出する。これと異なり、前段及び後段ステージに出力されるキャリー信号を送出する別個の出力端子をさらに一つ設けることができ、出力端子OUTに接続されるバッファーをさらに設けることもできる。
即ち、左側及び右側ステージ410L、410Rは、前段ゲート出力Gout(j−2)と後段ゲート出力Gout(j+2)に基づき、クロック信号LCLK1、RCLK1、LCLK2、RCLK2に同期してゲート出力を生成する。
但し、各シフトレジスタ400L、400Rの第1番目のステージST1、ST2には前段ゲート出力の代わりに垂直同期開始信号LSTV、RSTVが入力され、左側シフトレジスタ400Lに入力される第1垂直同期開始信号LSTVと、右側シフトレジスタ400Rに入力される第2垂直同期開始信号RSTVは、幅が1Hである複数のパルスを1フレームに一個含む1フレーム周期の信号であり、第2垂直同期開始信号RSTVは、第1垂直同期開始信号LSTVに比べて1Hほど遅延された信号である。第1乃至第4クロック信号LCLK1、RCLK1、LCLK2、RCLK2はデューティ比が25%で、4Hの周期を有し、順に90゜の位相差を有する。
この時、例えば、j番目のステージST(j)のクロック端子CK1に第1クロック信号LCLK1が、クロック端子CK2に第3クロック信号LCLK2が入力される場合、これに隣接したj−2番目及びj+2番目のステージST(j−2)、ST(j+2)のクロック端子CK1には第3クロック信号LCLK2が、クロック端子CK2には第1クロック信号LCLK1が入力される。
各クロック信号LCLK1、RCLK1、LCLK2、RCLK2は、画素のスイッチング素子Qを駆動することができるように、電圧レベルがハイである場合はゲートオン電圧Vonと同一であり、ローである場合はゲートオフ電圧Voffと同一であることが好ましい。
図5を参照すると、本発明の一実施形態によるゲート駆動部400の各ステージ、例えば、j番目のステージは、入力部420、プルアップ駆動部430、プルダウン駆動部440、並びに出力部450を含み、これらは少なくとも一つのNMOSトランジスタT1〜T11及びキャパシタCからなる。しかし、NMOSトランジスタの代わりにPMOSトランジスタを使用することもできる。また、キャパシタCは実際に工程時に形成されるゲートとドレイン−ソース間の寄生容量であることができる。
説明上、クロック信号LCLK1、RCLK1、LCLK2、RCLK2のハイレバルに相当する電圧を高電圧と称し、クロック信号LCLK1、RCLK1、LCLK2、RCLK2のローレベルに相当する電圧の大きさはゲートオフ電圧Voffと同一であり、これを低電圧と称する。
入力部420は、セット端子Sに接続されているトランジスタT2を含み、このトランジスタT2は入力端子と制御端子がセット端子Sに共通的に接続されて一種のダイオード的役割を果たし、高電圧を接続点J1に出力する。
プルアップ駆動部430は、入力端子と制御端子が共通的にクロック端子CK1とクロック端子CK2にそれぞれ接続されている2個のトランジスタT9、T10を含み、このトランジスタT9、T10もダイオード的役割を果たし、高電圧を接続点J2と接続点J3にそれぞれ出力する。
プルダウン駆動部440は、低電圧を接続点J1、J2、J3にそれぞれ出力するトランジスタT3、T4、T7、T8、T11を含む。トランジスタT3の制御端子はリセット端子Rに、トランジスタT4の制御端子は接続点J2にそれぞれ接続されている。トランジスタT7の制御端子J1は接続点J1に、トランジスタT8の制御端子は第2クロック端子CK2に、トランジスタT11の制御端子は第1クロック端子CK1に接続されている。
出力部450は、第1クロック端子CK1とゲートオフ電圧端子GVとの間に接続され、接続点J1、J2、J3の電圧に従って第1クロック信号LCLK1と低電圧を選択的に出力するトランジスタT1、T5、T6とキャパシタCを含む。トランジスタT1の制御端子は接続点J1に接続されており、キャパシタCを介して出力端OUTに接続されている。トランジスタT5の制御端子は接続点J2に接続されており、トランジスタT6の制御端子T6は接続点J3に接続されている。2個のトランジスタT5、T6の接続点は出力端子OUTに接続されている。
次に、図5に示したシフトレジスタの動作についてj番目のステージを例に挙げて図6及び7を参照して説明する。
j番目のステージST(j)が第1クロック信号LCLK1に同期してゲート出力を生成する場合、前段及び後段ステージST(j−2)、ST(j+2)は、第3クロック信号LCLK2に同期してゲート出力を生成する。
まず、第3クロック信号LCLK2及び前段ゲート出力Gout(j−2)がハイになれば、トランジスタT2、T8、T10が導通する。するとトランジスタT2は、高電圧を接続点J1に伝達して、2個のトランジスタT1、T7を導通させ、トランジスタT10は高電圧を接続点J3に伝達してトランジスタT6を導通させる。これにより、2個のトランジスタT7、T8は低電圧を接続点J2に、トランジスタT6は低電圧を出力端子OUTに伝達する。また、トランジスタT1が導通し第1クロック信号LCLK1が出力端子OUTに出力されるが、この際、第1クロック信号LCLK1が低電圧であるので、ゲート出力Gout(j)はもう一度低電圧になる。これと同時に、キャパシタCは、高電圧と低電圧との差に相当する大きさの電圧を充電する。
この時、後段ゲート出力Gout(j+2)がローであるので、リセット端子Rの入力もローである。従って、リセット端子Rと接続点J2に制御端子が接続されているトランジスタT3、T4、T5は非導通状態である。
次に、前段ゲート出力Cout(j−2)と第3クロック信号LCLK2がローになれば、接続点J1はセット端子Sとの接続が遮断され浮遊状態となって高電圧を維持し、第1クロック信号LCLK1は依然としてローであるので、ゲート出力Gout(j)もローを維持する。この際、接続点J3も第3クロック信号LCLK2と遮断されて浮遊状態になるので、図6に示したように、直前の電圧である高電圧を維持する。
次に、第1クロック信号LCLK1がハイになれば、2個のトランジスタT9、T11がそれぞれ導通する。この状態で2個のトランジスタT9、T7は、第1クロック信号LCLK1とゲートオフ電圧Voffの間に直列に接続され、接続点J2の電位は2個のトランジスタT9、T7の導通時の抵抗値によって決定され、接続点J2に制御端子が接続されているトランジスタT4、T5が非導通となるように、トランジスタT7の導通時の抵抗値が小さいことが好ましい。また、接続点J3は、導通したトランジスタT11を介して低電圧が伝達されてローに変化し、制御端子がこれに接続されているトランジスタT6が非導通となる。従って、出力端子OUTは、第1クロック信号LCLK1にのみ接続され、ゲートオフ電圧Voffとは遮断されて高電圧を送出する。一方、キャパシタCの一端、つまり、接続点J1の電位は高電圧ほどさらに上昇する。図6には、直前の電圧と同一のものとして示されているが、実際は高電圧ほどさらに上昇する。
次に、第1クロック信号LCLK1がローになれば、トランジスタT9、T11が非導通となり、接続点J2、J3は浮遊状態となって直前の電圧を維持する。接続点J1も浮遊状態であるので直前の電圧を維持してトランジスタT1は導通状態を維持し、出力端子OUTはローである第1クロック信号LCLK1を出力する。
また、第3クロック信号LCLK2もローであるので、トランジスタT8は非導通状態を維持する。
次に、後段ゲート出力Gout(j+2)がハイになれば、トランジスタT3が導通して低電圧を接続点J1に伝達する。これにより、トランジスタT1が非導通となって第1クロック信号LCLK1と出力端子OUTの接続が遮断される。
これと同時に、第3クロック信号LCLK3がハイになってトランジスタT10が導通して接続点J3に高電圧を伝達する。これにより、トランジスタT6が導通して出力端子OUTとゲートオフ電圧Voffが接続するので、出力端子OUTは低電圧を引き続き送出する。また、接続点J2は浮遊状態であるため、直前の電圧である低電圧を維持する。
次に、後段ゲート出力Gout(j+2)と第3クロック信号LCLK2がローになれば、接続点J1−J3が全て浮遊状態であるため、直前の電圧を維持する。
即ち、接続点J1の電位は、前段ゲート出力Gout(j−2)がハイになった時に高電圧になり、後段ゲート出力Gout(j+2)がハイになるまで高電圧を4H間維持する。接続点J2の電圧は、第3クロック信号LCLK1がハイである時に低電圧になり、後段ゲート出力Gout(j+2)がハイになった後、第1クロック信号LCLK1がハイになる時に再び高電圧になる。以降、接続点J2は第1クロック信号LCLK1及びゲートオフ電圧Voffと接続及び遮断を繰り返しながら、各々2H間高電圧と低電圧を繰り返す。接続点J3の電位は第1及び第3クロック信号LCLK1、LCLK2に従って各々2H間高電圧及び低電圧を維持する。
一方、接続点J2と接続点J3の電位は、図6に示すように、ゲート出力Gout(j−1)、Gout(j)、Gout(j+2)が生成される時間以外は、位相差が180゜である交流波形を有する。よって、接続点J2に制御端子が接続されている2個のトランジスタT4、T5は、接続点J2が高電圧である期間に低電圧を接続点J1と出力端子OUTに伝達し、接続点J3に制御端子が接続されているトランジスタT6は、接続点J3が高電圧である期間に低電圧を出力端子OUTに伝達する。
即ち、出力端子OUTは、ゲート出力Gout(j)を生成する場合以外は、常にゲートオフ電圧Voffに接続されて低電圧を送出する。つまり、ゲート線(G−G2n)が浮遊状態にあるのではなく、常に一定の電圧に接続されている。このため、図8に示すように、例えば、j番目のゲート線Gjと共通電圧Vcomとの間の寄生容量Cpによるカップリング効果を最少化することができる。
図9は、本発明の実施形態による11個のトランジスタを用いるシフトレジスタのゲート出力(a)と、従来技術による7個のトランジスタを用いるゲート出力(b)を比較して示した波形である。図9において、円で囲まれた(c)で示す波形は、寄生容量Cpによるカップリングの程度であり、本発明によるゲート出力(a)のカップリングがより少ないことが分かる。これは、図6に示したように、二つのクロック信号LCLK1、LCLK2が両方ともローである区間においても、二つの接続点J2、J3の電位のうちの一つは高電圧を維持して、出力端子OUTの電圧が常にローになるようにするためである。
以上のような動作を通じて二つのシフトレジスタ400L、400Rが実行され、図7には、第1番目から第4番目までのゲート出力Gout1、Gout2、Gout3、Gout4を一例に挙げて示す。
また、上述したように、トランジスタT4、T5、T6に直流電圧ではなく、交流電圧が印加されるので、これらの劣化を防止することができる。
一方、出力部450と同一回路構成を有し、第1クロック信号LCLK1とゲート電圧端子GVとの間に接続されて前段及び後段ステージに出力するキャリー出力部をさらに設けることもできる。
以上の実施形態では、主表示板部300Mの両側に形成されているデュアルゲート駆動部を中心に説明したが、一側にのみ形成されているシングルゲート駆動部に対しても適用することができる。この場合、二つのクロック信号、例えば、クロック信号LCLK1、LCLK2のデューティ比を50%、位相差を180゜に設定すれば可能である。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明の一実施形態による液晶表示装置の概略図である。 本発明の一実施形態による液晶表示装置の主表示板部を主としたブロック図である。 本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。 本発明の一実施形態によるゲート駆動部のブロック図である。 図4に示したゲート駆動部用シフトレジスタのj番目ステージの回路図の一例である。 図4に示したゲート駆動部の信号波形図である。 図4に示したゲート駆動部の信号波形図である。 ゲート線と共通電圧との間の寄生容量を示す図面である。 本発明の一実施形態によるシフトレジスタのゲート出力波形と従来技術によるゲート出力波形を比較したグラフである。
符号の説明
3 液晶層
100 下部表示板
191 画素電極
200 上部表示板
230 カラーフィルタ
270 共通電極
300M 主表示板部
300S 副表示板部
310M、310S 表示領域
320M、320S 周辺領域
400、400RM、400LM、400S ゲート駆動部
500 データ駆動部
600 信号制御部
650 FPC
660 入力部
680 補助FPC
690 開口部
700 統合チップ
800 階調電圧生成部
R、G、B 入力画像データ
DE データイネーブル信号
MCLK メインクロック
Hsync 水平同期信号
Vsync 垂直同期信号
CONT1 ゲート制御信号
CONT2 データ制御信号
DAT 出力画像信号
PX 画素
LC 液晶キャパシタ
ST ストレージキャパシタ
Q スイッチング素子
STV 走査開始信号
LCLK1、RCLK1、LCLK2、RCLK2 クロック信号
S セット端子
R リセット端子
GV ゲート電圧端子
OUT 出力端子

Claims (9)

  1. 互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、
    前記ステージは、
    セット端子、リセット端子、第1及び第2クロック端子と
    前記セット端子で入力される走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を第1接続点に出力する入力部と、
    少なくとも二つのクロック信号のうちのいずれか1つ前記第1接続点と異なる第2接続点に伝達し、他の1つを前記第1及び第2接続点と異なる第3接続点に伝達する第1駆動部と、
    前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、
    前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部とを備え
    前記入力部は、前記セット端子と前記第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、
    前記第1駆動部は、前記第1クロック端子と前記第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、
    前記第2スイッチング素子の制御端子及び入力端子は、前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子及び入力端子は前記第2クロック端子に接続されることを特徴とするシフトレジスタ。
  2. 前記各ステージは、ゲート電圧端子をさらに有し、
    記第2駆動部は、前記第1接続点と前記ゲート電圧端子との間に並列に接続される第4及び第5スイッチング素子と、前記第2接続点と前記ゲート電圧端子との間に並列に接続される第6及び第7スイッチング素子と、前記第3接続点と前記ゲート電圧端子との間に接続される第8スイッチング素子とを含み、
    前記第4スイッチング素子の制御端子は前記リセット端子に接続され、前記第5スイッチング素子の制御端子は前記第2接続点に接続され、前記第6スイッチング素子の制御端子は前記第1接続点に接続され、前記第7スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第8スイッチング素子の制御端子は前記第1クロック端子に接続され、
    前記出力部は、前記第1クロック端子と前記出力端子との間に接続される第9スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第10及び第11スイッチング素子と、前記第1接続点と前記出力端子との間に接続されるキャパシタとを含み、
    前記第9スイッチング素子の制御端子は前記第1接続点に接続され、前記第10スイッチング素子の制御端子は前記第2接続点に接続され、前記第11スイッチング素子の制御端子は前記第3接続点に接続されることを特徴とする請求項1に記載のシフトレジスタ。
  3. 前記シフトレジスタは第1及び第2シフトレジスタ部を含み、前記第1シフトレジスタ部は奇数番目の信号線に接続される複数の第1ステージを含み、前記第2シフトレジスタ部は偶数番目の信号線に接続される複数の第2ステージを含むことを特徴とする請求項1に記載のシフトレジスタ。
  4. 前記第1ステージのそれぞれは二つの異なる第1ステージに接続され、前記第2ステージのそれぞれは二つの異なる第2ステージに接続されることを特徴とする請求項に記載のシフトレジスタ。
  5. 前記第1シフトレジスタ部の第1ステージと前記第2シフトレジスタ部の第2ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることを特徴とする請求項に記載のシフトレジスタ。
  6. 前記複数のクロック信号は、前記第1シフトレジスタ部に入力される第1及び第2クロック信号と、前記第2シフトレジスタ部に入力される第3及び第4クロック信号とを含み、
    前記第1、第3、第2及び第4クロック信号は、デューティ比が25%で、順に90゜の位相差を有することを特徴とする請求項に記載のシフトレジスタ。
  7. 前記シフトレジスタは第1シフトレジスタ部を含み、
    前記複数のクロック信号は前記第1シフトレジスタ部に入力される第1及び第2クロック信号を含み、
    前記第1及び第2クロック信号は50%のデューティ比と180゜の位相差を有することを特徴とする請求項1に記載のシフトレジスタ。
  8. 前記出力部は、前記第1電圧と前記第2電圧との差に相当する電圧で前記キャパシタを充電することを特徴とする請求項に記載のシフトレジスタ。
  9. 画素及びこれに接続される信号線を含む表示板部と、
    複数のクロック信号に従って順次に出力信号を生成して前記信号線に印加する複数のステージを含むシフトレジスタとを備え、
    前記ステージは、
    セット端子、リセット端子、第1及び第2クロック端子と、
    前記セット端子で入力される走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を第1接続点に出力する入力部と、
    少なくとも二つのクロック信号のうちのいずれか1つを前記第1接続点と異なる第2接続点に伝達し、他の1つを前記第1及び第2接続点と異なる第3接続点に伝達する第1駆動部と、
    前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、
    前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに従って出力信号を生成する出力部とを備え
    前記入力部は、前記セット端子と前記第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、
    前記第1駆動部は、前記第1クロック端子と前記第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、
    前記第2スイッチング素子の制御端子及び入力端子は、前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子及び入力端子は前記第2クロック端子に接続されることを特徴とする表示装置。
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